JP2023127108A

JP2023127108A - 光電変換装置

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Publication number: JP2023127108A
Application number: JP2022030679A
Authority: JP
Inventors: 秀央小林; Hidehisa Kobayashi
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2022-03-01
Filing date: 2022-03-01
Publication date: 2023-09-13
Also published as: US20230282654A1

Abstract

【課題】出力信号の精度が向上された光電変換装置を提供すること。【解決手段】画素と、前記画素に接続された信号線と、前記信号線を介して前記画素からの信号が入力される第１信号保持部と、を有し、前記第１信号保持部は、前記信号線から第１端子に入力された信号を各々が保持する第１容量素子及び第２容量素子と、前記第１容量素子の第２端子と前記第２容量素子の第２端子とが入力端子に接続されている増幅回路と、前記第１容量素子の前記第１端子と前記増幅回路の出力端子の間に接続された第１スイッチと、前記第２容量素子の前記第１端子と前記増幅回路の前記出力端子の間に接続された第２スイッチと、前記増幅回路の前記入力端子に接続された第３スイッチと、を含む。【選択図】図３

Description

本発明は、光電変換装置に関する。

画素から出力された信号を保持するサンプルホールド回路を有する固体撮像素子が、特許文献１に開示されている。

国際公開第２０１９／０６９６１４号

特許文献１に開示されているような信号を保持する機能を備えた光電変換装置において、出力信号の精度向上が求められている。

そこで、本発明は、出力信号の精度が向上された光電変換装置を提供することを目的とする。

本明細書の一開示によれば、光電変換により入射光に応じた信号を出力する画素と、前記画素に接続された信号線と、前記信号線を介して前記画素からの信号が入力される第１信号保持部と、を有し、前記第１信号保持部は、第１端子及び第２端子を各々が有し、前記信号線から前記第１端子に入力された信号を各々が保持する第１容量素子及び第２容量素子と、入力端子及び出力端子を有し、前記第１容量素子の前記第２端子と前記第２容量素子の前記第２端子とが前記入力端子に接続されている増幅回路と、前記第１容量素子の前記第１端子と前記増幅回路の前記出力端子の間に接続された第１スイッチと、前記第２容量素子の前記第１端子と前記増幅回路の前記出力端子の間に接続された第２スイッチと、前記増幅回路の前記入力端子に接続された第３スイッチと、を含むことを特徴とする光電変換装置が提供される。

本明細書の一開示によれば、光電変換により入射光に応じた信号を各々が出力する複数の画素と、前記複数の画素に接続された複数の信号線と、複数の第１信号保持部と、各々が、前記複数の信号線が入力側に接続され、前記複数の第１信号保持部のうちの対応する第１信号保持部が出力側に接続された、複数のマルチプレクサとを有し、前記複数の第１信号保持部の各々は、第１容量素子と、前記第１容量素子に接続された増幅回路とを有し、前記複数の第１信号保持部の一部の第１信号保持部が備える前記増幅回路と、前記複数の第１信号保持部の別の一部の第１信号保持部が備える前記増幅回路とが別の制御線に接続されることを特徴とする光電変換装置が提供される。

本発明によれば、出力信号の精度が向上された光電変換装置が提供される。

第１実施形態に係る光電変換装置の概略構成を示すブロック図である。第１実施形態に係る画素の回路図である。第１実施形態に係るサンプルホールド部及び変換部の構成を示す回路図である。第１実施形態に係る光電変換装置の動作を示すタイミングチャートである。第２実施形態に係るサンプルホールド部及び変換部の構成を示す回路図である。第３実施形態に係る画素の回路図である。第４実施形態に係るサンプルホールド部及び変換部の構成を示す回路図である。第５実施形態に係る画素の回路図である。第５実施形態に係る光電変換装置の動作を示すタイミングチャートである。第６実施形態に係る光電変換装置の概略構成を示すブロック図である。第６実施形態に係るサンプルホールド部及び変換部の構成を示す回路図である。第６実施形態に係る光電変換装置の動作を示すタイミングチャートである。第７実施形態に係る光電変換装置の概略構成を示すブロック図である。第８実施形態に係る垂直信号線及びマルチプレクサの構成を示す模式図である。第９実施形態に係る垂直信号線、マルチプレクサ及びサンプルホールド部の構成を示す模式図である。第１０実施形態に係るサンプルホールド部、マルチプレクサ及び変換部の構成を示す模式図である。第１１実施形態に係る光電変換装置の概略構成を示すブロック図である。第１２実施形態に係る機器のブロック図である。第１３実施形態に係る機器のブロック図である。

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある

以下に述べる第１実施形態乃至第１１実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。しかしながら、各実施形態における光電変換装置は撮像装置に限定されるものではなく、光電変換に基づく他の光検出装置にも適用可能である。他の光検出装置の例としては、測距装置、測光装置が挙げられる。測距装置は、例えば、焦点検出装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）を用いた距離測定装置等であり得る。測光装置は、装置に入射する光の光量を測定する装置であり得る。

［第１実施形態］
図１は、本実施形態に係る光電変換装置の概略構成を示すブロック図である。光電変換装置は、画素アレイ１０、垂直信号線３０、電流源４０、サンプルホールド部５０、変換部６０、データ処理部９０、制御回路９２、垂直走査回路９４及び出力回路９６を有している。画素アレイ１０は、画素基板１（第１基板）に配されている。電流源４０、サンプルホールド部５０、変換部６０、データ処理部９０、制御回路９２、垂直走査回路９４及び出力回路９６は、回路基板２（第２基板）に配されている。画素基板１と回路基板２は、異なる半導体基板であり、互いに積層されている。

画素アレイ１０は、複数の行及び複数の列に渡って行列状に並んで配置された複数の画素１１を有している。複数の画素１１の各々は、フォトダイオード等の光電変換素子からなる光電変換部を含む。画素１１は、光電変換素子への入射光の光量に応じたアナログ信号である光電変換信号を出力する。また、画素１１は、リセット状態におけるノイズレベルのアナログ信号であるリセット信号を出力する。ここで、行方向は、図１において左右の方向を指し、列方向は、図１において上下の方向を指す。画素アレイ１０には、画素１１が配されている各列に対応して、光電変換信号及びリセット信号を伝送する垂直信号線３０が列方向に沿って配されている。

制御回路９２は、サンプルホールド部５０、変換部６０、データ処理部９０、垂直走査回路９４及び出力回路９６に、これらの動作及びタイミングを制御する制御信号を供給する。サンプルホールド部５０、変換部６０、データ処理部９０、垂直走査回路９４及び出力回路９６に供給される制御信号の少なくとも一部は、光電変換装置の外部から供給されてもよい。

垂直走査回路９４は、制御回路９２から出力される制御信号を受け、画素１１を駆動するための制御信号を生成し、画素１１に供給する機能を備える走査回路である。垂直走査回路９４には、シフトレジスタ、アドレスデコーダ等の論理回路が用いられ得る。垂直走査回路９４は、画素アレイ１０の行ごとに配された制御線を介して制御信号を画素１１に供給することにより、画素１１を行単位で駆動する。行単位で画素１１から読み出された信号は、画素アレイ１０の各列に設けられた垂直信号線３０を介してサンプルホールド部５０に入力される。

電流源４０は、垂直信号線３０のそれぞれに対応して配されている。電流源４０は、垂直走査回路９４の制御により選択された行の画素１１に、垂直信号線３０を介して信号読み出し用のバイアス電流を供給する。

サンプルホールド部５０は、対応する列の画素１１の光電変換素子で生成された信号を垂直信号線３０を介してサンプリングして保持する。サンプルホールド部５０は、リセット信号をサンプリングするサンプルホールド回路と、光電変換信号をサンプリングするサンプルホールド回路と、の２つ（後述するサンプルホールド回路５０Ｎ、５０Ｓ）を含む。

変換部６０は、対応する列のサンプルホールド部５０から出力されるアナログ信号をデジタル信号に変換するアナログデジタル変換回路を含む。アナログデジタル変換回路の例としては、スロープ型アナログデジタル変換回路、逐次比較型アナログデジタル変換回路、デルタシグマ（ΔΣ）型アナログデジタル変換回路等が挙げられるが、これらに限定されるものではない。本実施形態では、変換部６０がデルタシグマ型アナログデジタル変換回路を含む場合を例示する。

データ処理部９０は、各列の変換部６０から出力されるデジタル信号を処理するデジタル信号処理回路である。データ処理部９０は、例えば、変換部６０から出力されたデジタル信号に対して、補正処理、補完処理等を行ってもよい。出力回路９６は、データ処理部９０において処理されたデジタル信号を光電変換装置の外部へ出力する。

図２は、本実施形態に係る画素１１の回路図である。画素１１は、光電変換素子ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を有している。

光電変換素子ＰＤは、例えばフォトダイオードである。光電変換素子ＰＤのアノードは接地ノードに接続されており、光電変換素子ＰＤのカソードは転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードＦＤは、いわゆる浮遊拡散部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ＰＮ接合容量、配線容量等が含まれる。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電圧ＶＤＤが供給される電源電圧ノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直信号線３０に接続されている。

図２の画素構成の場合、各行の制御線は、転送トランジスタＭ１のゲートに接続された信号線と、リセットトランジスタＭ２のゲートに接続された信号線と、選択トランジスタＭ４のゲートに接続された信号線と、を含む。転送トランジスタＭ１のゲートには、垂直走査回路９４から制御信号ＴＸが供給される。リセットトランジスタＭ２のゲートには、垂直走査回路９４から制御信号ＲＥＳが供給される。選択トランジスタＭ４のゲートには、垂直走査回路９４から制御信号ＳＥＬが供給される。同じ行の複数の画素１１は、共通の信号線に接続されており、共通の制御信号により同時に制御される。

なお、本実施形態では、光入射によって光電変換素子ＰＤで生成される電子正孔対のうち、電子を信号電荷として用いる場合を想定して説明を行う。信号電荷として電子を用いる場合、画素１１を構成する各トランジスタは、Ｎ型ＭＯＳトランジスタによって構成され得る。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直走査回路９４からハイレベルの制御信号が供給されると対応するトランジスタがオンになる。また、垂直走査回路９４からローレベルの制御信号が供給されると対応するトランジスタがオフになる。ただし、信号電荷は電子に限られるものではなく、正孔を信号電荷として用いてもよい。信号電荷として正孔を用いる場合、各トランジスタの導電型は、本実施形態で説明するものとは逆導電型となる。また、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型又は着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。

光電変換素子ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）する。転送トランジスタＭ１は、オンになることにより光電変換素子ＰＤが保持する電荷をノードＦＤに転送する。光電変換素子ＰＤから転送された電荷は、ノードＦＤの容量（浮遊拡散容量）に保持される。その結果、ノードＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換素子ＰＤから転送された電荷の量に応じた電位となる。

選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を垂直信号線３０に接続する。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して電流源４０からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅回路（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ノードＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して垂直信号線３０に出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、ノードＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ２は、電荷保持部としてのノードＦＤをリセットするための電圧（電圧ＶＤＤ）のノードＦＤへの供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることによりノードＦＤを電圧ＶＤＤに応じた電圧にリセットする。

以上のように、画素１１は、リセットトランジスタＭ２によってノードＦＤの電位がリセットされた状態に基づくリセット信号と、光電変換素子ＰＤで行われた光電変換により生成された電荷に基づく信号レベルである光電変換信号とを順次出力し得る。

画素１１の回路構成は、図２に示される構成に限定されるものではない。例えば、選択トランジスタＭ４は、電圧ＶＤＤが供給される電源電圧ノードと増幅トランジスタＭ３との間に接続されていてもよい。また、図２に示される回路構成は、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を備える、いわゆる４トランジスタ型であるが、これに限られるものではない。例えば、選択トランジスタＭ４を省略し、増幅トランジスタＭ３が選択トランジスタとしても機能する３トランジスタ型の回路構成であってもよい。また、トランジスタの数が図２に示すものよりも多い、５トランジスタ型以上の回路構成であってもよい。

図３は、本実施形態に係るサンプルホールド部５０及び変換部６０の構成を示す回路図である。図３には、１つの垂直信号線３０に対応して配されている１つのサンプルホールド部５０及び１つの変換部６０が抜き出して示されている。サンプルホールド部５０は、リセット信号をサンプリングして保持するサンプルホールド回路５０Ｎ（第２信号保持部）と、光電変換信号をサンプリングして保持するサンプルホールド回路５０Ｓ（第１信号保持部）と、抵抗素子Ｒ１とを含む。

サンプルホールド回路５０Ｓは、反転増幅器ＡＳ、容量素子ＣＳ１、ＣＳ２及びスイッチＳＳ４、ＳＳ５を有している。反転増幅器ＡＳは、トランジスタＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、スイッチＳＳ１、ＳＳ２、ＳＳ３、ＳＳ６及び電流源ＩＳＳを有している。トランジスタＭＳ１、ＭＳ２、ＭＳ５は、Ｐ型ＭＯＳトランジスタである。トランジスタＭＳ３、ＭＳ４は、Ｎ型ＭＯＳトランジスタである。

スイッチＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５、ＳＳ６は、これらの制御端子に入力される制御信号に応じてオン又はオフに制御される。スイッチＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５、ＳＳ６は、ＭＯＳトランジスタ等により構成され得る。スイッチＳＳ１には、制御回路９２から制御信号Ｈｌｄ＿ｓ１が入力される。スイッチＳＳ２には、制御回路９２から制御信号Ｈｌｄ＿ｓ２が入力される。スイッチＳＳ３には、制御回路９２から制御信号Ｓｍｐａ＿ｓが入力される。スイッチＳＳ４には、制御回路９２から制御信号Ｓｍｐ＿ｓ１が入力される。スイッチＳＳ５には、制御回路９２から制御信号Ｓｍｐ＿ｓ２が入力される。スイッチＳＳ６には、制御回路９２から制御信号Ｈｌｄ＿ｓが入力される。

スイッチＳＳ４（第４スイッチ）の第１端子及びスイッチＳＳ５（第５スイッチ）の第１端子は、垂直信号線３０とサンプルホールド回路５０Ｓの接続ノードであるノードＮｉｎに接続されている。スイッチＳＳ４の第２端子は、容量素子ＣＳ１（第１容量素子）の第１端子及びスイッチＳＳ１（第１スイッチ）の第１端子に接続されている。スイッチＳＳ５の第２端子は、容量素子ＣＳ２（第２容量素子）の第１端子及びスイッチＳＳ２（第２スイッチ）の第１端子に接続されている。

容量素子ＣＳ１の第２端子及び容量素子ＣＳ２の第２端子は、反転増幅器ＡＳの入力端子であるノードＮＳ１において、スイッチＳＳ３（第３スイッチ）の第１端子及びトランジスタＭＳ４のゲートに接続されている。トランジスタＭＳ４のソースは接地ノードに接続されている。トランジスタＭＳ４のドレインはトランジスタＭＳ３のソースに接続されている。トランジスタＭＳ３のドレインは、ノードＮＳ３において、スイッチＳＳ３の第２端子、トランジスタＭＳ２のドレイン及びスイッチＳＳ６の第１端子に接続されている。トランジスタＭＳ２のソースはトランジスタＭＳ１のドレインに接続されている。トランジスタＭＳ１のソースは電源電圧ノードに接続されている。トランジスタＭＳ１のゲート、トランジスタＭＳ２のゲート及びトランジスタＭＳ３のゲートの各々には、所定のバイアス電位が供給される。

スイッチＳＳ１の第２端子及びスイッチＳＳ２の第２端子は、反転増幅器ＡＳの出力端子であるノードＮＳ２において、電流源ＩＳＳ及びトランジスタＭＳ５のソースに接続されている。トランジスタＭＳ５のドレインは、サンプルホールド回路５０Ｓ及びサンプルホールド部５０の出力端子であり、変換部６０に接続されている。

トランジスタＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４は、ノードＮＳ１を入力ノードとし、ノードＮＳ３を出力ノードとするソース接地回路をなしている。また、トランジスタＭＳ５はソースフォロワ回路をなしている。すなわち、反転増幅器ＡＳは、ソース接地回路と、ソース接地回路の後段に配されたソースフォロワ回路とを増幅回路として含む。

サンプルホールド回路５０Ｎは、反転増幅器ＡＮ、容量素子ＣＮ１及びスイッチＳＮ４を有している。反転増幅器ＡＮは、トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、スイッチＳＮ１、ＳＮ３、ＳＮ６及び電流源ＩＳＮを有している。トランジスタＭＮ１、ＭＮ２、ＭＮ５は、Ｐ型ＭＯＳトランジスタである。トランジスタＭＮ３、ＭＮ４は、Ｎ型ＭＯＳトランジスタである。

スイッチＳＮ１、ＳＮ３、ＳＮ４、ＳＮ６は、これらの制御端子に入力される制御信号に応じてオン又はオフに制御される。スイッチＳＮ１、ＳＮ３、ＳＮ４、ＳＮ６は、ＭＯＳトランジスタ等により構成され得る。スイッチＳＮ１、ＳＮ６には、制御回路９２から制御信号Ｈｌｄ＿ｎが入力される。スイッチＳＮ３には、制御回路９２から制御信号Ｓｍｐａ＿ｎが入力される。スイッチＳＮ４には、制御回路９２から制御信号Ｓｍｐ＿ｎが入力される。

スイッチＳＮ４の第１端子は、垂直信号線３０とサンプルホールド回路５０Ｎの接続ノードであるノードＮｉｎに接続されている。スイッチＳＮ４の第２端子は、容量素子ＣＮ１の第１端子及びスイッチＳＮ１の第１端子に接続されている。

容量素子ＣＮ１の第２端子は、反転増幅器ＡＮの入力端子であるノードＮＮ１において、スイッチＳＮ３の第１端子及びトランジスタＭＮ４のゲートに接続されている。トランジスタＭＮ４のソースは接地ノードに接続されている。トランジスタＭＮ４のドレインはトランジスタＭＮ３のソースに接続されている。トランジスタＭＮ３のドレインは、ノードＮＮ３において、スイッチＳＮ３の第２端子、トランジスタＭＮ２のドレイン及びスイッチＳＮ６の第１端子に接続されている。トランジスタＭＮ２のソースはトランジスタＭＮ１のドレインに接続されている。トランジスタＭＮ１のソースは電源電圧ノードに接続されている。トランジスタＭＮ１のゲート、トランジスタＭＮ２のゲート及びトランジスタＭＮ３のゲートの各々には、所定のバイアス電位が供給される。

スイッチＳＮ１の第２端子は、反転増幅器ＡＮの出力端子であるノードＮＮ２において、電流源ＩＳＮ及びトランジスタＭＮ５のソースに接続されている。トランジスタＭＮ５のドレインは接地ノードに接続されている。

トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４は、ノードＮＮ１を入力ノードとし、ノードＮＮ３を出力ノードとするソース接地回路をなしている。また、トランジスタＭＮ５はソースフォロワ回路をなしている。すなわち、反転増幅器ＡＮは、ソース接地回路と、ソース接地回路の後段に配されたソースフォロワ回路とを増幅回路として含む。

抵抗素子Ｒ１の第１端子はノードＮＮ２に接続されており、抵抗素子Ｒ１の第２端子は、ノードＮＳ２に接続されている。すなわち、抵抗素子Ｒ１は、反転増幅器ＡＮの出力端子と反転増幅器ＡＳの出力端子の間に配されている。このとき、抵抗素子Ｒ１を流れる電流Ｉは、以下の式（１）で表される。
Ｉ＝（Ｖｎ－Ｖｓ）／Ｒ（１）

ここで、Ｖｎは、ノードＮＮ２の電位、すなわち、リセット信号の電位を示している。Ｖｓは、ノードＮＳ２の電位、すなわち、光電変換信号の電位を示している。Ｒは抵抗素子Ｒ１の抵抗値を示している。

サンプルホールド回路５０Ｎ、５０Ｓ及び抵抗素子Ｒ１を流れる電流Ｉは、変換部６０（アナログデジタル変換部）に入力される。式（１）に示されているように、電流Ｉはリセット信号の電位Ｖｎと光電変換信号の電位Ｖｓの差に比例する。したがって、電流Ｉが変換部６０に入力される段階で、相関二重サンプリングが行われている。なお、ノードＮＮ２とノードＮＳ２の間に配される回路素子は、抵抗素子Ｒ１に限定されるものではなく、ＶｎとＶｓの電位差に応じた電流が流れ得るものであればよい。

変換部６０は、デジタルアナログ変換器６１０、６２０、Ｇｍセル６３０、量子化器６４０、デシメーションフィルタ６５０及び容量素子６６０、６７０を有している。デジタルアナログ変換器６１０は、スイッチ６１１及び電流源６１２を有している。デジタルアナログ変換器６２０は、スイッチ６２１及び電流源６２２を有している。スイッチ６１１の制御端子及びスイッチ６２１の制御端子には、量子化器６４０からフィードバックされる信号が入力される。スイッチ６１１及びスイッチ６２１はこの信号に応じてオン又はオフに制御される。

トランジスタＭＳ５のドレインは、スイッチ６１１の第１端子、容量素子６６０の第１端子及びＧｍセル６３０の反転入力端子に接続されている。すなわち、サンプルホールド回路５０Ｓから出力される、相関二重サンプリングによる処理後の電流Ｉが変換部６０に入力される。スイッチ６１１の第２端子は、電流源６１２に接続されている。容量素子６６０の第２端子は、接地ノードに接続されている。Ｇｍセル６３０の非反転入力端子には、所定の電位が入力されている。

Ｇｍセル６３０の出力端子は、スイッチ６２１の第１端子、容量素子６７０の第１端子及び量子化器６４０の入力端子に接続されている。スイッチ６２１の第２端子は、電流源６２２に接続されている。容量素子６７０の第２端子は、接地ノードに接続されている。量子化器６４０の出力端子は、デシメーションフィルタ６５０の入力端子、スイッチ６１１の制御端子及びスイッチ６２１の制御端子に接続されている。

電流Ｉ及び時間経過に応じて、容量素子６６０には電荷が蓄積される。Ｇｍセル６３０は、容量素子６６０の第１端子の電位に応じた電流信号を出力端子から出力する。このように、容量素子６６０は、第１積分器として機能する。

Ｇｍセル６３０から出力される電流及び時間経過に応じて、容量素子６７０には電荷が蓄積される。このように、容量素子６７０は、第２積分器として機能する。量子化器６４０は、比較回路であり得る。量子化器６４０は、容量素子６７０の第１端子の電位と所定の閾値とを比較して、比較結果を示す１ビットのデジタル信号を出力する。これにより、量子化器６４０は、アナログデジタル変換を行う。なお、量子化器６４０は、所望のサンプリング周波数よりも高い周波数によるオーバーサンプリングを行う。

量子化器６４０から出力されるデジタル信号は、スイッチ６１１及びスイッチ６２１の制御端子にフィードバックされる。これにより、スイッチ６１１、６２１がオン又はオフに制御されることにより、容量素子６６０、６７０に蓄積される電荷が変化する。このようにして、量子化器６４０から出力されるデジタル信号が、第１積分器及び第２積分器にフィードバックされる。このフィードバックループは、低周波領域における量子化誤差を低減させるように動作する。

以上のように、本実施形態の変換部６０は、２つの積分器を含むことにより、２次のノイズシェーピング特性を有するデルタシグマ型アナログデジタル変換回路である。また、量子化器６４０から出力されるデジタル信号は、デシメーションフィルタ６５０を通過して出力される。デシメーションフィルタ６５０は、量子化器６４０から出力される信号を間引くことにより、サンプリング周波数を下げる処理を行う。これにより、高周波領域におけるノイズが低減される。したがって、本実施形態の変換部６０は、高精度なアナログデジタル変換を行い得る。

図４は、本実施形態に係る光電変換装置の動作を示すタイミングチャートである。図４には、画素１１に入力される制御信号ＲＥＳ、ＴＸの電位のレベルが示されている。また、図４には、サンプルホールド部５０に入力される制御信号Ｓｍｐａ＿ｎ、Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ１、Ｓｍｐ＿ｓ２、Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓ、Ｈｌｄ＿ｓ１、Ｈｌｄ＿ｓ２の電位のレベルも示されている。なお、制御信号Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓの電位のレベルの変化タイミングは同一であるため、制御信号Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓは図４において１つにまとめて示されている。また、図４には、ノードＮｉｎにおける電位の変化も示されている。図４における各制御信号がハイレベルのとき、対応するスイッチ又はトランジスタはオン状態（導通状態）になるものとする。また、図４における各制御信号がローレベルのとき、対応するスイッチ又はトランジスタはオフ状態（非導通状態）になるものとする。

時刻ｔ１において制御信号ＲＥＳがハイレベルになり、時刻ｔ２において制御信号ＲＥＳがローレベルになる。これらの動作により、時刻ｔ１から時刻ｔ２の期間において、リセットトランジスタＭ２がオンになり、ノードＦＤの電位がリセットされる。この動作に応じて、ノードＮｉｎの電位は、リセット信号のレベルになる。

また、時刻ｔ１において、制御信号Ｓｍｐａ＿ｎ、Ｓｍｐ＿ｎがハイレベルになる。これにより、スイッチＳＮ３、ＳＮ４がオンになり、垂直信号線３０がサンプルホールド回路５０Ｎの容量素子ＣＮ１に接続される。これ以降、サンプルホールド回路５０Ｎは、リセット信号のサンプリングが可能な状態となる。

時刻ｔ３において、制御信号Ｓｍｐａ＿ｎがローレベルになる。これにより、スイッチＳＮ３がオフになり、リセット信号の電位が容量素子ＣＮ１に保持される。時刻ｔ４において、制御信号Ｓｍｐ＿ｎがローレベルになる。これにより、スイッチＳＮ４がオフになり、垂直信号線３０とサンプルホールド回路５０Ｎの容量素子ＣＮ１の接続が解除される。

時刻ｔ５において制御信号ＴＸがハイレベルになり、時刻ｔ６において制御信号ＴＸがローレベルになる。これらの動作により、時刻ｔ５から時刻ｔ６の期間において、転送トランジスタＭ１がオンになり、光電変換素子ＰＤに蓄積されている電荷がノードＦＤに転送される。ノードＦＤの電位は、転送された電荷の量に応じて低下する。この電荷転送により、垂直信号線３０の電位が低下し、ノードＮｉｎの電位は第１光電変換信号のレベルになる。

また、時刻ｔ５において、制御信号Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ１がハイレベルになる。これにより、スイッチＳＳ３、ＳＳ４がオンになり、垂直信号線３０がサンプルホールド回路５０Ｓの容量素子ＣＳ１に接続される。これ以降、サンプルホールド回路５０Ｓは、第１光電変換信号のサンプリングが可能な状態となる。

時刻ｔ７において、制御信号Ｓｍｐａ＿ｓがローレベルになる。これにより、スイッチＳＳ３がオフになり、第１光電変換信号の電位が容量素子ＣＳ１に保持される。時刻ｔ８において、制御信号Ｓｍｐ＿ｓ１がローレベルになる。これにより、スイッチＳＳ４がオフになり、垂直信号線３０とサンプルホールド回路５０Ｓの容量素子ＣＳ１の接続が解除される。

時刻ｔ９において制御信号ＴＸがハイレベルになり、時刻ｔ１０において制御信号ＴＸがローレベルになる。これらの動作により、時刻ｔ９から時刻ｔ１０の期間において、転送トランジスタＭ１が再びオンになり、時刻ｔ６から時刻ｔ１０の間に光電変換素子ＰＤに蓄積された電荷がノードＦＤに更に転送される。ノードＦＤの電位は、転送された電荷の量に応じて更に低下する。この電荷転送により、垂直信号線３０の電位が低下し、ノードＮｉｎの電位は第２光電変換信号のレベルになる。なお、電荷蓄積時間が互いに異なるため、第１光電変換信号の電位と、第２光電変換信号の電位とは互いに異なる。

また、時刻ｔ９において、制御信号Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ２がハイレベルになる。これにより、スイッチＳＳ３、ＳＳ５がオンになり、垂直信号線３０がサンプルホールド回路５０Ｓの容量素子ＣＳ２に接続される。これ以降、サンプルホールド回路５０Ｓは、第２光電変換信号のサンプリングが可能な状態となる。

時刻ｔ１１において、制御信号Ｓｍｐａ＿ｓがローレベルになる。これにより、スイッチＳＳ３がオフになり、第２光電変換信号の電位が容量素子ＣＳ２に保持される。時刻ｔ１２において、制御信号Ｓｍｐ＿ｓ２がローレベルになる。これにより、スイッチＳＳ５がオフになり、垂直信号線３０とサンプルホールド回路５０Ｓの容量素子ＣＳ２の接続が解除される。

時刻ｔ１３において、制御信号Ｈｌｄ＿ｎがハイレベルになる。これにより、スイッチＳＮ６、ＳＮ１がオンになり、サンプルホールド回路５０ＮのノードＮＮ２からリセット信号の電位が出力される。また、これと同時に、時刻ｔ１３において、制御信号Ｈｌｄ＿ｓ、Ｈｌｄ＿ｓ１がハイレベルになる。これにより、スイッチＳＳ６、ＳＳ１がオンになり、サンプルホールド回路５０ＳのノードＮＳ２から、第１光電変換信号の電位が出力される。その後、時刻ｔ１４において、制御信号Ｈｌｄ＿ｓ１がローレベルになり、スイッチＳＳ１がオフになる。

したがって、時刻ｔ１３から時刻ｔ１４の期間において、ノードＮＮ２のリセット信号の電位と、ノードＮＳ２の第１光電変換信号の電位の差に応じた電流が変換部６０へと入力される。変換部６０は、この電流に基づくアナログ信号をデジタル信号に変換する。

時刻ｔ１５において、制御信号Ｈｌｄ＿ｓ２がハイレベルになる。これにより、スイッチＳＳ２がオンになり、サンプルホールド回路５０ＳのノードＮＳ２から、第２光電変換信号の電位が出力される。その後、時刻ｔ１６において、制御信号Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓ、Ｈｌｄ＿ｓ２がローレベルになり、スイッチＳＮ６、ＳＮ１、ＳＳ６、ＳＳ２がオフになる。

したがって、時刻ｔ１５から時刻ｔ１６において、ノードＮＮ２のリセット信号の電位と、ノードＮＳ２の第２光電変換信号の電位の差に応じた電流が変換部６０へと入力される。変換部６０は、この電流に基づくアナログ信号をデジタル信号に変換する。

このように、本実施形態の光電変換装置は、蓄積時間の異なる２つの第１光電変換信号及び第２光電変換信号に基づく２つのデジタル信号の読み出しを行うことが可能である。この２つのデジタル信号は、ハイダイナミックレンジ等の撮像の高機能化に適用され得る。

本実施形態における効果についてより詳細に説明する。一般的に、スイッチがオフになる際には、スイッチを構成するトランジスタ等からスイッチに接続されたノードへの電荷注入が生じる場合がある。時刻ｔ７にスイッチＳＳ３がオフになる際には、容量素子ＣＳ１に蓄積されている第１光電変換信号に対して電荷注入の影響が生じ得る。また、時刻ｔ１１にスイッチＳＳ３がオフになる際には、容量素子ＣＳ２に蓄積されている第２光電変換信号に対して電荷注入の影響が生じ得る。しかしながら、時刻ｔ７及び時刻ｔ１１の２つの時点において、スイッチＳＳ３の両端の電圧は垂直信号線３０の電位によらず略同一であるため、電荷注入量は同程度である。これにより、第１光電変換信号と第２光電変換信号とを比較すると、両者間のゲイン成分の相対的な誤差は小さい。

また、時刻ｔ８においてスイッチＳＳ４がオフになる際には、容量素子ＣＳ１の両端がハイインピーダンス状態となっているため、スイッチＳＳ４がオフになることによる電荷注入の影響は小さい。同様に、時刻ｔ１２においてスイッチＳＳ５がオフになる際には、容量素子ＣＳ２の両端がハイインピーダンス状態となっているため、スイッチＳＳ５がオフになることによる電荷注入の影響は小さい。このように、容量素子ＣＳ１、ＣＳ２に信号を保持する期間において、スイッチＳＳ４、ＳＳ５がスイッチＳＳ３よりも先にオフになっているため、スイッチＳＳ４、ＳＳ５がオフになる際の電荷注入の影響が低減されている。

以上のように、本実施形態のサンプルホールド回路５０Ｎ、５０Ｓの回路構成では、２つの出力信号を出力する際における、スイッチからの電荷注入によるゲイン成分の相対的な誤差が低減されている。これにより、本実施形態によれば、出力信号の精度が向上された光電変換装置が提供される。

本実施形態の光電変換装置から出力される電荷蓄積時間が互いに異なる２つの信号は、ハイダイナミックレンジ撮像に用いられ得る。本実施形態では、これらの２つの信号のゲイン成分の相対的な誤差を低減することができるため、ＨＤＲ画像の画質が向上し得る。

［第２実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置のサンプルホールド部５０の構成を変形した例である。

図５は、本実施形態に係るサンプルホールド部５０及び変換部６０の構成を示す回路図である。図５に示されているように、本実施形態においては、スイッチＳＳ３、ＳＮ３の接続が図３に示されている例と異なっている。

スイッチＳＳ３の第１端子はノードＮＳ１に接続されている。また、スイッチＳＳ３の第２端子は所定の参照電圧Ｖｒｅｆが供給される参照電圧ノードに接続されており、ノードＮＳ３には接続されていない。

スイッチＳＮ３の第１端子はノードＮＮ１に接続されている。また、スイッチＳＮ３の第２端子は所定の参照電圧Ｖｒｅｆが供給される参照電圧ノードに接続されており、ノードＮＮ３には接続されていない。

このように、本実施形態では、第１実施形態の図３の例とは異なり、スイッチＳＳ３、ＳＮ３の第２端子に所定の参照電圧が供給されている。この場合においても、時刻ｔ７及び時刻ｔ１１の２つの時点において、スイッチＳＳ３、ＳＮ３の両端の電圧は垂直信号線３０の電位によらず略同一である。したがって、図３の例と同様に、２つの出力信号を出力する際の、スイッチからの電荷注入によるゲイン成分の相対的な誤差が低減される。したがって、本実施形態においても第１実施形態と同様に、出力信号の精度が向上された光電変換装置が提供される。

［第３実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置の画素１１の構成を変形した例である。

図６は、本実施形態に係る画素１１の回路図である。図６に示されているように、本実施形態においては、容量制御トランジスタＭ５が、第１実施形態の図２に示されている画素１１の回路に追加されている。

容量制御トランジスタＭ５のソースはノードＦＤに接続されており、容量制御トランジスタＭ５のドレインは、リセットトランジスタＭ２のソースに接続されている。各行の制御線は、容量制御トランジスタＭ５のゲートに接続された信号線を含む。容量制御トランジスタＭ５のゲートには、垂直走査回路９４から制御信号ＦＤＩＮＣが供給される。制御信号ＦＤＩＮＣがハイレベルになり、容量制御トランジスタＭ５がオンになると、ノードＦＤに付加される寄生容量が増大する。これにより、ノードＦＤにおける電荷電圧変換のゲインが小さくなる。このように、本実施形態の画素１１は、制御信号ＦＤＩＮＣに応じて電荷電圧変換のゲインを可変とする機能を有している。

これにより、本実施形態では、第１光電変換信号の読み出しの際の電荷電圧変換のゲインと、第２光電変換信号の読み出しの際の電荷電圧変換のゲインとを互いに異ならせることができる。例えば図４のタイミングチャートにおいて、時刻ｔ９よりも前の期間は制御信号ＦＤＩＮＣをローレベルとし、時刻ｔ９よりも後の期間は制御信号ＦＤＩＮＣをハイレベルとすることで、そのような駆動方法が実現される。あるいは、時刻ｔ９よりも前の期間は制御信号ＦＤＩＮＣをハイレベルとし、時刻ｔ９よりも後の期間は制御信号ＦＤＩＮＣをローレベルとしてもよい。

このように、本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、画素１１における電荷電圧変換のゲインを可変とすることができる。これにより、異なるゲインで読み出された２つのデジタル信号の読み出しを行うことが可能である。この２つのデジタル信号は、ハイダイナミックレンジ等の撮像の高機能化に適用され得る。

［第４実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置のサンプルホールド部５０の構成を変形した例である。

図７は、本実施形態に係るサンプルホールド部５０及び変換部６０の構成を示す回路図である。図７に示されているように、本実施形態においては、サンプルホールド部５０が、４つのサンプルホールド回路５０ＮＡ、５０ＳＡ、５０ＮＢ、５０ＳＢを有している。また、サンプルホールド部５０は、抵抗素子Ｒ１及びスイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６を更に有している。スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６は、ＭＯＳトランジスタ等により構成され得る。スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６は、制御回路９２から入力される制御信号によりオン又はオフに制御される。

サンプルホールド回路５０ＮＡ、５０ＮＢの内部の回路構成は図３におけるサンプルホールド回路５０Ｎと同一である。また、サンプルホールド回路５０ＳＡ、５０ＳＢの内部の回路構成は図３におけるサンプルホールド回路５０Ｓと同一である。

サンプルホールド回路５０ＳＡ及びサンプルホールド回路５０ＳＢにおいて、スイッチＳＳ４の第１端子及びスイッチＳＳ５の第１端子は、ノードＮｉｎに接続されている。また、サンプルホールド回路５０ＮＡ及びサンプルホールド回路５０ＮＢにおいて、スイッチＳＮ４の第１端子は、ノードＮｉｎに接続されている。

スイッチＳ１の第１端子はサンプルホールド回路５０ＮＡのノードＮＮ２に接続されており、スイッチＳ４の第１端子はサンプルホールド回路５０ＮＢのノードＮＮ２に接続されている。スイッチＳ１の第２端子及びスイッチＳ４の第２端子は、抵抗素子Ｒ１の第１端子に接続されている。抵抗素子Ｒ１の第２端子は、スイッチＳ２の第１端子及びスイッチＳ５の第１端子に接続されている。スイッチＳ２の第２端子はサンプルホールド回路５０ＳＡのノードＮＳ２に接続されており、スイッチＳ５の第２端子は、サンプルホールド回路５０ＳＢのノードＮＳ２に接続されている。

スイッチＳ３の第１端子は、サンプルホールド回路５０ＳＡのトランジスタＭＳ５のドレインに接続されている。スイッチＳ６の第１端子は、サンプルホールド回路５０ＳＢのトランジスタＭＳ５のドレインに接続されている。スイッチＳ３の第２端子及びスイッチＳ６の第２端子は、サンプルホールド部５０の出力端子であり、変換部６０に接続されている。

スイッチＳ１、Ｓ２、Ｓ３がオンになり、スイッチＳ４、Ｓ５、Ｓ６がオフになると、サンプルホールド回路５０ＮＡ及びサンプルホールド回路５０ＳＡが抵抗素子Ｒ１及び変換部６０に接続された状態となる。このとき、変換部６０は、サンプルホールド回路５０ＮＡ及びサンプルホールド回路５０ＳＡに保持された信号に基づくＡＤ変換を行うことができる。これと並行して、サンプルホールド回路５０ＮＢ及びサンプルホールド回路５０ＳＢは、これらの内部のスイッチを第１実施形態で述べたように動作させることで、画素１１からの信号のサンプリングを行うことができる。

また、スイッチＳ４、Ｓ５、Ｓ６がオンになり、スイッチＳ１、Ｓ２、Ｓ３がオフになると、サンプルホールド回路５０ＮＢ及びサンプルホールド回路５０ＳＢが抵抗素子Ｒ１及び変換部６０に接続された状態となる。このとき、変換部６０は、サンプルホールド回路５０ＮＢ及びサンプルホールド回路５０ＳＢに保持された信号に基づくＡＤ変換を行うことができる。これと並行して、サンプルホールド回路５０ＮＡ及びサンプルホールド回路５０ＳＡは、これらの内部のスイッチを第１実施形態で述べたように動作させることで、画素１１からの信号のサンプリングを行うことができる。

このように、本実施形態では、サンプルホールド回路５０ＮＡ、５０ＳＡと、サンプルホールド回路５０ＮＢ、５０ＳＢの一方が抵抗素子Ｒ１に選択的に接続されるような動作が可能である。また、本実施形態では、サンプルホールド回路５０ＮＡ、５０ＳＡと、サンプルホールド回路５０ＮＢ、５０ＳＢの一方が垂直信号線３０に選択的に接続され、サンプリングを行うような動作が可能である。これにより、サンプルホールド回路５０ＮＡ、５０ＳＡと、サンプルホールド回路５０ＮＢ、５０ＳＢの一方でサンプリングを行いつつ、他方から変換部６０に信号を出力するようなインターリーブ動作を行うことができる。例えば、図４のタイミングチャートにおいて、時刻ｔ１３から時刻ｔ１６の期間にスイッチＳ１、Ｓ２、Ｓ３がオンになり、スイッチＳ４、Ｓ５、Ｓ６がオフになるような制御を行うことが一例として挙げられる。この場合、サンプルホールド回路５０ＮＢ、５０ＳＢでサンプリングを行いつつ、サンプルホールド回路５０ＮＡ、５０ＳＡから変換部６０に信号を出力することができる。

このように、本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、インターリーブ動作を行うことにより、読み出しを高速化することができる。また、図７に示されているように、サンプルホールド回路５０ＮＡ、５０ＳＡと、サンプルホールド回路５０ＮＢ、５０ＳＢが１つの抵抗素子Ｒ１を共有している。これにより、サンプルホールド回路５０ＮＡ、５０ＳＡが信号を出力する場合と、サンプルホールド回路５０ＮＢ、５０ＳＢが信号を出力する場合との間での読み出しゲイン差を低減することができる。

［第５実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置の画素１１の構成を変形して、複数の光電変換素子を含む構成とした例である。

図８は、本実施形態に係る画素１１の回路図である。図８に示されているように、本実施形態においては、画素１１は、２つの光電変換素子ＰＤＡ、ＰＤＢと、２つの転送トランジスタＭ１Ａ、Ｍ１Ｂとを有している。

光電変換素子ＰＤＡ、ＰＤＢのアノードは接地ノードに接続されている。光電変換素子ＰＤＡのカソードは転送トランジスタＭ１Ａのソースに接続されており、光電変換素子ＰＤＢのカソードは転送トランジスタＭ１Ｂのソースに接続されている。転送トランジスタＭ１Ａ、Ｍ１Ｂのドレインは、ノードＦＤに接続されている。各行の制御線は、転送トランジスタＭ１Ａのゲートに接続された信号線と、転送トランジスタＭ１Ｂのゲートに接続された信号線とを含む。転送トランジスタＭ１Ａのゲートには垂直走査回路９４から制御信号ＴＸＡが供給され、転送トランジスタＭ１Ｂのゲートには垂直走査回路９４から制御信号ＴＸＢが供給される。このように、本実施形態においては、２つの光電変換素子ＰＤＡ、ＰＤＢが１つの浮遊拡散部を共有している。

図９は、本実施形態に係る光電変換装置の動作を示すタイミングチャートである。図９には、図４のタイミングチャートの制御信号ＴＸに代えて制御信号ＴＸＡ、ＴＸＢの電位のレベルが示されている。制御信号ＴＸＡ、ＴＸＢ以外の制御信号のタイミングは図４と同一であるため、適宜説明を省略又は簡略化する。

時刻ｔ５において制御信号ＴＸＡがハイレベルになり、時刻ｔ６において制御信号ＴＸＡがローレベルになる。これらの動作により、時刻ｔ５から時刻ｔ６の期間において、転送トランジスタＭ１Ａがオンになり、光電変換素子ＰＤＡに蓄積されている電荷がノードＦＤに転送される。ノードＦＤの電位は、転送された電荷の量に応じて低下する。この電荷転送により、垂直信号線３０の電位が低下し、ノードＮｉｎの電位は光電変換素子ＰＤＡに蓄積された電荷に基づく第１光電変換信号のレベルになる。

時刻ｔ５から時刻ｔ８において、図４と同様の動作により、光電変換素子ＰＤＡに蓄積された電荷に基づく第１光電変換信号の電位が容量素子ＣＳ１に保持される。

時刻ｔ９において制御信号ＴＸＢがハイレベルになり、時刻ｔ１０において制御信号ＴＸＢがローレベルになる。これらの動作により、時刻ｔ９から時刻ｔ１０の期間において、転送トランジスタＭ１Ｂがオンになり、光電変換素子ＰＤＢに蓄積されている電荷が更にノードＦＤに転送される。ノードＦＤの電位は、転送された電荷の量に応じて低下する。この電荷転送により、垂直信号線３０の電位が低下し、ノードＮｉｎの電位は光電変換素子ＰＤＡに蓄積された電荷と光電変換素子ＰＤＢに蓄積された電荷の合計に基づく第２光電変換信号のレベルになる。

時刻ｔ９から時刻ｔ１２において、図４と同様の動作により、光電変換素子ＰＤＡ及び光電変換素子ＰＤＢに蓄積された電荷に基づく第２光電変換信号の電位が容量素子ＣＳ２に保持される。

時刻ｔ１３以降、図４と同様の動作により、２つの第１光電変換信号及び第２光電変換信号に基づく２つのデジタル信号の読み出しが行われる。ここで取得されるデジタル信号は、光電変換素子ＰＤＡに蓄積された電荷に基づくデジタル信号と、光電変換素子ＰＤＡ及び光電変換素子ＰＤＢに蓄積された電荷に基づくデジタル信号の２つである。データ処理部９０又は光電変換装置外部の信号処理回路等において、２つのデジタル信号の差を算出することにより光電変換素子ＰＤＢに蓄積された電荷に基づくデジタル信号を取得することができる。

このように、本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、２つの光電変換素子ＰＤＡ、ＰＤＢに基づく２種の信号をまとめて出力することができる。これにより、読み出しの動作が高速化される。

２つの光電変換素子ＰＤＡ、ＰＤＢは、図８に模式的に示されているように、同一のマイクロレンズＭＬを通過した光が入射されるように配されていてもよい。この場合、２つの光電変換素子ＰＤＡ、ＰＤＢの各々に基づく信号はオートフォーカス用の信号として用いられ得る。しかしながら、これに限られるものではなく、２つの光電変換素子ＰＤＡ、ＰＤＢのそれぞれに個別のマイクロレンズＭＬが配されていてもよい。

また、本実施形態において、第４実施形態のような４つのサンプルホールド回路５０ＮＡ、５０ＳＡ、５０ＮＢ、５０ＳＢを有するサンプルホールド部５０の構成を適用してもよい。これにより、第４実施形態と同様にインターリーブ動作を行うことができ、更に読み出しの動作が高速化される。

また、本実施形態では画素１１が２つの光電変換素子ＰＤＡ、ＰＤＢを有する例を説明したが、光電変換素子の個数は２つよりも多くてもよい。例えば、光電変換素子の個数は４つ又は８つでもよい。光電変換素子の個数は４つである場合、それらの光電変換素子の２次元的な配列の例としては、１×４、２×２が挙げられる。光電変換素子の個数は８つである場合、それらの光電変換素子の２次元的な配列の例としては、１×８、２×４が挙げられる。

［第６実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置に垂直信号線を選択するマルチプレクサを追加した例である。

図１０は、本実施形態に係る光電変換装置の概略構成を示すブロック図である。光電変換装置は、マルチプレクサ３６（第１マルチプレクサ）を更に有している。マルチプレクサ３６は、回路基板２に配されている。制御回路９２は、マルチプレクサ３６の動作及びタイミングを制御する制御信号を供給する。本実施形態では、複数の垂直信号線のうち、奇数列の画素１１に対応するものを垂直信号線３０とし、偶数列の画素１１に対応するものを垂直信号線３１とする。マルチプレクサ３６、サンプルホールド部５０及び変換部６０の各々は、垂直信号線３０、３１の組に対応して配されている。

図１１は、本実施形態に係るサンプルホールド部５０及び変換部６０の構成を示す回路図である。図１１には、２つの垂直信号線３０、３１に対応して配されている１つのマルチプレクサ３６、１つのサンプルホールド部５０及び１つの変換部６０が抜き出して示されている。

垂直信号線３０は、ノードＮ３０において、マルチプレクサ３６の第１入力端子に接続されている。垂直信号線３１は、ノードＮ３１において、マルチプレクサ３６の第２入力端子に接続されている。第１入力端子、第２入力端子は、マルチプレクサ３６の入力側に設けられた端子である。マルチプレクサ３６の出力端子は、ノードＮｉｎに接続されている。マルチプレクサ３６の出力端子は、マルチプレクサ３６の出力側に設けられた端子である。マルチプレクサ３６の制御端子には、制御回路９２から制御信号Ｍｕｘが入力される。制御信号Ｍｕｘがハイレベルのとき、マルチプレクサ３６はノードＮ３０の信号を出力し、制御信号Ｍｕｘがローレベルのとき、マルチプレクサ３６はノードＮ３１の信号を出力するものとする。このように、マルチプレクサ３６は、垂直信号線３０、３１と、サンプルホールド部５０の間の接続関係を切り替える機能有している。

サンプルホールド回路５０Ｓ、変換部６０の回路構成は、図３と同様であるため説明を省略する。サンプルホールド回路５０Ｎは、図３の構成に加え、スイッチＳＮ２、ＳＮ５及び容量素子ＣＮ２を更に有している。これら以外の回路構成は図３と同様であるため説明を省略する。

スイッチＳＮ２、ＳＮ５は、これらの制御端子に入力される制御信号に応じてオン又はオフに制御される。スイッチＳＮ２、ＳＮ５は、ＭＯＳトランジスタ等により構成され得る。スイッチＳＮ１には、制御回路９２から制御信号Ｈｌｄ＿ｎ１が入力される。スイッチＳＮ２には、制御回路９２から制御信号Ｈｌｄ＿ｎ２が入力される。スイッチＳＮ４には、制御回路９２から制御信号Ｓｍｐ＿ｎ１が入力される。スイッチＳＮ５には、制御回路９２から制御信号Ｓｍｐ＿ｎ２が入力される。

スイッチＳＮ５の第１端子は、ノードＮｉｎに接続されている。スイッチＳＮ５の第２端子は、容量素子ＣＮ２の第１端子及びスイッチＳＮ２の第１端子に接続されている。容量素子ＣＮ２の第２端子は、ノードＮＮ１に接続されている。スイッチＳＮ２の第２端子は、ノードＮＮ２に接続されている。

このように、本実施形態においては、サンプルホールド回路５０Ｎが２つの垂直信号線３０、３１から、それぞれ２つのリセット信号（第１リセット信号、第２リセット信号）をサンプリングすることができる。また、サンプルホールド回路５０Ｓが２つの垂直信号線３０、３１から、それぞれ２つの光電変換信号（第１光電変換信号、第２光電変換信号）をサンプリングすることができる。

図１２は、本実施形態に係る光電変換装置の動作を示すタイミングチャートである。図１２の説明において、図４と同様の事項についての説明は省略又は簡略化されることがある。図１２には、制御信号ＲＥＳ、ＴＸの電位のレベル及び制御信号Ｍｕｘの電位のレベルが示されている。また、図１２には、制御信号Ｓｍｐａ＿ｎ、Ｓｍｐ＿ｎ１、Ｓｍｐ＿ｎ２、Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ１、Ｓｍｐ＿ｓ２、Ｈｌｄ＿ｎ１、Ｈｌｄ＿ｎ２、Ｈｌｄ＿ｓ１、Ｈｌｄ＿ｓ２、Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓの電位のレベルも示されている。また、図１２には、ノードＮ３０、Ｎ３１における電位の変化も示されている。ノードＮ３０、Ｎ３１の電位のレベルの変化タイミングは同一であるため、ノードＮ３０、Ｎ３１における電位の変化は図１２において１つにまとめて示されている。

時刻ｔ２１において制御信号ＲＥＳがハイレベルになり、時刻ｔ２２において制御信号ＲＥＳがローレベルになる。これらの動作により、時刻ｔ２１から時刻ｔ２２の期間において、リセットトランジスタＭ２がオンになり、ノードＦＤの電位がリセットされる。この動作に応じて、ノードＮ３０、Ｎ３１の電位は、それぞれ第１リセット信号、第２リセット信号のレベルになる。

また、時刻ｔ２１において、制御信号Ｓｍｐａ＿ｎ、Ｓｍｐ＿ｎ１がハイレベルになる。これにより、スイッチＳＮ３、ＳＮ４がオンになる。また、時刻ｔ２１において、制御信号Ｍｕｘがハイレベルになる。これらにより、垂直信号線３０がサンプルホールド回路５０Ｎの容量素子ＣＮ１に接続される。これ以降、サンプルホールド回路５０Ｎは、第１リセット信号のサンプリングが可能な状態となる。

時刻ｔ２３において、制御信号Ｓｍｐａ＿ｎがローレベルになる。これにより、スイッチＳＮ３がオフになり、第１リセット信号の電位が容量素子ＣＮ１に保持される。時刻ｔ２４において、制御信号Ｓｍｐ＿ｎ１がローレベルになる。これにより、スイッチＳＮ４がオフになり、垂直信号線３０とサンプルホールド回路５０Ｎの容量素子ＣＮ１の接続が解除される。

時刻ｔ２５において、制御信号Ｓｍｐａ＿ｎ、Ｓｍｐ＿ｎ２がハイレベルになる。これにより、スイッチＳＮ３、ＳＮ５がオンになる。また、時刻ｔ２５において、制御信号Ｍｕｘがローレベルになる。これらにより、垂直信号線３１がサンプルホールド回路５０Ｎの容量素子ＣＮ２に接続される。これ以降、サンプルホールド回路５０Ｎは、第２リセット信号のサンプリングが可能な状態となる。

時刻ｔ２６において、制御信号Ｓｍｐａ＿ｎがローレベルになる。これにより、スイッチＳＮ３がオフになり、第２リセット信号の電位が容量素子ＣＮ２に保持される。時刻ｔ２７において、制御信号Ｓｍｐ＿ｎ２がローレベルになる。これにより、スイッチＳＮ５がオフになり、垂直信号線３１とサンプルホールド回路５０Ｎの容量素子ＣＮ２の接続が解除される。

時刻ｔ２８において制御信号ＴＸがハイレベルになり、時刻ｔ２９において制御信号ＴＸがローレベルになる。これらの動作により、時刻ｔ２８から時刻ｔ２９の期間において、転送トランジスタＭ１がオンになり、光電変換素子ＰＤに蓄積されている電荷がノードＦＤに転送される。ノードＦＤの電位は、転送された電荷の量に応じて低下する。この電荷転送により、垂直信号線３０、３１の電位が低下し、ノードＮ３０、Ｎ３１の電位は、それぞれ第１光電変換信号、第２光電変換信号のレベルになる。

また、時刻ｔ２８において、制御信号Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ１がハイレベルになる。これにより、スイッチＳＳ３、ＳＳ４がオンになる。また、時刻ｔ２８において、制御信号Ｍｕｘがハイレベルになる。これらにより、垂直信号線３０がサンプルホールド回路５０Ｓの容量素子ＣＳ１に接続される。これ以降、サンプルホールド回路５０Ｓは、第１光電変換信号のサンプリングが可能な状態となる。

時刻ｔ３０において、制御信号Ｓｍｐａ＿ｓがローレベルになる。これにより、スイッチＳＳ３がオフになり、第１光電変換信号の電位が容量素子ＣＳ１に保持される。時刻ｔ３１において、制御信号Ｓｍｐ＿ｓ１がローレベルになる。これにより、スイッチＳＳ４がオフになり、垂直信号線３０とサンプルホールド回路５０Ｓの容量素子ＣＳ１の接続が解除される。

時刻ｔ３２において、制御信号Ｓｍｐａ＿ｓ、Ｓｍｐ＿ｓ２がハイレベルになる。これにより、スイッチＳＳ３、ＳＳ５がオンになる。また、時刻ｔ３２において、制御信号Ｍｕｘがローレベルになる。これらにより、垂直信号線３１がサンプルホールド回路５０Ｓの容量素子ＣＳ２に接続される。これ以降、サンプルホールド回路５０Ｓは、第２光電変換信号のサンプリングが可能な状態となる。

時刻ｔ３３において、制御信号Ｓｍｐａ＿ｓがローレベルになる。これにより、スイッチＳＳ３がオフになり、第２光電変換信号の電位が容量素子ＣＳ２に保持される。時刻ｔ３４において、制御信号Ｓｍｐ＿ｓ２がローレベルになる。これにより、スイッチＳＳ５がオフになり、垂直信号線３１とサンプルホールド回路５０Ｓの容量素子ＣＳ２の接続が解除される。

時刻ｔ３５において、制御信号Ｈｌｄ＿ｎ、Ｈｌｄ＿ｎ１がハイレベルになる。これにより、スイッチＳＮ６、ＳＮ１がオンになり、サンプルホールド回路５０ＮのノードＮＮ２から第１リセット信号の電位が出力される。また、これと同時に、時刻ｔ３５において、制御信号Ｈｌｄ＿ｓ、Ｈｌｄ＿ｓ１がハイレベルになる。これにより、スイッチＳＳ６、ＳＳ１がオンになり、サンプルホールド回路５０ＳのノードＮＳ２から、第１光電変換信号の電位が出力される。その後、時刻ｔ３６において、制御信号Ｈｌｄ＿ｎ１、Ｈｌｄ＿ｓ１がローレベルになり、スイッチＳＮ１、ＳＳ１がオフになる。

したがって、時刻ｔ３５から時刻ｔ３６の期間において、ノードＮＮ２の第１リセット信号の電位と、ノードＮＳ２の第１光電変換信号の電位の差に応じた電流が変換部６０へと入力される。変換部６０は、この電流に基づくアナログ信号をデジタル信号に変換する。

時刻ｔ３７において、制御信号Ｈｌｄ＿ｎ２がハイレベルになる。これにより、スイッチＳＮ２がオンになり、サンプルホールド回路５０ＮのノードＮＮ２から第２リセット信号の電位が出力される。また、これと同時に、時刻ｔ３７において、制御信号Ｈｌｄ＿ｓ２がハイレベルになる。これにより、スイッチＳＳ２がオンになり、サンプルホールド回路５０ＳのノードＮＳ２から、第２光電変換信号の電位が出力される。その後、時刻ｔ３８において、制御信号Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓ、Ｈｌｄ＿ｎ２、Ｈｌｄ＿ｓ２がローレベルになり、スイッチＳＮ６、ＳＳ６、ＳＮ２、ＳＳ２がオフになる。

したがって、時刻ｔ３７から時刻ｔ３８において、ノードＮＮ２の第２リセット信号の電位と、ノードＮＳ２の第２光電変換信号の電位の差に応じた電流が変換部６０へと入力される。変換部６０は、この電流に基づくアナログ信号をデジタル信号に変換する。

このように、本実施形態の光電変換装置は、２つの列の垂直信号線３０、３１をマルチプレクサ３６で切り替えてサンプルホールド部５０に接続することができる。これにより、垂直信号線３０から第１リセット信号及び第１光電変換信号を読み出し、垂直信号線３１から第２リセット信号及び第２光電変換信号を読み出して、ＡＤ変換を行うことができ、２列分のデジタル信号の読み出しを行うことができる。したがって、２つの列で１つのサンプルホールド部５０及び変換部６０を共有することができるため、サンプルホールド部５０及び変換部６０の個数を少なくすることができ、消費電力が低減される。

このように、本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、消費電力を低減することができる。

［第７実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第６実施形態の光電変換装置のサンプルホールド部５０及び変換部６０の構成を変形した例である。

図１３は、本実施形態に係る光電変換装置の概略構成を示すブロック図である。本実施形態では、サンプルホールド部５０及び変換部６０が各列に対応して配されている点が第６実施形態との相違点である。また、本実施形態では、奇数列のサンプルホールド部５０及び変換部６０と、偶数列のサンプルホールド部５０及び変換部６０との一方を省電力化する動作が可能である。ここで、省電力化とは、通常の動作状態よりも少ない消費電力で動作させること、及び動作を停止することの両方を含み得る。すなわち、本実施形態では、奇数列のサンプルホールド部５０及び変換部６０の消費電力と、偶数列のサンプルホールド部５０及び変換部６０の消費電力とが互いに異なるようにこれらの回路が制御され得ると言い換えることもできる。

制御回路９２は、奇数列のサンプルホールド部５０に接続された信号線を介して奇数列のサンプルホールド部５０の省電力動作の可否を制御する制御信号ｐｗｒ１を出力する。また、制御回路９２は、偶数列のサンプルホールド部５０に接続された信号線を介して偶数列のサンプルホールド部５０の省電力動作の可否を制御する制御信号ｐｗｒ２を出力する。これにより、制御回路９２は、奇数列のサンプルホールド部５０又は偶数列のサンプルホールド部５０のいずれか一方を省電力化することができる。あるいは、制御回路９２は、奇数列のサンプルホールド部５０及び偶数列のサンプルホールド部５０のいずれも省電力化しないこともできる。

制御回路９２は、奇数列の変換部６０に接続された信号線を介して奇数列の変換部６０の省電力動作の可否を制御する制御信号ａｐｗｒ１を一の制御線を介して出力する。また、制御回路９２は、偶数列の変換部６０に接続された信号線を介して偶数列の変換部６０の省電力動作の可否を制御する制御信号ａｐｗｒ２を別の一の制御線を介して出力する。これにより、制御回路９２は、奇数列の変換部６０又は偶数列の変換部６０のいずれか一方を省電力化することができる。あるいは、制御回路９２は、奇数列の変換部６０及び偶数列の変換部６０のいずれも省電力化しないこともできる。

例えば、光電変換装置を省電力モードで動作させる場合には、制御回路９２は、偶数列のサンプルホールド部５０と偶数列の変換部６０を省電力動作に切り替える。そして、マルチプレクサ３６は、奇数列の垂直信号線３０と偶数列の垂直信号線３１から読み出された信号がいずれも奇数列のサンプルホールド部５０に出力されるように動作を行う。これにより、偶数列のサンプルホールド部５０と偶数列の変換部６０を省電力化することができ、光電変換装置の消費電力が低減される。なお、この省電力モードの動作において、偶数列と奇数列の動作が逆であってもよい。すなわち、奇数列のサンプルホールド部５０と奇数列の変換部６０を省電力化してもよい。

また、光電変換装置を通常電力モードで動作させる場合には、制御回路９２は、偶数列と奇数列の両方のサンプルホールド部５０及び変換部６０を省電力動作しないように切り替える。そして、マルチプレクサ３６は、奇数列の垂直信号線３０から読み出された信号がいずれも奇数列のサンプルホールド部５０に出力され、偶数列の垂直信号線３１から読み出された信号がいずれも偶数列のサンプルホールド部５０に出力されるように動作を行う。通常電力モードでは、省電力モードに比べて消費電力が増加するものの、偶数列と奇数列を並行して読み出すことができるため、読み出し速度が向上する。通常電力モードは、例えば、ハイダイナミックレンジ等の高精度な撮像モードに適用することができる。

このように、本実施形態によれば、要求される信号取得の条件に応じて、省電力モードと通常電力モードの切り替えが可能である。

［第８実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第７実施形態の光電変換装置に同一列の２つの垂直信号線のいずれかを選択するマルチプレクサを更に追加した例である。

図１４は、本実施形態に係る垂直信号線及びマルチプレクサの構成を示す模式図である。図１４には、光電変換装置のブロック図のうちの、画素、垂直信号線及びマルチプレクサの構成が抜き出して示されている。

奇数列の垂直信号線３０は２本の垂直信号線３０ａ、３０ｂに分割されている。垂直信号線３０ａは、１つの列に配された複数の画素１１のうちの一部の範囲（図１４の例では上半分）に接続されている。垂直信号線３０ｂは、１つの列に配された複数の画素１１のうちの他の一部の範囲（図１４の例では下半分）に接続されている。

偶数列の垂直信号線３１は、２本の垂直信号線３１ａ、３１ｂに分割されている。垂直信号線３１ａは、１つの列に配された複数の画素１１のうちの一部の範囲（図１４の例では上半分）に接続されている。垂直信号線３１ｂは、１つの列に配された複数の画素１１のうちの他の一部の範囲（図１４の例では下半分）に接続されている。

光電変換装置には、垂直信号線３０ａ、３０ｂのいずれかを選択するマルチプレクサ３７と、垂直信号線３１ａ、３１ｂのいずれかを選択するマルチプレクサ３８とが更に配されている。マルチプレクサ３７、３８は、制御回路９２から出力される制御信号に応じて制御される。

マルチプレクサ３７の２つの入力端子には、それぞれ垂直信号線３０ａ、３０ｂが接続されている。マルチプレクサ３８の２つの入力端子には、それぞれ垂直信号線３１ａ、３１ｂが接続されている。マルチプレクサ３７の出力端子及びマルチプレクサ３８の出力端子は、マルチプレクサ３６の２つの入力端子に接続されている。

本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、第７実施形態と同様に消費電力を低減することができる。また、本実施形態では、１つの列の垂直信号線が２つの領域に分割されており、マルチプレクサを制御することにより、その一方から信号を読み出すことができる。これにより、読み出しの自由度が向上する。

［第９実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第７実施形態の光電変換装置において同一列に２つの垂直信号線が並行して配されている例である。

図１５は、本実施形態に係る垂直信号線、マルチプレクサ及びサンプルホールド部の構成を示す模式図である。図１５には、光電変換装置のブロック図のうちの、画素、垂直信号線、マルチプレクサ及びサンプルホールド部の構成が抜き出して示されている。

本実施形態では、１つの列の画素１１に対応して２つの垂直信号線３０、３１が配されている。奇数行の画素１１は、垂直信号線３１に接続されており、偶数行の画素１１は垂直信号線３０に接続されている。

また、本実施形態では、１つの列の画素１１に対応して２つのサンプルホールド部５０、５１が配されている。垂直信号線３０に出力された信号はサンプルホールド部５０に保持され、垂直信号線３１に出力された信号はサンプルホールド部５１に保持される。サンプルホールド部５０、５１の各々は、制御信号ｐｗｒ１、ｐｗｒ２により個別に制御される。

本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、第７実施形態と同様に消費電力を低減することができる。また、本実施形態では、１つの列に２つの垂直信号線が配されており、２つの垂直信号線から同時に信号を読み出す、２つの垂直信号線の一方のみから信号を読み出す等の制御が可能である。これにより、読み出しの自由度が向上する。

［第１０実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第７実施形態の光電変換装置においてサンプルホールド部と変換部の間に更にマルチプレクサが配されている例である。

図１６は、本実施形態に係るサンプルホールド部、マルチプレクサ及び変換部の構成を示す模式図である。図１６には、光電変換装置のブロック図のうちの、サンプルホールド部、マルチプレクサ及び変換部の構成が抜き出して示されている。

図１６に示されているように、２列（奇数列及び偶数列）の画素１１に対応する２つのサンプルホールド部５０の出力端子と１つの変換部６０の入力端子の間にマルチプレクサ３９（第２マルチプレクサ）が更に配されている。これにより、１つの変換部６０が２つのサンプルホールド部５０に共有されている。マルチプレクサ３９は、制御回路９２から出力される制御信号に応じて制御される。

本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、第７実施形態と同様に消費電力を低減することができる。また、２つのサンプルホールド部５０と１つの変換部６０の間の接続の切り替えが可能であり、読み出しの自由度が向上する。

マルチプレクサ３９の動作の一例を説明する。複数のサンプルホールド部５０の各々が低ゲイン信号と高ゲイン信号を保持する構成であるものとする。このとき、信号出力順序を、「奇数列のサンプルホールド部５０から低ゲイン信号→偶数列のサンプルホールド部５０から低ゲイン信号→偶数列のサンプルホールド部５０から高ゲイン信号→奇数列のサンプルホールド部５０から高ゲイン信号」とする。このような信号出力順序となるようにサンプルホールド部５０、マルチプレクサ３９及び変換部６０の制御を行うことにより、変換部６０における低ゲイン信号と高ゲイン信号の間の動作切り替え回数が低減され、動作が簡略化される。

［第１１実施形態］
本実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、第７実施形態の光電変換装置を３つの基板の積層構造に変形したものである。

図１７は、本実施形態に係る光電変換装置の概略構成を示すブロック図である。本実施形態では、光電変換装置は、画素基板１（第１基板）、回路基板２ａ（第２基板）及び回路基板２ｂ（第３基板）により構成されている。画素基板１、回路基板２ａ、回路基板２ｂは互いに異なる半導体基板であり、互いに積層されている。また、第７実施形態における制御回路９２は、本実施形態では、制御回路９２ａ、９２ｂに分割されている。

画素アレイ１０は、画素基板１に配されている。電流源４０、マルチプレクサ３６、サンプルホールド部５０、垂直走査回路９４及び制御回路９２ａは、回路基板２ａに配されている。変換部６０、データ処理部９０（信号処理回路）、制御回路９２ｂ、及び出力回路９６は、回路基板２ｂに配されている。

本実施形態によれば、第１実施形態と同様に出力信号の精度が向上された光電変換装置が提供されることに加え、第７実施形態と同様に消費電力を低減することができる。また、回路基板が２つの基板に分割されていることにより、光電変換装置のチップが小型化し得る。

なお、図１７の回路構成は一例であり、各基板に配される回路の組み合わせは図１７に示されているものに限定されない。例えば、変換部６０を構成する回路の一部又は全部が回路基板２ａに配されていてもよい。

［第１２実施形態］
上述の実施形態における光電変換装置は種々の機器に適用可能である。機器として、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図１８に、機器の例としてデジタルスチルカメラのブロック図を示す。

図１８に示す機器７０は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７００（光電変換装置の一例）を含む。また、機器７０は、更に、信号処理部（処理装置）７０８、タイミング発生部７２０、全体制御・演算部７１８（制御装置）、メモリ部７１０（記憶装置）、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６、レンズ７０２、絞り７０４の少なくとも１つは、機器に対応する光学装置である。バリア７０６はレンズ７０２を保護し、レンズ７０２は被写体の光学像を撮像装置７００に結像させる。絞り７０４はレンズ７０２を通った光量を可変にする。撮像装置７００は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データ（画像信号）に変換する。信号処理部７０８は撮像装置７００より出力された撮像データに対し各種の補正、データ圧縮等を行う。タイミング発生部７２０は撮像装置７００及び信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は機器の外部から入力されてもよい。また、更に機器７０は光電変換装置で得られた情報を表示する表示装置（モニター、電子ビューファインダ等）を備えてもよい。機器は少なくとも光電変換装置を備える。更に、機器７０は、光学装置、制御装置、処理装置、表示装置、記憶装置、及び光電変換装置で得られた情報に基づいて動作する機械装置の少なくともいずれかを備える。機械装置は、光電変換装置の信号を受けて動作する可動部（たとえばロボットアーム）である。

それぞれの画素が、複数の光電変換部（第１の光電変換部と、第２の光電変換部）を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７００から被写体までの距離情報を取得するように構成されてもよい。

［第１３実施形態］
図１９（ａ）、図１９（ｂ）は、本実施形態における車載カメラに関する機器のブロック図である。機器８０は、上述した実施形態の撮像装置８００（光電変換装置の一例）と、撮像装置８００からの信号を処理する信号処理装置（処理装置）を有する。機器８０は、撮像装置８００により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、機器８０より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、機器８０は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。

機器８０は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、機器８０には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、機器８０は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステム等の画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。機器８０は上述のように車両を制御する動作の制御を行う制御手段として機能する。

本実施形態では車両の周囲、例えば前方又は後方を機器８０で撮像する。図１９（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の機器を示している。撮像制御手段としての車両情報取得装置８１０が、撮像動作を行うように機器８０又は撮像装置８００に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、機器は、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボット及び民生用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識又は生体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、いずれかの実施形態の一部の構成を他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

光電変換装置に配される画素アレイ１０及び画素１１の構成は上述の実施形態のものに限られない。例えば、１列の画素１１に対応して複数の垂直信号線が配されていてもよく、更に１つの画素１１に複数の選択トランジスタＭ４が配されていてもよい。その場合、複数の選択トランジスタＭ４のいずれかをオンにすることにより信号を出力する垂直信号線を選択することができる。また、変換部６０の構成は上述の実施形態のようなデルタシグマ型のアナログデジタル変換回路に限られない。変換部６０は比較回路により入力信号と参照信号の比較を行うことにより入力信号のアナログデジタル変換を行うスロープ型のアナログデジタル変換回路であってもよい。その場合、比較回路は、オートゼロ動作用に、容量素子及びスイッチを有していてもよい。

本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢである」旨（Ａ＝Ｂ）の記載があれば、「ＡはＢではない」旨（Ａ≠Ｂ）の記載を省略しても、本明細書は「ＡはＢではない」旨を開示又は示唆しているものとする。なぜなら、「ＡはＢである」旨を記載している場合には、「ＡはＢではない」場合を考慮していることが前提だからである。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１画素
３０垂直信号線
５０サンプルホールド部
５０Ｓサンプルホールド回路
ＡＳ反転増幅器
ＣＳ１、ＣＳ２容量素子
ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５スイッチ

Claims

光電変換により入射光に応じた信号を出力する画素と、
前記画素に接続された信号線と、
前記信号線を介して前記画素からの信号が入力される第１信号保持部と、
を有し、
前記第１信号保持部は、
第１端子及び第２端子を各々が有し、前記信号線から前記第１端子に入力された信号を各々が保持する第１容量素子及び第２容量素子と、
入力端子及び出力端子を有し、前記第１容量素子の前記第２端子と前記第２容量素子の前記第２端子とが前記入力端子に接続されている増幅回路と、
前記第１容量素子の前記第１端子と前記増幅回路の前記出力端子の間に接続された第１スイッチと、
前記第２容量素子の前記第１端子と前記増幅回路の前記出力端子の間に接続された第２スイッチと、
前記増幅回路の前記入力端子に接続された第３スイッチと、
を含む
ことを特徴とする光電変換装置。
前記第１信号保持部は、
前記信号線と前記第１容量素子の前記第１端子の間に接続された第４スイッチと、
前記信号線と前記第２容量素子の前記第１端子の間に接続された第５スイッチと、
を更に含む
ことを特徴とする請求項１に記載の光電変換装置。
前記画素からの信号が前記第１容量素子に保持される期間において、前記第４スイッチがオフになるよりも前に前記第３スイッチがオフになり、
前記画素からの信号が前記第２容量素子に保持される期間において、前記第５スイッチがオフになるよりも前に前記第３スイッチがオフになる
ことを特徴とする請求項２に記載の光電変換装置。
前記信号線を介して前記画素のリセット状態に基づく信号が入力される第２信号保持部を更に有する
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
前記第１信号保持部と前記第２信号保持部とを流れる電流が入力されるアナログデジタル変換部を更に有する
ことを特徴とする請求項４に記載の光電変換装置。
前記アナログデジタル変換部は、デルタシグマ型アナログデジタル変換回路である
ことを特徴とする請求項５に記載の光電変換装置。
前記増幅回路は、ソース接地回路と、前記ソース接地回路の後段に配されたソースフォロワ回路とを含み、
前記第３スイッチは、前記増幅回路の前記入力端子と、前記ソース接地回路の出力ノードとの間に接続されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
前記第３スイッチは、前記増幅回路の前記入力端子と、所定の電圧が供給される参照電圧ノードとの間に接続されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
複数の前記第１信号保持部を有し、
１つの前記信号線が、複数の前記第１信号保持部のうちの１つに選択的に接続される
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
複数の前記第１信号保持部に共通に配された回路素子を更に有し、
前記回路素子は、複数の前記第１信号保持部のうちの１つに選択的に接続される
ことを特徴とする請求項９に記載の光電変換装置。
前記画素は、
前記入射光に応じた電荷を生成する光電変換素子と、
前記電荷が転送される浮遊拡散部と、
前記浮遊拡散部に転送された前記電荷に基づく信号を出力する増幅トランジスタと
前記浮遊拡散部の容量を制御する容量制御トランジスタと、
を有する
ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
前記画素は、複数の光電変換素子を含む
ことを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
前記画素に対応して配されたマイクロレンズを有し、
前記複数の光電変換素子の各々には、同一のマイクロレンズを通過した光が入射する
ことを特徴とする請求項１２に記載の光電変換装置。
複数の前記画素と、複数の前記信号線と、を有し、
複数の前記信号線と前記第１信号保持部との間の接続関係を切り替える第１マルチプレクサを更に有する
ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
複数の前記第１信号保持部を有し、
前記第１マルチプレクサは、複数の前記信号線と複数の前記第１信号保持部との間の接続関係を切り替え、
複数の前記第１信号保持部のうちの一部と他の一部の消費電力が異なるように、複数の前記第１信号保持部が制御される
ことを特徴とする請求項１４に記載の光電変換装置。
光電変換により入射光に応じた信号を各々が出力する複数の画素と、
前記複数の画素に接続された複数の信号線と、
複数の第１信号保持部と、
各々が、前記複数の信号線が入力側に接続され、前記複数の第１信号保持部のうちの対応する第１信号保持部が出力側に接続された、複数のマルチプレクサとを有し、
前記複数の第１信号保持部の各々は、
第１容量素子と、前記第１容量素子に接続された増幅回路とを有し、
前記複数の第１信号保持部の一部の第１信号保持部が備える前記増幅回路と、前記複数の第１信号保持部の別の一部の第１信号保持部が備える前記増幅回路とが別の制御線に接続される
ことを特徴とする光電変換装置。
複数の前記画素は複数の列をなすように配されており、
複数の前記信号線は、前記複数の列にそれぞれ対応するように配されている
ことを特徴とする請求項１５又は１６に記載の光電変換装置。
複数の前記画素は複数の列をなすように配されており、
複数の前記信号線のうちの２つが、前記複数の列のうちの１つに対応するように配されている
ことを特徴とする請求項１５又は１６に記載の光電変換装置。
複数の前記第１信号保持部を有し、
前記第１信号保持部から入力されるアナログ信号をデジタル信号に変換するアナログデジタル変換部と、
複数の前記第１信号保持部と前記アナログデジタル変換部との間の接続関係を切り替える第２マルチプレクサと、
を更に有する
ことを特徴とする請求項１４乃至１８のいずれか１項に記載の光電変換装置。
前記画素は第１基板に配されており、
前記第１信号保持部は、前記第１基板に積層された第２基板に配されている
ことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。
前記第１信号保持部に保持された信号を処理する信号処理回路を更に有し、
前記信号処理回路は、前記第１基板及び前記第２基板に積層された第３基板に配されている
ことを特徴とする請求項２０に記載の光電変換装置。
請求項１乃至２１のいずれか１項に記載の光電変換装置と、
前記光電変換装置に対応した光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報を表示する表示装置、
前記光電変換装置で得られた情報を記憶する記憶装置、及び
前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備えることを特徴とする機器。
前記処理装置は、複数の光電変換部にて生成された画像信号をそれぞれ処理し、前記光電変換装置から被写体までの距離情報を取得することを特徴とする請求項２２に記載の機器。