JP2022142433A

JP2022142433A - 光電変換装置及び撮像システム

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Publication number: JP2022142433A
Application number: JP2021042595A
Authority: JP
Inventors: 和男山崎; Kazuo Yamazaki
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2021-03-16
Filing date: 2021-03-16
Publication date: 2022-09-30
Also published as: US11849239B2; US20240080588A1; US20220303491A1

Abstract

【課題】比較器の出力レベルの一斉反転に起因して生じるノイズの影響を効果的に抑制しうる光電変換装置を提供する。【解決手段】光電変換装置は、複数の列をなすように配された複数の画素と、複数の列に対応して設けられた複数のＡＤ変換回路と、ＡＤ変換回路を制御する制御回路とを有する。複数の画素は、第１列に配されたＯＢ画素と、第２列に配された有効画素とを有する。複数のＡＤ変換回路は、ＯＢ画素の信号を受ける第１比較器を有する第１ＡＤ変換回路と、有効画素の信号を受ける第２比較器を有する第２ＡＤ変換回路とを有する。制御回路は、同じレベルの信号に対し、第１ＡＤ変換回路におけるＡＤ変換の結果が第２ＡＤ変換回路におけるＡＤ変換の結果よりも先に確定するように、第１及び第２比較器を制御するように構成されている。【選択図】図３

Description

本発明は、光電変換装置及び撮像システムに関する。

ＣＭＯＳイメージセンサなどの光電変換装置の中には、画素信号をアナログデジタル（ＡＤ）変換して出力するものがある。これらの光電変換装置では、画素列に対応して設けられた複数の比較器の各々が、対応する列の画素から出力された画素信号と参照信号とを比較し、比較の結果に応じた比較信号を出力する。比較信号が出力されたタイミングでカウンタのデジタル値をメモリに取り込むことで、画素信号のＡＤ変換が可能となる。特許文献１には、各列に設けられた比較器の出力レベルが一斉に反転することに起因して生じるノイズを抑制する技術が記載されている。

特開２０１４－０９６６７０号公報

比較器の出力レベルの一斉反転に起因して生じるノイズの影響は水平ＯＢ画素において特に顕著であり、画質への影響も大きい。しかしながら、特許文献１では、水平ＯＢ画素と有効画素とにおける区別はなされていなかった。そのため、特許文献１の技術では、必ずしも画質の改善が十分に図られているとは言えなかった。

本発明の目的は、比較器の出力レベルの一斉反転に起因して生じるノイズの影響を効果的に抑制しうる光電変換装置を提供することにある。

本明細書の一開示によれば、光電変換素子を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられた複数のＡＤ変換回路と、前記複数のＡＤ変換回路を制御する制御回路と、を有し、前記複数の画素は、前記複数の列のうちの第１の列に配され、前記光電変換素子が遮光された第１の画素と、前記複数の列のうちの前記第１の列とは異なる第２の列に配され、前記光電変換素子に光が入射する第２の画素と、を有し、前記複数のＡＤ変換回路は、前記第１の画素の信号を受ける第１の比較器を有する第１のＡＤ変換回路と、前記第２の画素の信号を受ける第２の比較器を有する第２のＡＤ変換回路と、を有し、前記制御回路は、同じレベルの信号に対し、前記第１のＡＤ変換回路におけるＡＤ変換の結果が前記第２のＡＤ変換回路におけるＡＤ変換の結果よりも先に確定するように、前記第１の比較器及び前記第２の比較器を制御するように構成されている光電変換装置が提供される。

また、本明細書の他の一開示によれば、光電変換素子を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、前記複数の列に対応して設けられた複数のＡＤ変換回路と、を有し、前記複数の画素は、前記複数の列のうちの第１の列に配され、前記光電変換素子が遮光された第１の画素と、前記複数の列のうちの前記第１の列とは異なる第２の列に配され、前記光電変換素子に光が入射する第２の画素と、を有し、前記複数のＡＤ変換回路は、前記第１の画素の信号を受ける第１の比較器を有する第１のＡＤ変換回路と、前記第２の画素の信号を受ける第２の比較器を有する第２のＡＤ変換回路と、を有し、前記第１の比較器におけるスルーレートは、前記第２の比較器におけるスルーレートよりも高い光電変換装置が提供される。

本発明によれば、比較器の出力レベルの一斉反転に起因して生じるノイズを効果的に抑制することができる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。本発明の第１実施形態による光電変換装置における画素及び列回路の構成例を示す回路図である。本発明の第１実施形態による光電変換装置における比較器の構成例を示す回路図である。本発明の第１実施形態による光電変換装置の動作を示すタイミング図である。本発明の第２実施形態による光電変換装置における比較器の構成例を示す回路図である。本発明の第３実施形態による光電変換装置の動作を示すタイミング図である。本発明の第４実施形態による光電変換装置における画素及び列回路の構成例を示す回路図である。本発明の第４実施形態による光電変換装置の動作を示すタイミング図である。本発明の第５実施形態による撮像システムの概略構成を示すブロック図である。本発明の第６実施形態による撮像システム及び移動体の構成例を示す図である。本発明の第７実施形態による機器の概略構成を示すブロック図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図４を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置における画素及び列回路の構成例を示す回路図である。図３は、本実施形態による光電変換装置における比較器の構成例を示す回路図である。図４は、本実施形態による光電変換装置の動作を示すタイミング図である。

はじめに、本発明の第１実施形態による光電変換装置の概略構成について、図１を用いて説明する。

本実施形態による光電変換装置１００は、図１に示すように、画素アレイ部１０と、垂直走査回路２０と、読み出し回路３０と、参照信号生成回路３６と、水平走査回路５０と、デジタル信号処理回路６０と、タイミングジェネレータ７０と、により構成され得る。

画素アレイ部１０には、複数の行及び複数の列に渡って行列状に配された複数の画素１２，１４が設けられている。画素１２，１４の各々は、フォトダイオード等の光電変換素子からなる光電変換部を含む。画素１４は、光電変換素子に光が入射し、光電変換素子への入射光の光量に応じた画素信号を出力する有効画素である。画素１２は、光電変換素子が遮光されたオプティカルブラック画素（ＯＢ画素）であり、その出力信号は黒レベルの基準として用いられる。

画素１２は、画素アレイ部１０を構成する複数の行及び複数の列のうちの一部の行及び／又は一部の列、一般的には画素アレイ部１０の周囲の２辺に接する行及び列に配される。画素１２のみが配された列を水平ＯＢ画素領域、水平ＯＢ画素領域に配された画素を水平ＯＢ画素と呼ぶことがある。また、画素１２のみが配された行を垂直ＯＢ画素領域、垂直ＯＢ画素領域に配された画素を垂直ＯＢ画素と呼ぶことがある。図１には、図面の簡略化のため、画素アレイ部１０の複数の列のうち最も左側の列（第１列）に画素１２を配し、その他の列（第２列から第Ｎ列）に画素１４を配した例を示しているが、典型的には水平ＯＢ画素領域は複数列で構成される。

画素アレイ部１０の複数の行の各々には、少なくとも１つの画素１２と、複数の画素１４と、が配される。画素１２から出力される基準信号は、同じ行の画素１４から出力される画素信号の補正処理に用いられる。

画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在して、制御線１６が配されている。制御線１６の各々は、第１の方向に並ぶ画素１２，１４にそれぞれ接続され、これら画素１２，１４に共通の信号線をなしている。制御線１６の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１６は、垂直走査回路２０に接続されている。

画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１８が配されている。出力線１８の各々は、第２の方向に並ぶ画素１２又は画素１４にそれぞれ接続され、これら画素１２又は画素１４に共通の信号線をなしている。出力線１８の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１８の各々は、電流源２２と読み出し回路３０とに接続されている。

垂直走査回路２０は、タイミングジェネレータ７０から出力される制御信号を受け、画素１２，１４を駆動するための制御信号を生成し、制御線１６を介して画素１２，１４に供給する機能を備える制御回路である。垂直走査回路２０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。垂直走査回路２０は、画素アレイ部１０の画素１２，１４を行単位で駆動する。行単位で画素１２，１４から読み出された信号は、画素アレイ部１０の各列に設けられた出力線１８を介して読み出し回路３０に入力される。

読み出し回路３０は、画素アレイ部１０の各列に対応して設けられた複数の列回路３２，３４を有する。列回路３２は、画素１２が配された列（第１列）の出力線１８に接続されている。列回路３４は、画素１４が配された列（第２列から第Ｎ列）の出力線１８に接続されている。列回路３２，３４の各々は、対応する列の出力線１８から出力されたアナログ画素信号をＡＤ変換するＡＤ変換回路としての機能と、ＡＤ変換後のデジタル画素信号を保持するデジタル信号保持部としての機能を備える。

参照信号生成回路３６は、タイミングジェネレータ７０から出力される制御信号を受け、列回路３２，３４に供給する参照信号を生成する回路である。参照信号は、所定の振幅を有する信号であり、例えば時間の経過にともなって信号レベル（信号の大きさ）が変化する信号であり得る。参照信号は、典型的にはランプ信号である。ランプ信号とは、時間の経過にともなって信号レベルが単調に変化する信号であり、例えば出力電圧が時間の経過とともに単調減少し或いは単調増加する信号である。なお、参照信号は、ＡＤ変換に適用可能な振幅を有するものであれば、特に限定されるものではない。

水平走査回路５０は、読み出し回路３０で処理された画素信号を列毎に順次、デジタル信号処理回路６０に転送するための制御信号を読み出し回路３０に供給する制御回路である。水平走査回路５０は、シフトレジスタやアドレスデコーダを用いて構成され得る。

デジタル信号処理回路６０は、読み出し回路３０から転送されるデジタル画素信号に対して所定の処理を行う処理回路である。デジタル信号処理回路６０が行う信号処理には、例えば、デジタル相関二重サンプリングによる補正処理や増幅処理などが挙げられる。

タイミングジェネレータ７０は、垂直走査回路２０、読み出し回路３０、参照信号生成回路３６、水平走査回路５０に、これらの動作やタイミングを制御する制御信号を供給するための制御回路である。垂直走査回路２０、読み出し回路３０、参照信号生成回路３６、水平走査回路５０に供給する制御信号の少なくとも一部は、光電変換装置１００の外部から供給されてもよい。

次に、本実施形態による光電変換装置における画素１２，１４及び列回路３２，３４の構成例について、図２を用いて説明する。

図２には、画素アレイ部１０を構成する複数の画素１２，１４のうち、同じ行に配された画素１２，１４を１つずつ抜き出して示している。また、図２には、当該画素１２に接続された列回路３２と、当該画素１４に接続された列回路３４と、を示している。

画素１２，１４の各々は、例えば図２に示すように、光電変換素子ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。

光電変換素子ＰＤは、例えばフォトダイオードであり、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードＦＤは、いわゆる浮遊拡散（フローティングディフュージョン）部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ＰＮ接合容量や配線容量などが含まれる。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電圧Ｖｄｄが供給される電源電圧ノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１８に接続されている。

画素１２と画素１４とは、図２に示すように回路構成は同じである。画素１２は、図示しない遮光膜によって光電変換素子ＰＤが遮光されている点で、画素１４とは異なっている。

画素１２に接続された出力線１８には、電流源２２と列回路３２とが接続されている。画素１４に接続された出力線１８には、電流源２２と列回路３４とが接続されている。電流源２２は、電流値が切り替え可能な電流源であってもよいし、電流値が一定の定電流源であってもよい。

図２の画素構成の場合、各行の制御線１６は、転送トランジスタＭ１のゲートに接続された信号線と、リセットトランジスタＭ２のゲートに接続された信号線と、選択トランジスタＭ４のゲートに接続された信号線と、を含む。転送トランジスタＭ１のゲートには、垂直走査回路２０から制御信号ＰＴＸが供給される。リセットトランジスタＭ２のゲートには、垂直走査回路２０から制御信号ＰＲＥＳが供給される。選択トランジスタＭ４のゲートには、垂直走査回路２０から制御信号ＰＳＥＬが供給される。同じ行の画素１２と画素１４は、共通の信号線に接続されており、共通の制御信号により同時に制御される。

なお、本実施形態では、光入射によって光電変換素子ＰＤで生成される電子正孔対のうち、電子を信号電荷として用いる場合を想定して説明を行う。信号電荷として電子を用いる場合、画素１２，１４を構成する各トランジスタは、Ｎ型ＭＯＳトランジスタによって構成され得る。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直走査回路２０からＨｉｇｈレベルの制御信号が供給されると対応するトランジスタがオンになる。また、垂直走査回路２０からＬｏｗレベルの制御信号が供給されると対応するトランジスタがオフになる。ただし、信号電荷は電子に限られるものではなく、正孔を信号電荷として用いてもよい。信号電荷として正孔を用いる場合、各トランジスタの導電型は、本実施形態で説明するものとは逆導電型となる。また、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型や着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。

列回路３２は、容量素子Ｃ１，Ｃ２と、比較器４２と、カウンタ回路４６と、メモリ部４８と、を有する。容量素子Ｃ１の一方の電極は、出力線１８に接続されている。容量素子Ｃ１の他方の電極は、比較器４２の反転入力端子に接続されている。容量素子Ｃ２の一方の電極は、信号線５４に接続されている。容量素子Ｃ２の他方の電極は、比較器４２の非反転入力端子に接続されている。カウンタ回路４６は、２つの入力端子と１つの出力端子を有する。比較器４２の出力端子は、カウンタ回路４６の第１の入力端子に接続されている。カウンタ回路４６の第２の入力端子は、信号線５６に接続されている。メモリ部４８は、２つの入力端子と１つの出力端子を有する。カウンタ回路４６の出力端子は、メモリ部４８の第１の入力端子に接続されている。メモリ部４８の第２の入力端子は、水平走査回路５０に接続されている。メモリ部４８の出力端子は、出力線５２に接続されている。

信号線５４は、参照信号生成回路３６に接続されている。信号線５４には、参照信号生成回路３６から参照信号Ｖｒａｍｐが供給される。信号線５６は、タイミングジェネレータ７０に接続されている。信号線５６には、タイミングジェネレータ７０からクロック信号ＣＬＫが供給される。

列回路３４は、図２に示すように回路構成は列回路３２と同じである。後の説明の便宜上、列回路３２の比較器を符号４２で表し、列回路３４の比較器を符号４４で表すものとする。

次に、画素１２，１４及び列回路３２，３４の動作の概略について、図２を用いて説明する。なお、ここでは画素１４及び列回路３４の動作を説明するが、画素１２及び列回路３２の動作についても同様である。

光電変換素子ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）する。転送トランジスタＭ１は、オンになることにより光電変換素子ＰＤが保持する電荷をノードＦＤに転送する。光電変換素子ＰＤから転送された電荷は、ノードＦＤの容量（浮遊拡散容量）に保持される。その結果、ノードＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換素子ＰＤから転送された電荷の量に応じた電位となる。

選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を出力線１８に接続する。増幅トランジスタＭ３は、ドレインに電圧Ｖｄｄが供給され、ソースに選択トランジスタＭ４を介して電流源２２からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ノードＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して出力線１８に出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、ノードＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ２は、電荷保持部としてのノードＦＤをリセットするための電圧（電圧Ｖｄｄ）のＦＤノードへの供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることによりノードＦＤを電圧Ｖｄｄに応じた電圧にリセットする。

画素１４から出力線１８を介して列回路３４に入力される画素信号は、容量素子Ｃ１を介して比較器４４の反転入力端子に入力される。また、参照信号生成回路３６から出力される参照信号Ｖｒａｍｐは、信号線５４及び容量素子Ｃ２を介して比較器４４の非反転入力端子に入力される。比較器４４は、画素信号の信号レベルと参照信号生成回路３６から供給される参照信号Ｖｒａｍｐの信号レベルとを比較する比較動作を行い、画素信号の信号レベルと参照信号Ｖｒａｍｐの信号レベルとが所定の関係を満たしたタイミングでラッチ信号を出力する。比較器４４の出力信号は、カウンタ回路４６に入力される。

カウンタ回路４６は、比較器４４における画素信号の信号レベルと参照信号Ｖｒａｍｐの信号レベルとの比較動作の開始と同期して、タイミングジェネレータ７０から信号線５６を介して供給されるクロック信号ＣＬＫに重畳するパルスの計数を開始する。カウンタ回路４６は、比較器４４からラッチ信号を受信すると、ラッチ信号を受信したタイミングにおいて保持しているカウント値をメモリ部４８に出力する。メモリ部４８は、カウンタ回路４６から受信したカウント値を、画素信号のデジタルデータとして保持する。

水平走査回路５０は、タイミングジェネレータ７０による制御のもと、各列の列回路のメモリ部４８に順次、制御信号を出力する。水平走査回路５０から制御信号を受信したメモリ部４８は、画素信号のデジタルデータを出力線５２に出力する。

次に、本実施形態による光電変換装置における比較器４２，４４の構成例について、図３を用いて説明する。

比較器４２は、Ｐ型トランジスタＭＰ１，ＭＰ２，ＭＰ３と、Ｎ型トランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、により構成され得る。

Ｐ型トランジスタＭＰ１，ＭＰ２，ＭＰ３のソースは、電源電圧ノード（電圧Ｖｄｄ）に接続されている。Ｐ型トランジスタＭＰ１，ＭＰ２のゲート及びＰ型トランジスタＭＰ１のドレインは、Ｎ型トランジスタＭＮ１のドレインに接続されている。Ｐ型トランジスタＭＰ２のドレインは、Ｐ型トランジスタＭＰ３のゲート及びＮ型トランジスタＭＮ２のドレインに接続されている。Ｎ型トランジスタＭＮ１，ＭＮ２のソースは、Ｎ型トランジスタＭＮ３のドレインに接続されている。Ｎ型トランジスタＭＮ３のソースは、基準電圧ノードに接続されている。Ｐ型トランジスタＭＰ３のドレインは、Ｎ型トランジスタＭＮ４のドレインに接続されている。Ｎ型トランジスタＭＮ４のソースは、基準電圧ノードに接続されている。

Ｎ型トランジスタＭＮ１のゲートは、比較器４２の非反転入力端子（ＩＮＰ）である。Ｎ型トランジスタＭＮ２のゲートは、比較器４２の反転入力端子（ＩＮＭ）である。また、Ｐ型トランジスタＭＰ３のドレインとＮ型トランジスタＭＮ４のドレインとの間の接続ノードは、比較器４２の出力端子（ＯＵＴ１）である。

比較器４２の反転入力端子（ＩＮＭ）と、Ｐ型トランジスタＭＰ２のドレイン、Ｐ型トランジスタＭＰ３のゲート及びＮ型トランジスタＭＮ２のドレインの接続ノードと、の間には、スイッチＳＷ１が接続されている。比較器４２の非反転入力端子（ＩＮＰ）と、Ｐ型トランジスタＭＰ１，ＭＰ２のゲート、Ｐ型トランジスタＭＰ１のドレイン及びＮ型トランジスタＭＮ１のドレインの接続ノードと、の間には、スイッチＳＷ２が接続されている。スイッチＳＷ１，ＳＷ２は、タイミングジェネレータ７０から供給される制御信号により制御されるスイッチであり、例えばＮ型トランジスタにより構成され得る。

比較器４４は、図３に示すように回路構成は比較器４２と同じである。なお、後の説明の便宜上、比較器４２の出力端子を符号ＯＵＴ１で表し、比較器４４の出力端子を符号ＯＵＴ２で表すものとする。

比較器４２のＮ型トランジスタＭＮ３，ＭＮ４のゲートは、電流源回路４０ａに接続されている。電流源回路４０ａは、電流源５８ａと、Ｎ型トランジスタＭＮ５と、を有する。電流源５８ａの一方の端子は、電源電圧ノードに接続されている。電流源５８ａの他方の端子は、Ｎ型トランジスタＭＮ５のドレイン及びゲートに接続されている。Ｎ型トランジスタＭＮ５のソースは、基準電圧ノードに接続されている。電流源５８ａと、Ｎ型トランジスタＭＮ５のドレイン及びゲートとの接続ノードが、比較器４２のＮ型トランジスタＭＮ３，ＭＮ４のゲートに接続される電流源回路４０ａの出力端子である。

比較器４４のＮ型トランジスタＭＮ３，ＭＮ４のゲートは、電流源回路４０ｂに接続されている。電流源回路４０ｂは、電流源５８ｂと、Ｎ型トランジスタＭＮ６と、を有する。電流源５８ｂの一方の端子は、電源電圧ノードに接続されている。電流源５８ｂの他方の端子は、Ｎ型トランジスタＭＮ６のドレイン及びゲートに接続されている。Ｎ型トランジスタＭＮ６のソースは、基準電圧ノードに接続されている。電流源５８ｂと、Ｎ型トランジスタＭＮ６のドレイン及びゲートとの接続ノードが、比較器４４のＮ型トランジスタＭＮ３，ＭＮ４のゲートに接続される電流源回路４０ｂの出力端子である。

比較器４２，４４の各々において、Ｎ型トランジスタＭＮ１，ＭＮ２，ＭＮ３及びＰ型トランジスタＭＰ１，ＭＰ２，ＭＰ３は、差動増幅回路を構成している。Ｎ型トランジスタＭＮ１のゲートが差動増幅回路の＋側入力端子であり、Ｎ型トランジスタＭＮ２のゲートが差動増幅回路の－側入力端子である。Ｐ型トランジスタＭＰ１のゲートと、Ｐ型トランジスタＭＰ２のゲートと、Ｐ型トランジスタＭＰ１のドレインと、Ｎ型トランジスタＭＮ１のドレインとの接続ノードが、差動増幅回路の－側出力端子である。また、Ｐ型トランジスタＭＰ２のドレインとＮ型トランジスタＭＮ２のドレインとの接続ノードが、差動増幅回路の＋側出力端子である。Ｎ型トランジスタＭＮ３は、差動増幅回路のテイル電流源を構成している。

また、比較器４２，４４の各々において、Ｐ型トランジスタＭＰ３及びＮ型トランジスタＭＮ４は、ソース接地増幅回路を構成している。Ｐ型トランジスタＭＰ３のゲートがソース接地増幅回路の入力端子であり、Ｐ型トランジスタＭＰ３のドレインとＮ型トランジスタＭＮ４のドレインとの間の接続ノードがソース接地増幅回路の出力端子である。Ｎ型トランジスタＭＮ４は、ソース接地増幅回路のテイル電流源を構成している。ソース接地増幅回路の入力端子は、差動増幅回路の＋側出力端子に接続されている。ソース接地増幅回路の出力端子が、比較器４２，４４の出力端子である。

このように、比較器４２，４４は、差動増幅回路と、差動増幅回路の後段に接続されたソース接地増幅回路と、の２段増幅回路により構成されている。

比較器４２のＮ型トランジスタＭＮ３，ＭＮ４の各々は、電流源回路４０ａのＮ型トランジスタＭＮ５とカレントミラー回路を構成しており、定電流源（テイル電流源）として動作する。同様に、比較器４４のＮ型トランジスタＭＮ３，ＭＮ４の各々は、電流源回路４０ｂのＮ型トランジスタＭＮ６とカレントミラー回路を構成しており、定電流源（テイル電流源）として動作する。

ここで、電流源回路４０ａ，４０ｂは、Ｎ型トランジスタＭＮ５に流れる電流をＩ１、Ｎ型トランジスタＭＮ６に流れる電流をＩ２として、電流Ｉ１が電流Ｉ２よりも大きくなるように駆動される。これにより、比較器４２のＮ型トランジスタＭＮ３に流れる電流は比較器４４のＮ型トランジスタＭＮ３に流れる電流よりも大きくなり、比較器４２のスルーレートは比較器４４のスルーレートよりも高くなる。その結果、比較器４２の反転遅延時間は、比較器４４の反転遅延時間よりも短くなる。

なお、電流源回路４０ａのＮ型トランジスタＭＮ５に流れる電流Ｉ１及び電流源回路４０ｂのＮ型トランジスタＭＮ６に流れる電流Ｉ２は、タイミングジェネレータ７０により制御可能に構成されていてもよいし、固定値であってもよい。

比較器４２，４４の差動増幅回路の入力ノードと出力ノードとの間に接続されたスイッチＳＷ１，ＳＷ２は、比較器４２，４４のオートゼロを決めるためのスイッチ（リセットスイッチ）である。スイッチＳＷ１，ＳＷ２は、共通の制御信号ＰＳＷによって制御される。

次に、本実施形態による光電変換装置の動作について、図４を用いて説明する。図４には、画素１２，１４の制御信号ＰＳＥＬ，ＰＲＥＳ，ＰＴＸ、スイッチＳＷ１，ＳＷ２の制御信号ＰＳＷ、出力線１８の信号ＶＯＵＴ、参照信号Ｖｒａｍｐ、比較器４２，４４の出力信号（信号ＬＡＴ）のレベルを示している。なお、転送トランジスタＭ１、リセットトランジスタＭ２、選択トランジスタＭ４、スイッチＳＷ１，ＳＷ２は、Ｈｉｇｈレベルの制御信号を受けてオン（導通状態）になり、Ｌｏｗレベルの制御信号を受けてオフ（非導通状態）になるものとする。

時刻ｔ１の直前において、制御信号ＰＳＥＬ，ＰＴＸ，ＰＳＷはＬｏｗレベルであり、制御信号ＰＲＥＳはＨｉｇｈレベルである。画素１２，１４のリセットトランジスタＭ２はオンになっており、画素１２，１４のノードＦＤは、電圧Ｖｄｄに応じたリセットレベルの電圧（リセット電圧）にリセットされている。

時刻ｔ１において、垂直走査回路２０は、制御信号ＰＳＥＬをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、画素１２，１４の選択トランジスタＭ４がオンになり、画素１２，１４の増幅トランジスタＭ３が選択トランジスタＭ４を介して出力線１８に接続される。その結果、出力線１８及び選択トランジスタＭ４を介して電流源２２から増幅トランジスタＭ３にバイアス電流が供給され、ノードＦＤのリセット電圧に応じた信号が選択トランジスタＭ４を介して出力線１８に出力される。

同じく時刻ｔ１において、タイミングジェネレータ７０は、制御信号ＰＳＷをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、列回路３２，３４のスイッチＳＷ１，ＳＷ２がオンになり、比較器４２，４４がリセットされる。より具体的には、スイッチＳＷ１，ＳＷ２がオンからオフに切り替わったときにおける、信号ＶＯＵＴと参照信号Ｖｒａｍｐとの間の電位差に相当する電圧に、比較器４２，４４のオフセット電圧（閾値電圧）がリセットされる。また、参照信号Ｖｒａｍｐはリセット電圧からオフセット電圧に変化する。

続く時刻ｔ２において、垂直走査回路２０は、制御信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素１２，１４のリセットトランジスタＭ２がオフになり、画素１２，１４のノードＦＤのリセット状態が解除される。制御信号ＰＲＥＳがＨｉｇｈレベルからＬｏｗレベルに遷移するとき、リセットトランジスタＭ２で生じるチャージインジェクションによってノードＦＤの電位が変化し、これに伴って出力線１８の信号レベルも変化する。リセットトランジスタＭ２がオフした後に出力線１８に出力されている信号が、画素１２，１４がリセット状態のときの画素信号（ノイズ信号）である。この画素信号をＮ信号と表記するものとする。

続く時刻ｔ３において、タイミングジェネレータ７０は、制御信号ＰＳＷをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、スイッチＳＷ１，ＳＷ２がオフになり、比較器４２，４４のリセット状態が解除される。また、列回路３２，３４の容量素子Ｃ１にはＮ信号がクランプされ、列回路３２，３４の容量素子Ｃ２には比較器４２，４４のオフセット電圧がクランプされる。このときの信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差を電圧ＶＣＬと表記するものとする。

続く時刻ｔ４において、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルをオフセット電圧のレベルからリセット電圧のレベルに戻す。これにより、出力線の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも小さくなり、比較器４２，４４の出力はＬｏｗレベルからＨｉｇｈレベルへと遷移する。

続く時刻ｔ５から、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルを時間の経過に伴って単調に減少させる。同じく時刻ｔ５から、列回路３２，３４のカウンタ回路４６は、クロック信号ＣＬＫに重畳するパルスの計数を開始する。比較器４２，４４は、容量素子Ｃ１を介して出力線１８から反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して信号線５４から非反転入力端子に入力される信号のレベルとの比較動作を行う。

続く時刻ｔ６において、出力線の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも大きくなったものとする。すると、容量素子Ｃ１を介して比較器４２，４４の反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して比較器４２，４４の非反転入力端子に入力される信号のレベルとの大小関係が逆転する。これにより、比較器４２，４４から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルへと変化を開始する。

比較器４２は、時刻ｔ６に対して一定の遅延時間を有する。これにより、比較器４２から出力される信号ＬＡＴは反転閾値に達した時刻ｔ７のタイミングにおいてＬｏｗレベルとなり、カウンタ回路４６におけるカウント動作を停止する（図４に実線で示す）。時刻ｔ５から時刻ｔ７までの期間における計数値（ｎ１）が、画素１２から出力されたアナログ信号（Ｎ信号）をＡＤ変換（Ｎ変換）したデジタル信号（デジタルＮ信号）である。このように生成されたデジタルＮ信号は、列回路３２のメモリ部４８に保持される。

比較器４４も、比較器４２と同様、時刻ｔ６に対して一定の遅延時間を有する。ただし、図３を用いて説明したように、比較器４４のテイル電流源の電流値は比較器４２のテイル電流源の電流値よりも小さいため、比較器４４の遅延時間は比較器４２の遅延時間よりも大きい。これにより、比較器４４から出力される信号ＬＡＴは、時刻ｔ７よりも遅い時刻ｔ８のタイミングにおいて反転閾値に達してＬｏｗレベルとなり、カウンタ回路４６におけるカウント動作を停止する（図４に破線で示す）。時刻ｔ５から時刻ｔ８までの期間における計数値（ｎ２）が、画素１４から出力されたアナログ信号（Ｎ信号）をＡＤ変換（Ｎ変換）したデジタル信号（デジタルＮ信号）である。このように生成されたデジタルＮ信号は、列回路３４のメモリ部４８に保持される。

このようにテイル電流源の電流値の異なる２つの比較器４２，４４を用いることで、画素１２の信号を変換したデジタルＮ信号が出力されるタイミングと、画素１４の信号を変換したデジタルＮ信号が出力されるタイミングと、をずらすことができる。

続く時刻ｔ９において、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルの降下を終了し、再びリセット電圧のレベルまで戻す。

このようにして、時刻ｔ４から時刻ｔ９の期間における動作によって、画素１２，１４から出力線１８に出力されたアナログ信号（Ｎ信号）は、デジタル信号（デジタルＮ信号）に変換（ＡＤ変換）される。このようにして得られたデジタルＮ信号は、比較器４２，４４の列ごとの特性ばらつきの成分を主とする信号である。デジタルＮ信号には、ノードＦＤをリセットトランジスタＭ２によりリセットする際のノイズや、比較器４２，４４のオフセット信号などが含まれ得る。

本実施形態において、計数値ｎ１はＯＢ画素（画素１２）から出力されたＮ信号をＡＤ変換（Ｎ変換）したデジタル信号の値であり、計数値ｎ２は有効画素（画素１４）から出力されたＮ信号をＡＤ変換（Ｎ変換）したデジタル信号の値である。計数値ｎ１が決定される時刻（時刻ｔ７）は、計数値ｎ２が決定される時刻（時刻ｔ８）よりも早い。

仮にこの順番が逆転し、計数値ｎ２が先に決定され、その後に計数値ｎ１が決定される場合を想定する。この場合、画素１４の画素信号のＡＤ変換において比較器４４が一斉反転することにより生じるノイズが、その後に行われる画素１２の画素信号のＡＤ変換に影響を与え、計数値ｎ１に誤差を生じる虞がある。

この点、本実施形態では計数値ｎ１を先に決定し、その後に計数値ｎ２を決定するため、比較器４４が一斉反転することにより生じるノイズに起因する計数値ｎ１の誤差を低減することができる。

一方、本実施形態では、比較器４２が一斉反転することにより生じるノイズに起因して計数値ｎ２に誤差を生じる可能性はある。しかしながら、計数値ｎ２に生じる誤差は計数値ｎ１に生じる誤差と比較して画質の悪化の要因とはなりにくい。これは、計数値ｎ１は黒レベルの基準となるためノイズの影響があると基準レベルがずれていると誤判定されるのに対して、計数値ｎ２は基準レベルに影響しないからである。また、前記ノイズは有効画素に光が照射した状態において発生する現象であるため、光電変換信号の影響（光ショットノイズや感度ばらつき）によってノイズが目立たなくなることも画質の悪化になりにくい要素として考えられる。

このように本実施形態では、比較器４２でＮ変換したデジタル信号の値と比較器４４でＮ変換したデジタル信号の値とを分散させ、比較器４２でＮ変換したデジタル信号を比較器４４でＮ変換したデジタル信号よりも先に出力している。したがって、ノイズの影響の少ない良好な画像を得ることができる。

続く時刻ｔ１０から時刻ｔ１１の期間において、垂直走査回路２０は、制御信号ＰＴＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、画素１２，１４の転送トランジスタＭ１がオンになり、画素１２，１４の光電変換素子ＰＤが保持する電荷がノードＦＤへと転送さる。ノードＦＤは、浮遊拡散容量による電荷電圧変換によって光電変換素子ＰＤから転送された電荷の量に応じた電位となる。増幅トランジスタＭ３は、ノードＦＤの電位に応じた画素信号を、選択トランジスタＭ４を介して出力線１８に出力する。転送トランジスタＭ１がオフした後に出力線１８に出力されている信号が、光電変換素子ＰＤで生成された電荷の量に応じた画素信号（光電変換信号）である。この画素信号には光電変換素子ＰＤで生成された電荷の量に応じた成分に加え、Ｎ信号の成分も含まれているため、Ｓ＋Ｎ信号と表記するものとする。

これにより、画素１４に接続された出力線１８の信号ＶＯＵＴのレベルは、光電変換素子ＰＤから転送された電荷の量に応じた所定のレベルに低下する。一方、画素１２の光電変換素子ＰＤは遮光されているため、画素１２に接続された出力線１８の信号ＶＯＵＴのレベルは変化しない。出力線１８に出力された画素信号は、Ｎ信号をクランプしている容量素子Ｃ１を介して比較器４２，４４の反転入力端子に入力される。

続く時刻ｔ１２から、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルを時間の経過に伴って単調に減少させる。同じく時刻ｔ１２から、列回路３２，３４のカウンタ回路４６は、クロック信号ＣＬＫに重畳するパルスの計数を開始する。比較器４２，４４は、容量素子Ｃ１を介して出力線１８から反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して信号線５４から非反転入力端子に入力される信号のレベルとの比較動作を行う。

続く時刻ｔ１３において、画素１２に接続された出力線１８の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも大きくなったものとする。すると、容量素子Ｃ１を介して比較器４２の反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して比較器４２の非反転入力端子に入力される信号のレベルとの大小関係が逆転する。これにより、比較器４２から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルへと変化を開始する。

比較器４２は、時刻ｔ１３に対して一定の遅延時間を有する。これにより、比較器４２から出力される信号ＬＡＴは反転閾値に達した時刻ｔ１４のタイミングにおいてＬｏｗレベルとなり、カウンタ回路４６におけるカウント動作を停止する（図４に実線で示す）。時刻ｔ１２から時刻ｔ１４までの期間における計数値Ｓ１（＝ｎ１＋Ａ１）が、画素１２から出力されたアナログ信号（Ｓ＋Ｎ信号）をＡＤ変換（Ｓ変換）したデジタル信号（デジタルＳ信号）である。なお、計数値Ｓ１は、典型的には計数値ｎ１と同じである。このように生成されたデジタルＳ信号は、列回路３４のメモリ部４８に保持される。

続く時刻ｔ１５において、画素１４に接続された出力線１８の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも大きくなったものとする。すると、容量素子Ｃ１を介して比較器４４の反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して比較器４４の非反転入力端子に入力される信号のレベルとの大小関係が逆転する。これにより、比較器４４から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルへと変化を開始する。

比較器４４は、時刻１５に対して一定の遅延時間を有する。これにより、比較器４４から出力される信号ＬＡＴは反転閾値に達した時刻ｔ１６のタイミングにおいてＬｏｗレベルとなり、カウンタ回路４６におけるカウント動作を停止する（図４に点線で示す）。時刻ｔ１２から時刻ｔ１６までの期間における計数値Ｓ２（＝ｎ２＋Ａ２）が、画素１４から出力されたアナログ信号（Ｓ＋Ｎ信号）をＡＤ変換（Ｓ変換）したデジタル信号（デジタルＳ信号）である。このように生成されたデジタルＳ信号は、列回路３４のメモリ部４８に保持される。

続く時刻ｔ１７において、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルの下降を終了し、再びリセット電圧のレベルまで昇圧する。

このようにして、時刻ｔ１０から時刻ｔ１７の期間における動作によって、各列の画素１２，１４から出力されたアナログ信号（Ｓ＋Ｎ信号）は、デジタル信号（デジタルＳ信号）に変換（ＡＤ変換）される。

この後、水平走査回路５０は、各列の列回路３２，３４のメモリ部４８を順次選択し、メモリ部４８が保持するデジタルＮ信号及びデジタルＳ信号を、出力線５２を介してデジタル信号処理回路６０へと転送する。

デジタル信号処理回路６０では、デジタルＳ信号とデジタルＮ信号との差分処理が行われる。これにより、デジタルＳ信号に重畳するノイズ成分を除去し、信号ＶＯＵＴの変化に応じた信号を取得することができる。

なお、比較器４２，４４の遅延時間は回路定数や電流値等によって定まる数値のため、Ｎ変換時の遅延時間とＳ変換時の遅延時間とは等しい。したがって、デジタルＳ信号とデジタルＮ信号との差分処理を行うことで比較器４２，４４の遅延時間の影響はキャンセルされ、差分処理後の計数値Ａ１，Ａ２の値は比較器４２，４４の遅延時間とは関係のない信号ＶＯＵＴの変化に応じた値となる。

したがって、比較器４４でＮ変換したデジタル信号の値と比較器４２でＮ変換したデジタル信号の値とを分散させ、比較器４２でＮ変換したデジタル信号を比較器４４でＮ変換したデジタル信号よりも先に出力する動作が画質に影響することはない。

また、画素１４（ＯＢ画素）のＡＤ変換結果を画素１４（有効画素）のＡＤ変換結果よりも先に出力することで、仮に画素１２の出力信号のレベルと画素１４の出力信号のレベルとの間に段差が発生したとしても、この現象は補正可能である。

例えば、画素アレイ部１０に、総ての列に画素１４が配された画素行と、画素１２と画素１４とを含む画素行とを設ける。こうすることで、画素１２，１４が配された行の画素１２の出力信号のレベルと画素１４の出力信号のレベルとの間に段差が発生した場合には、画素１４のみが配された行の画素１４の出力信号のレベルにも同様の段差が発生する。したがって、画素１４のみが配された行の画素信号を用いることで、列間で生じる画素１２の出力信号のレベルと画素１４の出力信号のレベルとの間の段差を補正することができる。

このように、本実施形態によれば、比較器４２，４４の出力レベルの一斉反転に起因して生じるノイズを効果的に抑制することができる。これにより、画素１２から取得する基準信号に重畳するノイズを低減し、画質の良好な画像を取得することができる。

なお、本実施形態では遅延時間の異なる２種類の比較器４２，４４を用いたが、遅延時間の異なる比較器は２種類に限定されるものではなく、３種類以上であってもよい。この場合にも、ＯＢ画素（画素１４）のＡＤ変換結果が他の画素（画素１４）のＡＤ変換結果よりも先に出力されるように構成することにより、本実施形態と同様の効果を得ることができる。

また、各列の比較器４２，４４のテイル電流源の電流量をアナログ的に変化させ、列ごとに少しずつ比較器４２，４４の遅延時間が異なる構成としてもよい。このように構成することによっても、本実施形態と同様の効果を得ることができる。

［第２実施形態］
本発明の第２実施形態による光電変換装置及びその駆動方法について、図５を用いて説明する。第１実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図５は、本実施形態による光電変換装置における比較器の構成例を示す回路図である。

本実施形態による光電変換装置は、比較器４２，４４の構成が第１実施形態による光電変換装置とは異なっている。

すなわち、本実施形態による光電変換装置の比較器４２，４４は、図５に示すように、差動増幅回路の＋側出力端子とソース接地増幅回路の出力端子との間に、スイッチＳＷ３と容量素子Ｃ４とが直列に接続されている。比較器４２のスイッチＳＷ３は、タイミングジェネレータ７０から供給される制御信号Ｃｏｎｔｒｏｌ１により制御されるスイッチである。比較器４４のスイッチＳＷ３は、タイミングジェネレータ７０から供給される制御信号Ｃｏｎｔｒｏｌ２により制御されるスイッチである。

また、本実施形態による光電変換装置の比較器４２，４４のＮ型トランジスタＭＮ３，ＭＮ４の各々は、電流源回路４０のＮ型トランジスタＭＮ５とカレントミラー回路を構成しており、定電流源として動作する。比較器４２のＮ型トランジスタＭＮ３に流れる電流と、比較器４４のＮ型トランジスタＭＮ３に流れる電流とは同じである。また、比較器４２のＮ型トランジスタＭＮ４に流れる電流と、比較器４４のＮ型トランジスタＭＮ４に流れる電流とは同じである。

本実施形態による光電変換装置のその他の構成は、第１実施形態による光電変換装置と同様である。

比較器４２，４４の差動増幅回路の＋側出力端子とソース接地増幅回路の出力端子との間に直列に接続された容量素子Ｃ４とスイッチＳＷ３とは、比較器４２，４４の遅延時間を切り替え可能な遅延回路を構成する。すなわち、スイッチＳＷ３によって容量素子Ｃ４の接続の有無を選択することにより、比較器４２，４４の遅延時間を変えることができる。なお、遅延時間を切り替え可能な遅延回路を比較器４２，４４に設ける代わりに、比較器４４に選択的に遅延回路を設けてもよい。

本実施形態では、制御信号Ｃｏｎｔｒｏｌ１、Ｃｏｎｔｒｏｌ２がＨｉｇｈレベルのときにスイッチＳＷ３がオン（導通状態）になり、容量素子Ｃ４が接続された状態（遅延時間大）になるものとする。また、制御信号Ｃｏｎｔｒｏｌ１、Ｃｏｎｔｒｏｌ２がＬｏｗレベルのときにスイッチＳＷ３がオフ（非導通状態）になり、容量素子Ｃ４が切り離された状態（遅延時間小）になるものとする。この場合、制御信号Ｃｏｎｔｒｏｌ１をＬｏｗレベルに制御し、制御信号Ｃｏｎｔｒｏｌ２をＨｉｇｈレベルに制御することで、比較器４２のスルーレートは比較器４４のスルーレートよりも高くなる。つまり、比較器４４の遅延時間は比較器４２の遅延時間よりも長くなる。

これにより、第１実施形態において比較器４２のテイル電流源の電流値を比較器４４のテイル電流源の電流値よりも大きくした場合と同様、ＯＢ画素の画素信号のＡＤ変換を有効画素の画素信号のＡＤ変換よりも先に終えることができる。したがって、ノイズの影響の少ない良好な画質を得ることができる。

なお、本実施形態では容量素子Ｃ４を用いて比較器４２，４４の遅延時間を制御したが、比較器４２，４４の遅延時間を制御する方法はこれに限定されるものではない。例えば、比較器４２，４４とで配線抵抗やトランジスタの閾値電圧を変化させることにより、遅延時間を制御するようにしてもよい。また、容量素子の配置も本実施形態に限定されるものではなく、対ＧＮＤや電源などの容量素子を用いて遅延回路を構成してもよい。

また、本実施形態では遅延時間の異なる２種類の比較器４２，４４を用いたが、遅延時間の異なる比較器は２種類に限定されるものではなく、３種類以上であってもよい。この場合にも、ＯＢ画素（画素１４）のＡＤ変換結果が他の画素のＡＤ変換結果よりも先に出力されるように構成することにより、本実施形態と同様の効果を得ることができる。

［第３実施形態］
本発明の第３実施形態による光電変換装置の駆動方法について、図６を用いて説明する。第１実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置の動作を示すタイミング図である。

本実施形態では、第１実施形態による光電変換装置の他の駆動方法を説明する。
第１実施形態では、比較器４４に接続されたスイッチＳＷ１，ＳＷ２と比較器４２に接続されたスイッチＳＷ１，ＳＷ２とを同じタイミングで駆動した。本実施形態では、比較器４４に接続されたスイッチＳＷ１，ＳＷ２と比較器４２に接続されたスイッチＳＷ１，ＳＷ２とを異なるタイミングで駆動する。

図６には、画素１２，１４の制御信号ＰＳＥＬ，ＰＲＥＳ，ＰＴＸ、比較器４２のスイッチの制御信号ＰＳＷ１、比較器４４のスイッチの制御信号ＰＳＷ２、出力線１８の信号ＶＯＵＴ、参照信号Ｖｒａｍｐのレベルを示している。

時刻ｔ１の直前において、制御信号ＰＳＥＬ，ＰＴＸ，ＰＳＷ１，ＰＳＷ２はＬｏｗレベルであり、制御信号ＰＲＥＳはＨｉｇｈレベルである。画素１２，１４のリセットトランジスタＭ２はオンになっており、画素１２，１４のノードＦＤは、電圧Ｖｄｄに応じたリセットレベルの電圧（リセット電圧）にリセットされている。

同じく時刻ｔ１において、タイミングジェネレータ７０は、制御信号ＰＳＷ１，ＰＳＷ２をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、列回路３２，３４のスイッチＳＷ１，ＳＷ２がオンになり、比較器４２，４４がリセットされる。また、参照信号Ｖｒａｍｐはリセット電圧からオフセット電圧に変化する。

続く時刻ｔ２において、垂直走査回路２０は、制御信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素１２，１４のリセットトランジスタＭ２がオフになり、画素１２，１４のノードＦＤのリセット状態が解除される。出力線１８には、画素１２，１４がリセット状態のときの画素信号（Ｎ信号）が出力される。

続く時刻ｔ３において、タイミングジェネレータ７０は、制御信号ＰＳＷ１をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、比較器４２のスイッチＳＷ１，ＳＷ２がオフになり、比較器４２のリセット状態が解除される。また、列回路３２の容量素子Ｃ１には画素１４のＮ信号がクランプされ、列回路３２の容量素子Ｃ２には電圧ＶＣＬ１がクランプされる。

続く時刻ｔ３ａにおいて、参照信号生成回路３６は、信号ＶＯＵＴに対する参照信号Ｖｒａｍｐのレベルの差が電圧ＶＣＬ１よりも大きい電圧ＶＣＬ２になるように、参照信号Ｖｒａｍｐのレベルを制御する。

続く時刻ｔ３ｂにおいて、タイミングジェネレータ７０は、制御信号ＰＳＷ２をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、比較器４４のスイッチＳＷ１，ＳＷ２がオフになり、比較器４４のリセット状態が解除される。また、列回路３４の容量素子Ｃ１には画素１４のＮ信号がクランプされ、列回路３４の容量素子Ｃ２には電圧ＶＣＬ２がクランプされる。

続く時刻ｔ４において、参照信号生成回路３６は、参照信号Ｖｒａｍｐのレベルをリセット電圧のレベルに戻す。これにより、比較器４２，４４の非反転入力端子の電圧が反転入力端子の電圧よりも高くなり、比較器４２，４４の出力はＬｏｗレベルからＨｉｇｈレベルへと遷移する。

この後、時刻ｔ５から時刻ｔ９の期間において、第１実施形態と同様にＮ信号のＡＤ変換を行う。

時刻ｔ６において、出力線の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬ１よりも大きくなったものとする。すると、容量素子Ｃ１を介して比較器４２の反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して比較器４２の非反転入力端子に入力される信号のレベルとの大小関係が逆転する。これにより、時刻ｔ６から所定の遅延時間の後の時刻ｔ７において、比較器４２から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルに遷移し、時刻ｔ５から時刻ｔ７までの期間における計数値（ｎ１）が列回路３２のメモリ部４８に保持される。

また、時刻６よりも後のタイミングにおいて、出力線の信号ＶＯＵＴのレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬ２よりも大きくなったものとする。すると、容量素子Ｃ１を介して比較器４４の反転入力端子に入力される信号のレベルと、容量素子Ｃ２を介して比較器４４の非反転入力端子に入力される信号のレベルとの大小関係が逆転する。これにより、所定の遅延時間の後の時刻ｔ８において、比較器４４から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルに遷移し、時刻ｔ５から時刻ｔ８までの期間における計数値（ｎ２）が列回路３４のメモリ部４８に保持される。

このように、本実施形態では、列回路３４の容量素子Ｃ２にクランプする電圧ＶＣＬ２を列回路３２の容量素子Ｃ２にクランプする電圧ＶＣＬ１よりも大きくすることで、比較器４４が反転するタイミングを比較器４２が反転するタイミングよりも遅くしている。

［第４実施形態］
本発明の第４実施形態による光電変換装置及びその駆動方法について、図７及び図８を用いて説明する。第１実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図７は、本実施形態による光電変換装置における画素及び列回路の構成例を示す回路図である。図８は、本実施形態による光電変換装置の動作を示すタイミング図である。

本実施形態による光電変換装置は、列回路３２，３４の構成が第１実施形態による光電変換装置とは異なっている。すなわち、本実施形態による光電変換装置の列回路３２，３４は、図７に示すように、容量素子Ｃ３を更に有している。

列回路３２の容量素子Ｃ３の一方の電極は、比較器４２の反転入力端子に接続されている。列回路３２の容量素子Ｃ３の他方の電極は、信号線６２ａを介してタイミングジェネレータ７０に接続されている。信号線６２ａには、タイミングジェネレータ７０から信号Ｖｌ１が供給される。

列回路３４の容量素子Ｃ３の一方の電極は、比較器４４の反転入力端子に接続されている。列回路３４の容量素子Ｃ３の他方の電極は、信号線６２ｂを介してタイミングジェネレータ７０に接続されている。信号線６２ｂには、タイミングジェネレータ７０から信号Ｖｌ２が供給される。

次に、本実施形態による光電変換装置の動作について、図８を用いて説明する。図８には、画素１２，１４の制御信号ＰＳＥＬ，ＰＲＥＳ，ＰＴＸ、スイッチＳＷ１，ＳＷ２の制御信号ＰＳＷ、信号Ｖｌ１，Ｖｌ２のレベルを示している。また、図８には、出力線１８の信号ＶＯＵＴ、比較器４２の反転入力端子の電圧Ｖｃ１、比較器４４の反転入力端子の電圧Ｖｃ２、参照信号Ｖｒａｍｐのレベルを示している。

時刻ｔ１の直前において、制御信号ＰＳＥＬ，ＰＴＸ，ＰＳＷはＬｏｗレベルであり、制御信号ＰＲＥＳはＨｉｇｈレベルである。画素１２，１４のリセットトランジスタＭ２はオンになっており、画素１２，１４のノードＦＤは、電圧Ｖｄｄに応じたリセットレベルの電圧（リセット電圧）にリセットされている。また、信号線６２ａの信号Ｖｌ１及び信号線６２ｂの信号Ｖｌ２は、ともに電圧Ｖａである。

同じく時刻ｔ１において、タイミングジェネレータ７０は、制御信号ＰＳＷをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、列回路３２，３４のスイッチＳＷ１，ＳＷ２がオンになり、比較器４２，４４がリセットされる。また、参照信号Ｖｒａｍｐはリセット電圧からオフセット電圧に変化する。

続く時刻ｔ３において、タイミングジェネレータ７０は、制御信号ＰＳＷをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、比較器４２，４４のスイッチＳＷ１，ＳＷ２がオフになり、比較器４２，４４のリセット状態が解除される。また、列回路３２，３４の容量素子Ｃ１には画素１４のＮ信号がクランプされ、列回路３２，３４の容量素子Ｃ２には電圧ＶＣＬがクランプされる。

続く時刻ｔ３ａにおいて、タイミングジェネレータ７０は、信号線６２ｂの信号Ｖｌ２のレベルを電圧Ｖａから電圧Ｖａよりも低い電圧Ｖｂに制御する。この信号Ｖｌ２の電圧変化に応じて、比較器４４の反転入力端子の電圧Ｖｃ２も低下する。なお、信号Ｖｌ１は電圧Ｖａのままであるため、比較器４２の反転入力端子の電圧Ｖｃ１は変化しない。

時刻ｔ６において、電圧Ｖｃ１のレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも大きくなり、比較器４２の反転入力端子と非反転入力端子とに入力される信号のレベルの差が比較器４２の反転閾値を超えたものとする。これにより、時刻ｔ６から所定の遅延時間の後の時刻ｔ７において、比較器４２から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルに遷移し、時刻ｔ５から時刻ｔ７までの期間における計数値（ｎ１）が列回路３２のメモリ部４８に保持される。

また、時刻ｔ６よりも後のタイミングにおいて、電圧Ｖｃ２のレベルと参照信号Ｖｒａｍｐのレベルとの差が電圧ＶＣＬよりも大きくなり、比較器４４の反転入力端子と非反転入力端子とに入力される信号のレベルの差が比較器４４の反転閾値を超えたものとする。これにより、所定の遅延時間の後の時刻ｔ８において、比較器４４から出力される信号ＬＡＴがＨｉｇｈレベルからＬｏｗレベルに遷移し、時刻ｔ５から時刻ｔ８までの期間における計数値（ｎ２）が列回路３４のメモリ部４８に保持される。

このように、本実施形態においては、比較器４４の反転入力端子の電圧を比較器４２の反転入力端子の電圧よりも低くすることで、比較器４４が反転するタイミングを比較器４２が反転するタイミングよりも遅くしている。

なお、本実施形態では、比較器４２の反転入力端子の電圧よりも低くなるように比較器４４の反転入力端子の電圧を制御したが、比較器４４の反転入力端子の電圧よりも高くなるように比較器４２の反転入力端子の電圧を制御してもよい。或いは、比較器４２の反転入力端子の電圧が比較器４４の反転入力端子の電圧よりも低くなるように、比較器４２の反転入力端子の電圧及び比較器４４の反転入力端子の電圧を制御してもよい。

［第５実施形態］
本発明の第５実施形態による撮像システムについて、図９を用いて説明する。図９は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第４実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図９には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図９に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第４実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１０を用いて説明する。図１０は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１０（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［第７実施形態］
本発明の第７実施形態による機器について、図１１を用いて説明する。図１１は、本実施形態による機器の概略構成を示すブロック図である。

図１１は、光電変換装置ＡＰＲを含む機器ＥＱＰを示す模式図である。光電変換装置ＡＰＲは、第１乃至第４実施形態のいずれかの光電変換装置１００の機能を備える。光電変換装置ＡＰＲの全部又は一部が、半導体デバイスＩＣである。本例の光電変換装置ＡＰＲは、例えば、イメージセンサやＡＦ（Auto Focus）センサ、測光センサ、測距センサとして用いることができる。半導体デバイスＩＣは、光電変換部を含む画素回路ＰＸＣが行列状に配列された画素エリアＰＸを有する。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路以外の回路を配置することができる。

光電変換装置ＡＰＲは、複数の光電変換部が設けられた第１半導体チップと、周辺回路が設けられた第２半導体チップとを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける周辺回路は、ぞれぞれ、第１半導体チップの画素列に対応した列回路とすることができる。また、第２半導体チップにおける周辺回路は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリクス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は、貫通電極（ＴＳＶ）、銅等の導電体の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続、ワイヤボンディングによる接続などを採用することができる。

光電変換装置ＡＰＲは、半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。

機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ及び機械装置ＭＣＨＮのうちの少なくともいずれかを更に備えうる。光学装置ＯＰＴは、光電変換装置としての光電変換装置ＡＰＲに対応するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは、光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは、光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは、光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、或いは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮは、モーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図１１に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学装置ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。

輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助及び／又は自動化を行うものに好適である。運転（操縦）の補助及び／又は自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

本実施形態による光電変換装置ＡＰＲは、その設計者、製造者、販売者、購入者及び／又は使用者に、高い価値を提供することができる。そのため、光電変換装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰの価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、図２に示した画素１２，１４の回路構成は一例であり、適宜変更が可能である。例えば、各々の画素１２，１４が２つ以上の光電変換素子を備えていてもよい。また、画素１２，１４は、必ずしも選択トランジスタＭ４を有する必要はない。

また、上記第１乃至第４実施形態では、画素１４（ＯＢ画素）のＡＤ変換結果を画素１２（有効画素）のＡＤ変換結果よりも先に確定しているが、１つの行に複数の画素１４が存在する場合、必ずしも総ての画素１４のＡＤ変換結果を先に確定する必要はない。

例えば、画素１４のＡＤ変換を列回路３２で行い、画素１２の一部のＡＤ変換を列回路３２で行い、画素１２の他の一部のＡＤ変換を列回路３４で行ってもよい。このような場合も、列回路３４でＡＤ変換を行う画素１２の数が列回路３２でＡＤ変換を行う画素１２の数よりも十分に多ければ、上記実施形態で説明した効果を得ることができる。

また、比較器４２，４４の一斉反転に起因するノイズは、隣り合う列への影響が特に大きい。したがって、画素１４のＡＤ変換結果を、少なくとも画素１４の近傍に位置する画素１２のＡＤ変換結果よりも先に確定するようにすれば、上記実施形態で説明した効果を得ることができる。

また、上記第１乃至第４実施形態では、差動増幅回路とソース接地増幅回路とにより構成される比較器４２，４４を示したが、比較器４２，４４の回路構成はこれに限定されるものではない。例えば、比較器４２，４４は、必ずしもソース接地増幅回路を有する必要はなく、差動増幅回路の１段構成であってもよい。

また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図９及び図１０に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０…画素アレイ部
１２，１４…画素
１６…制御線
１８…出力線
２０…垂直走査回路
２２，５８，５８ａ，５８ｂ…電流源
３０…読み出し回路
３２，３４…列回路
３６…参照信号生成回路
４０ａ，４０ｂ…電流源回路
４２，４４…比較器
４６…カウンタ回路
４８…メモリ部
５０…水平走査回路
５２…出力線
５４，５４，６２ａ，６２ｂ…信号線
６０…デジタル信号処理回路
７０…タイミングジェネレータ
１００…光電変換装置

Claims

光電変換素子を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、
前記複数の列に対応して設けられた複数のＡＤ変換回路と、
前記複数のＡＤ変換回路を制御する制御回路と、を有し、
前記複数の画素は、前記複数の列のうちの第１の列に配され、前記光電変換素子が遮光された第１の画素と、前記複数の列のうちの前記第１の列とは異なる第２の列に配され、前記光電変換素子に光が入射する第２の画素と、を有し、
前記複数のＡＤ変換回路は、前記第１の画素の信号を受ける第１の比較器を有する第１のＡＤ変換回路と、前記第２の画素の信号を受ける第２の比較器を有する第２のＡＤ変換回路と、を有し、
前記制御回路は、同じレベルの信号に対し、前記第１のＡＤ変換回路におけるＡＤ変換の結果が前記第２のＡＤ変換回路におけるＡＤ変換の結果よりも先に確定するように、前記第１の比較器及び前記第２の比較器を制御するように構成されている
ことを特徴とする光電変換装置。
前記制御回路は、前記第１の画素の信号及び前記第２の画素の信号をＡＤ変換する際に、前記第１の比較器におけるスルーレートが前記第２の比較器におけるスルーレートよりも高くなるように、前記第１の比較器及び前記第２の比較器を制御する
ことを特徴とする請求項１記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は差動増幅回路を有し、
前記制御回路は、前記第１の比較器の前記差動増幅回路のテイル電流源の電流値が前記第２の比較器の前記差動増幅回路のテイル電流源の電流値よりも大きくなるように、前記第１の比較器及び前記第２の比較器を制御する
ことを特徴とする請求項２記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は、スルーレートを切り替え可能に構成された遅延回路を有し、
前記制御回路は、前記第１の比較器におけるスルーレートが前記第２の比較器におけるスルーレートよりも高くなるように、前記遅延回路を制御する
ことを特徴とする請求項２記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は、対応する列の画素から出力される画素信号と、時間の経過に応じてレベルが変化する参照信号と、を比較し、前記画素信号と前記参照信号との差が閾値電圧よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力するように構成されており、
前記制御回路は、前記第１の画素の信号及び前記第２の画素の信号をＡＤ変換する際に、前記第２の比較器の閾値電圧が前記第１の比較器の閾値電圧よりも大きくなるように、前記第１の比較器及び前記第２の比較器をリセットする
ことを特徴とする請求項１記載の光電変換装置。
前記第１の比較器をリセットする際の前記参照信号のレベルと、前記第２の比較器をリセットする際の前記参照信号のレベルと、が異なっている
ことを特徴とする請求項５記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は、対応する列の画素から出力される画素信号と、時間の経過に応じてレベルが変化する参照信号と、を比較し、前記画素信号と前記参照信号との差が閾値電圧よりも小さい場合と大きい場合とで異なるレベルを示す比較信号を出力するように構成されており、
前記制御回路は、前記第１の画素の信号及び前記第２の画素の信号をＡＤ変換する際に、前記画素信号を受ける第１の入力端子と前記参照信号を受ける第２の入力端子との間の電位差が、前記第１の比較器よりも前記第２の比較器の方が大きくなるように、前記第１の比較器の前記第１の入力端子のレベル及び前記第２の比較器の前記第１の入力端子のレベルを制御する
ことを特徴とする請求項１記載の光電変換装置。
光電変換素子を各々が有する複数の画素が複数の列をなすように配された画素アレイ部と、
前記複数の列に対応して設けられた複数のＡＤ変換回路と、を有し、
前記複数の画素は、前記複数の列のうちの第１の列に配され、前記光電変換素子が遮光された第１の画素と、前記複数の列のうちの前記第１の列とは異なる第２の列に配され、前記光電変換素子に光が入射する第２の画素と、を有し、
前記複数のＡＤ変換回路は、前記第１の画素の信号を受ける第１の比較器を有する第１のＡＤ変換回路と、前記第２の画素の信号を受ける第２の比較器を有する第２のＡＤ変換回路と、を有し、
前記第１の比較器におけるスルーレートは、前記第２の比較器におけるスルーレートよりも高い
ことを特徴とする光電変換装置。
前記第１の比較器及び前記第２の比較器は差動増幅回路を有し、
前記第１の比較器の前記差動増幅回路のテイル電流源の電流値は、前記第２の比較器の前記差動増幅回路のテイル電流源の電流値よりも大きい
ことを特徴とする請求項８記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は、スルーレートを切り替え可能に構成された遅延回路を有する
ことを特徴とする請求項８記載の光電変換装置。
前記第２の比較器は、前記第１の比較器よりもスルーレートを低くするための遅延回路を有する
ことを特徴とする請求項８記載の光電変換装置。
前記第１の比較器及び前記第２の比較器は、差動増幅回路と、前記差動増幅回路の後段に設けられたソース接地増幅回路と、を有し、前記遅延回路は、前記差動増幅回路の出力端子と前記ソース接地増幅回路の入力端子との間に設けられている
ことを特徴とする請求項１０又は１１記載の光電変換装置。
前記第１の画素及び前記第２の画素は、共通の制御信号により同時に制御される
ことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
前記第１の列と前記第２の列とは隣り合っている
ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
請求項１乃至１４のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
移動体であって、
請求項１乃至１４のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
請求項１乃至１４のいずれか１項に記載の光電変換装置と、
前記光電変換装置に対応する光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報に基づいて制御される機械装置、
前記光電変換装置で得られた情報を表示する表示装置、及び、
前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
を備えることを特徴とする機器。