JP7190499B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP7190499B2 JP7190499B2 JP2020546547A JP2020546547A JP7190499B2 JP 7190499 B2 JP7190499 B2 JP 7190499B2 JP 2020546547 A JP2020546547 A JP 2020546547A JP 2020546547 A JP2020546547 A JP 2020546547A JP 7190499 B2 JP7190499 B2 JP 7190499B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- processing circuit
- signal processing
- analog
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
- A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
- A61B1/05—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances characterised by the image sensor, e.g. camera, being in the distal end portion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
- A61B1/00002—Operational features of endoscopes
- A61B1/00004—Operational features of endoscopes characterised by electronic signal processing
- A61B1/00006—Operational features of endoscopes characterised by electronic signal processing of control signals
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
- A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
- A61B1/045—Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/709—Circuitry for control of the power supply
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
- H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/50—Constructional details
- H04N23/555—Constructional details for picking-up images in sites, inaccessible due to their dimensions or hazardous conditions, e.g. endoscopes or borescopes
Landscapes
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Surgery (AREA)
- Radiology & Medical Imaging (AREA)
- Heart & Thoracic Surgery (AREA)
- Optics & Photonics (AREA)
- Pathology (AREA)
- Biophysics (AREA)
- Physics & Mathematics (AREA)
- Biomedical Technology (AREA)
- Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
- Medical Informatics (AREA)
- Molecular Biology (AREA)
- Animal Behavior & Ethology (AREA)
- General Health & Medical Sciences (AREA)
- Public Health (AREA)
- Veterinary Medicine (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
図1は、特許文献1に記載されたカラムADC方式のCMOSイメージセンサにおけるコンパレータ(比較器)の回路構成を示す回路図である。図1に記載された従来のカラムADC用のコンパレータは、カラム側に少なくともトランジスタ5個(NchのMOSトランジスタ201、Pchの負荷MOSトランジスタ203、PchのMOSスイッチ(トランジスタ)205、PchMOSトランジスタ206、NchMOSトランジスタ207)と、オフセットキャンセル用の容量(容量202)が1つ必要である。特に、オフセットキャンセル用の容量202の面積は無視できないレイアウト面積を必要とし、コンパレータの面積を増大させるという課題があった。そこで、図1に示す従来のカラムADC用のコンパレータから、容量202を取り除いた場合、カラム自体は小型化できるものの、比較電圧Vrefを生成する回路に電源電圧Vhよりも高い電圧を供給する回路が必要となるため、撮像素子自体が複雑化して、撮像素子の面積が増大するという課題がある。
以下、本発明の第1の実施形態について図面を参照して説明する。図3は、本発明の第1実施形態に係るイメージセンサIMGの構成例を示すブロック図である。
<イメージセンサIMGの構成について>
図3に示すイメージセンサIMG(半導体装置)は、m×n個のピクセルP(P[1,1]~P[m,n])と、タイミングジェネレータTGと、n個の比較器CMP(CMP<1>~CMP<n>)と、ランプ波生成器RAMP_GEN(比較電圧生成回路)と、n個のラッチLAT(LAT<1>~LAT<n>)と、グレイコードカウンターCOUNTERと、n個のテール電流源ITAIL(ITAIL<1>~ITAIL<n>)とで構成されている。
図3において、光電変換素子を含む単位画素(以下、単に「ピクセル」と記す)Pは、行列状(マトリックス状)にm×n個、2次元配置されることにより複数の画素アレー(要素アレー(Pixel Array))を構成している。このPixel Arrayにおいて、ピクセルPの行列状配列に対して行毎に行制御線VRST(VRST<1>,VRST<2>,…,VRST<m>)が配線され、列毎に列信号線(垂直信号線)VL(VL<1>,VL<2>,…,VL<n>)が配線され、Pixel Arrayにおける各ピクセルPはアドレス可能に接続されている。
行走査回路は、シフトレジスタなどによって構成され、行制御線VRST(VRST<1>,VRST<2>,…,VRST<m>)に対して行選択パルスを順次出力することによって行アドレスや行走査の制御を実行する。これにより、行選択パルスが与えられた行制御線VRST(VRST<1>,VRST<2>,…,VRST<m>)に繋がる1行分のピクセルPがn個選択されることになる。そして、選択された行の各ピクセルPから、リセット動作時(P(プリセット)期間)にリセット信号(リセット電圧VRSTが増幅トランジスタMSFに印加された時のアナログ値の信号)が、読み出し動作(転送動作)時(D(データ)相期間)に画素信号(映像電圧VSIGが増幅トランジスタMSFに印加された時のアナログ値の信号)がそれぞれ列信号線VL(VL<1>,VL<2>,…,VL<n>)に出力される。
また、比較器CMP(CMP<1>~CMP<n>)に対して共通に、参照電圧DACOUT(比較電圧)の生成手段であるランプ波生成器RAMP_GENと、グレイコードカウンターCOUNTERと、タイミングジェネレータTGと、が設けられている。
グレイコードカウンターCOUNTERは、所定周期のクロックCKに同期してカウント動作を実行することにより、比較器CMP(CMP<1>~CMP<n>)の出力する論理レベルが反転するまでに要する時間を計測する。
タイミングジェネレータTGは、マスタークロックに基づいてグレイコードカウンターCOUNTERの動作の基準となるクロックCKを生成し、グレイコードカウンターCOUNTERに対して供給する。
ペアトランジスタMSF’のゲートには、ランプ波生成器RAMP_GENで生成されるランプ波形の参照電圧DACOUTが印加される。ペアトランジスタMSF’のドレインは、Pchの負荷MOSトランジスタ(能動負荷)MRST’のドレインと接続され、負荷MOSトランジスタMRST’によって負荷MOSトランジスタMRST’のソースである電圧VDDAの電源ラインに接続されている。負荷MOSトランジスタMRST’のゲートには、DCゲート電圧BIASが印加される。ここで、第1の実施形態においては、DCゲート電圧BIASのレベルは、負荷MOSトランジスタ(能動負荷)MRST’がテール電流源ITAILの電流の半分の電流をペアトランジスタMSF’のドレインへと流すときの固定したレベルである。
そして、負荷MOSトランジスタMRST’のドレインとペアトランジスタMSF’のドレインは接続され、上記構成の差動増幅回路の出力を生成する。
ペアトランジスタMSF’ドレインから導出される差動増幅回路の出力は、判定信号CMPOUT<1>(CMPOUT<1>~CMPOUT<n>)となり、その出力が反転するまでに要した時間(判定信号CMPOUT<1>(CMPOUT<1>~CMPOUT<n>)の出力が反転したタイミングにおけるグレイコードカウンターCOUNTERのカウント値)が次段のラッチLAT(LAT<1>~LAT<n>)にそれぞれ保持される。
上述の通り、1列目のピクセルPを構成する増幅トランジスタMSFは、比較器CMPを構成するペアトランジスタMSF’およびテール電流源ITAIL<1>と共に差動増幅回路を形成する。ここで、設計では、ペアトランジスタMSF’の閾値電圧VTH(Voltage THreshold)は、増幅トランジスタMSFの閾値電圧VTHよりもΔVだけ低くなる。この閾値調整はトランジスタへのイオン濃度調整により実現可能である。
このようなトランジスタは、Low-VTHトランジスタとして知られており、一般的な半導体製造メーカのラインでも供給されている。半導体トランジスタの閾値電圧VTHは、一般に以下の式で与えられることが知られており、増幅トランジスタMSFに対するペアトランジスタMSF’の真性キャリア濃度niの値を、大きくすることにより、相対的な閾値電圧を下げることができる。
VTH=ΦMS+2ΦF+Qdep/Cox
ここで、ΦMSはポリゲートとシリコン基板の仕事関数の差、ΦFは下記式で与えられるフェルミレベルである。
ΦF=(kT/q)ln(Nsub/ni)
ただし、kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Nsubは基板の不純物濃度、niは真性キャリア濃度である。
また、Qdepは以下の式で与えられる値(空乏層界面の電荷量)である。
Qdep=(4qεSI|ΦF|Nsub)1/2
ただし、εSIはシリコンの誘電率である。
また、Coxは単位面積当たりのゲート酸化膜容量である。
しかし、製造されたイメージセンサIMGにおいては、増幅トランジスタMSFの閾値電圧は、製造時のばらつきにより閾値電圧のばらつきΔV(実測値)を有するが、上式のΔV(設計値)の絶対値は、ΔV(実測値)の絶対値よりも大きな値となるように設計されている。
一方、閾値電圧のばらつきによってペアトランジスタMSF’に対する増幅トランジスタMSFの閾値電圧が小さくなる場合は、ΔV(実測値)は小さくなり、0となり(ペアトランジスタMSF’の閾値電圧Vt=増幅トランジスタMSFの閾値電圧Vt)、さらにマイナスの値となる。つまり、増幅トランジスタMSFの閾値電圧Vtが最小の値Vtminとなったときは、ペアトランジスタMSF’の閾値電圧Vt>増幅トランジスタMSFの閾値電圧Vtminであるから、ΔV(実測値)のマイナス側の最大値=増幅トランジスタMSFの閾値電圧Vtmin-ペアトランジスタMSF’の閾値電圧Vt(<0)となる。
よって、これら2つのプラス、マイナスのΔV(実測値)の最大値を、「ばらつきの最大値」といい、比較器CMPは、VSF+ΔV(実測値)=VSF’+ΔV(設計値)(VSF、VSF’は夫々MSFおよびMSF’のゲート電圧)の条件を満たしたときに、その出力である判定信号CMPOUTの出力が反転する。今までの議論より、VSF+=VSF’+(ΔV(設計値)-ΔV(実測値))であり、(ΔV(設計値)-ΔV(実測値))>0であるから、VSFとVSF’の電位差が(ΔV(設計値)-ΔV(実測値))と等しくなった瞬間に、判定信号CMPOUTの出力が反転する。
即ち、比較器CMPは、入力端子の一端に入力された第一のアナログ信号(画素の電圧)と、入力端子の他端に入力された比較電圧信号(比較電圧生成回路が生成する電圧)とを比較し、アドレスされた前記要素アレーが出力する前記第一のアナログ信号と、前記比較電圧生成回路が出力する前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングにおいて、判定信号CMPOUTの出力が反転することが保証できるので、増幅トランジスタMSFの閾値電圧Vtにばらつきがある場合でも、オフセットキャンセル用の容量や比較電圧生成のための昇圧回路を設けることなく小型な半導体装置を供給できる。なお、所定の絶対値は、例えば30mV以上500mV以下の値である。
また、上述したΔV(実測値)を、以下、ΔVとして説明する。
また、信号処理回路におけるラッチ(記憶回路)LAT(LAT<1>~LAT<n>)は、当該差分ΔV(参照電圧DACOUTと、アナログ電圧との差分)が、Pixel Arrayの増幅トランジスタMSFの閾値電圧のばらつきの最大値より大きな所定の絶対値となったn個のタイミングを記憶する。
図4が示すタイミングチャートは、横軸においては時間[sec]を表し、縦軸においては、イメージセンサIMGにおける主要信号として、増幅トランジスタMSFに入力される参照電圧DACOUT、比較器CMP<1>におけるペアトランジスタMSF’(差動トランジスタ)のゲート電圧として入力されるアナログ電圧PIXOUT[1]、比較器CMP<1>の判定信号CMPOUT[1]、グレイコードカウンターCOUNTERがカウントするカウンタデータCOUNTN[9:0]の各時刻におけるレベル変化を表している。
イメージセンサIMGは、図4に示すタイミングチャートに従って、時刻t3~t5で表わすP相の期間において、行制御線VRST<1>により選択された行のピクセルP[1,1]から、リセット信号(リセット電圧VRSTが増幅トランジスタMSFに印加された時のアナログ値の信号)が列信号線VL<1>へ出力されたときの比較器CMP<1>による判定信号CMPOUT[1]を出力する。また、イメージセンサIMGは、図4に示すタイミングチャートに従って、時刻t5~t1’で表わすD相の期間において、行制御線VRST<1>により選択された行のピクセルP[1,1]から、画素信号(映像電圧VSIGが増幅トランジスタMSFに印加された時のアナログ値の信号)が列信号線VL<1>へ出力されたときの、比較器CMP<1>による判定信号CMPOUT[1]を出力する。
時刻tp1および時刻td1の反転タイミングを記録したラッチLAT<1>~LAT<n>の情報は、順番に不図示の信号伝送手段によってイメージセンサIMGの外部に出力される。
次に、本発明の第1の実施形態の変形例1について図面を参照して説明する。図5は、本発明の第1の実施形態の変形例1に係るイメージセンサIMG1の構成例を示す図である。なお、図5において図3に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図5に示すとおり、増幅トランジスタMSFのバックゲート端子は、GND(グラウンド)にバイアスされており、ペアトランジスタMSF’のバックゲート端子は自身のソース端子に等しい電圧にバイアスまたは自身のソース端子に接続(セルフバイアス)されていてもよい。
なぜならば、基板バイアス効果を考慮した増幅トランジスタMSFの閾値電圧VTHは下式で与えられることからわかるとおり、トランジスタのバックゲートをセルフバイアスした場合が、閾値電圧が最も小さく、トランジスタのバックゲートとソース電圧の差が大きくなるほど、閾値電圧は大きくなる。ここで、VSBはトランジスタのソース-バックゲート間電圧であり、γは、閾値電圧パラメータと呼ばれる所定の係数である。
VTH=VTH0+γ{(2ΦF+VSB)1/2-(2ΦF)1/2}
一方、増幅トランジスタMSF’の閾値電圧VTHは、上式においてVSB=0とした下式で与えられる。 VTH=VTH0+γ{(2ΦF)1/2-(2ΦF)1/2}
つまり、増幅トランジスタMSF’の閾値電圧VTHは、基板バイアス効果による閾値電圧変動VSBの項の影響分だけ、閾値電圧が低くなる。
これにより、設計では、ペアトランジスタMSF’の閾値電圧を、増幅トランジスタMSFの閾値電圧よりもΔVだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサIMG1を小型化できる。
また、本実施例において、ピクセルP[1,1]~P[m,n]と、比較器CMP(比較器CMP<1>~CMP<n>)と、ランプ波生成器RAMP_GENと、テール電流源ITAIL<1>~ITAIL<n>を構成するトランジスタは、高耐圧トランジスタ(例えば3.6V耐圧、最小ゲート長330nm)で構成されており、タイミングジェネレータTGと、ラッチLATと、グレイコードカウンターCOUNTERを構成するトランジスタは低耐圧トランジスタ(例えば1.4V耐圧、最小ゲート長65nm)で構成されていてもよい。
本実施例では、アナログ電圧ドメインとデジタル電圧ドメインとを接続するための手段として、高耐圧トランジスタで構成され、低耐圧トランジスタの標準動作電圧が供給されたインバータINVの具体例を説明したが、同等な機能を有するバッファや、レベルシフタ等の変形例も考えられる。なお、バッファや、レベルシフタを使用した場合には、図4における判定信号CMPOUTの論理を反転させる必要は無い。
次に、本発明の第1の実施形態の変形例2について図面を参照して説明する。図6は、本発明の第1の実施形態の変形例2に係るイメージセンサIMG2の構成例を示す図である。なお、図6において図3および図5に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図6に示すとおり、増幅トランジスタMSFのソース端子と、テール電流源Itail<1>~Itail<n>との間に抵抗器R<1>~R<n>が挿入されていてもよい。一般に、コンパレータである比較器CMP(CMP<1>~CMP<n>)を設計する場合、入力差動対となる増幅トランジスタMSFと、ペアトランジスタMSF’に流れる電流は、各トランジスタへの入力電圧が等しい場合に、比較器CMP(CMP<1>~CMP<n>)の出力信号が反転する。このような設計を実現するためには、リセットトランジスタMRSTのバイアス電流Ibiasは(1/2)Itailとなる。
1行1列目のピクセルP[1,1]が選択されており、抵抗器R<1>の抵抗値が0の場合、コンパレータの反転が開始するタイミングはIbias=(1/2)Itailとなった瞬間である。
本実施例(変形例)の場合、上記条件における増幅トランジスタMSFのソース電圧は抵抗器R<1>の抵抗値r1と増幅トランジスタMSFに流れる電流(Itail-Ibias)との積の分だけ高くなる。ペアトランジスタMSF’に流れる電流をIbiasとした場合、増幅トランジスタMSFに流れる電流はItail-Ibiasとなるため、図6におけるΔVがr1×(Itail-Ibias)=r1×(1/2)Itailとなる。
これにより、設計では、ペアトランジスタMSF’の実効的な閾値電圧を、増幅トランジスタMSFの閾値電圧よりもΔVだけ低くできるため、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
OBメモリMEM_OB<1>~MEM_OB<n>は、P相(アナログ電圧=VRST)について、比較器CMP(CMP<1>~CMP<n>)が判定信号CMP_OUT[1]~CMP_OUT[n]それぞれを反転させたタイミング(時刻tp1)におけるカウントデータCOUNTN[9:0](ラッチLAT<1>~LAT<n>それぞれが保持したカウントデータ)を保持している。
また、映像メモリMEM_SIG<1>~MEM_SIG<n>は、D相(アナログ電圧=VSIG)について、比較器CMP(CMP<1>~CMP<n>)が判定信号CMP_OUT[1]~CMP_OUT[n]それぞれを反転させたタイミング(時刻td1)におけるカウントデータCOUNTN[9:0](ラッチLAT<1>~LAT<n>それぞれが保持したカウントデータ)を保持している。
また、LVDSドライバには、小振幅信号の高速伝送用のインタフェースであるLVDS(低電圧差動信号インタフェース、Low Voltage Differential Signals)が採用されており、入力信号(画像データ)が入力される。LVDSドライバは、この入力信号を信号レベルが正(+)方向と負(―)方向に跨り、かつ振幅が例えば350mVの差動信号を一対の出力信号線(2本のケーブル)によって、接続される外部機器へ出力する。
以上説明したとおり、本イメージセンサIMG2は、容量や特別な電源を設けることなく、従来よりも小さなカラム回路用のコンパレータを実現することによるイメージセンサの小型化、映像信号の転送レートを下げることによるケーブルの細径化の両方が可能であるため、内視鏡システムでの利用に好適なイメージセンサを提供できる。
なお、内視鏡システムでの利用する際に、映像信号の転送レートを下げることによるケーブルの細径化の可能になることについては、本願発明の第2の実施形態を説明した後に、詳述する。
次に、本発明の第1の実施形態の変形例3について図面を参照して説明する。図7は、本発明の第1の実施形態の変形例3に係るイメージセンサIMG3の構成例を示す図である。なお、図7において図3、図5および図6に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図7に示すとおり、増幅トランジスタMSFのソース端子と、テール電流源Itail<1>~Itail<n>との間に選択スイッチMSELが挿入されていてもよい。
選択スイッチMSELのオン抵抗をr2とした場合、変形例2の議論と同じ理由で、図7におけるΔVがr2×(Itail-Ibias)となる。
これにより、設計では、ペアトランジスタMSF’の閾値電圧を、増幅トランジスタMSFの閾値電圧よりもΔVだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
次に、本発明の第1の実施形態の変形例4について図面を参照して説明する。図8は、本発明の第1の実施形態の変形例4に係るイメージセンサIMG4の構成例を示す図である。なお、図8において図3、図5、図6および図7に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
図8に示すとおり、増幅トランジスタMSFのW(チャネル幅)/L(チャネル長)のアスペクト比よりもペアトランジスタMSF’のW/Lのアスペクト比が大きく設定されていてもよい。W/Lのアスペクト比が同じトランジスタのゲート-ソース間電圧が等しい場合に、比較器(コンパレータ)CMP(CMP<1>~CMP<n>)は反転を開始するが、所定のゲート-ソース間電圧を与えたトランジスタのドレイン電流はアスペクト比に略比例するため、ペアトランジスタMSF’のゲート-ソース間電圧が増幅トランジスタMSFのゲート-ソース間電圧より低くても、コンパレータが反転を開始するためである。
これにより、設計では、ペアトランジスタMSF’の閾値電圧を、増幅トランジスタMSFの閾値電圧よりもΔVだけ低くできるため、容量や特別な電源を設けることなく、従来のよりも小さなカラム回路用のコンパレータを実現でき、イメージセンサを小型化できる。
以下、本発明の第2の実施形態について図面を参照して説明する。図9は、本発明の第2実施形態に係るイメージセンサIMG5の構成例を示すブロック図である。なお、図9において図3、図5、図6、図7および図8に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
<イメージセンサIMG5の構成について>
図9に示すイメージセンサIMG5(半導体装置)は、m×n個のピクセルP(P[1,1]~P[m,n])と、タイミングジェネレータTGと、n個の比較器CMP(CMP<1>~CMP<n>)と、ランプ波生成器RAMP_GENと、n個のラッチLAT(LAT<1>~LAT<n>)と、グレイコードカウンターCOUNTERと、n個のテール電流源ITAIL(ITAIL<1>~ITAIL<n>)に加え、抵抗器R<1>~R<n>と、OBメモリMEM_OB(MEM_OB<1>~MEM_OB<n>)と、映像メモリMEM_SIG(MEM_SIG<1>~MEM_SIG<n>)と、減算器Subtractorと、減算後のデータを出力するLVDS(Low Voltage Differential Signaling)ドライバとで構成されている。
以下、図10を援用しつつ、図9に記載されたイメージセンサIMG5についての動作を説明する。図10は、イメージセンサIMG5の動作を説明するためのタイミングチャートである。
図10の上段側は、1ライン分の読み出しシーケンスの時間スパン、下段側はtp1~t5までの時間を拡大している。図9は基本的に図6に記載されたイメージセンサIMG2と同じであるが、BIAS2/nRST信号が新たに追加された点のみが異なる。
すなわち、第1の実施形態においては、DCゲート電圧BIASのレベルは、負荷MOSトランジスタ(能動負荷)MRST’がテール電流源ITAILの電流の半分の電流をペアトランジスタMSF’のドレインへと流すときの固定したレベルである。
一方、BIAS2/nRST信号線は、BIAS2レベルと、“L”レベルを周期的に繰り返す信号である。
すなわち、負荷MOSトランジスタMRST’に印加されるゲート電圧は、第2の実施形態におけるnRST(例えば、GND(0V))<第1の実施形態におけるBIAS<第2の実施形態におけるBIAS2(例えば、VREF)となり、負荷MOSトランジスタMRST’のドレイン電流は、ゲート電圧がnRSTのドレイン電流>ゲート電圧がBIASのドレイン電流>ゲート電圧がBIAS2のドレイン電流となる。
図10のタイミングチャートにおけるコンパレータ出力の下りエッジ遷移期間におけるスルーレートSRDN(変化率)は以下の式で与えられる。
SRDN=dV/dt=(Ibias-Itail)/Cp
ここで、Cpは、インバータの入力端子における寄生容量を表す。
第1の実施形態の場合は、設計では、Ibias=0.5×Itailとなるから、コンパレータが反転するタイミングにおけるスルーレートSRDN1(図10における波形CMPOUT[1]のスルーレートSRDN)は、以下の式で与えられる。
SRDN1=(0.5×Itail-Itail)/Cp=-(0.5×Itail)/Cp
一方、本実施形態に記載されたコンパレータの設計では、例えばIbias2=0.01×Itailとなるから、コンパレータが反転するタイミングにおけるスルーレートSRDN2(図10における波形CMPOUT’[1]、波形CMPOUT’’[1]のスルーレートSRDN)は、以下の式で与えられる。
SRDN2=(Ibias2-Itail)/Cp=(0.01×Ibias-Ibias)/Cp=-(0.99×Itail)/Cp
すなわち、本実施形態に記載されたコンパレータは、第1の実施形態に記載されたコンパレータよりも、短時間で、電圧の判定が完了する。カラムADCの変換精度は、コンパレータが反転した時刻の精度に依存すため、本実施例に記載されたコンパレータを用いることにより、より変換精度の高いAD変換器を実現できる。
上述したように、Ibiasの値をItailに比べて十分に小さな値に設定することにより、コンパレータの判定精度を向上させられることについて説明してきた。しかしながら、図9のタイミングチャートにおけるコンパレータ出力の上りエッジ遷移期間(コンパレータのリセット期間)におけるスルーレートSRUP(変化率)は以下の式で与えられる。
SRUP=dV/dt=Ibias/Cp
即ち、Ibiasの値が小さいほど、コンパレータのリセットに時間を要するという課題がある。
このため、本実施形態では、第二の期間における能動負荷のバイアス電流をテール電流の半分よりも大きくするために、本実施形態に記載されたコンパレータの負荷MOSトランジスタMRST’は、AD変換期間中にはBIAS2にバイアスされており、リセット期間中にはGNDレベルにバイアス(アナログスイッチとして動作)されていてもよい。
図10下段のCMPOUT[1]が、第1の実施形態におけるコンパレータの応答を示すタイミングチャート、図9下段のCMPOUT’[1]が負荷MOSトランジスタMRST’のバイアス電流が、判定期間、リセット期間のいずれの期間においてもテール電流の半分よりも小さい場合にコンパレータが出力する応答を示すタイミングチャート、図10下段のCMPOUT’’[1]が負荷MOSトランジスタMRST’のバイアス電流が判定期間においてはテール電流の半分よりも小さな電流であり、負荷MOSトランジスタMRST’のバイアス電流がリセット期間においてはテール電流の半分よりも大きな電流である場合にコンパレータが出力する応答を示すタイミングチャートである。
SRUP1=0.5×Ibias/Cp
すなわち、CMPOUT[1]の設計の場合は、リセット期間におけるIbiasがIbias=0.5×Itailとなるので、CMPOUT[1]のリセット期間(第二の期間)における負荷MOSトランジスタMRST’のバイアス電流が0.5×Ibiasで動作しているからである。
SRUP2=0.01×Ibias/Cp
すなわち、CMPOUT’[1]の設計の場合は、リセット期間におけるIbiasがIbias=0.01×Itailとなるので、CMPOUT[1]のリセット期間(第二の期間)における負荷MOSトランジスタMRST’のバイアス電流が0.01×Ibiasで動作しているからである。
SRUP3=100×Ibias/Cp
すなわち、CMPOUT[1]’’の設計の場合は、リセット期間におけるIbiasが、例えばIbias=100×Itailとなるので、CMPOUT[1]のリセット期間(第二の期間)における負荷MOSトランジスタMRST’のバイアス電流が100×Ibiasで動作しているからである。
これにより、一般的なコンパレータに比べて、コンパレータの反転速度がより高速になるため、従来よりも高い精度でコンパレータの反転した時刻を記憶できる。コンパレータの反転した時刻の記憶精度は、AD変換器の変換精度に一致するため、本構成ではより高精度なAD変換器を提供できる。
これにより、大きなバイアス電流の流れる第二の期間にコンパレータを高速リセットできるため、コンパレータのリセットに時間がかかるという欠点を有するAD変換器のリセット速度を高速化できる。即ち、高精度かつ高速に動作するAD変換器を供給できる。
次に、本発明の第3の実施形態について図面を参照して説明する。図11は、図6に示すイメージセンサIMG2と、図9に示すイメージセンサIMG5を適用した内視鏡システムの全体構成を模式的に示す概略図である。
<内視鏡システムの構成>
図11に示した内視鏡システム1は、ソース機器として機能する内視鏡2と、伝送路として機能する伝送ケーブル3と、シンク機器として機能するコネクタ部5と、プロセッサ6(制御装置)と、表示装置7と、光源装置8と、を備える。
まず、内視鏡2について説明する。
図1に示すように、内視鏡2は、撮像部20と、伝送ケーブル3と、コネクタ部5と、を備える。
OBメモリMEM_OB<1>~MEM_OB<n>は、P相(アナログ電圧=VRST)について、比較器CMP(CMP<1>~CMP<n>)が判定信号CMP_OUT[1]~CMP_OUT[n]それぞれを反転させたタイミング(図4に示す時刻tp1)におけるカウントデータCOUNTN[9:0](ラッチLAT<1>~LAT<n>それぞれが保持したカウントデータ)を保持している。
また、映像メモリMEM_SIG<1>~MEM_SIG<n>は、D相(アナログ電圧=VSIG)について、比較器CMP(CMP<1>~CMP<n>)が判定信号CMP_OUT[1]~CMP_OUT[n]それぞれを反転させたタイミング(図4に示す時刻td1)におけるカウントデータCOUNTN[9:0](ラッチLAT<1>~LAT<n>それぞれが保持したカウントデータ)を保持している。
また、LVDSドライバは、小振幅信号の高速伝送用のインタフェースであるLVDS(低電圧差動信号インタフェース、Low Voltage Differential Signals)を採用が採用されており、入力信号(画像データ)が入力される。LVDSドライバは、この入力信号を信号レベルが正(+)方向と負(―)方向に跨り、かつ振幅が例えば100mV以下に低減した差動信号に変換し、当該差動信号を一対の出力信号線(2本の伝送線)によって、接続される外部機器へ出力する。
また、本撮像部20は、OBメモリMEM_OB(第1のメモリ)と、映像メモリMEM_SIG(第2のメモリ)と、減算器Subtractorと、LVDSドライバと、をさらに備える。
ここで、OBメモリMEM_OB(第1のメモリ)は、入力されたアナログ電圧がリセット電圧VRSTにあったときに第二のアナログ信号の値と、比較電圧VSF’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、映像メモリMEM_SIG(第2のメモリ)は、入力されたアナログ電圧が映像電圧VSIGにあったときに第二のアナログ信号の値と、比較電圧VSF’とが等しくなったタイミンングにおけるアナログ電圧に対応するデジタルデータを記憶する。また、減算器Subtractorは、映像メモリMEM_SIGに記憶されるデジタルデータからOBメモリMEM_OBに記憶されるデジタルデータのうち、同一のピクセルP(要素)に対応するデジタルデータを減算して画像データを生成する。また、LVDSドライバは、減算器Subtractorが生成した画像データを差動信号に変換して、変換した差動信号を2本の伝送線によって接続されるコネクタ部5へ伝送する。
P[1、1],P[m、n] ピクセル
TG タイミングジェネレータ
COUNTER グレイコードカウンター
ITAIL<1>,ITAIL<n> テール電流源
CMP<1>,CMP<n> 比較器
VL<1>,VL<n> 垂直信号線
VRST<1>,VRST<m> 行制御線
RAMP_GEN ランプ波生成器
LAT<1>,LAT<n> ラッチ
Claims (8)
- 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタの閾値電圧よりも前記差動トランジスタの閾値電圧が小さいことを特徴とする半導体装置。 - 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタのW/Lのアスペクト比よりも前記差動トランジスタのW/Lのアスペクト比が大きいことを特徴とする半導体装置。 - 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記増幅トランジスタのソース電圧が前記差動トランジスタのソース電圧よりも高くなるレベルシフト回路を、前記増幅トランジスタと、前記信号処理回路のテール電流源との間に設けたことを特徴とする半導体装置。 - 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記差動トランジスタのバックゲート端子が前記差動トランジスタのソース端子電圧に等しい電圧にバイアスされており、
前記増幅トランジスタのバックゲート端子が、前記差動トランジスタのソース端子電圧よりも低い電圧にバイアスされていることを特徴とする半導体装置。 - 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記信号処理回路に設けられた能動負荷のバイアス電流が、前記信号処理回路のテール電流源が出力するテール電流の半分よりも小さいことを特徴とする半導体装置。 - 前記能動負荷のバイアス電流が前記テール電流の半分よりも小さな電流である第一の期間において前記信号処理回路は前記第一のアナログ信号と前記比較電圧とを比較し、
前記能動負荷のバイアス電流がテール電流の半分よりも大きな電流である第二の期間において前記信号処理回路はリセット動作することを特徴とする請求項5に記載の半導体装置。 - 垂直信号線に選択的に接続され、入力されたアナログ電圧と個々の要素アレーの特性値のばらつきの実際の値に基づいた第一のアナログ信号を出力する増幅トランジスタを有する複数の要素アレーと、
前記垂直信号線に接続された信号処理回路と、
漸次増加する或いは減少する比較電圧を前記信号処理回路に出力する比較電圧生成回路と、から構成された半導体装置であって、
前記信号処理回路は、記憶回路を有し、前記第一のアナログ信号と、前記比較電圧とを比較して、前記第一のアナログ信号に所定の絶対値を加えた第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングを前記記憶回路に記憶し、
前記信号処理回路は、
前記要素アレーと前記信号処理回路が前記垂直信号線によって接続されたときに、前記要素アレーの前記増幅トランジスタと共に差動対を形成する差動トランジスタを有し、
前記差動トランジスタに入力される前記比較電圧と、前記増幅トランジスタに入力されたアナログ電圧との差分を求め、
前記所定の絶対値は、30mV以上500mV以下であることを特徴とする半導体装置。 - 被検体に挿入される挿入部と、所定の画像処理を実行する制御装置に着脱自在に接続されるコネクタ部を備える内視鏡に対して適用され、前記挿入部の先端部に設けられる半導体装置であって、
前記入力されたアナログ電圧がリセット電圧にあったときに前記第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミングにおける前記アナログ電圧に対応するデジタルデータを記憶する第1のメモリと、
前記入力されたアナログ電圧が映像電圧にあったときに前記第二のアナログ信号の値と、前記比較電圧とが等しくなったタイミンングにおける前記アナログ電圧に対応するデジタルデータを記憶する第2のメモリと、
前記第2のメモリに記憶されるデジタルデータから前記第1のメモリに記憶されるデジタルデータのうち、同一の前記複数の要素アレーにおける要素に対応するデジタルデータを減算して画像データを生成する減算器と、
前記画像データを差動信号に変換して、前記差動信号を2本の伝送線によって前記コネクタ部へ伝送するLVDSドライバと、
をさらに備えることを特徴とする請求項1から請求項7のいずれか一項に記載の半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/033379 WO2020053921A1 (ja) | 2018-09-10 | 2018-09-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2020053921A1 JPWO2020053921A1 (ja) | 2021-08-30 |
JP7190499B2 true JP7190499B2 (ja) | 2022-12-15 |
Family
ID=69777719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020546547A Active JP7190499B2 (ja) | 2018-09-10 | 2018-09-10 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11546541B2 (ja) |
JP (1) | JP7190499B2 (ja) |
WO (1) | WO2020053921A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7190499B2 (ja) * | 2018-09-10 | 2022-12-15 | オリンパス株式会社 | 半導体装置 |
JP2021097337A (ja) * | 2019-12-18 | 2021-06-24 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、および、撮像装置 |
TW202231054A (zh) * | 2021-01-14 | 2022-08-01 | 日商索尼半導體解決方案公司 | 攝像裝置及電子機器 |
US11626153B2 (en) * | 2021-06-07 | 2023-04-11 | Omnivision Technologies, Inc. | Low power static random-access memory |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005311487A (ja) | 2004-04-19 | 2005-11-04 | Sony Corp | 固体撮像装置および固体撮像装置の駆動方法 |
JP2007306348A (ja) | 2006-05-12 | 2007-11-22 | Sony Corp | 固体撮像装置 |
JP2016092661A (ja) | 2014-11-07 | 2016-05-23 | ソニー株式会社 | 撮像素子および駆動方法、並びに電子機器 |
JP2016201649A (ja) | 2015-04-09 | 2016-12-01 | キヤノン株式会社 | 撮像装置、撮像システム、および撮像装置の駆動方法 |
JP2018007035A (ja) | 2016-07-01 | 2018-01-11 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
JP2018078281A (ja) | 2016-10-28 | 2018-05-17 | キヤノン株式会社 | 光電変換装置および撮像システム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011030391A1 (ja) | 2009-09-11 | 2011-03-17 | パナソニック株式会社 | アナログ・デジタル変換器、イメージセンサシステム、カメラ装置 |
JP5880478B2 (ja) | 2013-03-29 | 2016-03-09 | ソニー株式会社 | コンパレータ、固体撮像素子、電子機器、および、駆動方法 |
JP2016012903A (ja) | 2014-06-02 | 2016-01-21 | ソニー株式会社 | 撮像素子、撮像方法、および電子機器 |
GB2558714B (en) * | 2016-10-28 | 2020-04-08 | Canon Kk | Photoelectric conversion apparatus and image pickup system |
JP7190499B2 (ja) * | 2018-09-10 | 2022-12-15 | オリンパス株式会社 | 半導体装置 |
US20220141411A1 (en) * | 2019-03-13 | 2022-05-05 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, electronic device, and control method of solid-state imaging device |
WO2020183808A1 (ja) * | 2019-03-14 | 2020-09-17 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、および、撮像装置 |
JP2022142433A (ja) * | 2021-03-16 | 2022-09-30 | キヤノン株式会社 | 光電変換装置及び撮像システム |
-
2018
- 2018-09-10 JP JP2020546547A patent/JP7190499B2/ja active Active
- 2018-09-10 WO PCT/JP2018/033379 patent/WO2020053921A1/ja active Application Filing
-
2021
- 2021-03-02 US US17/189,748 patent/US11546541B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005311487A (ja) | 2004-04-19 | 2005-11-04 | Sony Corp | 固体撮像装置および固体撮像装置の駆動方法 |
JP2007306348A (ja) | 2006-05-12 | 2007-11-22 | Sony Corp | 固体撮像装置 |
JP2016092661A (ja) | 2014-11-07 | 2016-05-23 | ソニー株式会社 | 撮像素子および駆動方法、並びに電子機器 |
JP2016201649A (ja) | 2015-04-09 | 2016-12-01 | キヤノン株式会社 | 撮像装置、撮像システム、および撮像装置の駆動方法 |
JP2018007035A (ja) | 2016-07-01 | 2018-01-11 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
JP2018078281A (ja) | 2016-10-28 | 2018-05-17 | キヤノン株式会社 | 光電変換装置および撮像システム |
Also Published As
Publication number | Publication date |
---|---|
WO2020053921A1 (ja) | 2020-03-19 |
US11546541B2 (en) | 2023-01-03 |
JPWO2020053921A1 (ja) | 2021-08-30 |
US20210185262A1 (en) | 2021-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7190499B2 (ja) | 半導体装置 | |
US9979920B2 (en) | Solid-state image device, image data transmission method, and camera system with a single-end driver and differential driver | |
JP5521745B2 (ja) | 固体撮像素子およびその駆動方法、並びにカメラシステム | |
US8319522B2 (en) | Data transfer circuit, solid-state imaging device and camera system | |
US9143714B2 (en) | Ad converter and solid-state imaging apparatus using the same | |
US8749680B2 (en) | Image pickup device | |
JP2006340044A (ja) | 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置 | |
US20130242151A1 (en) | Solid-state imaging apparatus and method for driving the same | |
JP5941816B2 (ja) | Ad変換回路および固体撮像装置 | |
JP2009118035A (ja) | 固体撮像装置およびそれを用いた電子機器 | |
JP2013051527A (ja) | 固体撮像装置及び撮像装置 | |
WO2014171230A1 (ja) | Ad変換回路および撮像装置 | |
KR20180100553A (ko) | 비교 장치, 아날로그 디지털 변환 장치, 고체 촬상 소자 및 촬상 장치 | |
WO2012144218A1 (ja) | 固体撮像装置および固体撮像装置の駆動方法 | |
WO2016185839A1 (ja) | 固体撮像装置および固体撮像装置の駆動方法 | |
JP7214622B2 (ja) | 固体撮像装置、およびそれを用いるカメラシステム | |
US8432471B2 (en) | CMOS image sensor and image signal detecting method | |
US20080273107A1 (en) | Data transfer circuit, solid-state imaging device and camera system | |
JP2018121183A (ja) | 固体撮像装置及び電子機器 | |
JP2011171889A (ja) | 固体撮像素子及び撮像機器 | |
JP6397033B2 (ja) | 撮像装置および撮像システム | |
JP6949738B2 (ja) | 逐次比較型a/d変換装置、撮像装置および内視鏡 | |
CN113676681B (zh) | 图像感测装置及其操作方法 | |
JP2024000048A (ja) | 半導体装置 | |
JP3856735B2 (ja) | 画像読み取り装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210305 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220531 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220720 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221205 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7190499 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |