WO2012144218A1 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

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WO2012144218A1
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column
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阿部　豊
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パナソニック株式会社
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state imaging device and a driving method of the solid-state imaging device.
  • the column parallel AD conversion type means that an AD conversion circuit is provided for each pixel column, and a pixel output signal that is an analog signal is converted into a digital signal for each column and output. Since the signals output from the pixels in the same column are AD-converted in parallel inside the image sensor (solid-state imaging device), low-noise and high-speed imaging is possible.
  • FIG. 14 shows an example of a conventional column parallel AD conversion type image sensor described in Patent Document 1.
  • the solid-state imaging device 1 of Patent Document 1 includes a pixel unit (imaging unit) 10 in which a plurality of unit pixels 3 are arranged in rows and columns, a drive control unit 7 provided outside the pixel unit 10, and a column processing unit. 26, a reference signal generation unit 27 that supplies a reference voltage for AD conversion to the column processing unit 26, and an output circuit 28.
  • Each column AD circuit 25 of the column processing unit 26 receives the signal of the unit pixel 3 for one column and processes the signal.
  • each column AD circuit 25 has an ADC (Analog Digital Converter) circuit that converts an analog signal into digital data.
  • the ADC circuit starts counting (counting) with the clock signal simultaneously with the supply of the ramp-shaped reference voltage RAMP to the comparator (voltage comparison circuit), and the analog pixel signal input via the vertical signal line 19 is received.
  • the AD conversion is performed by counting until a pulse signal is obtained by comparing with the reference voltage RAMP.
  • FIG. 15 is a timing chart for explaining the operation in the column AD circuit 25 of the solid-state imaging device 1.
  • the communication / timing control unit 20 For the first reading, the communication / timing control unit 20 first resets the count value of the counter unit 254 to the initial value “0” and sets the counter unit 254 to the down-count mode. Then, after the first reading from the unit pixels 3 in any row to the vertical signal lines 19 (H0, H1,...) Is stabilized, the communication / timing control unit 20 resets the operating point of the voltage comparison unit 252.
  • the comparison circuit reset signal PSET is activated (L level) to reset the voltage comparison unit 252 (t8 to t9). Thereafter, the communication / timing control unit 20 supplies control data CN4 for generating the reference voltage RAMP to the reference signal generating unit 27. In response to this, the voltage comparison unit 252 starts comparing the reference voltage RAMP (the RAMP waveform comparison voltage) with the pixel signal voltage (Vx) of the arbitrary vertical signal line 19 supplied from the pixel unit 10.
  • the reset level V rst in the pixel signal voltage Vx is detected by the voltage comparison unit 252 and the counting operation is performed. Therefore, the reset component ⁇ V (reset signal) of the unit pixel 3 is read. become.
  • the signal component Vsig (pixel signal) corresponding to the amount of incident light for each unit pixel 3 is read, and the same operation as the first reading is performed.
  • the comparison circuit reset signal PSET is kept off, and the voltage comparison unit 252 is not reset by the comparison circuit reset signal PSET.
  • the reset component ⁇ V including variation for each unit pixel 3 is obtained by subtraction processing in the counter unit 254 by two readings and counting processes, such as a down-counting at the first reading and an up-counting at the second reading. It is possible to remove the offset component including variation for each column AD circuit 25. As a result, only the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 can be extracted with a simple configuration.
  • the voltage convergence of the reset signal depends on the output impedance of the unit pixel 3 and the output load capacitance value.
  • the outputs of the unit pixels 3 in different rows are connected in common by the vertical signal line 19 for each column.
  • hundreds to thousands of rows of unit pixels 3 are arranged, so the number of elements is large, and the parasitic capacitance in the diffusion layer and the capacitance with the adjacent wiring increase, and the output load capacitance value It is very difficult to reduce the size.
  • the conventional column-parallel AD conversion type image sensor needs to start down-counting after the reset signal voltage has sufficiently converged, but it is difficult to shorten the convergence time. This is an obstacle to shortening the readout time.
  • the present invention has been made in view of the above point, and is a solid-state imaging device capable of reading pixel signals at high speed while suppressing column-fixed pattern noise and shading that significantly reduce image quality, and a driving method of the solid-state imaging device The purpose is to provide.
  • a solid-state imaging device includes a plurality of pixels arranged in a matrix and outputting a pixel signal corresponding to the amount of received light and a reset signal not depending on the amount of received light, A vertical signal line provided corresponding to the column of pixels and connected to a pixel of the corresponding column, and an analog signal provided corresponding to the vertical signal line and output to the corresponding vertical signal line is converted into a digital signal.
  • the reference voltage generation circuit is connected to the second input section, and the second input section has a comparison circuit to which the bias circuit and the vertical signal line are connected via an input capacitance. Between the bias circuit and the comparison circuit, No switch
  • the comparison circuit compares the reference voltage input to the first input unit with a difference between the voltage of the pixel signal input to the second input unit and the voltage of the reset signal. The first comparison is performed.
  • the AD conversion operation of the reset signal and the pixel signal is not performed independently, but only the AD conversion operation of the difference between the voltage of the pixel signal and the voltage of the reset signal may be performed.
  • Pixel signal readout is possible.
  • a time margin for sufficiently converging the voltage of the reset signal can be generated, column fixed pattern noise and shading that significantly reduce the image quality can be suppressed.
  • the voltage of the bias circuit is supplied to the comparison circuit and AD conversion is performed on each column for the voltage of the bias circuit, and it is possible to suppress the variation of each column AD conversion circuit from affecting the output signal. .
  • the comparison circuit includes a second comparison for comparing the reference voltage input to the first input unit and the predetermined voltage input to the second input unit, and the first comparison.
  • the switch may be turned on when the second comparison is being performed.
  • the column AD conversion circuit further includes a counter circuit that counts a time until the comparison result of the comparison circuit is inverted, and the pixel has a time until the comparison result of the second comparison is inverted.
  • the reset signal may be output to the vertical signal line.
  • comparison circuit may be reset between the second comparison and the first comparison, and may be reset before the second comparison is performed.
  • the bias circuit may input a constant voltage as the predetermined voltage to the second input unit.
  • the bias circuit can be configured with a simple configuration, and the solid-state imaging device can be downsized.
  • the bias circuit may input the same voltage as the voltage of the vertical signal line when the reset signal is output to the vertical signal line to the second input unit as the predetermined voltage.
  • the bias circuit is provided corresponding to the column AD conversion circuit, and supplies a predetermined voltage to the corresponding column AD conversion circuit.
  • the bias circuit includes the vertical signal whose reset signal corresponds to the bias circuit. The same voltage as the voltage of the vertical signal line when output to the signal line may be input to the second input unit as the predetermined voltage.
  • the bias circuit may be provided corresponding to the column AD conversion circuit and supply a predetermined voltage to the corresponding column AD conversion circuit.
  • the pixel includes a photodiode, a transfer transistor connected to the photodiode, and a gate connected to the transfer transistor, and the pixel signal or the reset signal corresponding to the voltage of the gate is applied to the vertical signal.
  • An amplifying transistor that outputs to a signal line; a source or drain connected to a gate of the amplifying transistor; a reset transistor that resets a voltage of the gate of the amplifying transistor; and the bias circuit including a transfer transistor, An amplifying transistor having a gate connected to the transfer transistor and inputting the predetermined voltage corresponding to the voltage of the gate to the second input unit; and a source or drain connected to the gate of the amplifying transistor And reset the gate voltage of the amplification transistor It may have a reset transistor that.
  • the difference between the voltage of the reset signal and the predetermined voltage is reduced to suppress a sudden rise in the voltage of the vertical signal line between the second comparison and the first comparison, and noise can be generated. Can be suppressed.
  • the bias circuit may further include a photodiode connected to the transfer transistor.
  • the difference between the voltage of the reset signal and the predetermined voltage can be further reduced, and the generation of noise can be further suppressed.
  • the solid-state imaging device is a driving method of a solid-state imaging device, and the solid-state imaging device is arranged in a matrix and is reset regardless of the pixel signal and the received light amount according to the received light amount.
  • a column AD conversion circuit that AD converts an analog signal output to a line into a digital signal, a bias circuit that supplies a predetermined voltage to the column AD conversion circuit, and a reference voltage generation circuit that generates a reference voltage
  • the column AD conversion circuit includes a comparison circuit in which the reference voltage generation circuit is connected to a first input unit, and the bias circuit and the vertical signal line are connected to a second input unit via an input capacitor,
  • the bias circuit A switch is provided between the comparison circuit, the reference voltage input to the first input unit, the voltage of the pixel signal input to the second input unit, and the voltage of the reset signal.
  • the comparison circuit performs a first comparison for comparing the difference between the two.
  • the comparison circuit compares the second comparison for comparing the reference voltage input to the first input unit with the predetermined voltage input to the second input unit, and the first comparison.
  • the switch may be sequentially turned on and the switch may be turned on when the second comparison is being performed.
  • the column AD conversion circuit further includes a counter circuit that counts the time until the comparison result of the comparison circuit is inverted, and the counter circuit determines the time until the comparison result of the second comparison is inverted. During the counting, the reset signal may be output from the pixel to the vertical signal line.
  • the comparison circuit may be reset between the second comparison and the first comparison, and the comparison circuit may be reset before the second comparison is performed.
  • high-speed pixel signal readout is possible without causing image quality degradation such as column fixed pattern noise and shading.
  • FIG. 1 is a diagram showing a schematic configuration of a CMOS type solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2A is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 2B is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 2C is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 2D is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 2A is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 2B is a diagram illustrating an example of a configuration of a bias circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a comparison circuit of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a cross-sectional view of a pixel of the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a timing chart illustrating an operation method of the comparison circuit of the solid-state imaging device according to the first embodiment.
  • 6A is a timing chart illustrating an operation method of the solid-state imaging device according to Embodiment 1.
  • FIG. 6B is a timing chart illustrating an operation method of the solid-state imaging device according to Embodiment 1.
  • FIG. FIG. 7 is a circuit diagram illustrating a configuration of a comparison circuit of the solid-state imaging device according to the first modification of the first embodiment.
  • FIG. 8 is a timing chart illustrating an operation method of the comparison circuit of the solid-state imaging device according to the first modification.
  • FIG. 9 is a cross-sectional view illustrating the configuration of the pixels of the solid-state imaging device according to the second modification of the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating the configuration of the pixels of the solid-state imaging device according to the third modification of the first embodiment.
  • FIG. 11 is a diagram showing a schematic configuration of the CMOS solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 12A is a timing chart illustrating an operation method of the solid-state imaging device according to the second embodiment.
  • FIG. 12B is a timing chart illustrating an operation method of the solid-state imaging device according to the second embodiment.
  • FIG. 13 is a diagram showing a schematic configuration of a CMOS solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 14 is a diagram showing a configuration of a conventional column parallel AD conversion type solid-state imaging device described in Patent Document 1.
  • FIG. 15 is a timing chart for explaining the operation in the column AD circuit of the conventional solid-state imaging device described in Patent Document 1.
  • a solid-state imaging device and a driving method of the solid-state imaging device in the embodiment of the present invention will be described below with reference to the drawings.
  • CMOS image sensor which is an example of an XY address type solid-state imaging device, is used as a device will be described as an example.
  • FIG. 1 is a diagram showing a schematic configuration of a CMOS solid-state imaging device 100 according to Embodiment 1 of the present invention.
  • the solid-state imaging device 100 includes a plurality of pixels 101 including a light receiving element that outputs a signal corresponding to an incident light amount, arranged in a plurality of columns in the X direction and a plurality of rows in the Y direction (arranged in a matrix), A plurality of vertical signal lines 102 connected in common to the columns, a plurality of column AD conversion circuits 150 that perform AD conversion of signals at the subsequent stage of each vertical signal line 102, and a vertical signal line 102 connected to each vertical signal line 102 A pixel input control switch 112 that controls connection between the signal line 102 and the subsequent column AD conversion circuit 150, a bias circuit 113 that supplies a bias voltage signal to the column AD conversion circuit 150, a column AD conversion circuit 150, and a bias circuit 113 And a bias input control switch 114 for controlling the connection between the column AD conversion circuit 150 and the bias circuit 113, and the column AD conversion circuit 150.
  • a pixel input control switch 112 that controls connection between the signal line 102 and the subsequent column AD conversion circuit 150
  • a reference signal generation circuit (reference voltage generation circuit) 122 that supplies a voltage (voltage of a reference signal), a vertical selection circuit 103 that controls row addresses and row scanning of a plurality of pixels 101, and a column address and column scanning are controlled.
  • a horizontal selection circuit 133 and a timing control circuit 141 having a function such as generating an internal clock are provided.
  • the pixel input control switch 112, the bias circuit 113, and the bias input control switch 114 are configurations unique to the present invention.
  • the solid-state imaging device 100 is an example of a column parallel AD conversion type image sensor in which the column AD conversion circuit 150 is provided in column parallel.
  • the column AD conversion circuit 150 is provided in parallel with the column means that a plurality of column AD conversion circuits 150 are provided substantially in parallel with the vertical signal line 102 of the vertical column.
  • the plurality of column AD conversion circuits 150 are arranged only on one edge side in the column direction (the output side arranged on the lower side in the figure) with respect to the plurality of pixels 101 when the device is viewed in plan view.
  • the horizontal selection circuit 133 that performs readout scanning (horizontal scanning) in the row direction is also preferably arranged separately on each edge side so that each can operate independently.
  • one column AD conversion circuit 150 is allocated to a plurality of adjacent (for example, two) vertical signal lines 102 (vertical columns), or every N lines (N is a positive integer) A configuration in which one column AD conversion circuit 150 is assigned to N vertical signal lines 102 (vertical columns);
  • a plurality of column AD conversion circuits 150 arranged in parallel with each other can simultaneously process pixel signals for one row.
  • Signal processing can be performed at a lower speed than when processing is performed by a single CDS processing function unit or digital conversion unit externally, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like.
  • the entire sensor can be operated at high speed.
  • a plurality of vertical signal lines 102 commonly use one column AD conversion circuit 150, a plurality of columns supplied from a plurality of pixels 101 are used.
  • a switching circuit (switch) for supplying the pixel signals of the same amount to one column AD conversion circuit 150 is provided.
  • it is necessary to take measures such as providing a memory for holding the output signal.
  • a solid-state imaging device as compared with one in which AD conversion is performed for each column.
  • the configuration of 100 can be simplified to cope with the increase in the number of pixels of an image sensor, size reduction, and cost reduction.
  • the column type configuration In the case of the column type configuration, it can be operated at a low speed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like, and does not require a switching circuit (switch) for switching the outputs of the plurality of vertical signal lines 102. There are also advantages. In the following embodiments, this column type will be described unless otherwise specified.
  • a column amplifier circuit having a signal amplifying function can be provided, if necessary, before or after the column AD conversion circuit 150.
  • analog amplification is performed before the column AD conversion circuit 150.
  • digital amplification is performed after the column AD conversion circuit 150. If the n-bit digital data is simply amplified, the gradation may be lost. Therefore, it is preferable to perform digital conversion after amplification by analog.
  • the pixel 101 is typically composed of a photodiode as a light receiving element (charge generation unit) and an in-pixel amplifier having an amplification semiconductor element (for example, a transistor).
  • a floating diffusion amplifier configuration is used.
  • a read selection transistor that is an example of a charge readout unit (transfer gate unit or read gate unit)
  • a reset transistor that is an example of a reset gate unit
  • a vertical selection transistor selection transistor
  • CMOS sensor having an amplifier transistor having a source follower configuration, which is an example of a detection element for detecting a potential change of the floating diffusion
  • it includes an amplification transistor for amplifying a signal voltage corresponding to the signal charge generated by the charge generation unit, a reset transistor for resetting the charge generation unit, and a read selection transistor (transfer gate unit).
  • a configuration having three transistors can also be used. Further, a configuration may be adopted in which a plurality of adjacent charge generation units share the transistor of the amplifier in the pixel, and the number of transistors per pixel is substantially reduced.
  • the pixel 101 includes, for example, a photodiode (photoelectric conversion element), a transfer transistor connected to the photodiode, and a gate connected to the transfer transistor, and outputs a pixel signal or a reset signal corresponding to the gate voltage as a vertical signal.
  • the amplifier transistor is output to the line 102 and has a source or drain connected to the gate of the amplifier transistor, and a reset transistor for resetting (initializing) the voltage of the gate of the amplifier transistor.
  • a power supply voltage (reset voltage) supplied to the reset transistor is supplied to the gate of the amplification transistor, and the reset signal is verticalized by the amplification transistor as a voltage corresponding to the voltage of the gate of the amplification transistor. It is output to the signal line.
  • the pixel 101 is connected to the vertical selection circuit 103 via the row control line 104 for row selection, and is connected to the column AD conversion circuit 150 via the vertical signal line 102.
  • the pixel 101 outputs a pixel signal corresponding to the amount of received light and a reset signal that does not depend on the amount of received light.
  • the row control line 104 indicates all the wiring that enters the pixel 101 from the vertical selection circuit 103.
  • the vertical signal line 102 is provided corresponding to the column of the pixels 101 and is connected to the pixel 101 of the corresponding column.
  • the horizontal selection circuit 133 and the vertical selection circuit 103 include, for example, a decoder or a shift register, and start a shift operation (scanning) in response to a control signal given from the timing control circuit 141. Therefore, various pulse signals (for example, a reset pulse, a transfer pulse, etc.) for driving the pixels 101 are supplied to the row control line 104.
  • various pulse signals for example, a reset pulse, a transfer pulse, etc.
  • the timing control circuit 141 includes a functional block of a timing generator TG (an example of a read address control device) that supplies a clock necessary for the operation of each unit and a pulse signal having a predetermined timing.
  • the timing control circuit 141 outputs, for example, a horizontal address signal to the horizontal selection circuit 133 and a vertical address signal to the vertical selection circuit 103, and each selects the row or column of the corresponding pixel 101 in response thereto.
  • the timing control circuit 141 controls the column AD conversion circuit 150, the pixel input control switch 112, the bias input control switch 114, the horizontal selection circuit 133, and the like via various pulse signals.
  • an analog signal output in the column direction via the vertical signal line 102 is accessed and fetched in units of rows (column parallel) of the pixels 101 (vertical) scan. Reading is performed, and thereafter, the pixel 101 is accessed in the row direction which is the arrangement direction of the vertical columns, and a signal (digital data in this example) is read to the output side (horizontal) scan reading is performed. It is better to speed up the reading of signals and data. Of course, not only scanning reading but also random access for reading out only the information of the necessary pixel 101 is possible by directly addressing the pixel 101 to be read out.
  • the reference signal generation circuit 122 has a DA conversion circuit (DAC; Digital Analog Converter), and is configured in a stepped manner in synchronization with the count clock from the initial value indicated by the control data from the timing control circuit 141.
  • a sawtooth wave (ramp waveform) is generated.
  • the reference signal generation circuit 122 supplies the generated sawtooth wave to each column AD conversion circuit 150 as a reference voltage (ADC standard signal) for AD conversion.
  • ADC standard signal ADC standard signal
  • a noise prevention filter may be provided in the reference signal generation circuit 122.
  • the step-like sawtooth wave is generated based on a high-speed clock from the timing control circuit 141, for example, a multiplication clock generated by a multiplication circuit, so that it can be changed at a higher speed than that generated based on the master clock. Can do.
  • the control data supplied from the timing control circuit 141 to the DA conversion circuit of the reference signal generation circuit 122 has the same change rate of the digital data with respect to time so that the ramp voltage for each comparison process has the same slope (change rate). Includes information. Specifically, the count value is preferably changed by 1 every unit time.
  • the column AD conversion circuit 150 is provided corresponding to the vertical signal line 102 and AD converts an analog signal output to the corresponding vertical signal line 102 into a digital signal.
  • the column AD conversion circuit 150 compares a reference voltage (RAMP waveform) generated by the DA conversion circuit of the reference signal generation circuit 122 with an analog signal obtained from the pixel 101 via the vertical signal line 102 (comparator). 151, a counter circuit 123 that counts the time until the comparison circuit 151 completes the comparison process, and holds the result, and a memory circuit as an n-bit memory device that holds the count result held by the counter circuit 123 132, and a data transfer switch 131 disposed between the counter circuit 123 and the memory circuit 132, and has an n-bit AD conversion function.
  • RAMP waveform reference voltage
  • the timing control circuit 141 has a function of a control unit that switches the count processing mode in the counter circuit 123 as necessary.
  • a control signal for instructing whether the counter circuit 123 operates in the down count mode or the up count mode is input from the timing control circuit 141 to the counter circuit 123 of each column AD conversion circuit 150.
  • a pulse signal ⁇ RST for controlling the comparison circuit 151 is input to the comparison circuit 151 of each column AD conversion circuit 150.
  • the clock signal ⁇ CK as a count clock is input from the timing control circuit 141 to the clock terminal of the counter circuit 123 in common with the clock terminals of the other counter circuits 123.
  • the counter circuit 123 is configured to perform internal counting with the input of one count clock, although the illustration of the configuration is omitted. Similarly to the stepped voltage waveform, the count clock can be generated at a higher speed than that generated based on the master clock, for example, based on the multiplied clock.
  • the counter circuit 123 counts the time until the comparison result of the comparison circuit 151 is inverted. Regardless of the count mode, the counter circuit 123 is configured to perform a count process by switching (specifically alternately) between a down-count operation and an up-count operation using a common up-down counter. .
  • the counter circuit 123 has a latch function for holding the count result.
  • the counter circuit 123 uses a synchronous counter in which the count output value is output in synchronization with the count clock.
  • the counter circuit 123 uses an asynchronous counter suitable for high-speed operation because its operation limit frequency is determined only by the limit frequency of the first flip-flop (counter basic element). Is more preferable.
  • the data transfer switch 131 is supplied with a data transfer instruction pulse as a control pulse at a predetermined timing from the timing control circuit 141 in common with the data transfer switch 131 in the other vertical columns.
  • the data transfer switch 131 transfers the count value of the corresponding counter circuit 123 to the memory circuit 132 when the pulse signal ⁇ FEED which is a data transfer instruction pulse is supplied.
  • the memory circuit 132 holds and stores the transferred count value.
  • the mechanism for causing the memory circuit 132 to hold the count value of the counter circuit 123 at a predetermined timing is not limited to the configuration in which the data transfer switch 131 is provided between them, and for example, the counter circuit 123 and the memory circuit 132 are directly connected. It can be realized by controlling the output enable of the counter circuit 123 with the data transfer instruction pulse while being connected, or by using the data transfer instruction pulse as a latch clock for determining the data take-in timing of the memory circuit 132. .
  • a control pulse is input from the horizontal selection circuit 133 to the memory circuit 132.
  • the memory circuit 132 holds the count value fetched from the counter circuit 123 until instructed by the control pulse.
  • the horizontal selection circuit 133 has a function of a reading scanning unit that reads out the count value held by each memory circuit 132 in parallel with each comparison circuit 151 and the counter circuit 123 performing the processing that they are responsible for. .
  • the AD conversion processing and the count result reading operation can be controlled independently, and a pipeline operation in which the AD conversion processing and the signal reading operation to the outside are performed in parallel is realized. it can.
  • each column AD conversion circuit 150 is connected to the horizontal signal line 134.
  • the horizontal signal line 134 has a signal line of an n-bit width which is the bit width of the column AD conversion circuit 150, and is output via n sense circuits (sense amplifiers) corresponding to the respective signal lines (not shown). Connected to the circuit.
  • the bias circuit 113 is provided corresponding to the column AD conversion circuit 150, and supplies a predetermined voltage (bias voltage signal) to the corresponding column AD conversion circuit 150.
  • the bias circuit 113 may be configured to supply a constant voltage as a bias voltage signal, and is not limited to a specific circuit. Examples of the bias circuit 113 are shown in FIGS. 2A to 2D. Examples of the bias circuit 113 include a circuit that supplies the power supply voltage VDD as a bias voltage signal as shown in FIG. 2A, and a circuit that supplies a ground voltage as a bias voltage signal as shown in FIG. 2B. A circuit having a structure similar to that of the pixel 101 can also be used. For example, the bias circuit 113 in FIG.
  • FIG. 2C includes a photoelectric conversion element 601, a transfer transistor 602, a reset transistor 603, and an amplification transistor 604, and has almost the same configuration as a general pixel 101 of a CMOS image sensor. .
  • a voltage close to the reset level of the pixel 101 can be supplied as a bias voltage signal by performing a reset operation by the reset transistor 603 at an appropriate timing.
  • the bias circuit 113 in FIG. 2D is obtained by removing the photoelectric conversion element 601 in FIG. 2C. With such a configuration, a voltage close to the reset level (reset signal voltage) of the pixel 101 can be supplied as the bias voltage signal while reducing the circuit area of the bias circuit 113.
  • 2C and 2D are different from the configuration of the pixel 101 in that a fixed voltage equal to or higher than the threshold voltage of the transfer transistor 602 is supplied to the gate of the transfer transistor 602, and the transfer transistor 602 is always on. .
  • a drive signal is supplied to the gate of the transfer transistor, and whether or not the signal of the photoelectric conversion element is read out to the gate of the amplification transistor is controlled.
  • the bias voltage signal is intended only to suppress column variations of the column AD conversion circuit 150, and therefore, it is not necessary to supply a voltage close to the reset level as the bias voltage signal, and any signal may be used as long as it is a fixed signal. By using another fixed voltage, the time required for AD conversion of the bias voltage signal can be shortened, and high-speed signal reading can be performed.
  • the timing control circuit 141 controls the pixel input control switch 112 and the bias input control switch 114, and switches the input of the comparison circuit 151 between the vertical signal line 102 and the bias circuit 113 according to the down count period or the up count period.
  • the timing control circuit 141 supplies a pulse signal ⁇ PXSEL for controlling the pixel input control switch 112 to the pixel input control switch 112, and represents a pulse signal ⁇ REFSEL for controlling the bias input control switch 114, and supplies the pulse signal ⁇ REFSEL to the bias input control switch 114. Yes.
  • FIG. 3 shows a configuration example of the comparison circuit 151 of the first embodiment.
  • the comparison circuit 151 includes a differential amplifier circuit 201, a source grounded amplifier circuit 211, and an inverter circuit 221.
  • a first comparison circuit reset transistor 203 is provided between the gate and source or drain of the first differential transistor 202 in the differential amplifier circuit 201, and the second differential transistor 204 in the differential amplifier circuit 201.
  • a second comparison circuit reset transistor 205 is inserted between the gate and the source or drain.
  • An input unit RST to which the pulse signal ⁇ RST of the comparison circuit 151 is input is connected to the gates of the first comparison circuit reset transistor 203 and the second comparison circuit reset transistor 205.
  • a first capacitor 206 is provided between the first input unit PLUS of the comparison circuit 151 and the first differential transistor 202, and the second input unit MINUS and the second differential transistor 204 are connected to each other.
  • a second capacitor 207 is inserted between the first input unit PLUS and the second input unit MINUS, and the differential amplifier circuit 201 is open in terms of DC.
  • the output of the inverter circuit 221 is the output OUT of the comparison circuit 151.
  • the reference signal generation circuit 122 is connected to the first input unit PLUS, and the bias circuit 113 and the vertical signal line 102 are connected to the second input unit MINUS via an input capacitor.
  • the comparison circuit 151 performs a first comparison that compares the difference between the reference voltage input to the first input unit PLUS and the voltage of the pixel signal input to the second input unit MINUS and the voltage of the reset signal. .
  • the comparison circuit 151 compares the reference voltage input to the first input unit PLUS with a predetermined voltage (bias voltage signal from the bias circuit 113) input to the second input unit MINUS. The first comparison is sequentially performed.
  • the difference between the voltage of the pixel signal and the voltage of the reset signal is that the bias input control switch 114 is turned off and one terminal of the input capacitance of the comparison circuit 151 is in a floating state, and the input capacitance of the comparison circuit 151 It is generated by sequentially reading out the reset signal and the pixel signal to the other terminal.
  • the bias input control switch 114 is turned on when the second comparison is being performed, and is turned off when the first comparison is being performed.
  • the pixel 101 outputs a reset signal to the vertical signal line 102 when the counter circuit 123 counts the time until the comparison result of the second comparison is inverted.
  • the comparison circuit 151 is reset between the second comparison and the first comparison, and further reset before the second comparison is performed.
  • the bias circuit 113 When the bias circuit 113 has the configuration shown in FIGS. 2A and 2B, a constant voltage is input to the second input unit MINUS.
  • the bias circuit 113 When the bias circuit 113 has the configuration shown in FIGS. 2C and 2D, the voltage equal to the voltage of the vertical signal line 102 when the reset signal is output to the vertical signal line 102 corresponding to the bias circuit 113 is the second voltage. Input to the input unit MINUS.
  • the bias circuit 113 includes a photodiode, a transfer transistor connected to the photodiode, and a gate connected to the transfer transistor, and a predetermined voltage corresponding to the gate voltage (the bias voltage from the bias circuit 113). Signal) to the second input unit MINUS, and a reset transistor having a source or drain connected to the gate of the amplification transistor and resetting the voltage of the gate of the amplification transistor.
  • FIG. 4 is a cross-sectional view of the pixel 101.
  • the photoelectric conversion element, transfer transistor, reset transistor, and amplification transistor constituting the pixel 101 are formed in a P-well 462 in the N-type substrate 461.
  • the source region 447, the drain region 445, and the FD region 443 of the amplification transistor are configured by an N-type active region, and the gate electrodes 441 and 446 are configured by, for example, polysilicon.
  • a color filter 468 and a microlens 469 are formed on the interlayer insulating film 467 in which the signal lines and the contact portions 450, 454, 451, and 455 are formed so as to be positioned above the photoelectric conversion region 442.
  • Incident light collected by the microlens 469 is separated into RGB color components by the color filter 468 and enters the photoelectric conversion region 442.
  • an element isolation region 466 such as STI (Shallow Trench Isolation) or LOCOS (Local Oxidation On Silicon) is formed between the photoelectric conversion element and the transistor.
  • a pulse signal ⁇ RST is a pulse signal for controlling the first comparison circuit reset transistor 203 and the second comparison circuit reset transistor 205
  • V PLUS is a potential of the first input unit PLUS
  • V MINUS is a second value.
  • V OUT represents the potential of the output OUT.
  • the horizontal axis represents time
  • the vertical axis represents potential.
  • the pulse signal ⁇ RST is at “L” level, the first comparison circuit reset transistor 203 and the second comparison circuit reset transistor 205 are turned on, and the first differential transistor 202 and the second differential transistor 204 are respectively turned on.
  • a diode-connected state is called a reset state.
  • the first comparison circuit reset transistor 203 and the second comparison circuit reset transistor 205 are turned off, and the gates of the first differential transistor 202 and the second differential transistor 204 become floating.
  • the state is called a comparison state.
  • V OUT is determined by the amount of variation in V PLUS and V MINUS from when the first comparison circuit reset transistor 203 and the second comparison circuit reset transistor 205 are turned off.
  • the comparison circuit 151 is a circuit that compares the fluctuation amounts of two inputs after reset release.
  • FIGS. 6A and 6B A timing chart showing an operation method (driving method) of the solid-state imaging device 100 shown in FIG. 1 is shown in FIGS. 6A and 6B.
  • V po represents the potential of the vertical signal line 102.
  • V ramp represents the output potential of the reference signal generation circuit 122.
  • V co represents the output potential of the comparison circuit 151.
  • Clock signal ⁇ CK represents a clock signal input to reference signal generation circuit 122 and counter circuit 123.
  • the pulse signal ⁇ FEED represents a pulse signal for controlling the data transfer switch 131, and the data transfer switch 131 is turned on when it is at the “H” level.
  • the count value CT represents the count value of the counter circuit 123.
  • the signal output represents an output value from the memory circuit 132 and is a bus signal.
  • V PLUS and V MINUS represent the potentials of two signals input to the comparison circuit 151, respectively.
  • V ref represents the output potential of the bias circuit 113.
  • the pulse signal ⁇ REFSEL represents a pulse signal for controlling the bias input control switch 114.
  • the pulse signal ⁇ PXSEL represents a pulse signal for controlling the pixel input control switch 112, and the pixel input control switch 112 is turned on when it is at “H” level.
  • the pulse signal ⁇ RST represents a pulse signal for controlling the comparison circuit 151, and the comparison circuit 151 is in a reset state when it is at the “L” level.
  • V rst represents the reset level of the pixel 101.
  • the horizontal axis represents time.
  • the vertical axis represents a digital numerical value for the count value CT, and the vertical axis of other signals represents a potential.
  • the operation timing will be described using the pixel 101 as an example, but other pixels 101 can be operated in the same manner.
  • V po transitions to V rst .
  • ⁇ REFSEL is at “H” level
  • the pulse signal ⁇ PXSEL is at “L” level
  • V MINUS is the output V ref of the bias circuit 113.
  • V PLUS is V start as the output potential of the reference signal generation circuit 122.
  • the pulse signal ⁇ RST becomes “H” level at time t0
  • the comparison circuit 151 enters the comparison state
  • the reference signal generation circuit 122 receives the clock signal ⁇ CK having a predetermined period, and V ramp Transition from the initial potential V start to the low potential, and the count value CT decreases from the initial value CT ini . Since the amount of variation of V PLUS after reset release is zero, the middle of V ramp transitions to a low potential, when the V ramp is lowered by V ofs from V start, the potential of V co is "H" level to " It changes to the L ′′ level and the counting operation of the counter circuit 123 stops.
  • V ofs is a value determined according to element characteristic variation and position dependency after the comparison circuit 151.
  • CT down is It is.
  • a period from time t0 to t2 is a reset period and a down-count period. Since the comparison circuit 151 and the vertical signal line 102 are disconnected by the pixel input control switch 112 during the down-count period, the comparison circuit 151 performs the comparison operation without being affected by the potential fluctuation of the vertical signal line 102. It can be carried out.
  • V MINUS becomes the pixel reset level V rst .
  • ⁇ RST becomes “L” level, and the comparison circuit 151 is reset again.
  • V ramp returns to V start .
  • a period from time t2 to t3 is referred to as a comparison circuit reset period.
  • the pixel 101 selected by the vertical selection circuit 103 outputs a signal corresponding to the amount of light irradiated to the pixel 101 to the vertical signal line 102, and V po and V PLUS are at the reset level V rst.
  • V po and V PLUS become stable at V sig .
  • the fluctuation amount ⁇ V PLUS of V PLUS after reset release is It is.
  • a period from t3 to t4 is a reading period. The transition from the reset level V rst to the signal level V sig is performed after the reset state of the comparison circuit 151 is released.
  • a clock signal having a predetermined period is input again to the reference signal generation circuit 122.
  • V ramp changes from V start to a low potential
  • the count value CT is a value held in the down count period. Ascend from CT down . Since the amount of change in V PLUS after the release of reset is as shown in Equation (3), when V ramp decreases from V start to V rst ⁇ V sig + V osf while the potential of V ramp transitions to a low potential, V co changes from “H” level to “L” level, and the count operation of the counter circuit 123 stops.
  • CT up is held at CT up which is a value at the time when the count operation stops.
  • CT up is It is.
  • the period from time t4 to t5 is called the upcount period.
  • the signal held in the memory circuit 132 is output.
  • the output from the memory circuit 132 is controlled by the horizontal selection circuit 133.
  • the horizontal selection circuit controls the memory circuit so as to sequentially read a plurality of data held in the plurality of memory circuits 132.
  • the operation in the period after t6 is called a horizontal readout period.
  • the solid-state imaging device 100 As shown in the equation (5), variation in element characteristics and variation due to position dependency are canceled, and a value obtained by AD-converting only the amplitude component of the signal of the pixel 101 can be obtained. Further, as shown in FIG. 1, since the reset operation and the down-count operation of the pixel 101 can be performed in parallel, the time required for resetting the pixel 101 is substantially zero. Although the reset period of the comparison circuit 151 is required, in most cases, the time required to reset the comparison circuit 151 is shorter than the convergence time of the voltage of the reset signal of the pixel 101.
  • the variation of the comparison circuit 151 in each column is removed. Then, in a state where one terminal of the second capacitor 207 as an input capacitor of the comparison circuit 151 is in a floating state, a reset signal and a pixel signal are sequentially input to the other terminal of the second capacitor 207, whereby the pixel signal The difference obtained by subtracting the reset signal voltage from this voltage is generated by the input capacitance of the comparison circuit 151, and the variation for each pixel 101 is removed.
  • the AD conversion operation of the reset signal and the pixel signal is not performed independently, it is only necessary to perform the AD conversion operation of the difference between the pixel signal and the reset signal, so that high-speed signal readout is possible.
  • a time margin for sufficiently converging the voltage of the reset signal can be generated, column fixed pattern noise and shading that significantly reduce the image quality can be suppressed.
  • an image with suppressed column fixed pattern noise and shading can be obtained, and the time required for signal readout can be shortened.
  • each column AD conversion circuit 150 since the comparison between the output of the bias circuit 113 and the output of the reference signal generation circuit 122 is performed in each column AD conversion circuit 150, it is possible to suppress the variation in each column AD conversion circuit 150 from affecting the output signal. .
  • each column AD conversion circuit 150 it is possible to suppress the influence of the variation of each column AD conversion circuit 150 on the output signal by using the time for sufficiently converging the voltage of the reset signal, and it is possible to read out the signal at higher speed.
  • the comparison circuit 151 since the comparison circuit 151 is reset between the down-count period and the up-count period, it is generated by sampling / holding the reset signal (pulse signal ⁇ RST) of the comparison circuit 151. KTC noise remains without being removed. However, this can be dealt with by increasing the capacitance value of the input capacitance of the comparison circuit 151 or by providing a column amplifier (column amplification circuit) in the preceding stage of the column AD conversion circuit 150 for each column AD conversion circuit 150. As described above, V ref that is the output potential of the bias circuit 113 can be set to any voltage from the power supply voltage level to the ground level.
  • FIG. 7 is a circuit diagram showing a configuration of comparison circuit 151 according to Modification 1 of Embodiment 1 of the present invention.
  • the comparison circuit 151 includes a first amplifier 342, a second amplifier 343, a clip unit 344, and a level shifter 345.
  • the first amplifier 342 corresponds to a differential unit, and includes P-channel MOS (PMOS) transistors 300, 301, 304, and 305, N-channel MOS (NMOS) transistors 302 and 303, a current source 306, and a sampling capacitor.
  • PMOS P-channel MOS
  • NMOS N-channel MOS
  • a first capacitor 307 and a second capacitor 308 are provided.
  • the NMOS transistors 302 and 303 and the current source 306 constitute a differential comparison unit 342a
  • the PMOS transistors 300 and 301 constitute a current mirror circuit 342b.
  • the reference voltage is input to the first amplifier 342 through the first input unit PLUS
  • the pixel signal and the reset signal are input through the second input unit MINUS
  • the determination signal is output after the comparison determination.
  • the signal is output from the node Va309 to the second amplifier 343.
  • the differential comparison unit 342a compares the reference voltage input to the NMOS transistor 302 and the voltage of the signal input to the NMOS transistor 303. If the reference voltage is large, the differential voltage comparison unit 342a outputs “H” to the output node Va309. A level signal voltage is output. When the signal input to the NMOS transistor 303 is large, an “L” level signal voltage is output.
  • the current mirror circuit 342b has a function of supplying substantially the same current to the NMOS transistors 302 and 303 of the differential comparison unit 342a.
  • the substantially same current is the same current when the sizes of the NMOS transistors 302 and 303 are the same, and when the sizes of the NMOS transistors 302 and 303 are different, The current is proportional to the size.
  • the PMOS transistors 304 and 305 function as a reset switch, and the capacitors 307 and 308 function as an initialization level sampling capacitor.
  • the second amplifier 343 corresponds to an amplifying unit, and includes a PMOS transistor 310 and an NMOS transistor 311.
  • a determination signal compared and determined by the first amplifier 342 is applied to the gate of the PMOS transistor 310.
  • a constant voltage VBIAS is applied to the gate of the NMOS transistor 311.
  • the second amplifier 343 constitutes an inverting amplifier, inverts and amplifies the determination signal of the first amplifier 342, and outputs the result to the output node Vb313.
  • the clip unit 344 is connected to the output node Vb 313 of the second amplifier 343.
  • the clip unit 344 includes an NMOS transistor 312 having a gate to which a clip voltage CLIP is applied.
  • the NMOS transistor 312 corresponds to a clip transistor.
  • the NMOS transistor 312 operates in the saturation region of the transistor due to the clip voltage.
  • the clip voltage is a voltage that causes the NMOS transistor 312 to operate in the saturation region. Note that the clip voltage is preferably a minimum voltage that causes the NMOS transistor 312 to operate in the saturation region.
  • the voltage of the output node Vb313 is held at a constant voltage (voltage clipping) so that the voltage does not drop below the voltage (Vb_min) at which the constant current source NMOS transistor 311 does not operate in the saturation region of the transistor. ing.
  • a constant voltage is applied to the gate of the NMOS transistor 312 at least while the comparison circuit 151 is operating. That is, the NMOS transistor 312 is in a conductive state at least while the comparison circuit 151 is operating.
  • the reference signal is input before the reference signal input to the first input unit PLUS and the signal input to the second input unit MINUS are compared, that is, the signal input to the second input unit MINUS.
  • Is smaller than the output node Va 309 of the first amplifier 342, the PMOS transistor 310 of the second amplifier 343 is turned off and the current I 3 does not flow (I 3 0).
  • the reference signal input to the first input unit PLUS is compared with the signal input to the second input unit MINUS, that is, the signal input to the second input unit MINUS is referred to.
  • the signal becomes larger than the signal
  • the polarity of the output node Va309 of the first amplifier 342 is inverted from the “H” level output signal to the “L” level output signal.
  • the PMOS transistor 310 of the second amplifier 343 is turned on, and a current I3 flows.
  • the output node Vb 313 of the second amplifier 343 becomes the “H” level signal voltage
  • both the PMOS transistor 310 and the NMOS transistor 312 are connected in parallel with one end connected to the reference voltage line (AVDD) and the other end connected to the output node Vb313.
  • the reference voltage line is a voltage line for applying a reference voltage to the transistor.
  • the comparison circuit 151 includes the clip unit 344, so that the reference signal input to the first input unit PLUS and the signal input to the second input unit MINUS are compared before and after the comparison determination.
  • a constant current I5 flows through the NMOS transistor 311 of the two amplifier 343.
  • the “L” level signal voltage of the output node Vb313 of the second amplifier 343 is clipped so as not to drop below Vb_min, and does not drop to the GND level.
  • the counter circuit 123 provided in the subsequent stage of the comparison circuit 151 stops the counter operation by inverting the polarity of the output signal of the comparison circuit 151 from the “L” level output signal to the “H” level output signal. Therefore, a normal AD conversion operation cannot be performed unless the “L” level signal voltage of the output node Vb 313 of the second amplifier 343 decreases to the GND level.
  • a level shifter 345 is provided between the output node Vb 313 of the second amplifier 343 and the output OUT of the comparison circuit 151.
  • the power supply of the counter circuit 123 provided in the subsequent stage of the comparison circuit 151 is DVDD (digital power supply different from the analog power supply) and DGND (digital GND different from the analog GND), and the output signal (ADOUT) of the comparison circuit 151 is “ The counter operation is stopped by inverting the polarity from the signal voltage at the L ”level (DGND) to the signal voltage at the“ H ”level (DVDD).
  • DVDD and DGND similar to those of the counter circuit 123 are used as the power source and GND of the level shifter 345, and the signal voltage of the “H” level at the output node Vb313 of the second amplifier 343 is converted from AVDD to DVDD. , The signal voltage of the “L” level is converted from Vb_min to DGND.
  • the level shifter 345 is composed of, for example, a CMOS inverter, and the threshold voltage of the NMOS transistor and the PMOS transistor can be optimized by adjusting the channel length and channel width of the NMOS transistor and the PMOS transistor, and can be realized as a level shifter. Since the CMOS inverter has a two-element configuration of an NMOS transistor and a PMOS transistor, the level shifter 345 can be realized without increasing the circuit scale.
  • the current flowing through the comparison circuit 151 does not fluctuate before and after the comparison determination, and the determination malfunction of the voltage comparison circuit due to the analog power supply or the GND potential fluctuation can be prevented.
  • the NMOS transistor 312 needs to operate in the saturation region.
  • the clip voltage CLIP may be newly generated by a reference signal / bias generator or the like, or a digital power supply (DVDD) used in the counter circuit 123 may be applied.
  • DVDD digital power supply
  • a pulse signal ⁇ RST represents a pulse signal for controlling the PMOS transistors 304 and 305
  • V PLUS represents a potential of the first input unit PLUS
  • VOUT represents a potential of the output OUT.
  • the horizontal axis represents time
  • the vertical axis represents potential.
  • the period from time T3 to time T4 is a reset period of the comparison circuit 151.
  • the pulse signal ⁇ RST is supplied to the gates of the PMOS transistors 304 and 305 of the first amplifier 342 at the “L” level.
  • the PMOS transistors 304 and 305 of the first amplifier 342 are turned on.
  • the offset level of the reference signal and the reset level of the pixel signal (pixel signal based on the reset signal) input to the first input unit PLUS are sampled, and the first capacitor 307 and the second capacitor which are sampling capacitors are sampled. Charges are accumulated in each capacitor 308.
  • a period from time T5 to time T7 is an AD conversion period of the pixel signal. Since the gates of the NMOS transistors 302 and 303 are in a high impedance state, the gate voltage of the NMOS transistors 302 and 303 changes to follow the pixel signal by following the ramp waveform of the reference signal input from the second input unit MINUS. Comparison operation with is started.
  • the period from time T5 to T6 indicates the case before the comparison determination of the comparison circuit 151, that is, the case where the pixel signal is smaller than the reference signal.
  • the output node Va309 of the first amplifier 342 becomes the “H” level signal voltage (AVDD)
  • the output node Vb313 of the second amplifier 343 is clipped so as not to drop below a voltage (Vb_min) at which the constant current source NMOS transistor 311 does not operate in the saturation region.
  • Vb_min a voltage at which the constant current source NMOS transistor 311 does not operate in the saturation region.
  • both the PMOS transistor 310 and the NMOS transistor 312 are connected in parallel with one end connected to the reference voltage line (AVDD) and the other end connected to the output node Vb313.
  • the current I5 flowing through the second amplifier 343 of the comparison circuit 151 is constant before and after the voltage level of the pixel signal input from the first input unit PLUS and the reference signal input from the second input unit MINUS are switched. Therefore, it is possible to prevent a determination malfunction of the comparison circuit 151 caused by analog power supply or GND fluctuation. By using such a comparison circuit, AD conversion can be performed at high speed and with less noise.
  • FIG. 9 is a cross-sectional view illustrating a configuration of the pixel 101 of the solid-state imaging device according to the second modification of the first embodiment of the present invention.
  • the pixel 101 has a back-illuminated structure, and incident light enters the photoelectric conversion region 442 from the back surface opposite to the front surface of the N-type substrate 461.
  • the back-illuminated pixel 101 light is incident on the photoelectric conversion region 442 from the back surface opposite to the surface on which the signal line of the N-type substrate 461 is formed. Is improved with respect to the front surface irradiation type pixel 101.
  • the color filter 468 and the microlens 469 are formed on the back surface of the N-type substrate 461. Thereby, incident light passes through the color filter 468 and the microlens 469 and enters the photoelectric conversion region 442 from the back surface of the N-type substrate 461.
  • FIG. 10 is a cross-sectional view illustrating the configuration of the pixel 101 of the solid-state imaging device according to the third modification of the first embodiment of the present invention.
  • the solid-state imaging device of this modification is a stacked image sensor.
  • a pixel electrode 480, an organic photoelectric conversion film 481, a counter electrode 482, a color filter 468, and a microlens 469 are formed on an interlayer insulating film 467. .
  • FIG. 11 is a diagram showing a schematic configuration of a CMOS type solid-state imaging device 700 according to Embodiment 2 of the present invention.
  • This solid-state imaging device 700 is mainly modified from the solid-state imaging device 100 of the first embodiment in the configuration of the column AD conversion circuit 750.
  • symbol is provided about the element similar to FIG.
  • the column AD conversion circuit 750 includes a pixel 101, a vertical signal line 102, a pixel input selector switch 112, a bias input control switch 114, a comparison circuit 151, a bias circuit 113, a reference signal generation circuit 122, and a counter circuit. 123, a vertical selection circuit 103, a horizontal selection circuit 133, and a timing control circuit 141. A control pulse is input to the counter circuit 123 from the horizontal selection circuit 133 through a control line.
  • the counter circuit 123 has a latch function for holding the count result, and holds the counter output value until there is an instruction by a control pulse through the control line.
  • each column AD conversion circuit 750 is connected to the horizontal signal line 134.
  • the horizontal signal line 134 has a signal line for an n-bit width which is the bit width of the column AD conversion circuit 750, and is connected to the output circuit via n sense circuits corresponding to the respective output lines (not shown).
  • FIG. 12A and 12B are timing charts showing an operation method of the solid-state imaging device 700.
  • FIG. 12A and 12B are timing charts showing an operation method of the solid-state imaging device 700.
  • FIGS. 6A and 6B are different from FIGS. 6A and 6B in that there is no pulse signal ⁇ FEED of the memory circuit 132, and the signal output is the output value of the column AD conversion circuit 750.
  • the signal output period is after the end of the up-count period, and the pipeline operation becomes impossible.
  • the column AD conversion circuit 750 does not include the memory circuit 132, the circuit area can be reduced.
  • the solid-state imaging device 700 can obtain an image in which column fixed pattern noise and shading are suppressed without greatly increasing the chip size, and the time required for signal readout can be obtained. It can be shortened.
  • FIG. 13 is a diagram showing a schematic configuration of a CMOS solid-state imaging device 500 according to Embodiment 3 of the present invention.
  • This solid-state imaging device 500 is mainly modified from the configuration of the bias circuit 513 with respect to the solid-state imaging device 100 of the first embodiment. In addition, the same number is provided about the structure similar to FIG.
  • the solid-state imaging device 500 is provided for each of the pixels 101, the vertical signal lines 102, the pixel input changeover switch 112, the bias input control switch 114, the comparison circuit 151, and the bias input control switch 114 in each column.
  • Bias circuit 513 connected to bias input control switch 114, reference signal generation circuit 122, counter circuit 123, data transfer switch 131, memory circuit 132, vertical selection circuit 103, horizontal selection circuit 133, and timing
  • a control circuit 141 which controls the pixel input changeover switch 112 and the bias input control switch 114, and switches the input of the comparison circuit 151 between the vertical signal line 102 and the bias circuit 513 depending on the downcount period or the upcount period. .
  • the bias circuit 513 may be any circuit as long as it supplies a constant voltage as a bias voltage signal, and is not limited to a specific configuration. As the bias circuit 513, for example, a configuration shown in FIGS. 2A to 2D can be considered.
  • the operation timing chart of the solid-state imaging device 700 is the same as that in FIGS. 6A and 6B.
  • a MOS capacitor is an element widely used as a capacitor in a semiconductor circuit.
  • a MOS capacitor is a capacitor that uses a gate oxide film of a MOS transistor, and a large capacitance value can be obtained even with a small area.
  • the capacitance value depends on the gate-source voltage, the voltage applied to both ends of the capacitor is the same. There is a drawback that the capacitance value changes accordingly.
  • MOS capacitor that reduces the dependency by adjusting the threshold voltage, but the dependency cannot be completely removed.
  • the bias voltage signal and the reset level V rst of the pixel 101 can be correlated. This is because the bias circuit 513 is provided for each column, and the bias circuit 513 can thereby be arranged in the vicinity of the pixel readout circuit. Generally, a semiconductor element tends to have a smaller characteristic difference when the distance between two arranged elements is shorter.
  • the voltage value applied to both ends of the second capacitor 207 in the comparison circuit 151 can be made constant regardless of the column.
  • a MOS capacitor can be used as the second capacitor 207 in the comparison circuit 151.
  • the solid-state imaging device 500 of the present embodiment can obtain an image in which column fixed pattern noise and shading are suppressed without greatly increasing the chip size, and shortens the time required for signal readout. It becomes possible to do.
  • the present invention is not limited to this embodiment.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention. Moreover, you may combine each component in several embodiment arbitrarily in the range which does not deviate from the meaning of invention.
  • the horizontal signal line 134 as a signal output line is provided with a sense amplifier to read out the pixel signal of each column.
  • the memory circuit 132 of each column is connected in series to configure the shift register. The signals of the pixels in each column may be read out.
  • the counter circuit 123 measures the comparison result between the output of the bias circuit 113 and the output of the reference signal generation circuit 122 by down-counting, and the signal output of the pixel 101 and the output of the reference signal generation circuit 122 It is assumed that the comparison result is measured by up-counting. However, as long as a memory circuit for separately holding two comparison results is provided in each column and an arithmetic circuit for subtracting the comparison results is provided, any measurement may be performed by up-counting.
  • the present invention can be used for solid-state imaging devices, and in particular, for image sensors for imaging devices that require high image quality and high functionality such as digital cameras and video cameras.

Abstract

　本発明の固体撮像装置は、画素（１０１）と、垂直信号線（１０２）と、列ＡＤ変換回路（１５０）と、列ＡＤ変換回路（１５０）に所定の電圧を供給するバイアス回路（１１３）と、参照信号生成回路（１２２）とを備え、列ＡＤ変換回路（１５０）は、第１の入力部に参照信号生成回路（１２２）が接続され、第２の入力部にバイアス回路（１１３）および垂直信号線（１０２）が入力容量を介して接続された比較回路（１５１）を有し、バイアス回路（１１３）と比較回路（１５１）との間にはバイアス入力制御スイッチ（１１４）が設けられ、比較回路（１５１）は、第１の入力部に入力された参照電圧と、第２の入力部に入力された画素信号の電圧とリセット信号の電圧との差分とを比較する。

Description

固体撮像装置および固体撮像装置の駆動方法
　本発明は、固体撮像装置および固体撮像装置の駆動方法に関するものである。
　近年、列並列ＡＤ変換型のイメージセンサが非常に注目されている。一般に列並列ＡＤ変換型とは、ＡＤ変換回路を画素列毎に持ち、アナログ信号である画素出力信号を列毎にデジタル信号に変換し出力するものを指す。イメージセンサ（固体撮像装置）の内部で、同じ列の画素から出力される信号を並列にＡＤ変換することから、低ノイズかつ高速な撮像が可能となる。
　従来の列並列ＡＤ変換型イメージセンサの一例として、特許文献１に記載されたものを図１４に示す。特許文献１の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、出力回路２８とを備えている。
　カラム処理部２６の各カラムＡＤ回路２５は、１列分の単位画素３の信号を受けて、その信号を処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、デジタルデータに変換するＡＤＣ（Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）回路を持つ。ＡＤＣ回路は、コンパレータ（電圧比較回路）にランプ状の参照電圧ＲＡＭＰが供給されると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照電圧ＲＡＭＰと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行う。
　図１５は、固体撮像装置１のカラムＡＤ回路２５における動作を説明するためのタイミングチャートである。
　１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。そして、任意の行の単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、電圧比較部２５２の動作点をリセットする比較回路リセット信号ＰＳＥＴをアクティブ（Ｌレベル）にして電圧比較部２５２をリセットする（ｔ８～ｔ９）。その後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照電圧ＲＡＭＰ生成用の制御データＣＮ４を供給する。これを受けて、電圧比較部２５２は、参照電圧ＲＡＭＰ（ＲＡＭＰ波形の比較電圧）と画素部１０から供給される任意の垂直信号線１９の画素信号電圧（Ｖｘ）との比較を開始する。
　この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶｒｓｔを電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶ（リセット信号）を読み出していることになる。
　続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖｓｉｇ（画素信号）を読み出し、１回目の読出しと同様の動作を行なう。ただし、比較回路リセット信号ＰＳＥＴをオフしたままとし、比較回路リセット信号ＰＳＥＴによる電圧比較部２５２のリセットを行なわない。
　１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのばらつきを含んだオフセット成分とを除去することができる。その結果、単位画素３ごとの入射光量に応じた信号成分Ｖｓｉｇのみを簡易な構成で取り出すことができる。
特開２００５－３２３３３１号公報
　しかしながら、従来の列並列ＡＤ変換型ＭＯＳイメージセンサでは、１回目の読み出し時に、リセット信号の電圧がリセットレベルに十分収束してからダウンカウントを始める必要がある。リセット信号の電圧が充分収束する前にダウンカウントを始めた場合、単位画素３のリセット成分ΔＶを正確に読み出すことが出来ず、列固定パターンノイズやシェーディングなどが発生してしまう。
　リセット信号の電圧の収束性は、単位画素３の出力インピーダンスと出力負荷容量値とに依存する。出力インピーダンスｒｏ、出力負荷容量Ｃｏである回路において、振幅Ｖ０のステップ入力に対する出力の収束率Ａ（ｔ）は、入力が行われた時刻をｔ＝０とすると、次の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　例えば、ｔ＝τでの収束率は６３．２％、ｔ＝２τでの収束率は８６．４％、ｔ＝３τでの収束率は９５．０％である。式（１）より、単位画素３の出力インピーダンスが低ければ低いほど、また、出力負荷容量値が低ければ低いほど、τは小さくなり、短い時間で収束することが分かる。
　しかしながら、異なる行の単位画素３の出力は列毎に垂直信号線１９で共通に接続されている。一般的なイメージセンサにおいては数百から数千行の単位画素３が配列されているため素子数も多く、拡散層内での寄生容量や近接する配線との容量が大きくなり、出力負荷容量値を小さくすることは非常に困難である。また、単位画素３の出力回路は、一般的にソースフォロアで構成されており、出力インピーダンスは、ソースフォロアトランジスタのトランスコンダクタンスの逆数で表される。従って、出力インピーダンスを下げるためには、ソースフォロアトランジスタのアスペクト比（＝トランジスタ幅／トランジスタ長）を大きくするか、電流量を多くする必要がある。アスペクト比を大きくするにはトランジスタ幅を拡げるか、トランジスタ長を短くする必要があるが、トランジスタ幅の拡大はフォトダイオード領域の縮小、トランジスタ長の短縮は１／ｆノイズの増加といった問題がある。また、電流量を多くする場合は、消費電力の問題が発生するため、どちらも実現が困難である。
　以上のように、従来の列並列ＡＤ変換型イメージセンサは、リセット信号の電圧が十分収束してからダウンカウントを開始する必要があるが、収束時間を短縮化することが困難であるため、信号読み出し時間短縮の障害となっている。
　本発明は、かかる点に鑑みてなされたものであり、画質を著しく低下させる列固定パターンノイズやシェーディングを抑制しつつ、高速な画素信号読み出しが可能である固体撮像装置および固体撮像装置の駆動方法を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る固体撮像装置は、行列状に配列され、受光量に応じた画素信号と受光量によらないリセット信号とを出力する複数の画素と、前記画素の列に対応して設けられ、対応する列の画素と接続された垂直信号線と、前記垂直信号線に対応して設けられ、対応する垂直信号線に出力されるアナログ信号をデジタル信号にＡＤ変換する列ＡＤ変換回路と、前記列ＡＤ変換回路に所定の電圧を供給するバイアス回路と、参照電圧を生成する参照電圧生成回路とを備え、前記列ＡＤ変換回路は、第１の入力部に前記参照電圧生成回路が接続され、第２の入力部に前記バイアス回路および前記垂直信号線が入力容量を介して接続された比較回路を有し、前記バイアス回路と前記比較回路との間にはスイッチが設けられ、前記比較回路は、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記画素信号の電圧と前記リセット信号の電圧との差分とを比較する第１比較を行うことを特徴とする。
　本態様によれば、リセット信号および画素信号のＡＤ変換動作をそれぞれ独立して行うのではなく、画素信号の電圧とリセット信号の電圧との差分のＡＤ変換動作を行うだけでよいので、高速な画素信号読み出しが可能となる。ここで、リセット信号の電圧を十分収束させる時間的な余裕も生じさせることができるため、画質を著しく低下させる列固定パターンノイズやシェーディングを抑制することができる。また、スイッチを切り換えることにより、バイアス回路の電圧を比較回路に供給してバイアス回路の電圧について各列でＡＤ変換し、各列ＡＤ変換回路のばらつきが出力信号に影響することを抑えることができる。
　ここで、前記比較回路は、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記所定の電圧とを比較する第２比較と、前記第１比較とを順次行い、前記スイッチは、前記第２比較が行われているときにオン状態とされてもよい。
　本態様によれば、第１比較を各ＡＤ変換回路で行うことにより、各列ＡＤ変換回路のばらつきが出力信号に影響することを抑えることができる。
　また、前記列ＡＤ変換回路は、さらに、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタ回路を有し、前記画素は、前記第２比較の比較結果が反転するまでの時間を前記カウンタ回路がカウントしているときに、前記垂直信号線に前記リセット信号を出力してもよい。
　本態様によれば、リセット信号の電圧を十分収束させる時間を利用して、各列ＡＤ変換回路のばらつきが出力信号に影響することを抑えることができ、さらなる高速な信号読み出しが可能となる。
　また、前記比較回路は、前記第２比較と前記第１比較との間でリセットされ、さらに前記第２比較が行われる前にリセットされてもよい。
　本態様によれば、第２比較が第１比較に影響することを抑えることができる。
　また、前記バイアス回路は、前記所定の電圧として定電圧を前記第２の入力部に入力してもよい。
　本態様によれば、簡素な構成でバイアス回路を構成することができ、固体撮像装置を小型化することができる。
　また、前記バイアス回路は、前記リセット信号が前記垂直信号線に出力されたときの前記垂直信号線の電圧と同じ電圧を前記所定の電圧として前記第２の入力部に入力してもよい。
　本態様によれば、第２比較から第１比較との間で垂直信号線の電圧が急激に上昇することを抑え、ノイズの発生を抑えることができる。
　また、前記バイアス回路は、前記列ＡＤ変換回路に対応して設けられ、対応する列ＡＤ変換回路に所定の電圧を供給し、前記バイアス回路は、前記リセット信号が該バイアス回路に対応する前記垂直信号線に出力されたときの前記垂直信号線の電圧と同じ電圧を前記所定の電圧として前記第２の入力部に入力してもよい。
　本態様によれば、第２比較から第１比較との間で垂直信号線の電圧が急激に上昇することをさらに抑え、ノイズの発生をさらに抑えることができる。
　また、前記バイアス回路は、前記列ＡＤ変換回路に対応して設けられ、対応する列ＡＤ変換回路に所定の電圧を供給してもよい。
　本態様によれば、各列でリセット信号が異なる場合でも、各バイアス回路で所定の電圧をそれに合わせて調整することができるので、ノイズの発生をさらに抑えることができる。
　また、前記画素は、フォトダイオードと、前記フォトダイオードと接続された転送トランジスタと、前記転送トランジスタと接続されたゲートを有し、前記ゲートの電圧に応じた前記画素信号又は前記リセット信号を前記垂直信号線に出力する増幅トランジスタと、前記増幅トランジスタのゲートと接続されたソース又はドレインを有し、前記増幅トランジスタのゲートの電圧をリセットするリセットトランジスタとを有し、前記バイアス回路は、転送トランジスタと、前記転送トランジスタと接続されたゲートを有し、前記ゲートの電圧に応じた前記所定の電圧を前記第２の入力部に入力する増幅トランジスタと、前記増幅トランジスタのゲートと接続されたソース又はドレインを有し、前記増幅トランジスタのゲートの電圧をリセットするリセットトランジスタとを有してもよい。
　本態様によれば、リセット信号の電圧と所定の電圧との差を小さくして、第２比較から第１比較の間で垂直信号線の電圧が急激に上昇することを抑え、ノイズの発生を抑えることができる。
　また、前記バイアス回路は、さらに、前記転送トランジスタと接続されたフォトダイオードを有してもよい。
　本態様によれば、バイアス回路の構成と画素の構成とを同一にすることにより、リセット信号の電圧と所定の電圧との差をさらに小さくして、ノイズの発生をさらに抑えることができる。
　また、本発明の一態様に係る固体撮像装置は、固体撮像装置の駆動方法であって、前記固体撮像装置は、行列状に配列され、受光量に応じた画素信号と受光量によらないリセット信号とを出力する複数の画素と、前記画素の列に対応して設けられ、対応する列の画素と接続された垂直信号線と、前記垂直信号線に対応して設けられ、対応する垂直信号線に出力されるアナログ信号をデジタル信号にＡＤ変換する列ＡＤ変換回路と、前記列ＡＤ変換回路に所定の電圧を供給するバイアス回路と、参照電圧を生成する参照電圧生成回路とを備え、前記列ＡＤ変換回路は、第１の入力部に前記参照電圧生成回路が接続され、第２の入力部に前記バイアス回路および前記垂直信号線が入力容量を介して接続された比較回路を有し、前記バイアス回路と前記比較回路との間にはスイッチが設けられ、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記画素信号の電圧と前記リセット信号の電圧との差分とを比較する第１比較を前記比較回路により行うことを特徴とする。
　本態様によれば、画質を著しく低下させる列固定パターンノイズやシェーディングを抑制しつつ、高速な画素信号読み出しが可能となる。また、各列ＡＤ変換回路のばらつきが出力信号に影響することを抑えることができる。
　ここで、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記所定の電圧とを比較する第２比較と、前記第１比較とを前記比較回路により順次行い、前記第２比較が行われているときに前記スイッチをオン状態としてもよい。
　本態様によれば、各列ＡＤ変換回路のばらつきが出力信号に影響することを抑えることができる。
　また、前記列ＡＤ変換回路は、さらに、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタ回路を有し、前記第２比較の比較結果が反転するまでの時間を前記カウンタ回路がカウントしているときに、前記画素から前記垂直信号線に前記リセット信号を出力させてもよい。
　本態様によれば、さらなる高速な信号読み出しが可能となる。
　また、前記第２比較と前記第１比較との間で前記比較回路をリセットし、前記第２比較が行われる前に前記比較回路をリセットしてもよい。
　本態様によれば、第２比較が第１比較に影響することを抑えることができる。
　本発明の一態様によると、列固定パターンノイズやシェーディングといった画質劣化を引き起こすことなく、高速な画素信号読み出しが可能となる。
図１は、本発明の実施の形態１のＣＭＯＳ型固体撮像装置の概略構成を示す図である。 図２Ａは、同実施の形態１の固体撮像装置のバイアス回路の構成の一例を示す図である。 図２Ｂは、同実施の形態１の固体撮像装置のバイアス回路の構成の一例を示す図である。 図２Ｃは、同実施の形態１の固体撮像装置のバイアス回路の構成の一例を示す図である。 図２Ｄは、同実施の形態１の固体撮像装置のバイアス回路の構成の一例を示す図である。 図３は、同実施の形態１の固体撮像装置の比較回路の構成を示す回路図である。 図４は、同実施の形態１の固体撮像装置の画素の断面図である。 図５は、同実施の形態１の固体撮像装置の比較回路の動作方法を示すタイミングチャートである。 図６Ａは、同実施の形態１の固体撮像装置の動作方法を示すタイミングチャートである。 図６Ｂは、同実施の形態１の固体撮像装置の動作方法を示すタイミングチャートである。 図７は、同実施の形態１の変形例１の固体撮像装置の比較回路の構成を示す回路図である。 図８は、同変形例１の固体撮像装置の比較回路の動作方法を示すタイミングチャートである。 図９は、同実施の形態１の変形例２の固体撮像装置の画素の構成を示す断面図である。 図１０は、同実施の形態１の変形例３の固体撮像装置の画素の構成を示す断面図である。 図１１は、本発明の実施の形態２のＣＭＯＳ型固体撮像装置の概略構成を示す図である。 図１２Ａは、同実施の形態２の固体撮像装置の動作方法を示すタイミングチャートである。 図１２Ｂは、同実施の形態２の固体撮像装置の動作方法を示すタイミングチャートである。 図１３は、本発明の実施の形態３のＣＭＯＳ型固体撮像装置の概略構成を示す図である。 図１４は、特許文献１に記載された従来の列並列ＡＤ変換型固体撮像装置の構成を示す図である。 図１５は、特許文献１に記載された従来の固体撮像装置のカラムＡＤ回路における動作を説明するためのタイミングチャートである。
　本発明の実施の形態における固体撮像装置および固体撮像装置の駆動方法について図面を参照しながら以下に説明する。
　なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、ＦＥＴのソースおよびドレインは同一の構造および機能である場合が殆どであり、明確に区別されないことも多いが、以下の説明では便宜上、信号が入力される方をソース、出力される方をドレインと表記する。
　（実施の形態１）
　実施の形態１においては、ＸＹアドレス型の固体撮像装置の一例である、ＣＭＯＳ型イメージセンサをデバイスとして使用した場合を例に説明する。
　図１は、本発明の実施の形態１に係るＣＭＯＳ型固体撮像装置１００の概略構成を示す図である。
　この固体撮像装置１００は、入射光量に応じた信号を出力する受光素子を含む、Ｘ方向に複数列、Ｙ方向に複数行配列（行列状に配列）された複数の画素１０１と、画素１０１の列に共通に接続された複数の垂直信号線１０２と、それぞれの垂直信号線１０２の後段で信号のＡＤ変換を行う複数の列ＡＤ変換回路１５０と、それぞれの垂直信号線１０２に接続され、垂直信号線１０２と後段の列ＡＤ変換回路１５０との接続を制御する画素入力制御スイッチ１１２と、列ＡＤ変換回路１５０にバイアス電圧信号を供給するバイアス回路１１３と、列ＡＤ変換回路１５０とバイアス回路１１３との間に設けられ、列ＡＤ変換回路１５０とバイアス回路１１３との接続を制御するバイアス入力制御スイッチ１１４と、列ＡＤ変換回路１５０に参照電圧（参照信号の電圧）を供給する参照信号生成回路（参照電圧生成回路）１２２と、複数の画素１０１の行アドレスや行走査を制御する垂直選択回路１０３と、列アドレスや列走査を制御する水平選択回路１３３と、内部クロックを生成するなどの機能を持つタイミング制御回路１４１とを備える。これらのうち、特に、画素入力制御スイッチ１１２と、バイアス回路１１３と、バイアス入力制御スイッチ１１４とは、本発明特有の構成である。
　つまり、固体撮像装置１００は、列並列に列ＡＤ変換回路１５０が設けられている、列並列ＡＤ変換型イメージセンサの一例である。“列並列に列ＡＤ変換回路１５０が設けられている”とは、垂直列の垂直信号線１０２に対して実質的に並列に複数の列ＡＤ変換回路１５０が設けられていることを意味する。複数の列ＡＤ変換回路１５０は、デバイスを平面視したときに、複数の画素１０１に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、複数の画素１０１に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平選択回路１３３も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
　たとえば、列並列に列ＡＤ変換回路１５０が設けられている典型例としては、本実施の形態の固体撮像装置１００のように、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＡＤ変換回路を垂直列ごと（垂直信号線１０２ごと）に設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１０２（垂直列）に対して１つの列ＡＤ変換回路１５０を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ－１本を配する）のＮ本分の垂直信号線１０２（垂直列）に対して１つの列ＡＤ変換回路１５０を割り当てる形態などを採ることもできる。
　列並列に列ＡＤ変換回路１５０を設けることにより、列並列に配された複数の列ＡＤ変換回路１５０にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理を低速で行なうことができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
　カラム型を除くものは、何れの形態も、複数の垂直信号線１０２（垂直列）が１つの列ＡＤ変換回路１５０を共通に使用する構成となるので、複数の画素１０１から供給される複数列分の画素信号を１つの列ＡＤ変換回路１５０に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。何れにしても、複数の垂直信号線１０２（垂直列）に対して１つの列ＡＤ変換回路１５０を割り当てる形態などを採ることで、ＡＤ変換を１列ごとで行なうものに比べて、固体撮像装置１００の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
　なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに複数の垂直信号線１０２の出力を切り換える切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
　なお、列ＡＤ変換回路１５０の前段または後段には、必要に応じて信号増幅機能を持つカラムアンプ回路などを設けることも可能である。列ＡＤ変換回路１５０の前段で増幅を行なう場合にはアナログ増幅、列ＡＤ変換回路１５０の後段で増幅を行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
　図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素１０１が配置される。この画素１０１は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
　画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部又は読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ（選択トランジスタ）、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。
　あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための増幅トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、読出選択用トランジスタ（転送ゲート部）とを有する、３つのトランジスタからなる構成のものを使用することもできる。また、隣接する複数の電荷生成部で画素内アンプのトランジスタを共有し、実質的に１画素あたりのトランジスタ数を少なくするような構成であってもよい。
　画素１０１は、例えば、フォトダイオード（光電変換素子）と、フォトダイオードと接続された転送トランジスタと、転送トランジスタと接続されたゲートを有し、ゲートの電圧に応じた画素信号又はリセット信号を垂直信号線１０２に出力する増幅トランジスタと、増幅トランジスタのゲートと接続されたソース又はドレインを有し、増幅トランジスタのゲートの電圧をリセット（初期化）するリセットトランジスとから構成される。リセット信号は、リセットトランジスがオンすることによりリセットトランジスタに供給される電源電圧（リセット電圧）が増幅トランジスタのゲートに供給され、そのときに増幅トランジスタのゲートの電圧に応じた電圧として増幅トランジスタにより垂直信号線に出力されるものである。
　画素１０１は、行選択のための行制御線１０４を介して垂直選択回路１０３と接続され、また垂直信号線１０２を介して列ＡＤ変換回路１５０と接続されている。画素１０１は、受光量に応じた画素信号と受光量によらないリセット信号とを出力する。ここで、行制御線１０４は垂直選択回路１０３から画素１０１に入る配線全般を示す。
　垂直信号線１０２は、画素１０１の列に対応して設けられ、対応する列の画素１０１と接続されている。
　水平選択回路１３３や垂直選択回路１０３は、例えばデコーダまたはシフトレジスタを含んで構成され、タイミング制御回路１４１から与えられる制御信号に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１０４には、画素１０１を駆動するための種々のパルス信号（たとえば、リセットパルス、転送パルスなど）が供給される。
　タイミング制御回路１４１は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックなどを備える。タイミング制御回路１４１は、たとえば、水平アドレス信号を水平選択回路１３３へ、また垂直アドレス信号を垂直選択回路１０３へ出力し、各々はそれを受けて対応する画素１０１の行もしくは列を選択する。タイミング制御回路１４１は、種々のパルス信号を介して列ＡＤ変換回路１５０、画素入力制御スイッチ１１２、バイアス入力制御スイッチ１１４および水平選択回路１３３等を制御している。
　この際、画素１０１を行列状に配置してあるので、垂直信号線１０２を介して列方向に出力されるアナログの信号を画素１０１の行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行い、この後に、垂直列の並び方向である行方向で画素１０１にアクセスし信号（本例ではデジタル化されたデータ）を出力側へ読み出す（水平）スキャン読みを行うようにすることで、信号やデータの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい画素１０１を直接にアドレス指定することで、必要な画素１０１の情報のみを読み出すランダムアクセスも可能である。
　参照信号生成回路１２２は、ＤＡ変換回路（ＤＡＣ；Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）を有して構成されており、タイミング制御回路１４１からの制御データで示される初期値からカウントクロックに同期して、階段状の鋸歯状波（ランプ波形）を生成する。参照信号生成回路１２２は、個々の列ＡＤ変換回路１５０に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、参照信号生成回路１２２にノイズ防止用のフィルタを設けるとよい。
　なお、この階段状の鋸歯状波は、タイミング制御回路１４１からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、マスタークロックに基づき生成するよりも高速に変化させることができる。タイミング制御回路１４１から参照信号生成回路１２２のＤＡ変換回路に供給する制御データは、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。
　列ＡＤ変換回路１５０は、垂直信号線１０２に対応して設けられ、対応する垂直信号線１０２に出力されるアナログ信号をデジタル信号にＡＤ変換する。列ＡＤ変換回路１５０は、参照信号生成回路１２２のＤＡ変換回路で生成される参照電圧（ＲＡＭＰ波形）と、画素１０１から垂直信号線１０２を経由し得られるアナログ信号とを比較する比較回路（コンパレータ）１５１と、比較回路１５１が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ回路１２３と、カウンタ回路１２３の保持したカウント結果を保持するｎビットのメモリ装置としてのメモリ回路１３２と、カウンタ回路１２３とメモリ回路１３２との間に配されたデータ転送スイッチ１３１とを備えて構成され、ｎビットＡＤ変換機能を有している。
　タイミング制御回路１４１は、カウンタ回路１２３におけるカウント処理のモードを必要に応じ切り替える制御部の機能を持つ。このタイミング制御回路１４１から各列ＡＤ変換回路１５０のカウンタ回路１２３には、カウンタ回路１２３がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号が入力されている。また、各列ＡＤ変換回路１５０の比較回路１５１には、比較回路１５１を制御するパルス信号φＲＳＴが入力されている。
　カウンタ回路１２３のクロック端子には、他のカウンタ回路１２３のクロック端子と共通に、タイミング制御回路１４１からカウントクロックとしてのクロック信号φＣＫが入力されている。このカウンタ回路１２３は、その構成については図示を割愛するが、１本のカウントクロックの入力で、内部カウントを行なうようになっている。カウントクロックも、階段状の電圧波形と同様に、たとえば逓倍クロックを元に生成することで、マスタークロックを元に生成するより高速にすることができる。
　カウンタ回路１２３は、比較回路１５１の比較結果が反転するまでの時間をカウントする。カウンタ回路１２３は、カウントモードに拘わらず共通のアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている。カウンタ回路１２３は、カウント結果を保持するラッチ機能を有している。また、カウンタ回路１２３は、カウント出力値がカウントクロックに同期して出力される同期カウンタを使用している。
　なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックで制限される。よって、より高周波数動作が要求される場合には、カウンタ回路１２３としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。
　データ転送スイッチ１３１には、他の垂直列のデータ転送スイッチ１３１と共通に、タイミング制御回路１４１から、所定のタイミングで、制御パルスとしてのデータ転送指示パルスが供給される。データ転送スイッチ１３１は、データ転送指示パルスであるパルス信号φＦＥＥＤが供給されると、対応するカウンタ回路１２３のカウント値をメモリ回路１３２に転送する。メモリ回路１３２は、転送されたカウント値を保持・記憶する。
　なお、カウンタ回路１２３のカウント値を所定のタイミングでメモリ回路１３２に保持させる仕組みは、両者間にデータ転送スイッチ１３１を配する構成に限らず、たとえば、カウンタ回路１２３とメモリ回路１３２とを直接に接続しつつ、カウンタ回路１２３の出力イネーブルをデータ転送指示パルスで制御することで実現することもできるし、メモリ回路１３２のデータ取込タイミングを決めるラッチクロックとしてデータ転送指示パルスを用いることでも実現できる。
　メモリ回路１３２には、水平選択回路１３３から制御パルスが入力される。メモリ回路１３２は、制御パルスによる指示があるまでは、カウンタ回路１２３から取り込んだカウント値を保持する。水平選択回路１３３は、各比較回路１５１とカウンタ回路１２３とが、それぞれが担当する処理を行なうのと並行して、各メモリ回路１３２が保持していたカウント値を読み出す読出走査部の機能を持つ。
　このような構成によれば、ＡＤ変換処理と、カウント結果の読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
　個々の列ＡＤ変換回路１５０の出力側は、水平信号線１３４に接続されている。水平信号線１３４は、列ＡＤ変換回路１５０のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの信号線に対応したｎ個のセンス回路（センスアンプ）を経由して出力回路に接続される。
　なお、本実施の形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１００の構成要素に含まれる場合がある。
　バイアス回路１１３は、列ＡＤ変換回路１５０に対応して設けられ、対応する列ＡＤ変換回路１５０に所定の電圧（バイアス電圧信号）を供給する。バイアス回路１１３は、バイアス電圧信号として一定の電圧を供給する構成であればよく、特定の回路に限定されるものではない。バイアス回路１１３の例を図２Ａ～図２Ｄに示す。バイアス回路１１３としては、例えば、図２Ａのように電源電圧ＶＤＤをバイアス電圧信号として供給する回路、図２Ｂのように接地電圧をバイアス電圧信号として供給する回路などが考えられる。また、画素１０１と同様の構成を有する回路を用いることも可能である。例えば、図２Ｃのバイアス回路１１３は、光電変換素子６０１と、転送トランジスタ６０２と、リセットトランジスタ６０３と、増幅トランジスタ６０４とを有し、ＣＭＯＳ型イメージセンサの一般的な画素１０１とほぼ同じ構成である。図２Ｃの構成では、適当なタイミングでリセットトランジスタ６０３によるリセット動作を行なうことで、画素１０１のリセットレベルに近い電圧をバイアス電圧信号として供給することが出来る。図２Ｄのバイアス回路１１３は、図２Ｃの光電変換素子６０１を取り除いたものである。このような構成にすることで、バイアス回路１１３の回路面積を削減しつつ、画素１０１のリセットレベル（リセット信号の電圧）に近い電圧をバイアス電圧信号として供給することが出来る。これにより、バイアス入力制御スイッチ１１４がオンからオフになるときに比較回路１５１の入力の電圧（垂直信号線１０２）が急激に切り替わるのを抑えてノイズの発生を抑えることができる。図２Ｃおよび図２Ｄの構成は、画素１０１の構成に対し、転送トランジスタ６０２のゲートに転送トランジスタ６０２の閾値電圧以上の固定電圧が供給され、転送トランジスタ６０２が常時オン状態となっている点で異なる。画素１０１では、転送トランジスタのゲートには駆動信号が供給され、増幅トランジスタのゲートに光電変換素子の信号を読み出すか否かが制御されている。
　なお、バイアス電圧信号は、あくまで列ＡＤ変換回路１５０の列ばらつきを抑えることが目的であるので、リセットレベルに近い電圧をバイアス電圧信号として供給する必要はなく、固定の信号であれば何でも良い。別の固定電圧にすることで、バイアス電圧信号のＡＤ変換にかかる時間を短くし、高速な信号読み出しが可能になる。
　タイミング制御回路１４１は、画素入力制御スイッチ１１２およびバイアス入力制御スイッチ１１４を制御し、ダウンカウント期間かアップカウント期間かによって、比較回路１５１の入力を、垂直信号線１０２とバイアス回路１１３とで切り替える。タイミング制御回路１４１は、画素入力制御スイッチ１１２を制御するパルス信号φＰＸＳＥＬを画素入力制御スイッチ１１２に供給し、バイアス入力制御スイッチ１１４を制御するパルス信号φＲＥＦＳＥＬを表し、バイアス入力制御スイッチ１１４に供給している。
　図３は、実施の形態１の比較回路１５１の構成例を示したものである。
　比較回路１５１は、差動増幅回路２０１、ソース接地型増幅回路２１１、およびインバータ回路２２１を備える。差動増幅回路２０１内の第１の差動トランジスタ２０２のゲートとソース又はドレインとの間には第１の比較回路リセットトランジスタ２０３が、差動増幅回路２０１内の第２の差動トランジスタ２０４のゲートとソース又はドレインとの間には第２の比較回路リセットトランジスタ２０５がそれぞれ挿入されている。比較回路１５１のパルス信号φＲＳＴが入力される入力部ＲＳＴが、第１の比較回路リセットトランジスタ２０３および第２の比較回路リセットトランジスタ２０５のゲートに接続されている。また、比較回路１５１の第１の入力部ＰＬＵＳと、第１の差動トランジスタ２０２との間には第１の容量２０６が、第２の入力部ＭＩＮＵＳと、第２の差動トランジスタ２０４との間には第２の容量２０７がそれぞれ挿入されており、第１の入力部ＰＬＵＳおよび第２の入力部ＭＩＮＵＳと、差動増幅回路２０１とはＤＣ的にはオープンである。インバータ回路２２１の出力が、比較回路１５１の出力ＯＵＴである。
　比較回路１５１では、第１の入力部ＰＬＵＳに参照信号生成回路１２２が接続され、第２の入力部ＭＩＮＵＳにバイアス回路１１３および垂直信号線１０２が入力容量を介して接続されている。比較回路１５１は、第１の入力部ＰＬＵＳに入力された参照電圧と、第２の入力部ＭＩＮＵＳに入力された画素信号の電圧とリセット信号の電圧との差分とを比較する第１比較を行う。比較回路１５１は、第１の入力部ＰＬＵＳに入力された参照電圧と、第２の入力部ＭＩＮＵＳに入力された所定の電圧（バイアス回路１１３からのバイアス電圧信号）とを比較する第２比較と、第１比較とを順次行う。このとき、画素信号の電圧とリセット信号の電圧との差分は、バイアス入力制御スイッチ１１４をオフ状態とし、かつ比較回路１５１の入力容量の一方の端子をフローティング状態として、比較回路１５１の入力容量の他方の端子にリセット信号と画素信号とを順次読み出すことで生成される。バイアス入力制御スイッチ１１４は、第２比較が行われているときにオン状態とされ、第１比較が行われているときにオフ状態とされる。画素１０１は、第２比較の比較結果が反転するまでの時間をカウンタ回路１２３がカウントしているときに、垂直信号線１０２にリセット信号を出力する。比較回路１５１は、第２比較と第１比較との間でリセットされ、さらに第２比較が行われる前にリセットされる。
　バイアス回路１１３が図２Ａおよび図２Ｂ等の構成の場合、定電圧が第２の入力部ＭＩＮＵＳに入力される。また、バイアス回路１１３が図２Ｃおよび図２Ｄ等の構成の場合、リセット信号が該バイアス回路１１３に対応する垂直信号線１０２に出力されたときの垂直信号線１０２の電圧と同じ電圧が第２の入力部ＭＩＮＵＳに入力される。このとき、バイアス回路１１３は、フォトダイオードと、フォトダイオードと接続された転送トランジスタと、転送トランジスタと接続されたゲートを有し、ゲートの電圧に応じた所定の電圧（バイアス回路１１３からのバイアス電圧信号）を第２の入力部ＭＩＮＵＳに入力する増幅トランジスタと、増幅トランジスタのゲートと接続されたソース又はドレインを有し、増幅トランジスタのゲートの電圧をリセットするリセットトランジスとから構成される。
　図４は、画素１０１の断面図である。
　画素１０１を構成する光電変換素子、転送トランジスタ、リセットトランジスタおよび増幅トランジスタは、Ｎ型基板４６１内のＰウェル４６２内に形成されている。増幅トランジスタのソース領域４４７およびドレイン領域４４５ならびにＦＤ領域４４３はＮ型の活性領域で構成され、ゲート電極４４１および４４６は例えばポリシリコンで構成されている。
　画素１０１において、信号線ならびにコンタクト部４５０、４５４、４５１および４５５が形成された層間絶縁膜４６７の上には、光電変換領域４４２の上方に位置するように、カラーフィルタ４６８およびマイクロレンズ４６９が形成されている。マイクロレンズ４６９により集光された入射光は、カラーフィルタ４６８によりＲＧＢの各色成分に分離されて光電変換領域４４２に入射する。
　画素１０１において、光電変換素子およびトランジスタ間には、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　Ｏｎ　Ｓｉｌｉｃｏｎ）等の素子分離領域４６６が形成されている。
　比較回路１５１の動作方法を図５に示し、説明する。
　なお、図５中、パルス信号φＲＳＴは第１の比較回路リセットトランジスタ２０３および第２の比較回路リセットトランジスタ２０５を制御するパルス信号、ＶＰＬＵＳは第１の入力部ＰＬＵＳの電位、ＶＭＩＮＵＳは第２の入力部ＭＩＮＵＳの電位、ＶＯＵＴは出力ＯＵＴの電位を表す。また、図５中、横軸は時間を表し、縦軸は電位を表す。
　パルス信号φＲＳＴが“Ｌ”レベルにあり、第１の比較回路リセットトランジスタ２０３および第２の比較回路リセットトランジスタ２０５がそれぞれｏｎされ、第１の差動トランジスタ２０２および第２の差動トランジスタ２０４がそれぞれダイオード接続された状態をリセット状態と呼ぶ。リセット状態にした後、第１の比較回路リセットトランジスタ２０３および第２の比較回路リセットトランジスタ２０５をｏｆｆにして、第１の差動トランジスタ２０２および第２の差動トランジスタ２０４のゲートがフローティングとなった状態を比較状態と呼ぶ。比較状態においては、第１の比較回路リセットトランジスタ２０３および第２の比較回路リセットトランジスタ２０５をｏｆｆにした時点からの、ＶＰＬＵＳおよびＶＭＩＮＵＳの変動量によって、ＶＯＵＴは決まる。ＶＰＬＵＳの変動量をΔＶＰＬＵＳ、ＶＭＩＮＵＳの変動量をΔＶＭＩＮＵＳとすると、ΔＶＰＬＵＳ＞ΔＶＭＩＮＵＳの時、ＶＯＵＴは“Ｈ”電位、ΔＶＰＬＵＳ＜ΔＶＭＩＮＵＳの時、ＶＯＵＴは“Ｌ”電位となる。すなわち、比較回路１５１は、２つの入力の、リセット解除後の変動量を比較する回路である。
　図１に示す固体撮像装置１００の動作方法（駆動方法）を示すタイミングチャートを図６Ａおよび図６Ｂに示す。
　なお、図６Ａおよび図６Ｂ中、Ｖｐｏは、垂直信号線１０２の電位を表す。Ｖｒａｍｐは、参照信号生成回路１２２の出力電位を表す。Ｖｃｏは、比較回路１５１の出力電位を表す。クロック信号φＣＫは、参照信号生成回路１２２およびカウンタ回路１２３へ入力されるクロック信号を表す。パルス信号φＦＥＥＤは、データ転送スイッチ１３１を制御するパルス信号を表し、“Ｈ”レベルの時にデータ転送スイッチ１３１はｏｎするものとする。カウント値ＣＴはカウンタ回路１２３のカウント値を表す。信号出力は、メモリ回路１３２からの出力値を表し、バス信号である。ＶＰＬＵＳおよびＶＭＩＮＵＳは、それぞれ比較回路１５１に入力される２つの信号の電位を表す。Ｖｒｅｆはバイアス回路１１３の出力電位を表す。パルス信号φＲＥＦＳＥＬは、バイアス入力制御スイッチ１１４を制御するパルス信号を表し、“Ｈ”レベルの時にバイアス入力制御スイッチ１１４はｏｎするものとする。パルス信号φＰＸＳＥＬは、画素入力制御スイッチ１１２を制御するパルス信号を表し、“Ｈ”レベルの時に画素入力制御スイッチ１１２はｏｎするものとする。パルス信号φＲＳＴは、比較回路１５１を制御するパルス信号を表し、“Ｌ”レベルの時に比較回路１５１はリセット状態にあるものとする。Ｖｒｓｔは、画素１０１のリセットレベルを表す。また、図６Ａおよび図６Ｂ中、横軸は時間を表す。縦軸は、カウント値ＣＴについてはデジタルの数値を表し、その他の信号の縦軸は電位を表す。以下画素１０１を例にして動作タイミングを説明するが、他の画素１０１についても同様に動作させることができる。
　時刻ｔ０では、垂直選択回路１０３によって選択された画素１０１がリセットされ、ＶｐｏはＶｒｓｔへと遷移する。また、φＲＥＦＳＥＬが“Ｈ”レベル、パルス信号φＰＸＳＥＬが“Ｌ”レベルであり、ＶＭＩＮＵＳはバイアス回路１１３の出力Ｖｒｅｆとなっている。ＶＰＬＵＳは参照信号生成回路１２２の出力電位としてＶｓｔａｒｔである。
　一方、パルス信号φＲＳＴは時刻ｔ０で “Ｈ”レベルになり、比較回路１５１は比較状態となるとともに、参照信号生成回路１２２には所定の周期のクロック信号φＣＫが入力され、それに同期してＶｒａｍｐは初期電位Ｖｓｔａｒｔから低電位へ遷移し、カウント値ＣＴは初期値ＣＴｉｎｉから下がる。リセット解除後のＶＰＬＵＳの変動量は０であるので、Ｖｒａｍｐが低電位へと遷移する途中、ＶｒａｍｐがＶｓｔａｒｔからＶｏｆｓだけ低下した時、Ｖｃｏの電位は“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１２３のカウント動作が停止する。ここで、Ｖｏｆｓは、比較回路１５１以降の素子特性ばらつきや位置依存性などに応じて決まる値である。その後、時刻ｔ２でφＣＫが停止し、比較動作も停止するが、ＣＴはカウント動作が停止した時点での値であるＣＴｄｏｗｎに保持される。ここで、ＣＴｄｏｗｎは、
Figure JPOXMLDOC01-appb-M000002
 である。時刻ｔ０からｔ２までの期間がリセット期間およびダウンカウント期間となる。ダウンカウント期間中、画素入力制御スイッチ１１２によって、比較回路１５１と垂直信号線１０２とは切り離されているため、比較回路１５１は、垂直信号線１０２の電位変動の影響を受けることなく、比較動作を行うことができる。
　時刻ｔ２でダウンカウント動作が終わると、φＲＥＦＳＥＬとφＰＸＳＥＬはそれぞれ反転し、ＶＭＩＮＵＳは画素のリセットレベルＶｒｓｔとなる。また、φＲＳＴが“Ｌ”レベルになり、比較回路１５１は再びリセット状態となる。時刻ｔ２から時刻ｔ３までの間に、ＶｒａｍｐはＶｓｔａｒｔに戻る。時刻ｔ２からｔ３までの期間を比較回路リセット期間と呼ぶ。
　時刻ｔ３で、垂直選択回路１０３によって選択された画素１０１から、画素１０１に照射されている光照射量に応じた信号が垂直信号線１０２に出力され、ＶｐｏおよびＶＰＬＵＳは、リセットレベルＶｒｓｔから信号レベルＶｓｉｇへと遷移し、時刻ｔ４で、ＶｐｏおよびＶＰＬＵＳはＶｓｉｇで安定した状態となる。つまり、リセット解除後のＶＰＬＵＳの変動量ΔＶＰＬＵＳは、
Figure JPOXMLDOC01-appb-M000003
 である。ｔ３からｔ４までの期間が読み出し期間となる。なお、リセットレベルＶｒｓｔから信号レベルＶｓｉｇへの遷移は比較回路１５１のリセット状態が解除された後に行われる。
　時刻ｔ４で参照信号生成回路１２２には再び所定の周期のクロック信号が入力され、それに同期してＶｒａｍｐはＶｓｔａｒｔから低電位へ遷移し、カウント値ＣＴは、ダウンカウント期間に保持された値ＣＴｄｏｗｎから上がる。リセット解除後のＶＰＬＵＳの変動量は式（３）で示した通りであるので、Ｖｒａｍｐの電位が低電位へと遷移する途中、ＶｓｔａｒｔからＶｒｓｔ－Ｖｓｉｇ＋Ｖｏｓｆだけ低下した時、Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１２３のカウント動作が停止する。その後、時刻ｔ５でＶｃｋが停止し、比較動作も停止するが、ＣＴはカウント動作が停止した時点での値であるＣＴｕｐに保持される。ここで、ＣＴｕｐは、
Figure JPOXMLDOC01-appb-M000004
 である。式（４）に式（２）を代入することによりＣＴｕｐは、次式のように変形される。
Figure JPOXMLDOC01-appb-M000005
　時刻ｔ４からｔ５までの期間をアップカウント期間と呼ぶ。
　アップカウントが完了した後、データ転送スイッチ１３１をオン状態にするよう、φＦＥＥＤにパルス信号を与える。これにより、カウンタ回路１２３に保持されている値ＣＴｕｐは、メモリ回路１３２へと転送され、メモリ回路１３２に、ＣＴｕｐが保持される。ｔ５からｔ６までの期間の動作をデータ転送期間と呼ぶ。
　時刻ｔ６以降の期間で、メモリ回路１３２に保持された信号の出力を行う。メモリ回路１３２からの出力は、水平選択回路１３３で制御される。複数のメモリ回路１３２に保持されている複数のデータを、順次読み出すように、水平選択回路はメモリ回路を制御する。ｔ６以降の期間の動作を、水平読み出し期間と呼ぶ。
　固体撮像装置１００では、式（５）が示す通り、素子特性のばらつきや位置依存性によるばらつき成分がキャンセルされ、画素１０１の信号の振幅成分のみをＡＤ変換した値を得ることができる。また、図１に示す通り、画素１０１のリセット動作とダウンカウント動作とを並行して行うことができるため、画素１０１のリセットに必要な時間は、実質０となる。比較回路１５１のリセット期間が必要となるが、ほとんどの場合において、比較回路１５１のリセットに必要な時間は、画素１０１のリセット信号の電圧の収束時間に比べて小さい。
　以上より、本実施の形態に係る固体撮像装置１００では、バイアス回路１１３の出力と参照信号生成回路１２２の出力との比較を行うことにより、各列の比較回路１５１のばらつきが除去される。そして、比較回路１５１の入力容量としての第２の容量２０７の一方の端子をフローティングとした状態で、第２の容量２０７の他方の端子にリセット信号および画素信号を順次入力することで、画素信号の電圧からリセット信号の電圧が差し引かれた差分が比較回路１５１の入力容量により生成され、画素１０１毎のばらつきが除去される。
　従って、リセット信号および画素信号のＡＤ変換動作をそれぞれ独立して行うのではなく、画素信号とリセット信号との差分のＡＤ変換動作を行うだけでよいので、高速な信号読み出しが可能となる。ここで、リセット信号の電圧を十分収束させる時間的な余裕も生じさせることができるため、画質を著しく低下させる列固定パターンノイズやシェーディングを抑制することができる。その結果、列固定パターンノイズやシェーディングが抑制された画像を得ることができ、かつ、信号読み出しに必要な時間を短縮することが可能となる。
　また、バイアス回路１１３の出力と参照信号生成回路１２２の出力との比較が各列ＡＤ変換回路１５０で行われるため、各列ＡＤ変換回路１５０のばらつきが出力信号に影響することを抑えることができる。
　また、リセット信号の電圧を十分収束させる時間を利用して、各列ＡＤ変換回路１５０のばらつきが出力信号に影響することを抑えることができ、さらなる高速な信号読み出しが可能となる。
　なお、本実施の形態に係る固体撮像装置１００では、ダウンカウント期間とアップカウント期間との間に比較回路１５１をリセットするため、比較回路１５１のリセット信号（パルス信号φＲＳＴ）のサンプル／ホールドにより生じたｋＴＣ雑音が除去されず残ることとなる。しかし、比較回路１５１の入力容量の容量値を大きくすること、またはカラムアンプ（列増幅回路）を列ＡＤ変換回路１５０毎に列ＡＤ変換回路１５０の前段に設けることでこれに対応可能である。なお、前述の通り、バイアス回路１１３の出力電位であるＶｒｅｆは、電源電圧レベルから、グランドレベルまで、いずれの電圧に設定することも可能である。
　（変形例１）
　図７は、本発明の実施の形態１の変形例１に係る比較回路１５１の構成を示す回路図である。
　図７に示すように、比較回路１５１は、第１アンプ３４２と、第２アンプ３４３と、クリップ部３４４と、レベルシフタ３４５とを有している。
　第１アンプ３４２は、差動部に相当し、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ３００、３０１、３０４および３０５と、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ３０２および３０３と、電流源３０６と、サンプリング容量としての第１のキャパシタ３０７および第２のキャパシタ３０８とを備えている。
　第１アンプ３４２は、ＮＭＯＳトランジスタ３０２および３０３と電流源３０６とで差動比較部３４２ａを構成し、ＰＭＯＳトランジスタ３００および３０１でカレントミラー回路３４２ｂを構成している。また、第１アンプ３４２には、第１の入力部ＰＬＵＳを介して参照電圧が入力され、第２の入力部ＭＩＮＵＳを介して画素信号およびリセット信号が入力され、比較判定後、判定信号は出力ノードＶａ３０９から第２アンプ３４３に出力される。
　詳細には、差動比較部３４２ａは、ＮＭＯＳトランジスタ３０２に入力される参照電圧とＮＭＯＳトランジスタ３０３に入力される信号の電圧とを比較し、参照電圧が大きい場合には出力ノードＶａ３０９に“Ｈ”レベルの信号電圧を出力し、ＮＭＯＳトランジスタ３０３に入力される信号が大きい場合には“Ｌ”レベルの信号電圧を出力する。
　カレントミラー回路３４２ｂは、差動比較部３４２ａのＮＭＯＳトランジスタ３０２および３０３に、実質的に同じ大きさの電流を供給する機能を有する。ここで、実質的に同じ大きさの電流とは、ＮＭＯＳトランジスタ３０２および３０３のサイズが同じ場合には同じ大きさの電流であり、ＮＭＯＳトランジスタ３０２および３０３のサイズが異なる場合には、各トランジスタのサイズに比例した大きさの電流をいう。
　また、アンプ動作開始時には、動作点を決めるため、第１アンプ３４２の入力を初期化レベルにリセットする必要がある。ＰＭＯＳトランジスタ３０４および３０５は、リセットスイッチとして機能し、キャパシタ３０７および３０８が初期化レベルのサンプリング容量として機能する。
　第２アンプ３４３は、増幅部に相当し、ＰＭＯＳトランジスタ３１０と、ＮＭＯＳトランジスタ３１１とを備えている。ＰＭＯＳトランジスタ３１０のゲートには、第１アンプ３４２で比較判定された判定信号が印加される。ＮＭＯＳトランジスタ３１１のゲートには、定電圧ＶＢＩＡＳが印加される。第２アンプ３４３は、反転増幅アンプを構成し、第１アンプ３４２の判定信号を反転増幅し、出力ノードＶｂ３１３に出力する。
　また、第２アンプ３４３の出力ノードＶｂ３１３には、クリップ部３４４が接続されている。クリップ部３４４は、ゲートにクリップ電圧ＣＬＩＰが印加されるＮＭＯＳトランジスタ３１２を備えている。ＮＭＯＳトランジスタ３１２は、クリップトランジスタに相当する。ＮＭＯＳトランジスタ３１２は、クリップ電圧によりトランジスタの飽和領域で動作している。クリップ電圧は、ＮＭＯＳトランジスタ３１２を飽和領域で動作させる電圧である。なお、クリップ電圧は、ＮＭＯＳトランジスタ３１２を飽和領域で動作させる最小限の電圧であることが好ましい。
　クリップ部３４４を備えることで、出力ノードＶｂ３１３の電圧は、定電流源ＮＭＯＳトランジスタ３１１がトランジスタの飽和領域で動作しなくなる電圧（Ｖｂ＿ｍｉｎ）以下に低下しないよう、一定の電圧に保持（電圧クリップ）されている。
　なお、ＮＭＯＳトランジスタ３１２のゲートには、少なくとも比較回路１５１が動作している間は、一定の電圧が印加される。つまり、少なくとも比較回路１５１が動作している間は、ＮＭＯＳトランジスタ３１２は導通状態である。
　第１の入力部ＰＬＵＳに入力される参照信号と、第２の入力部ＭＩＮＵＳに入力される信号とが比較判定される前、つまり、第２の入力部ＭＩＮＵＳに入力される信号のほうが参照信号よりも小さい場合には、第１アンプ３４２の出力ノードＶａ３０９は“Ｈ”レベルの信号電圧のため、第２アンプ３４３のＰＭＯＳトランジスタ３１０はオフ状態となり、電流Ｉ３は流れない（Ｉ３＝０）。このとき、第２アンプ３４３の出力ノードＶｂ３１３は、定電流源ＮＭＯＳトランジスタ３１１がトランジスタの飽和領域で動作しなくなる電圧（Ｖｂ＿ｍｉｎ）以下に低下しないよう、クリップ部３４４により電圧クリップされる。つまり、クリップ部３４４のＮＭＯＳトランジスタ３１２には、電流Ｉ４が流れる。したがって、第２アンプ３４３の定電流源ＮＭＯＳトランジスタ３１１に流れる電流をＩ５とすると、比較判定前には、第２アンプ３４３の定電流源ＮＭＯＳトランジスタ３１１にＩ５＝Ｉ４の定電流が流れる。
　また、第１の入力部ＰＬＵＳに入力される参照信号と、第２の入力部ＭＩＮＵＳに入力される信号とが比較判定される、つまり、第２の入力部ＭＩＮＵＳに入力される信号のほうが参照信号よりも大きくなると、第１アンプ３４２の出力ノードＶａ３０９は“Ｈ”レベルの出力信号から“Ｌ”レベルの出力信号に極性が反転する。これにより、第２アンプ３４３のＰＭＯＳトランジスタ３１０がオン状態となり、電流Ｉ３が流れる。一方、第２アンプ３４３の出力ノードＶｂ３１３は、“Ｈ”レベルの信号電圧となるため、クリップ部３４４のＮＭＯＳトランジスタ３１２には電流Ｉ４は流れなくなる（Ｉ４＝０）。したがって、比較判定後は、第２アンプ３４３の定電流源ＮＭＯＳトランジスタ３１１にＩ５＝Ｉ３の定電流が流れる。
　ここで、ＰＭＯＳトランジスタ３１０およびＮＭＯＳトランジスタ３１２は、いずれも一端が基準電圧線（ＡＶＤＤ）に接続され、他端が出力ノードＶｂ３１３に接続されて並列接続となっている。基準電圧線は、トランジスタに基準電圧を与えるための電圧線である。比較判定前は、クリップ部３４４のＮＭＯＳトランジスタ３１２がオン状態となり、第２アンプ３４３のＰＭＯＳトランジスタ３１０がオフ状態となるため、Ｉ５＝Ｉ４の定電流が流れる。また比較判定後は、クリップ部３４４のＮＭＯＳトランジスタ３１２がオフ状態となり、第２アンプ３４３のＰＭＯＳトランジスタ３１０がオン状態となるため、Ｉ５＝Ｉ３の定電流が流れる。したがって、比較判定の前後を通じて、Ｉ５＝Ｉ３＋Ｉ４は一定値となる。
　このように、比較回路１５１にクリップ部３４４を備えることで、第１の入力部ＰＬＵＳに入力される参照信号と第２の入力部ＭＩＮＵＳに入力される信号との比較判定前後に関わらず、第２アンプ３４３のＮＭＯＳトランジスタ３１１には一定の電流Ｉ５が流れる。
　しかしながら、前述したように、第２アンプ３４３の出力ノードＶｂ３１３の“Ｌ”レベルの信号電圧は、Ｖｂ＿ｍｉｎ以下に低下しないようクリップされており、ＧＮＤレベルまで低下しない。
　比較回路１５１の後段に備えたカウンタ回路１２３では、比較回路１５１の出力信号が“Ｌ”レベルの出力信号から“Ｈ”レベルの出力信号に極性が反転することによりカウンタ動作を停止させる。したがって、第２アンプ３４３の出力ノードＶｂ３１３の“Ｌ”レベルの信号電圧がＧＮＤレベルまで低下しないと、正常なＡＤ変換動作が実施できない。
　そこで、本変形例では、図７に示すように、第２アンプ３４３の出力ノードＶｂ３１３と比較回路１５１の出力ＯＵＴとの間に、レベルシフタ３４５を備えている。比較回路１５１の後段に設けられるカウンタ回路１２３の電源は、ＤＶＤＤ（アナログ電源とは異なるデジタル電源）およびＤＧＮＤ（アナログＧＮＤとは異なるデジタルＧＮＤ）であり、比較回路１５１の出力信号（ＡＤＯＵＴ）が“Ｌ”レベル（ＤＧＮＤ）の信号電圧から“Ｈ”レベル（ＤＶＤＤ）の信号電圧に極性が反転することによりカウンタ動作を停止させる。
　このため、レベルシフタ３４５の電源およびＧＮＤには、カウンタ回路１２３と同様のＤＶＤＤおよびＤＧＮＤを用いており、第２アンプ３４３の出力ノードＶｂ３１３の“Ｈ”レベルの信号電圧をＡＶＤＤからＤＶＤＤに電圧変換させ、“Ｌ”レベルの信号電圧をＶｂ＿ｍｉｎからＤＧＮＤに電圧変換させている。
　このレベルシフタ３４５は、例えばＣＭＯＳインバータ等で構成し、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル長およびチャネル幅を調整することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧を最適化し、レベルシフタとして実現することができる。ＣＭＯＳインバータはＮＭＯＳトランジスタとＰＭＯＳトランジスタの２素子構成のため、回路規模を増大させずにレベルシフタ３４５を実現できる。
　このような構成とすることで、比較回路１５１に流れる電流は、比較判定前後で変動せず、アナログ電源またはＧＮＤ電位変動に起因する電圧比較回路の判定誤動作を防止することができる。
　また、クリップ部３４４でクリップ動作をさせるためには、ＮＭＯＳトランジスタ３１２が飽和領域で動作する必要がある。ここで、ＮＭＯＳトランジスタ３１２のチャネル長変調効果によるＩ４の電流変動を抑制するため、クリップ電圧ＣＬＩＰには、ＮＭＯＳトランジスタ３１２を飽和領域で動作させる最小限の電圧を印加するのが好ましい。
　また、クリップ電圧ＣＬＩＰは、新たに参照信号／バイアス生成部等で生成してもよいし、カウンタ回路１２３で用いているデジタル電源（ＤＶＤＤ）を印加しても良い。
　次に、本変形例に係る比較回路１５１の動作（第１比較の動作）について、図８のタイミングチャートに関連付けて説明する。
　なお、図８中、パルス信号φＲＳＴはＰＭＯＳトランジスタ３０４および３０５を制御するパルス信号、ＶＰＬＵＳは第１の入力部ＰＬＵＳの電位、ＶＯＵＴは出力ＯＵＴの電位を表す。また、図８中、横軸は時間を表し、縦軸は電位を表す。
　図８に示すように、時刻Ｔ３から時刻Ｔ４の期間は、比較回路１５１のリセット期間である。比較回路１５１のリセット期間には、第１アンプ３４２のＰＭＯＳトランジスタ３０４および３０５のゲートに、パルス信号φＲＳＴが“Ｌ”レベルで供給される。パルス信号φＲＳＴが“Ｌ”レベルで供給されることにより、第１アンプ３４２のＰＭＯＳトランジスタ３０４および３０５がオン状態となる。これにより、参照信号のオフセットレベル、第１の入力部ＰＬＵＳに入力される画素信号（リセット信号を基準とした画素信号）のリセットレベルをサンプリングし、サンプリング容量である第１のキャパシタ３０７および第２のキャパシタ３０８に各々電荷が蓄積される。
　時刻Ｔ４で、パルス信号φＲＳＴが“Ｌ”レベルから“Ｈ”レベルに切り替わると、第１アンプ３４２のＰＭＯＳトランジスタ３０４および３０５がオフになる。これにより、第１のキャパシタ３０７および第２のキャパシタ３０８に接続しているＮＭＯＳトランジスタ３０２および３０３のゲートはハイインピーダンス状態となり、比較回路１５１のリセット動作は終了される。
　時刻Ｔ５から時刻Ｔ７の期間は、画素信号のＡＤ変換期間である。ＮＭＯＳトランジスタ３０２および３０３のゲートはハイインピーダンス状態となっているので、第２の入力部ＭＩＮＵＳから入力される参照信号のランプ波形に追従し、ＮＭＯＳトランジスタ３０２および３０３のゲート電圧が変化して画素信号との比較動作が開始される。
　時刻Ｔ５からＴ６の期間は、比較回路１５１の比較判定前、つまり、画素信号のほうが参照信号よりも小さい場合を示す。この期間では、第１アンプ３４２の出力ノードＶａ３０９は“Ｈ”レベルの信号電圧（ＡＶＤＤ）となるため、第２アンプ３４３のＰＭＯＳトランジスタ３１０はオフ状態となり、電流Ｉ３は流れない（Ｉ３＝０）。このとき、第２アンプ３４３の出力ノードＶｂ３１３は、定電流源ＮＭＯＳトランジスタ３１１が飽和領域で動作しなくなる電圧（Ｖｂ＿ｍｉｎ）以下に低下しないよう、電圧クリップされている。これにより、クリップ部３４４のＮＭＯＳトランジスタ３１２には電流Ｉ４が流れるため、比較判定動作前の第２アンプ３４３のＮＭＯＳトランジスタ３１１には、Ｉ５＝Ｉ４の定電流が流れる。
　時刻Ｔ６で、画素信号と参照信号の電圧が交差した時、つまり、画素信号のほうが参照信号よりも大きくなると、第１アンプ３４２の出力ノードＶａ３０９は、“Ｈ”レベルの信号電圧（ＡＶＤＤ）から“Ｌ”レベルの信号電圧（ＡＧＮＤ）へ変化する。これにより、第２アンプ３４３のＰＭＯＳトランジスタ３１０はオン状態となり、電流Ｉ３が流れる。第２アンプ３４３は反転増幅アンプとして動作するため、出力ノードＶｂ３１３は“Ｈ”レベルの信号電圧（ＡＶＤＤ）となり、クリップ部３４４のＮＭＯＳトランジスタ３１２はオフ状態となり、電流Ｉ４は流れなくなる（Ｉ４＝０）。これにより、比較判定動作後の第２アンプ３４３のＮＭＯＳトランジスタ３１１には、Ｉ５＝Ｉ３の定電流が流れる。
　ここで、ＰＭＯＳトランジスタ３１０およびＮＭＯＳトランジスタ３１２は、いずれも一端が基準電圧線（ＡＶＤＤ）に接続され、他端が出力ノードＶｂ３１３に接続された並列接続となっている。比較判定前は、クリップ部３４４のＮＭＯＳトランジスタ３１２がオン状態となり、第２アンプ３４３のＰＭＯＳトランジスタ３１０がオフ状態となるため、Ｉ５＝Ｉ４の定電流が流れる。また比較判定後は、クリップ部３４４のＮＭＯＳトランジスタ３１２がオフ状態となり、第２アンプ３４３のＰＭＯＳトランジスタ３１０がオン状態となるため、Ｉ５＝Ｉ３の定電流が流れる。したがって、比較判定の前後を通じて、Ｉ５＝Ｉ３＋Ｉ４は一定値となる。
　したがって、第１の入力部ＰＬＵＳから入力される画素信号と第２の入力部ＭＩＮＵＳから入力される参照信号の電圧の大小が入れ替わる前後において、比較回路１５１の第２アンプ３４３に流れる電流Ｉ５は一定で変化せず、アナログ電源またはＧＮＤ変動に起因する比較回路１５１の判定誤動作を防止することができる。このような比較回路を用いることで、高速かつより少ないノイズでＡＤ変換を行なうことが可能となる。
　（変形例２）
　図９は、本発明の実施の形態１の変形例２に係る固体撮像装置の画素１０１の構成を示す断面図である。
　本変形例の固体撮像装置では、画素１０１は裏面照射型の構造を有し、Ｎ型基板４６１の表面と反対側の裏面から入射光が光電変換領域４４２に入る。裏面照射型の画素１０１の場合は、Ｎ型基板４６１の信号線が形成された表面とは反対側の裏面から光電変換領域４４２に光が入射されるため、導電線を形成する領域の自由度が表面照射型の画素１０１に対して向上する。
　カラーフィルタ４６８およびマイクロレンズ４６９は、Ｎ型基板４６１の裏面上に形成されている。これにより、入射光はカラーフィルタ４６８およびマイクロレンズ４６９を通過し、Ｎ型基板４６１の裏面から光電変換領域４４２に入る。
　（変形例３）
　図１０は、本発明の実施の形態１の変形例３に係る固体撮像装置の画素１０１の構成を示す断面図である。
　本変形例の固体撮像装置は積層型イメージセンサであり、画素１０１では、画素電極４８０、有機光電変換膜４８１、対向電極４８２、カラーフィルタ４６８およびマイクロレンズ４６９が層間絶縁膜４６７上に形成される。
　（実施の形態２）
　図１１は、本発明の実施の形態２に係るＣＭＯＳ型固体撮像装置７００の概略構成を示す図である。
　この固体撮像装置７００は、実施の形態１の固体撮像装置１００に対して、列ＡＤ変換回路７５０の構成を主に変形している。なお、図１と同様の素子については、同じ符号を付与している。
　列ＡＤ変換回路７５０は、画素１０１と、垂直信号線１０２と、画素入力切り替えスイッチ１１２と、バイアス入力制御スイッチ１１４と、比較回路１５１と、バイアス回路１１３と、参照信号生成回路１２２と、カウンタ回路１２３と、垂直選択回路１０３と、水平選択回路１３３と、タイミング制御回路１４１とを有し、カウンタ回路１２３には、水平選択回路１３３から制御線を介して制御パルスが入力される。カウンタ回路１２３は、カウント結果を保持するラッチ機能を有しており、制御線を介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
　個々の列ＡＤ変換回路７５０の出力は、水平信号線１３４に接続されている。水平信号線１３４は、列ＡＤ変換回路７５０のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路に接続される。
　図１２Ａおよび図１２Ｂは、固体撮像装置７００の動作方法を示すタイミングチャートである。
　図１２Ａおよび図１２Ｂにおいて、図６Ａおよび図６Ｂと異なるのは、メモリ回路１３２のパルス信号φＦＥＥＤがなく、信号出力が列ＡＤ変換回路７５０の出力値である点である。固体撮像装置１００の構成では、信号出力期間が、アップカウント期間終了後となり、パイプライン動作は不可能になる。しかしながら、列ＡＤ変換回路７５０がメモリ回路１３２を持たない構成とすることで、回路面積を削減することが可能となる。
　以上より、本実施の形態に係る固体撮像装置７００は、チップサイズを大きく増加させることなく、列固定パターンノイズやシェーディングが抑制された画像を得ることができ、かつ、信号読み出しに必要な時間を短縮することが可能となる。
　（実施の形態３）
　図１３は、本発明の実施の形態３に係るＣＭＯＳ型固体撮像装置５００の概略構成を示す図である。
　この固体撮像装置５００は、実施の形態１の固体撮像装置１００に対して、バイアス回路５１３の構成を主に変形している。なお、図１と同様の構成については、同じ番号を付与している。
　固体撮像装置５００は、画素１０１と、垂直信号線１０２と、画素入力切り替えスイッチ１１２と、バイアス入力制御スイッチ１１４と、比較回路１５１と、各列のバイアス入力制御スイッチ１１４毎に設けられ、対応するバイアス入力制御スイッチ１１４と接続されたバイアス回路５１３と、参照信号生成回路１２２と、カウンタ回路１２３と、データ転送スイッチ１３１と、メモリ回路１３２と、垂直選択回路１０３と、水平選択回路１３３と、タイミング制御回路１４１とを有し、画素入力切り替えスイッチ１１２およびバイアス入力制御スイッチ１１４を制御し、ダウンカウント期間かアップカウント期間かによって、比較回路１５１の入力を垂直信号線１０２とバイアス回路５１３とで切り替える。
　バイアス回路５１３は、バイアス電圧信号として一定の電圧を供給する構成であればどのような回路でも良く、特定の構成に限定されるものではない。バイアス回路５１３として、例えば、図２Ａ～図２Ｄに示すような構成が考えられる。
　固体撮像装置７００の動作タイミングチャートは図６Ａおよび図６Ｂと同様である。
　半導体回路において、容量として広く用いられている素子としてＭＯＳ容量がある。ＭＯＳ容量は、ＭＯＳトランジスタのゲート酸化膜を利用した容量で、小面積でも大きな容量値を得ることができる反面、その容量値はゲート－ソース間電圧に依存するため、容量の両端にかかる電圧に応じて容量値が変化してしまう欠点がある。閾値電圧を調整して、依存性を小さくするようなＭＯＳ容量も存在するが、依存性を完全に取り去ることができない。
　それに対し、固体撮像装置５００においては、バイアス電圧信号と画素１０１のリセットレベルＶｒｓｔとに相関性を持たせることができる。それは、バイアス回路５１３を列毎に備えるということと、それによりバイアス回路５１３を、画素読み出し回路の近傍に配置することができるためである。一般的に、半導体素子は配置された２つの素子の距離が近い方が、その特性差が小さくなる傾向にある。バイアス電圧信号と画素１０１のリセットレベルＶｒｓｔとに相関性を持たせることにより、比較回路１５１内の第２の容量２０７の両端にかかる電圧値を列によらず一定にすることができるため、比較回路１５１内の第２の容量２０７にＭＯＳ容量を用いることが可能である。
　以上より、本実施の形態の固体撮像装置５００は、チップサイズを大きく増加させることなく、列固定パターンノイズやシェーディングが抑制された画像を得ることができ、かつ、信号読み出しに必要な時間を短縮することが可能となる。
　以上、本発明の固体撮像装置および固体撮像装置の駆動方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　例えば、上記実施の形態では、信号出力線としての水平信号線１３４にセンスアンプを設けて各列の画素の信号を読み出すとしたが、各列のメモリ回路１３２を直列接続してシフトレジスタの構成とし、各列の画素の信号を読み出してもよい。
　また、上記実施の形態では、カウンタ回路１２３はバイアス回路１１３の出力と参照信号生成回路１２２の出力との比較結果をダウンカウントで計測し、画素１０１の信号出力と参照信号生成回路１２２の出力との比較結果をアップカウントで計測するとした。しかし、各列に２つの比較結果を別々に保持するメモリ回路が設けられ、その比較結果の引き算を行う演算回路が設けられれば、いずれの計測もアップカウントにより行われてもよい。
　本発明は、固体撮像装置に利用でき、特にデジタルカメラおよびビデオカメラなど高画質および高機能が求められる撮像機器向けイメージセンサ等に利用することができる。
　　１、１００、５００、７００　　固体撮像装置
　　３　　単位画素
　　７　　駆動制御部
　　１０　　画素部
　　１９、１０２　　垂直信号線
　　２０　　通信・タイミング制御部
　　２５　　カラムＡＤ回路
　　２６　　カラム処理部
　　２７　　参照信号生成部
　　２８　　出力回路
　　１０１　　画素
　　１０３　　垂直選択回路
　　１０４　　行制御線
　　１１２　　画素入力制御スイッチ
　　１１３、５１３　　バイアス回路
　　１１４　　バイアス入力制御スイッチ
　　１２２　　参照信号生成回路
　　１２３　　カウンタ回路
　　１３１　　データ転送スイッチ
　　１３２　　メモリ回路
　　１３３　　水平選択回路
　　１３４　　水平信号線
　　１４１　　タイミング制御回路
　　１５０、７５０　　列ＡＤ変換回路
　　１５１　　比較回路
　　２０１　　差動増幅回路
　　２０２　　第１の差動トランジスタ
　　２０３　　第１の比較回路リセットトランジスタ
　　２０４　　第２の差動トランジスタ
　　２０５　　第２の比較回路リセットトランジスタ
　　２０６　　第１の容量
　　２０７　　第２の容量
　　２１１　　ソース接地型増幅回路
　　２２１　　インバータ回路
　　２５２　　電圧比較部
　　２５４　　カウンタ部
　　３００、３０１、３０４、３０５、３１０　　ＰＭＯＳトランジスタ
　　３０２、３０３、３１１、３１２　　ＮＭＯＳトランジスタ
　　３０６　　電流源
　　３０７　　第１のキャパシタ
　　３０８　　第２のキャパシタ
　　３０９　　出力ノードＶａ
　　３１３　　出力ノードＶｂ
　　３４２　　第１アンプ
　　３４２ａ　　差動比較部
　　３４２ｂ　　カレントミラー回路
　　３４３　　第２アンプ
　　３４４　　クリップ部
　　３４５　　レベルシフタ
　　４４１、４４６　　ゲート電極
　　４４２　　光電変換領域
　　４４３　　ＦＤ領域
　　４４５　　ドレイン領域
　　４４７　　ソース領域
　　４５０、４５４、４５１、４５５　　コンタクト部
　　４６１　　Ｎ型基板
　　４６２　　Ｐウェル
　　４６６　　素子分離領域
　　４６７　　層間絶縁膜
　　４６８　　カラーフィルタ
　　４６９　　マイクロレンズ
　　４８０　　画素電極
　　４８１　　有機光電変換膜
　　４８２　　対向電極
　　６０１　　光電変換素子
　　６０２　　転送トランジスタ
　　６０３　　リセットトランジスタ
　　６０４　　増幅トランジスタ

Claims (14)

  1. 　行列状に配列され、受光量に応じた画素信号と受光量によらないリセット信号とを出力する複数の画素と、
    　前記画素の列に対応して設けられ、対応する列の画素と接続された垂直信号線と、
    　前記垂直信号線に対応して設けられ、対応する垂直信号線に出力されるアナログ信号をデジタル信号にＡＤ変換する列ＡＤ変換回路と、
    　前記列ＡＤ変換回路に所定の電圧を供給するバイアス回路と、
    　参照電圧を生成する参照電圧生成回路とを備え、
    　前記列ＡＤ変換回路は、第１の入力部に前記参照電圧生成回路が接続され、第２の入力部に前記バイアス回路および前記垂直信号線が入力容量を介して接続された比較回路を有し、
    　前記バイアス回路と前記比較回路との間にはスイッチが設けられ、
    　前記比較回路は、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記画素信号の電圧と前記リセット信号の電圧との差分とを比較する第１比較を行う
    　固体撮像装置。
  2. 　前記比較回路は、前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記所定の電圧とを比較する第２比較と、前記第１比較とを順次行い、
    　前記スイッチは、前記第２比較が行われているときにオン状態とされる
    　請求項１に記載の固体撮像装置。
  3. 　前記列ＡＤ変換回路は、さらに、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタ回路を有し、
    　前記画素は、前記第２比較の比較結果が反転するまでの時間を前記カウンタ回路がカウントしているときに、前記垂直信号線に前記リセット信号を出力する
    　請求項２に記載の固体撮像装置。
  4. 　前記比較回路は、前記第２比較と前記第１比較との間でリセットされ、さらに前記第２比較が行われる前にリセットされる
    　請求項２又は３に記載の固体撮像装置。
  5. 　前記バイアス回路は、前記所定の電圧として定電圧を前記第２の入力部に入力する
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  6. 　前記バイアス回路は、前記リセット信号が前記垂直信号線に出力されたときの前記垂直信号線の電圧と同じ電圧を前記所定の電圧として前記第２の入力部に入力する
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　前記バイアス回路は、前記列ＡＤ変換回路に対応して設けられ、対応する列ＡＤ変換回路に所定の電圧を供給し、
    　前記バイアス回路は、前記リセット信号が該バイアス回路に対応する前記垂直信号線に出力されたときの前記垂直信号線の電圧と同じ電圧を前記所定の電圧として前記第２の入力部に入力する
    　請求項６に記載の固体撮像装置。
  8. 　前記バイアス回路は、前記列ＡＤ変換回路に対応して設けられ、対応する列ＡＤ変換回路に所定の電圧を供給する
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  9. 　前記画素は、フォトダイオードと、前記フォトダイオードと接続された転送トランジスタと、前記転送トランジスタと接続されたゲートを有し、前記ゲートの電圧に応じた前記画素信号又は前記リセット信号を前記垂直信号線に出力する増幅トランジスタと、前記増幅トランジスタのゲートと接続されたソース又はドレインを有し、前記増幅トランジスタのゲートの電圧をリセットするリセットトランジスタとを有し、
    　前記バイアス回路は、転送トランジスタと、前記転送トランジスタと接続されたゲートを有し、前記ゲートの電圧に応じた前記所定の電圧を前記第２の入力部に入力する増幅トランジスタと、前記増幅トランジスタのゲートと接続されたソース又はドレインを有し、前記増幅トランジスタのゲートの電圧をリセットするリセットトランジスタとを有する
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  10. 　前記バイアス回路は、さらに、前記転送トランジスタと接続されたフォトダイオードを有する
    　請求項９に記載の固体撮像装置。
  11. 　固体撮像装置の駆動方法であって、
    　前記固体撮像装置は、
    　行列状に配列され、受光量に応じた画素信号と受光量によらないリセット信号とを出力する複数の画素と、
    　前記画素の列に対応して設けられ、対応する列の画素と接続された垂直信号線と、
    　前記垂直信号線に対応して設けられ、対応する垂直信号線に出力されるアナログ信号をデジタル信号にＡＤ変換する列ＡＤ変換回路と、
    　前記列ＡＤ変換回路に所定の電圧を供給するバイアス回路と、
    　参照電圧を生成する参照電圧生成回路とを備え、
    　前記列ＡＤ変換回路は、第１の入力部に前記参照電圧生成回路が接続され、第２の入力部に前記バイアス回路および前記垂直信号線が入力容量を介して接続された比較回路を有し、
    　前記バイアス回路と前記比較回路との間にはスイッチが設けられ、
    　前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記画素信号の電圧と前記リセット信号の電圧との差分とを比較する第１比較を前記比較回路により行う
    　固体撮像装置の駆動方法。
  12. 　前記第１の入力部に入力された前記参照電圧と、前記第２の入力部に入力された前記所定の電圧とを比較する第２比較と、前記第１比較とを前記比較回路により順次行い、
    　前記第２比較が行われているときに前記スイッチをオン状態とする
    　請求項１１に記載の固体撮像装置の駆動方法。
  13. 　前記列ＡＤ変換回路は、さらに、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタ回路を有し、
    　前記第２比較の比較結果が反転するまでの時間を前記カウンタ回路がカウントしているときに、前記画素から前記垂直信号線に前記リセット信号を出力させる
    　請求項１２に記載の固体撮像装置の駆動方法。
  14. 　前記第２比較と前記第１比較との間で前記比較回路をリセットし、
    　前記第２比較が行われる前に前記比較回路をリセットする
    　請求項１２又は１３に記載の固体撮像装置の駆動方法。
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