WO2019235033A1 - 撮像素子、撮像素子の制御方法、及び、電子機器 - Google Patents

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横川　峰志
淳 北原
立澤　之康
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Definitions

  • the present disclosure relates to an imaging device, an imaging device control method, and an electronic device.
  • CMOS image sensors have a phenomenon in which fixed pattern noise is generated due to variations in analog circuits used in comparators and the like.
  • vertical stripe noise is likely to occur.
  • the present disclosure proposes a new and improved imaging device, an imaging device control method, and an electronic device that can generate an image with reduced noise.
  • a pixel array having a plurality of pixels that output pixel signals by photoelectric conversion, a signal output unit that outputs a predetermined signal, and either an output from the signal output unit or an output based on the pixel signal
  • an image pickup device including a switch unit that switches and outputs and an AD conversion processing unit that performs AD conversion using an output from the switch unit.
  • the signal output unit includes a switch unit that switches and outputs the signal, and an AD conversion processing unit that performs AD conversion using the output from the switch unit.
  • An image sensor control method is provided that performs control to switch the switch so that the output of the signal is output to the AD conversion processor.
  • the image sensor and a processing unit that processes a signal output from the image sensor includes a pixel array including a plurality of pixels that output pixel signals by photoelectric conversion; A signal output unit that outputs a predetermined signal, a switch unit that switches and outputs either an output from the signal output unit or an output based on the pixel signal, and an AD conversion using the output from the switch unit And an AD conversion processing unit.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a comparator in FIG. 1. It is a figure which shows the operating point of the comparator of FIG. 3A. It is a timing chart explaining operation of a comparator. It is a circuit diagram which shows the structural example of a comparator. 3 is an explanatory diagram illustrating a functional configuration example of a signal processing circuit according to an embodiment of the present disclosure.
  • 5 is a flowchart showing an operation example of the CMOS image sensor according to the embodiment.
  • 5 is a flowchart showing an operation example of the CMOS image sensor according to the embodiment.
  • It is a circuit diagram which shows the structural example of a comparator.
  • FIG. 3 is an explanatory diagram showing a configuration example of a CMOS image sensor according to the same embodiment. It is a figure which shows the outline
  • FIG. 12 is a cross-sectional view illustrating another configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied. It is explanatory drawing which shows the structural example of an electronic device.
  • Embodiment of the present disclosure 1.1. Configuration example of CMOS image sensor 1.2. 1. Operation example of CMOS image sensor 2. Configuration example of stacked solid-state imaging device Summary
  • FIG. 1 is an explanatory diagram illustrating a configuration example of a CMOS image sensor according to an embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a configuration example of a CMOS image sensor according to an embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a configuration example of a CMOS image sensor according to an embodiment of the present disclosure.
  • a configuration example of the CMOS image sensor according to the embodiment of the present disclosure will be described with reference to FIG.
  • a CMOS image sensor 100 includes a pixel unit 101, a vertical scanning circuit 102, a column readout circuit 103, a signal source 104, a switch unit 105, a reference voltage generation unit 106, A signal processing circuit 107 and an event control unit 108 are included.
  • unit pixels (hereinafter also simply referred to as pixels) including photoelectric conversion elements that photoelectrically convert incident light into a charge amount corresponding to the amount of light are arranged in a matrix.
  • pixel drive lines 109 are wired in the horizontal direction (pixel array direction / horizontal direction of the pixel row) for each row with respect to the matrix-like pixel array, and vertical for each column.
  • the signal line 110 is wired along the vertical direction (pixel array direction / vertical direction of the pixel column) in the figure.
  • One end of the pixel drive line 109 is connected to an output end corresponding to each row of the vertical scanning circuit 102.
  • one pixel drive line 109 is shown for each pixel row, but two or more pixel drive lines 109 may be provided in each pixel row.
  • the vertical scanning circuit 102 includes a shift register, an address decoder, and the like. Here, although the illustration of a specific configuration is omitted, the vertical scanning circuit 102 includes a reading scanning system and a sweeping scanning system.
  • the readout scanning system performs selective scanning sequentially for each unit pixel from which a signal is read out in units of rows.
  • the sweep-out scanning system removes unnecessary charges from the photoelectric conversion elements of the unit pixels of the readout row preceding the readout scan by the time of the shutter speed with respect to the readout row where the readout scanning is performed by the readout scanning system.
  • Sweep out (reset) sweep scanning A so-called electronic shutter operation is performed by sweeping (reset) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).
  • the signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation.
  • the period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation time (exposure time) in the unit pixel.
  • the pixel signal VSL output from each unit pixel in the pixel row selectively scanned by the vertical scanning circuit 102 is supplied to the column readout circuit 103 via the vertical signal line 110 in each column.
  • the column readout circuit 103 includes a comparator, a counter, a latch, and the like.
  • One comparator, a counter, and a latch are provided for each column of the pixel portion 101 and one for each of a plurality of columns, and constitute an ADC.
  • the column readout circuit 103 is provided with one ADC for each column of the pixel portion 101 and one for each of a plurality of columns.
  • a specific configuration example of the comparator will be described later.
  • a predetermined reference voltage is applied to the comparator of the column readout circuit 103.
  • a configuration example of the column readout circuit 103 will be described with reference to FIG. 2B.
  • the signal source 104 is an example of a signal output unit of the present disclosure, and supplies a signal to the column readout circuit 103 through the switch unit 105.
  • the signal from the signal source 104 is supplied to the column readout circuit 103 when the CMOS image sensor 100 executes processing for correcting the characteristics of the column readout circuit 103 (hereinafter also simply referred to as correction processing).
  • the signal source 104 may be configured to output a signal having an arbitrary voltage, and may include a plurality of signal sources each outputting a signal having a predetermined voltage.
  • the switch unit 105 performs an operation of switching so that either the signal from the pixel unit 101 or the signal from the signal source 104 is supplied to the column readout circuit 103. That is, at the time of imaging, the switch unit 105 is connected to supply a signal from the pixel unit 101 to the column readout circuit 103, and at the time of correction processing, the switch unit 105 sends the signal from the signal source 104 to the column readout circuit 103. Connect to supply. Switching of the switch unit 105 can be controlled by the event control unit 108.
  • the switch unit 105 includes a switching element provided for each vertical signal line 110. Switching of each switching element is controlled by the event control unit 108.
  • the signal processing circuit 107 performs predetermined signal processing on the digital pixel signal to generate two-dimensional image data. For example, the signal processing circuit 107 corrects vertical line defects and point defects, or clamps signals, and performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. Or The signal processing circuit 107 outputs the generated image data to a subsequent apparatus.
  • the signal processing circuit 107 executes a correction process for correcting the analog characteristics of the column readout circuit 103.
  • the signal processing circuit 107 can reduce noise caused by the analog characteristics of the column readout circuit 103 by executing correction processing.
  • the event control unit 108 detects the occurrence of a predetermined event, and controls the operations of the vertical scanning circuit 102, the switch unit 105, and the signal processing circuit 107 according to the detection. Therefore, the event control unit 108 is an example of a control unit of the present disclosure. For example, when it is determined that the correction process is executed when a predetermined temperature change is detected, the event control unit 108 executes the correction process when a predetermined temperature change is detected by a temperature sensor (not shown). Therefore, the switch unit 105 is switched so as to connect the signal source 104 and the column readout circuit 103.
  • the event control unit 108 detects the predetermined voltage change and performs the correction process. Is performed, the switch unit 105 is switched to connect the signal source 104 and the column readout circuit 103.
  • the driving of the vertical scanning circuit 102, the column readout circuit 103, the signal source 104, the switch unit 105, the reference voltage generation unit 106, and the signal processing circuit 107 may be controlled by a timing signal from a timing control circuit (not shown).
  • FIG. 2A is a circuit diagram illustrating a configuration example of the pixel 150 provided in the pixel portion 101.
  • the pixel 150 includes, for example, a photodiode 151 as a photoelectric conversion element, and includes, as an active element, four transistors of a transfer transistor 152, an amplification transistor 154, a selection transistor 155, and a reset transistor 156 with respect to the photodiode 151.
  • the photodiode 151 photoelectrically converts incident light into electric charges (here, electrons) according to the amount of light.
  • the transfer transistor 152 is connected between a photodiode 151 and an FD (floating diffusion) 153.
  • the transfer transistor 152 transfers the charge accumulated in the photodiode 151 to the FD 153 when turned on by the drive signal TX supplied from the vertical scanning circuit 102.
  • the gate of the amplification transistor 154 is connected to the FD 153.
  • the amplification transistor 154 is connected to the vertical signal line 110 via the selection transistor 155, and constitutes a constant current source 157 outside the pixel portion 101 and a source follower.
  • the selection transistor 155 is turned on by the drive signal SEL supplied from the vertical scanning circuit 102, the amplification transistor 154 amplifies the potential of the FD 153 and outputs a pixel signal indicating a voltage corresponding to the potential to the vertical signal line 110.
  • the pixel signal output from each pixel 150 is supplied to each comparator of the column readout circuit 103 via the vertical signal line 110.
  • the reset transistor 156 is connected between the power supply VDD and the FD 153.
  • the reset transistor 156 is turned on by the drive signal RST supplied from the vertical scanning circuit 102, the potential of the FD 153 is reset to the potential of the power supply VDD.
  • FIG. 2B is an explanatory diagram illustrating a configuration example of the column readout circuit 103.
  • the column readout circuit 103 includes a comparator 200, a counter 300, and a switch 310.
  • the comparator 200 is a circuit that compares the output signal from the vertical signal line 110 with the ramp signal from the signal source 104.
  • the ramp signal from the signal source 104 has a waveform whose value changes with time at a constant slope in accordance with a clock pulse from a PLL (not shown).
  • the comparator 200 outputs a signal for turning off the switch 310 at a timing at which the magnitude relationship between the output signal from the vertical signal line 110 and the ramp signal from the signal source 104 is inverted.
  • the counter 300 is a circuit that counts up according to clock pulses from the PLL.
  • the counter 300 counts up until the switch 310 is turned off and the clock pulse from the PLL is not supplied. That is, the counter 300 counts up until the timing when the magnitude relationship between the output signal from the vertical signal line 110 and the ramp signal from the signal source 104 is inverted. Therefore, the value of the counter 300 becomes the digital value of the output signal from the vertical signal line 110.
  • FIG. 3A is a circuit diagram showing a configuration example of the comparator 200 applied to the comparator 121 of FIG.
  • the comparator 200 includes a differential amplifier 201, an output amplifier 221, capacitors C11 to C13 and C42, a switch SW11, and a switch SW12.
  • the differential amplifier 201 includes a PMOS transistor PT11, a PMOS transistor PT12, and NMOS transistors NT11 to NT13.
  • the source of the PMOS transistor PT11 and the source of the PMOS transistor PT12 are connected to the power supply VDD1.
  • the drain of the PMOS transistor PT11 is connected to the gate of the PMOS transistor PT11 and the drain of the NMOS transistor NT11.
  • the drain of the PMOS transistor PT12 is connected to the drain of the NMOS transistor NT12 and the output terminal T15 of the output signal OUT1.
  • the source of the NMOS transistor NT11 is connected to the source of the NMOS transistor NT12 and the drain of the NMOS transistor NT13.
  • the source of the NMOS transistor NT13 is connected to the ground GND1.
  • the PMOS transistor PT11 and the PMOS transistor PT12 constitute a current mirror circuit.
  • the NMOS transistors NT11 to NT13 constitute a differential comparison unit. That is, the NMOS transistor NT13 operates as a current source by the bias voltage VG input from the outside via the input terminal T14, and the NMOS transistor NT11 and the NMOS transistor NT112 operate as differential transistors.
  • the capacitor C11 is connected between the input terminal T11 of the pixel signal VSL or the signal source 104 capable of outputting an arbitrary voltage and the gate of the NMOS transistor NT11, and serves as an input capacitance for the pixel signal VSL.
  • the capacitor C12 is connected between the input terminal T12 of the reference signal RAMP and the gate of the NMOS transistor NT11, and serves as an input capacitance for the reference signal RAMP.
  • the switch SW11 is connected between the drain and gate of the NMOS transistor NT11, and is turned on or off by the drive signal AZSW1 input via the input terminal T13.
  • the switch SW12 is connected between the drain and gate of the NMOS transistor NT12, and is turned on or off by a drive signal AZSW1 input via the input terminal T13.
  • the capacitor C13 is connected between the gate of the NMOS transistor NT12 and the ground GND1.
  • a connection point between the capacitor C11, the capacitor C12, and the switch SW11 is referred to as a node HiZ.
  • a connection point between the gate of the NMOS transistor NT12, the capacitor C13, and the switch SW12 is referred to as a node VSH.
  • the output amplifier 221 functions as a buffer for buffering the output signal OUT1 of the differential amplifier 201 in order to output the output signal OUT1 to a subsequent circuit at an appropriate level. That is, the output amplifier 221 amplifies the output signal OUT1 of the differential amplifier 201 with a predetermined gain, and outputs the output signal OUT2 obtained as a result from the output terminal T42.
  • the output amplifier 221 includes a PMOS transistor PT41, an NMOS transistor NT41, a capacitor C41, and a switch SW41.
  • the source of the PMOS transistor PT41 is connected to the power supply VDD1, the gate is connected to the output of the differential amplifier 201, and the drain is connected to the drain of the PMOS transistor PT41 and the output terminal T42.
  • the source of the NMOS transistor NT41 is connected to the ground GND1, and the gate is connected to the ground GND1 via the capacitor C41.
  • the switch SW41 is connected between the drain and gate of the NMOS transistor NT41, and is turned on or off by the drive signal AZSW2 input from the timing control circuit via the input terminal T41.
  • the capacitor C42 is connected between the power supply VDD1 and the drain of the PMOS transistor PT12 (the output of the differential amplifier 201).
  • the capacitor C42 removes the high frequency component of the output signal OUT1 of the differential amplifier 201.
  • FIG. 4 shows a timing chart of the drive signal AZSW1, the drive signal AZSW2, the reference signal RAMP, the pixel signal VSL, the node VSH, the node HiZ, the output signal OUT1, and the output signal OUT2.
  • the drive signal AZSW1 is set to a high level. Then, the switch SW11 and the switch SW12 are turned on, and the drain and gate of the NMOS transistor NT11 and the drain and gate of the NMOS transistor NT12 are connected. Further, the reference signal RAMP is set to a predetermined reset level. Further, the FD 153 of the pixel 150 to be read is reset, and the pixel signal VSL is set to the reset level.
  • the auto-zero operation of the differential amplifier 201 is started. That is, the drain and gate of the NMOS transistor NT11 and the drain and gate of the NMOS transistor NT12 converge to the same predetermined voltage (hereinafter referred to as a reference voltage). Thereby, the voltages of the node HiZ and the node VSH are set to the reference voltage.
  • the drive signal AZSW2 is set to a high level. Then, the switch SW41 is turned on, and the drain and gate of the PMOS transistor PT41 are connected.
  • the auto-zero operation of the output amplifier 221 is started. That is, the voltage of the capacitor C41 becomes equal to the drain voltage of the PMOS transistor PT41, and charges are accumulated in the capacitor C41.
  • the drive signal AZSW2 is set to a low level. Then, the switch SW41 is turned off, and the auto zero operation of the output amplifier 221 ends. Even after the switch SW41 is turned off, the voltage of the capacitor C41 is held as it is and applied to the gate of the NMOS transistor NT41. Therefore, the NMOS transistor NT41 functions as a current source that supplies substantially the same current as when the switch SW41 is on.
  • the drive signal AZSW1 is set to a low level, and the switch SW11 and the switch SW12 are turned off. Thereby, the auto-zero operation of the differential amplifier 201 ends.
  • the voltage of the node HiZ is held at the reference voltage because the pixel signal VSL and the reference signal RAMP do not change. Further, the voltage of the node VSH is held at the reference voltage by the charge accumulated in the capacitor C13.
  • the voltage of the reference signal RAMP is lowered from the reset level by a predetermined value.
  • the voltage of the node HiZ decreases, falls below the voltage (reference voltage) of the node VSH, and the output signal OUT1 of the differential amplifier 201 becomes low level.
  • the reference signal RAMP starts linear increase.
  • the voltage of the node HiZ also increases linearly.
  • the counter 122 starts counting.
  • the output signal OUT1 of the differential amplifier 201 is inverted and becomes a high level.
  • the count value of the counter 122 when the output signal OUT1 is inverted to the high level is held in the latch 123 as the value of the P-phase (reset level) pixel signal VSL.
  • the voltage of the reference signal RAMP is set to the reset voltage. Further, the transfer transistor 152 of the pixel 150 is turned on, the charge accumulated in the photodiode 151 during the exposure period is transferred to the FD 153, and the pixel signal VSL is set to the signal level. As a result, the voltage of the node HiZ decreases by a value corresponding to the signal level, falls below the voltage (reference voltage) of the node VSH, and the output signal OUT1 of the differential amplifier 201 is inverted to a low level.
  • the voltage of the reference signal RAMP is lowered from the reset level by a predetermined value. As a result, the voltage at the node HiZ further decreases.
  • the reference signal RAMP starts increasing linearly.
  • the voltage of the node HiZ also increases linearly.
  • the counter 122 starts counting.
  • the output signal OUT1 of the differential amplifier 201 is inverted and becomes a high level.
  • the count value of the counter 122 when the output signal OUT1 is inverted to the high level is held in the latch 123 as the value of the D-phase (signal level) pixel signal VSL.
  • the latch 123 performs CDS by taking the difference between the D-phase pixel signal VSL and the P-phase pixel signal VSL read out between time t5 and time t6. In this way, AD conversion of the pixel signal VSL is performed.
  • the output signal OUT1 of the differential amplifier 201 becomes high level
  • the PMOS transistor PT41 of the output amplifier 221 turns off, and the output signal OUT2 becomes low level.
  • the output signal OUT1 of the differential amplifier 201 becomes low level
  • the PMOS transistor PT41 of the output amplifier 221 turns on, and the output signal OUT2 becomes high level. That is, the output amplifier 221 inverts and outputs the level of the output signal OUT1 of the differential amplifier 201.
  • the power consumption of the column readout circuit 103 can be reduced, and as a result, the power consumption of the CMOS image sensor 100 can be reduced.
  • the upper diagram in FIG. 5 shows a configuration example of the comparator.
  • a reference signal RAMP having a ramp waveform that linearly decreases is input to one input of the differential amplifier 201 (gate of the NMOS transistor NT11) via the capacitor C21.
  • the pixel signal VSL is input to the other input of the differential amplifier 201 (gate of the NMOS transistor NT12) via the capacitor C22.
  • the reference signal RAMP and the pixel signal VSL are compared, and the comparison result is output as the output signal OUT.
  • the input voltage (the voltage of the reference signal RAMP and the pixel signal VSL) of the differential amplifier 201 when the output signal OUT is inverted varies depending on the voltage of the pixel signal VSL. Therefore, for example, when the voltage of the power supply VDD for driving the comparator is lowered, the input voltage of the differential amplifier 201 when the output signal OUT is inverted exceeds the input dynamic range of the comparator, and AD conversion linearity is ensured. There is a risk that it will not be possible.
  • FIG. 3B is an explanatory diagram showing effects of the circuit shown in FIG. 3A.
  • the input voltage (the voltage at the node HiZ and the node VSH) of the differential amplifier 201 when the output signal OUT1 is inverted is constant without fluctuation.
  • the direction in which the reference signal RAMP changes is opposite to the reference signal RAMP of the comparator in FIG. 5, and changes linearly in the opposite direction to the pixel signal VSL.
  • changing in the direction opposite to the pixel signal VSL means changing in the direction opposite to the direction in which the pixel signal VSL changes as the signal component increases.
  • the pixel signal VSL changes in the negative direction as the signal component increases, while the reference signal RAMP changes in the opposite positive direction. Therefore, the voltage at the node HiZ (the input voltage of the differential amplifier 201) becomes a voltage corresponding to the difference between the pixel signal VSL and the reference signal RAMP in FIG. 5, and the amplitude becomes small.
  • the input voltage of the differential amplifier 201 at the time of inversion of the output signal OUT1 becomes constant and the amplitude of the input voltage becomes small, so that the input dynamic range of the differential amplifier 201 can be narrowed.
  • the voltage of the power supply VDD1 for driving the comparator 200 can be lower than that of the comparator of FIG. 5, and as a result, the power consumption of the column readout circuit 103 can be reduced and the power consumption of the CMOS image sensor 100 can be reduced. it can.
  • CMOS image sensors have a phenomenon in which fixed pattern noise occurs due to variations in analog circuits used in comparators and the like.
  • vertical stripe noise is likely to occur.
  • the signal processing circuit 107 performs correction processing for correcting the analog characteristics of the column readout circuit 103.
  • the CMOS image sensor 100 according to the present embodiment can generate an image in which noise due to the analog characteristics of the column readout circuit 103 is reduced by executing correction processing by the signal processing circuit 107.
  • the switch unit 105 is switched so that the signal from the signal source 104 is supplied to each comparator 200.
  • the signal source 104 is configured by a DAC as shown in FIG. 3A, a signal set to an arbitrary voltage is supplied to each comparator 200.
  • the switch unit 105 is switched so that the signal from the signal source 104 is supplied to each comparator.
  • FIG. 6 is an explanatory diagram illustrating a functional configuration example of the signal processing circuit 107 according to the embodiment of the present disclosure.
  • a functional configuration example of the signal processing circuit 107 according to the embodiment of the present disclosure will be described with reference to FIG.
  • the signal processing circuit 107 includes a gain error measurement unit 131, a correction value calculation unit 132, a storage unit 133, and a correction unit 134. Is done.
  • the gain error measurement unit 131 measures the gain error for each ADC output included in the column readout circuit 103 during the correction process. Due to variations in characteristics of the analog circuit, the offset and gain differ for each ADC output. Accordingly, the gain error measurement unit 131 measures variations in offset and gain that differ for each output of the ADC. That is, the gain error measurement unit 131 measures offset and gain variations when a signal from the signal source 104 is converted into a digital signal through the column readout circuit 103.
  • the correction value calculation unit 132 calculates a correction value for correcting the gain error based on the gain error measured by the gain error measurement unit 131. A specific calculation example of the correction value will be described later.
  • the storage unit 133 stores the correction value calculated by the correction value calculation unit 132.
  • the correction unit 134 corrects the signal output from the column readout circuit 103 using the correction value stored in the storage unit 133 during imaging.
  • the signal processing circuit 107 can reduce noise caused by the analog characteristics of the column readout circuit 103 by having such a configuration. Therefore, the CMOS image sensor 100 according to the embodiment of the present disclosure can generate an image in which noise caused by the analog characteristics of the column readout circuit 103 is reduced by executing the correction process in the signal processing circuit 107. it can.
  • the CMOS image sensor 100 can execute a correction process by the signal processing circuit 107 in response to detecting the occurrence of a predetermined event. Therefore, the signal processing circuit 107 may hold information on the operating environment such as the voltage value and temperature value of the CMOS image sensor 100 at the time when the correction process is executed.
  • FIG. 7A and 7B are flowcharts illustrating an operation example of the CMOS image sensor 100 according to the embodiment of the present disclosure.
  • the CMOS image sensor 100 When the power is turned on, the CMOS image sensor 100 performs a predetermined initial setting (step S101) and enters a standby state (step S102). When executing the correction process, the CMOS image sensor 100 first executes correction setting (step S103).
  • This correction setting can be, for example, setting of a voltage of a signal output from the signal source 104, selection of a signal source to be used when the signal source 104 includes a plurality of signal sources, and the like.
  • the CMOS image sensor 100 executes AD conversion of correction data output from the signal source 104 by the column readout circuit 103 (step S104). Subsequently, the CMOS image sensor 100 uses the correction value calculation unit 132 to calculate the gain correction coefficient using the digital signal output from the column readout circuit 103 (step S105). In step S105, the correction value calculation unit 132 may calculate an offset correction coefficient for offset correction. Subsequently, the CMOS image sensor 100 stores the calculated correction coefficient in the storage unit 133 (step S106). When the CMOS image sensor 100 stores the correction coefficient in the storage unit 133, the CMOS image sensor 100 determines whether correction re-execution determination at the time of imaging described later has been performed (step S107).
  • Step S108 the switch unit 105 switches the switch so that the output from the pixel unit 101 is output to the column readout circuit 103.
  • step S107, Yes the CMOS image sensor 100 proceeds to the next process without entering the standby state.
  • FIG. 8 is an explanatory diagram showing an example of correction processing by the signal processing circuit 107.
  • FIG. 8 shows correction processing by the signal processing circuit 107 when correcting the outputs of the four ADCs.
  • the change in the digital value with respect to the light amount is not uniform in all ADCs due to variations in the characteristics of the analog circuit.
  • the fact that the change in the digital value relative to the amount of light is not uniform in all ADCs is a cause of vertical noise appearing.
  • the signal processing circuit 107 performs correction processing so that the change of the digital value with respect to the light amount is uniform in all the ADCs. For example, as shown in the upper right graph of FIG. 8, the signal processing circuit 107 first aligns digital values (offset values) when the light amount is 0 with respect to all ADC outputs. Then, as shown in the lower left graph of FIG. 8, the signal processing circuit 107 performs gain correction, that is, processing so that the slopes are the same for all ADC outputs. The slope at this time may be the slope of the output of a specific ADC, or may be the average value of the slopes of the outputs of all ADCs.
  • the signal processing circuit 107 executes a process for matching the saturation points to the outputs of all ADCs, as shown in the lower right graph of FIG.
  • the signal processing circuit 107 can match the characteristics of all ADCs by this series of processing.
  • the method described here is merely an example of the operation of the signal processing circuit 107, and processing for matching the characteristics of each ADC shown in the leftmost graph of FIG. 8 as in the rightmost graph is performed. If so, the signal processing circuit 107 can perform various processes. Further, the graph of FIG. 8 shows the relationship between the light amount and the digital value, but the present disclosure is not limited to such an example.
  • the signal processing circuit 107 may perform processing for aligning the characteristics of the ADCs based on the relationship between the voltage value of the signal generated by the pixel unit 101 based on the light amount and the digital value.
  • the CMOS image sensor 100 first determines whether or not the correction processing should be re-executed when it is time to take an image (step S109).
  • a criterion for determining whether or not the correction process should be re-executed for example, the voltage value has changed by a predetermined value or more, the temperature has changed by a predetermined value or more, a predetermined time has elapsed since the previous correction process was performed, and external correction is instructed
  • the signal may have been supplied.
  • the CMOS image sensor 100 If it is determined that the correction process should be re-executed (step S109, Yes), the CMOS image sensor 100 returns to the correction setting process of step S103 and re-executes the correction process. The CMOS image sensor 100 can return to imaging without going through standby for re-execution of the correction processing at the time of imaging. On the other hand, if it is determined that the correction process should not be re-executed (No at Step S109), the CMOS image sensor 100 reads the output from the pixel unit 101 by the column readout circuit 103 (Step S110), and the read data The signal processing circuit 107 executes digital correction processing using the coefficient obtained by the correction processing (step S111).
  • the CMOS image sensor 100 determines whether or not the imaging process is finished (step S112). If the imaging process is not finished (No in step S112), the CMOS image sensor 100 determines whether or not the correction process in step S109 should be re-executed. Return. On the other hand, if the imaging process has been completed (step S112, Yes), the CMOS image sensor 100 shifts to the standby mode again (step S113). If the operation is to be terminated, the CMOS image sensor 100 performs a predetermined termination setting (step S114) and turns off the power.
  • FIG. 9 is an explanatory diagram showing operations of the CMOS image sensor 100 according to the embodiment of the present disclosure in time series.
  • the CMOS image sensor 100 executes a correction process at the time of activation at the output timing of the vertical synchronization signal Vsync.
  • the correction process at the time of activation may be performed over a longer time than the correction process after activation described later.
  • the CMOS image sensor 100 executes a correction process according to the voltage change at the output timing of the vertical synchronization signal Vsync.
  • the CMOS image sensor 100 executes a correction process according to the temperature change at the output timing of the vertical synchronization signal Vsync.
  • the correction at this time may be distinguished from the correction at the time of startup as “every V correction”.
  • the execution time of each V correction may be shorter than the correction execution time at the time of startup, and may be an execution time that is completed within one frame, for example.
  • FIG. 9 shows an example of executing V correction every predetermined number of frames and an example of executing V correction every time the temperature changes by a predetermined value or more.
  • FIG. 10 is an explanatory diagram showing an example of the correction process at startup and every V correction process.
  • the CMOS image sensor 100 executes correction by setting a high voltage value (correction image 1) and a low voltage value (correction image 2) a plurality of times as a correction process at startup.
  • the CMOS image sensor 100 is assumed to be correction executed during the imaging process as the V correction process, the high voltage value (correction image 1) and the low voltage value (correction image 2).
  • the correction by the set of is executed only once.
  • the CMOS image sensor 100 performs correction in a blank area within one frame.
  • the CMOS image sensor 100 can purify an image in which noise is reduced with respect to the image of the subsequent frames by executing the V correction process every time as described above.
  • FIG. 3A illustrates an example in which a DAC capable of outputting an arbitrary voltage is provided as the signal source 104.
  • the signal source 104 outputs a signal having a predetermined voltage. You may comprise with the several voltage source to output.
  • FIG. 11 is an explanatory diagram showing an example of the correction process at startup and every V correction process.
  • FIG. 11 shows an example in which two voltage sources that output a signal of a predetermined voltage are configured as the signal source 104.
  • the switch unit 105 is switched to output a signal from each voltage source to the comparator 200. If signals from at least two voltage sources are supplied to the comparator 200, the inclination of the relationship between the light amount and the digital value as shown in FIG. 8 can be grasped. Therefore, the signal processing circuit 107 can correct the variation in the analog characteristics of the comparator 200 based on the digital signal output from the comparator 200 during the correction process.
  • FIG. 12 is an explanatory diagram illustrating a configuration example of the comparator.
  • FIG. 12 illustrates an example in which two voltage sources that output a signal having a predetermined voltage are configured as the signal source 104.
  • CMOS image sensor 100 of the present embodiment a successive approximation register (SAR) ADC can be used as the ADC provided in the column readout circuit 103.
  • the CMOS image sensor 100 according to the present embodiment can correct the variation in the analog characteristics of the comparator even when the SAR ADC is used for the column readout circuit 103.
  • FIG. 13 is an explanatory diagram showing a configuration example of the SAR ADC provided in the column readout circuit 103.
  • FIG. 13 shows an example in which a DAC capable of outputting an arbitrary voltage is configured as the signal source 104. .
  • the ADC shown in FIG. 13 uses a SAR ADC.
  • the ADC illustrated in FIG. 13 includes a switch unit 171, a capacitor array 172, a comparator 173, and a SAR logic circuit 174.
  • FIG. 14 is an explanatory diagram showing a configuration example of the SAR ADC provided in the column readout circuit 103.
  • FIG. 14 shows an example in which two voltage sources that output a signal of a predetermined voltage are configured as the signal source 104. It is shown.
  • the ADC shown in FIG. 14 uses a SAR ADC, and its configuration is the same as that shown in FIG.
  • the configuration of the SAR ADC provided in the column readout circuit 103 is not limited to that shown in FIG. 13 or FIG.
  • the CMOS image sensor 100 may have a configuration in which data photoelectrically converted by the pixel unit 101 is read from the pixel unit 101 instead of the column unit.
  • FIG. 15 is an explanatory diagram illustrating a configuration example of the CMOS image sensor 100 according to the embodiment of the present disclosure.
  • FIG. 15 shows a configuration example of the CMOS image sensor 100 including a configuration in which a plurality of adjacent pixels of the pixel portion 101 are grouped and a readout circuit 103 that reads data in units of the group is provided. .
  • FIG. 15 shows a configuration example of the CMOS image sensor 100 including a configuration in which a plurality of adjacent pixels of the pixel portion 101 are grouped and a readout circuit 103 that reads data in units of the group is provided. .
  • a signal from a pixel group including a plurality of pixels is output from the pixel unit 101 to the readout circuit 103, and the readout circuit 103 receives a signal from the pixel unit 101 or a signal source 104 in units of pixel groups. This signal is read out and output to the signal processing circuit 107.
  • the read circuit B2 for reading is read by the read circuit 103, respectively.
  • the switch unit 105 can supply either the output from the pixel unit 101 or the output from the signal source 104 to the column readout circuit 103.
  • FIG. 16 is a diagram illustrating an outline of a configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • FIG. 16A shows a schematic configuration example of a non-stacked solid-state imaging device.
  • the solid-state imaging device 23010 includes a single die (semiconductor substrate) 23011 as illustrated in FIG.
  • the die 23011 is mounted with a pixel region 23012 in which pixels are arranged in an array, a control circuit 23013 for driving the pixel and other various controls, and a logic circuit 23014 for signal processing.
  • the solid-state imaging device 23020 is configured as a single semiconductor chip in which two dies, a sensor die 23021 and a logic die 23024, are stacked and electrically connected.
  • the sensor die 23021 has a pixel region 23012 and a control circuit 23013 mounted thereon, and the logic die 23024 has a logic circuit 23014 including a signal processing circuit for performing signal processing.
  • the pixel region 23012 is mounted on the sensor die 23021, and the control circuit 23013 and the logic circuit 23014 are mounted on the logic die 23024.
  • FIG. 17 is a cross-sectional view illustrating a first configuration example of a stacked solid-state imaging device 23020.
  • a PD photodiode
  • an FD floating diffusion
  • a Tr MOS FET
  • a Tr serving as a control circuit 23013 are formed.
  • a wiring layer 23101 having a plurality of layers, in this example, three layers of wirings 23110 is formed on the sensor die 23021.
  • the control circuit 23013 (being Tr) can be configured as a logic die 23024 instead of the sensor die 23021.
  • a Tr constituting the logic circuit 23014 is formed. Further, the logic die 23024 is formed with a wiring layer 23161 including a plurality of layers 23170 in this example. In addition, a connection hole 23171 having an insulating film 23172 formed on the inner wall surface is formed in the logic die 23024, and a connection conductor 23173 connected to the wiring 23170 and the like is embedded in the connection hole 23171.
  • the sensor die 23021 and the logic die 23024 are bonded together so that the wiring layers 23101 and 23161 face each other, thereby forming a stacked solid-state imaging device 23020 in which the sensor die 23021 and the logic die 23024 are stacked.
  • a film 23191 such as a protective film is formed on a surface where the sensor die 23021 and the logic die 23024 are bonded.
  • connection hole 23111 is formed which penetrates the sensor die 23021 from the back side (side where light enters the PD) (upper side) of the sensor die 23021 and reaches the uppermost wiring 23170 of the logic die 23024.
  • a connection hole 23121 is formed in the sensor die 23021 in the vicinity of the connection hole 23111 so as to reach the first layer wiring 23110 from the back surface side of the sensor die 23021.
  • An insulating film 23112 is formed on the inner wall surface of the connection hole 23111, and an insulating film 23122 is formed on the inner wall surface of the connection hole 23121.
  • Connection conductors 23113 and 23123 are embedded in the connection holes 23111 and 23121, respectively.
  • connection conductor 23113 and the connection conductor 23123 are electrically connected on the back side of the sensor die 23021, whereby the sensor die 23021 and the logic die 23024 are connected to the wiring layer 23101, the connection hole 23121, the connection hole 23111, and the wiring layer. It is electrically connected through 23161.
  • FIG. 18 is a cross-sectional view illustrating a second configuration example of the stacked solid-state imaging device 23020.
  • the sensor die 23021 (the wiring layer 23101 (the wiring 23110)) and the logic die 23024 (the wiring layer 23161 (the wiring thereof) are formed by one connection hole 23211 formed in the sensor die 23021. 23170)) are electrically connected.
  • connection hole 23211 is formed so as to penetrate the sensor die 23021 from the back side of the sensor die 23021 to reach the uppermost layer wiring 23170 of the logic die 23024 and to reach the uppermost layer wiring 23110 of the sensor die 23021. Is done.
  • An insulating film 23212 is formed on the inner wall surface of the connection hole 23211, and a connection conductor 23213 is embedded in the connection hole 23211.
  • the sensor die 23021 and the logic die 23024 are electrically connected by the two connection holes 23111 and 23121.
  • the sensor die 23021 and the logic die 23024 are connected by the single connection hole 23211. Electrically connected.
  • FIG. 19 is a cross-sectional view showing a third configuration example of the stacked solid-state imaging device 23020.
  • the solid-state imaging device 23020 in FIG. 19 has a surface on which the sensor die 23021 and the logic die 23024 are bonded to each other in that a film 23191 such as a protective film is not formed on the surface on which the sensor die 23021 and the logic die 23024 are bonded. This is different from the case of FIG. 17 in which a film 23191 such as a protective film is formed.
  • the sensor die 23021 and the logic die 23024 are overlapped so that the wirings 23110 and 23170 are in direct contact with each other, heated while applying a required weight, and the wirings 23110 and 23170 are directly joined. Composed.
  • FIG. 20 is a cross-sectional view illustrating another configuration example of the stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • the solid-state imaging device 23401 has a three-layer stacked structure in which three dies, a sensor die 23411, a logic die 23412, and a memory die 23413 are stacked.
  • the memory die 23413 includes, for example, a memory circuit that stores data temporarily necessary for signal processing performed by the logic die 23412.
  • the logic die 23412 and the memory die 23413 are stacked in that order under the sensor die 23411, but the logic die 23412 and the memory die 23413 are arranged in the reverse order, that is, in the order of the memory die 23413 and the logic die 23412. 23411 can be laminated.
  • the sensor die 23411 is formed with a PD serving as a photoelectric conversion unit of the pixel and a source / drain region of the pixel Tr.
  • a gate electrode is formed around the PD via a gate insulating film, and a pixel Tr 23421 and a pixel Tr 23422 are formed by a source / drain region paired with the gate electrode.
  • a pixel Tr 23421 adjacent to the PD is a transfer Tr, and one of a pair of source / drain regions constituting the pixel Tr 23421 is an FD.
  • an interlayer insulating film is formed in the sensor die 23411, and a connection hole is formed in the interlayer insulating film.
  • a connection hole is formed in the interlayer insulating film.
  • a wiring layer 23433 having a plurality of layers of wirings 23432 connected to the respective connection conductors 23431 is formed in the sensor die 23411.
  • an aluminum pad 23434 serving as an electrode for external connection is formed in the lowermost layer of the wiring layer 23433 of the sensor die 23411.
  • the aluminum pad 23434 is formed at a position closer to the bonding surface 23440 with the logic die 23412 than to the wiring 23432.
  • the aluminum pad 23434 is used as one end of wiring related to signal input / output with the outside.
  • a contact 23441 used for electrical connection with the logic die 23412 is formed on the sensor die 23411.
  • the contact 23441 is connected to the contact 23451 of the logic die 23412 and is also connected to the aluminum pad 23442 of the sensor die 23411.
  • a pad hole 23443 is formed so as to reach the aluminum pad 23442 from the back side (upper side) of the sensor die 23411.
  • the technology according to the present disclosure can be applied to the solid-state imaging device as described above.
  • the CMOS image sensor 100 can be manufactured as a stacked solid-state imaging device as illustrated by B and C in FIG.
  • the pixel unit 101 is provided in the sensor die 23021, and the vertical scanning circuit 102, the column readout circuit 103, the signal source 104, the switch unit 105, the reference voltage generation unit 106, the signal processing circuit 107, and the event control unit 108 are logic. It may be provided on the die 23024.
  • the technology according to the present disclosure can be applied to an imaging device provided in a digital camera, a digital still camera, a mobile phone, a tablet terminal, a personal computer, or the like.
  • the technology according to the present disclosure is realized as a device that is mounted on any type of mobile body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. Also good.
  • FIG. 21 is an explanatory diagram illustrating a configuration example of the electronic apparatus 500 to which the CMOS image sensor 100 according to the embodiment of the present disclosure is applied.
  • the electronic device 500 is an electronic device such as an imaging device such as a digital still camera or a video camera, or a mobile terminal device such as a smartphone or a tablet terminal.
  • an imaging device such as a digital still camera or a video camera
  • a mobile terminal device such as a smartphone or a tablet terminal.
  • the electronic apparatus 500 includes a lens 501, an imaging element 502, a DSP circuit 503, a frame memory 504, a display unit 505, a recording unit 506, an operation unit 507, and a power supply unit 508.
  • the DSP circuit 503, the frame memory 504, the display unit 505, the recording unit 506, the operation unit 507, and the power supply unit 508 are connected to each other via a bus line 509.
  • CMOS image sensor 100 of FIG. 1 can be applied as the image sensor 502.
  • the DSP circuit 503 is a signal processing circuit that processes a signal supplied from the image sensor 502.
  • the DSP circuit 503 outputs image data obtained by processing a signal from the image sensor 502.
  • the frame memory 504 temporarily holds the image data processed by the DSP circuit 503 in units of frames.
  • the display unit 505 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image sensor 502.
  • the recording unit 506 records image data of a moving image or a still image captured by the image sensor 502 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 507 outputs operation commands for various functions of the electronic device 500 in accordance with user operations.
  • the power supply unit 508 appropriately supplies various power sources serving as operation power sources for the DSP circuit 503, the frame memory 504, the display unit 505, the recording unit 506, and the operation unit 507 to these supply targets.
  • CMOS image sensor 100 capable of generating an image in which noise due to the analog characteristics of the column readout circuit is reduced.
  • a pixel array having a plurality of pixels that output pixel signals by photoelectric conversion; A signal output unit for outputting a predetermined signal; A switch unit that switches and outputs either the output from the signal output unit or the output based on the pixel signal; An AD conversion processing unit that performs AD conversion using an output from the switch unit; An imaging device comprising: (2) The imaging device according to (1), further including a control unit that performs control to switch the switch unit so that an output from the signal output unit is output to the AD conversion processing unit when a predetermined condition is satisfied. (3) The imaging device according to (2), wherein the control unit switches the switch unit so that an output from the signal output unit is output to the AD conversion processing unit at a predetermined cycle.
  • the AD conversion processing unit is based on a result of comparing a first voltage based on a signal obtained by adding the pixel signal and a reference signal linearly changing in the opposite direction to the pixel signal, and a second voltage as a reference.
  • the image pickup device according to any one of (1) to (7), wherein the pixel signal is converted into a digital signal.
  • the AD conversion processing unit includes a comparator that compares the first voltage with the second voltage and outputs an output signal indicating a comparison result.
  • the signal processing circuit matches the relationship between the light amount and the digital value for the outputs from the plurality of AD conversion processing units.
  • the signal processing circuit performs a correction process on an output from the AD conversion processing unit using the correction value in a state where the switch unit outputs an output from the pixel array to the AD conversion processing unit.
  • the AD conversion processing unit includes at least one comparator, and the comparator includes a first differential transistor and a second differential transistor, according to any one of (1) to (12). Image sensor.
  • a reference signal is input to the first differential transistor, and an output from the signal output unit or an output based on the pixel signal is selectively input to the second differential transistor via the switch unit.
  • the first capacitor is supplied with a reference signal, and the second capacitor is selectively inputted with an output based on the pixel signal or an output from the signal output unit via a switch.
  • (17) The imaging device according to (16), wherein the reference voltage is a ground voltage.
  • a pixel array having a plurality of pixels that output pixel signals by photoelectric conversion; A signal output unit for outputting a predetermined signal; A switch unit that switches and outputs either the output from the signal output unit or the output based on the pixel signal; An AD conversion processing unit that performs AD conversion using an output from the switch unit;
  • An imaging device comprising: A method for controlling an imaging element, wherein control is performed to switch the switch unit so that an output from the signal output unit is output to the AD conversion processing unit when a predetermined condition is satisfied.
  • An image sensor A processing unit for processing a signal output from the image sensor; With The image sensor is A pixel array having a plurality of pixels that output pixel signals by photoelectric conversion; A signal output unit for outputting a predetermined signal; A switch unit that switches and outputs either the output from the signal output unit or the output based on the pixel signal; An AD conversion processing unit that performs AD conversion using an output from the switch unit; An electronic device.
  • CMOS image sensor 109 Pixel drive line 110: Vertical signal line 121: Comparator 122: Counter 123: Latch 150: Pixel 151: Photo diode 152: Transfer transistor 154: Amplification transistor 155: Selection transistor 156: Reset transistor 157: Constant current source 171: Switch unit 172: Capacitor array 173: Comparator 174: SAR logic circuit 200: Comparator 201: Differential amplifier

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Abstract

【課題】ノイズを低減させた画像を生成することが可能な撮像素子を提供する。 【解決手段】所定の信号を出力する信号出力部と、前記信号出力部からの出力または光電変換により画素信号を出力する画素アレイからの出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いて信号処理を実行する信号処理部と、を備える、撮像素子が提供される。

Description

撮像素子、撮像素子の制御方法、及び、電子機器
　本開示は、撮像素子、撮像素子の制御方法、及び、電子機器に関する。
　従来、アナログの画素信号と、線形に減少するランプ波形の参照信号とを比較器により比較し、参照信号が画素信号を下回るまでの時間をカウントすることにより、画素信号をＡＤ（アナログ－デジタル）変換するＣＭＯＳイメージセンサがある（例えば、特許文献１参照）。
特開２００９－１２４５１３号公報
　ＣＭＯＳイメージセンサには、比較器等で用いられるアナログ回路のばらつきに起因する固定のパターンノイズが発生する現象がある。特に、ＣＭＯＳイメージセンサの消費電力を下げるために比較器の電源電圧を下げると、縦筋のノイズが発生しやすくなる。
　そこで、本開示では、ノイズを低減させた画像を生成することが可能な、新規かつ改良された撮像素子、撮像素子の制御方法、及び、電子機器を提案する。
　本開示によれば、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、を備える、撮像素子が提供される。
　また本開示によれば、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、を備える、撮像素子において、所定の条件を満たした場合に前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法が提供される。
　また本開示によれば、撮像素子と、前記撮像素子から出力される信号を処理する処理部と、を備え、前記撮像素子は、光電変換により画素信号を出力する画素を複数有する画素アレイと、所定の信号を出力する信号出力部と、前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、を備える、電子機器が提供される。
　以上説明したように本開示によれば、ノイズを低減させた画像を生成することが可能な、新規かつ改良された撮像素子、撮像素子の制御方法、及び、電子機器を提供することができる。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の実施の形態に係るＣＭＯＳイメージセンサの構成例を示す説明図である。 画素部に設けられる画素の構成例を示す回路図である。 カラム読み出し回路の構成例を示す説明図である。 図１の比較器の構成例を示す回路図である。 図３Ａの比較器の動作点を示す図である。 比較器の動作について説明するタイミングチャートである。 比較器の構成例を示す回路図である。 本開示の実施の形態に係る信号処理回路の機能構成例を示す説明図である。 同実施の形態に係るＣＭＯＳイメージセンサの動作例を示す流れ図である。 同実施の形態に係るＣＭＯＳイメージセンサの動作例を示す流れ図である。 信号処理回路による補正処理の例を示す説明図である。 同実施の形態に係るＣＭＯＳイメージセンサの動作を時系列で示す説明図である。 起動時の補正処理と毎Ｖ補正処理の画像例を示す説明図である。 比較器の構成例を示す回路図である。 比較器の構成例を示す回路図である。 カラム読み出し回路に備えられるＳＡＲ　ＡＤＣの構成例を示す説明図である。 カラム読み出し回路に備えられるＳＡＲ　ＡＤＣの構成例を示す説明図である。 同実施形態に係るＣＭＯＳイメージセンサの構成例を示す説明図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置の第１の構成例を示す断面図である。 積層型の固体撮像装置の第２の構成例を示す断面図である。 積層型の固体撮像装置の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。 電子機器の構成例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．ＣＭＯＳイメージセンサの構成例
　　１．２．ＣＭＯＳイメージセンサの動作例
　２．積層型の固体撮像装置の構成例
　３．まとめ
　＜１．本開示の実施の形態＞
　［１．１．ＣＭＯＳイメージセンサの構成例］
　まず、本開示の実施の形態に係るＣＭＯＳイメージセンサの構成例について説明する。図１は、本開示の実施の形態に係るＣＭＯＳイメージセンサの構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係るＣＭＯＳイメージセンサの構成例を説明する。
　図１に示したように、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００は、画素部１０１、垂直走査回路１０２、カラム読み出し回路１０３、信号源１０４、スイッチ部１０５、基準電圧生成部１０６、信号処理回路１０７、およびイベント制御部１０８を含んで構成される。
　画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２Ａを参照して後述する。また、画素部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線１１０が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０２の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。
　垂直走査回路１０２は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０２は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０２によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列の垂直信号線１１０を介してカラム読み出し回路１０３に供給される。
　カラム読み出し回路１０３は、比較器、カウンタ、ラッチなどを備える。比較器、カウンタ、及び、ラッチは、それぞれ画素部１０１の列毎に１つ、また複数の列毎に１つずつ設けられ、ＡＤＣを構成する。すなわち、カラム読み出し回路１０３には、画素部１０１の列毎に１つ、また複数の列毎に１つ、ＡＤＣが設けられている。比較器の具体的な構成例は後述する。またカラム読み出し回路１０３の比較器には、所定の基準電圧が印加される。カラム読み出し回路１０３の構成例については、図２Ｂを参照して説明する。
　信号源１０４は、本開示の信号出力部の一例であり、スイッチ部１０５を通じてカラム読み出し回路１０３へ信号を供給する。この信号源１０４からの信号は、ＣＭＯＳイメージセンサ１００がカラム読み出し回路１０３の特性を補正する処理（以下単に補正処理とも称する）を実行する際にカラム読み出し回路１０３へ供給される。信号源１０４は、任意の電圧の信号を出力するように構成されても良く、それぞれ所定の電圧の信号を出力する複数の信号源からなってもよい。
　スイッチ部１０５は、画素部１０１からの信号または信号源１０４からの信号のいずれかをカラム読み出し回路１０３へ供給するように切り替える動作を実行する。すなわち、撮像時には、スイッチ部１０５は、画素部１０１からの信号をカラム読み出し回路１０３へ供給するように接続し、補正処理時には、スイッチ部１０５は、信号源１０４からの信号をカラム読み出し回路１０３へ供給するように接続する。スイッチ部１０５は、イベント制御部１０８によって切り替わりが制御されうる。スイッチ部１０５は、垂直信号線１１０ごとに１つ設けられるスイッチング素子からなる。それぞれのスイッチング素子は、イベント制御部１０８によって切り替わりが制御される。
　信号処理回路１０７は、デジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０７は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０７は、生成した画像データを後段の装置に出力する。
　本実施形態では、信号処理回路１０７は、カラム読み出し回路１０３のアナログ特性を補正する補正処理を実行する。信号処理回路１０７は、補正処理を実行することで、カラム読み出し回路１０３のアナログ特性に起因するノイズを低減させることができる。
　イベント制御部１０８は、所定のイベントの発生を検出し、検出に応じて垂直走査回路１０２、スイッチ部１０５、信号処理回路１０７の動作を制御する。従ってイベント制御部１０８は、本開示の制御部の一例である。例えば、所定の温度変化を検出したことを契機として補正処理を実行することが定められている場合、イベント制御部１０８は、図示しない温度センサにより所定の温度変化を検出すると、補正処理を実行するために、信号源１０４とカラム読み出し回路１０３とを接続するようにスイッチ部１０５を切り替える。また例えば、ＣＭＯＳイメージセンサ１００の内部の所定の電圧変化を検出したことを契機として補正処理を実行することが定められている場合、イベント制御部１０８は、所定の電圧変化を検出すると、補正処理を実行するために、信号源１０４とカラム読み出し回路１０３とを接続するようにスイッチ部１０５を切り替える。
　垂直走査回路１０２、カラム読み出し回路１０３、信号源１０４、スイッチ部１０５、基準電圧生成部１０６、および信号処理回路１０７は、図示しないタイミング制御回路からのタイミング信号によって駆動が制御されてもよい。
　＜画素の構成例＞
　図２Ａは、画素部１０１に設けられる画素１５０の構成例を示す回路図である。
　画素１５０は、光電変換素子としてたとえばフォトダイオード１５１を備え、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５、リセットトランジスタ１５６の４つのトランジスタを能動素子として備える。
　フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０２から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。
　ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０２から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオンすると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各画素１５０から出力された画素信号は、垂直信号線１１０を介して、カラム読み出し回路１０３の各比較器に供給される。
　リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０２から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。
　＜カラム読み出し回路の構成例＞
　図２Ｂは、カラム読み出し回路１０３の構成例を示す説明図である。カラム読み出し回路１０３は、比較器２００と、カウンタ３００と、スイッチ３１０と、を含んで構成される。
　比較器２００は、垂直信号線１１０からの出力信号と、信号源１０４からのランプ信号とを比較する回路である。信号源１０４からのランプ信号は、ＰＬＬ（図示せず）からのクロックパルスに従って、一定の傾きで値が時間的に変化する波形である。そして比較器２００は、垂直信号線１１０からの出力信号と、信号源１０４からのランプ信号との大小関係が反転するタイミングで、スイッチ３１０をオフにする信号を出力する。
　カウンタ３００は、ＰＬＬからのクロックパルスに従ってカウントアップする回路である。カウンタ３００は、スイッチ３１０がオフになり、ＰＬＬからのクロックパルスが供給されなくなるまでカウントアップする。すなわちカウンタ３００は、垂直信号線１１０からの出力信号と、信号源１０４からのランプ信号との大小関係が反転するタイミングになるまでカウントアップを実行する。従って、カウンタ３００の値が、垂直信号線１１０からの出力信号のデジタル値となる。
　＜比較器の構成例＞
　図３Ａは、図１の比較器１２１に適用される比較器２００の構成例を示す回路図である。
　比較器２００は、差動アンプ２０１、出力アンプ２２１、キャパシタＣ１１乃至キャパシタＣ１３、Ｃ４２、スイッチＳＷ１１、及び、スイッチＳＷ１２を備える。差動アンプ２０１は、ＰＭＯＳトランジスタＰＴ１１、ＰＭＯＳトランジスタＰＴ１２、及び、ＮＭＯＳトランジスタＮＴ１１乃至ＮＭＯＳトランジスタＮＴ１３を備える。
　ＰＭＯＳトランジスタＰＴ１１のソース及びＰＭＯＳトランジスタＰＴ１２のソースは、電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ１１のドレインは、ＰＭＯＳトランジスタＰＴ１１のゲート、及び、ＮＭＯＳトランジスタＮＴ１１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ１２のドレインは、ＮＭＯＳトランジスタＮＴ１２のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１５に接続されている。ＮＭＯＳトランジスタＮＴ１１のソースは、ＮＭＯＳトランジスタＮＴ１２のソース、及び、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１３のソースはグラウンドＧＮＤ１に接続されている。
　そして、ＰＭＯＳトランジスタＰＴ１１及びＰＭＯＳトランジスタＰＴ１２によりカレントミラー回路が構成されている。また、ＮＭＯＳトランジスタＮＴ１１乃至ＮＭＯＳトランジスタＮＴ１３により、差動の比較部が構成されている。すなわち、ＮＭＯＳトランジスタＮＴ１３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１１２が差動トランジスタとして動作する。
　キャパシタＣ１１は、画素信号ＶＳＬの入力端子Ｔ１１、または任意の電圧を出力することができる信号源１０４と、ＮＭＯＳトランジスタＮＴ１１のゲートの間に接続されており、画素信号ＶＳＬに対する入力容量となる。
　キャパシタＣ１２は、参照信号ＲＡＭＰの入力端子Ｔ１２とＮＭＯＳトランジスタＮＴ１１のゲートの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。
　スイッチＳＷ１１は、ＮＭＯＳトランジスタＮＴ１１のドレイン－ゲート間に接続されており、入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。
　スイッチＳＷ１２は、ＮＭＯＳトランジスタＮＴ１２のドレイン－ゲート間に接続されており、入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。
　キャパシタＣ１３は、ＮＭＯＳトランジスタＮＴ１２のゲートとグラウンドＧＮＤ１の間に接続されている。
　なお、以下、キャパシタＣ１１、キャパシタＣ１２、及び、スイッチＳＷ１１の接続点をノードＨｉＺとする。また、以下、ＮＭＯＳトランジスタＮＴ１２のゲート、キャパシタＣ１３、及び、スイッチＳＷ１２の接続点をノードＶＳＨとする。
　出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１を、後段の回路に適切なレベルで出力するためにバッファリングするバッファとして機能する。すなわち、出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１を所定のゲインで増幅し、その結果得られる出力信号ＯＵＴ２を、出力端子Ｔ４２から出力する。
　出力アンプ２２１は、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳトランジスタＮＴ４１、キャパシタＣ４１、及び、スイッチＳＷ４１を備える。
　ＰＭＯＳトランジスタＰＴ４１のソースは、電源ＶＤＤ１に接続され、ゲートは差動アンプ２０１の出力に接続され、ドレインは、ＰＭＯＳトランジスタＰＴ４１のドレイン、及び、出力端子Ｔ４２に接続されている。ＮＭＯＳトランジスタＮＴ４１のソースは、グラウンドＧＮＤ１に接続され、ゲートは、キャパシタＣ４１を介してグラウンドＧＮＤ１に接続されている。スイッチＳＷ４１は、ＮＭＯＳトランジスタＮＴ４１のドレイン－ゲート間に接続され、タイミング制御回路から入力端子Ｔ４１を介して入力される駆動信号ＡＺＳＷ２によりオン又はオフする。
　キャパシタＣ４２は、電源ＶＤＤ１とＰＭＯＳトランジスタＰＴ１２のドレイン（差動アンプ２０１の出力）との間に接続されている。このキャパシタＣ４２により、差動アンプ２０１の出力信号ＯＵＴ１の高周波成分が除去される。
　＜比較器の動作＞
　次に、図４のタイミングチャートを参照して、比較器２００の動作について説明する。図４は、駆動信号ＡＺＳＷ１、駆動信号ＡＺＳＷ２、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＶＳＨ、ノードＨｉＺ、出力信号ＯＵＴ１、及び、出力信号ＯＵＴ２のタイミングチャートを示している。
　時刻ｔ１において、駆動信号ＡＺＳＷ１がハイレベルに設定される。そして、スイッチＳＷ１１及びスイッチＳＷ１２がオンし、ＮＭＯＳトランジスタＮＴ１１のドレインとゲート、及び、ＮＭＯＳトランジスタＮＴ１２のドレインとゲートが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。さらに、読み出し対象となる画素１５０のＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。
　これにより、差動アンプ２０１のオートゼロ動作が開始される。すなわち、ＮＭＯＳトランジスタＮＴ１１のドレイン及びゲート、並びに、ＮＭＯＳトランジスタＮＴ１２のドレイン及びゲートが、所定の同じ電圧（以下、基準電圧と称する）に収束する。これにより、ノードＨｉＺ及びノードＶＳＨの電圧が基準電圧に設定される。
　また、駆動信号ＡＺＳＷ２がハイレベルに設定される。そして、スイッチＳＷ４１がオンし、ＰＭＯＳトランジスタＰＴ４１のドレインとゲートが接続される。
　これにより、出力アンプ２２１のオートゼロ動作が開始される。すなわち、キャパシタＣ４１の電圧が、ＰＭＯＳトランジスタＰＴ４１のドレイン電圧と等しくなり、キャパシタＣ４１に電荷が蓄積される。
　時刻ｔ２において、駆動信号ＡＺＳＷ２がローレベルに設定される。そして、スイッチＳＷ４１がオフし、出力アンプ２２１のオートゼロ動作が終了する。なお、スイッチＳＷ４１がオフされた後も、キャパシタＣ４１の電圧はそのまま保持され、ＮＭＯＳトランジスタＮＴ４１のゲートに印加される。従って、ＮＭＯＳトランジスタＮＴ４１は、スイッチＳＷ４１がオンしているときとほぼ同じ電流を流す電流源として機能する。
　次に、時刻ｔ３において、駆動信号ＡＺＳＷ１がローレベルに設定され、スイッチＳＷ１１及びスイッチＳＷ１２がオフする。これにより、差動アンプ２０１のオートゼロ動作が終了する。ノードＨｉＺの電圧は、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＶＳＨの電圧は、キャパシタＣ１３に蓄積された電荷により基準電圧のまま保持される。
　時刻ｔ４において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧が低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルとなる。
　時刻ｔ５において、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。
　その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。
　時刻ｔ６において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素１５０の転送トランジスタ１５２がオンされ、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＨｉＺの電圧が信号レベルに対応する値だけ低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルに反転する。
　時刻ｔ７において、時刻ｔ４と同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧がさらに低下する。
　時刻ｔ８において、時刻ｔ５と同様に、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。
　その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。また、ラッチ１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ５と時刻ｔ６の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ＣＤＳを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。
　また、差動アンプ２０１の出力信号ＯＵＴ１がハイレベルになったとき、出力アンプ２２１のＰＭＯＳトランジスタＰＴ４１がオフし、出力信号ＯＵＴ２はローレベルになる。一方、差動アンプ２０１の出力信号ＯＵＴ１がローレベルになったとき、出力アンプ２２１のＰＭＯＳトランジスタＰＴ４１がオンし、出力信号ＯＵＴ２はハイレベルになる。すなわち、出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１のレベルを反転して出力する。
　その後、時刻ｔ９以降において、時刻ｔ１乃至時刻ｔ８と同様の動作が繰り返される。
　これにより、電源ＶＤＤ１の電圧を下げることにより、カラム読み出し回路１０３の消費電力を下げ、その結果、ＣＭＯＳイメージセンサ１００の消費電力を下げることができる。
　図５の上の図は、比較器の構成例を示している。
　図５の比較器では、差動アンプ２０１の一方の入力（ＮＭＯＳトランジスタＮＴ１１のゲート）には、キャパシタＣ２１を介して、線形減少するランプ波形の参照信号ＲＡＭＰが入力される。差動アンプ２０１の他方の入力（ＮＭＯＳトランジスタＮＴ１２のゲート）には、キャパシタＣ２２を介して、画素信号ＶＳＬが入力される。
　そして、図５の下の図に示されるように、参照信号ＲＡＭＰと画素信号ＶＳＬが比較され、その比較結果が出力信号ＯＵＴとして出力される。このとき、出力信号ＯＵＴの反転時の差動アンプ２０１の入力電圧（参照信号ＲＡＭＰ及び画素信号ＶＳＬの電圧）は、画素信号ＶＳＬの電圧により変動する。従って、例えば、比較器の駆動用の電源ＶＤＤの電圧を下げると、出力信号ＯＵＴの反転時の差動アンプ２０１の入力電圧が、比較器の入力ダイナミックレンジを超え、ＡＤ変換の線形性を確保できなくなるおそれがある。
　一方、比較器２００では、上述したように、入力容量を介して画素信号ＶＳＬと参照信号ＲＡＭＰとを加算した信号の電圧（ノードＨｉＺの電圧）と、ノードＶＳＨの電圧（基準電圧）との比較結果が、出力信号ＯＵＴ１として出力される。図３Ｂは、図３Ａに示した回路の効果を示す説明図である。図３Ａに示した比較器２００では、図３Ｂに示されるように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧（ノードＨｉＺ及びノードＶＳＨの電圧）は、変動せず一定となる。
　また、ＣＭＯＳイメージセンサ１００では、参照信号ＲＡＭＰが変化する方向が、図５の比較器の参照信号ＲＡＭＰと逆であり、画素信号ＶＳＬと逆方向に線形に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、信号成分が大きくなるにつれて画素信号ＶＳＬが変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。従って、ノードＨｉＺの電圧（差動アンプ２０１の入力電圧）は、画素信号ＶＳＬと図５の参照信号ＲＡＭＰとの差分に対応する電圧となり、振幅が小さくなる。
　このように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧が一定になるとともに、入力電圧の振幅が小さくなるため、差動アンプ２０１の入力ダイナミックレンジを狭くすることができる。
　従って、比較器２００の駆動用の電源ＶＤＤ１の電圧を、図５の比較器より下げることができ、その結果、カラム読み出し回路１０３の消費電力を下げ、ＣＭＯＳイメージセンサ１００の消費電力を下げることができる。
　一方で、ＣＭＯＳイメージセンサには、比較器等で用いられるアナログ回路のばらつきに起因する固定のパターンノイズが発生する現象がある。特に、ＣＭＯＳイメージセンサの消費電力を下げるために比較器の電源電圧を下げると、縦筋のノイズが発生しやすくなる。
　そこで本実施形態に係るＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３のアナログ特性を補正する補正処理を信号処理回路１０７で実行する。本実施形態に係るＣＭＯＳイメージセンサ１００は、信号処理回路１０７で補正処理を実行することで、カラム読み出し回路１０３のアナログ特性に起因するノイズを低減させた画像を生成することができる。
　具体的には、補正処理時には、スイッチ部１０５を切り替えて、信号源１０４からの信号がそれぞれの比較器２００に供給されるようにする。信号源１０４が図３ＡのようにＤＡＣで構成されている場合は、任意の電圧に設定された信号が、それぞれの比較器２００に供給される。同様に、図５に示した比較器においても、補正処理時には、スイッチ部１０５を切り替えて、信号源１０４からの信号がそれぞれの比較器に供給されるようにする。このようにスイッチ部１０５を動作させることで、本実施形態に係るＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３のアナログ特性を補正することが可能となる。
　図６は、本開示の実施の形態に係る信号処理回路１０７の機能構成例を示す説明図である。以下、図６を用いて本開示の実施の形態に係る信号処理回路１０７の機能構成例について説明する。
　図６に示したように、本開示の実施の形態に係る信号処理回路１０７は、ゲイン誤差測定部１３１と、補正値計算部１３２と、記憶部１３３と、補正部１３４と、を含んで構成される。
　ゲイン誤差測定部１３１は、補正処理時において、カラム読み出し回路１０３に含まれるそれぞれのＡＤＣの出力に対してゲインの誤差を測定する。アナログ回路の特性のばらつきにより、それぞれのＡＤＣの出力毎にオフセットとゲインが異なっている。従って、ゲイン誤差測定部１３１は、このＡＤＣの出力毎に異なっているオフセットとゲインのばらつきを測定する。すなわち、ゲイン誤差測定部１３１は、信号源１０４からの信号がカラム読み出し回路１０３を通ってデジタル信号に変換された際の、オフセットとゲインのばらつきを測定する。
　補正値計算部１３２は、ゲイン誤差測定部１３１が測定したゲインの誤差に基づいて、このゲインの誤差を補正するための補正値を計算する。具体的な補正値の計算例は後述する。記憶部１３３は、補正値計算部１３２が計算した補正値を記憶する。補正部１３４は、撮像時において、記憶部１３３に記憶されている補正値を用いて、カラム読み出し回路１０３から出力される信号を補正する。
　信号処理回路１０７は、このような構成を有することで、カラム読み出し回路１０３のアナログ特性に起因するノイズを低減させることが出来る。従って、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００は、信号処理回路１０７で補正処理を実行することで、カラム読み出し回路１０３のアナログ特性に起因するノイズを低減させた画像を生成することができる。
　本開示の実施の形態に係るＣＭＯＳイメージセンサ１００は、所定のイベントの発生を検出したことに応じて信号処理回路１０７で補正処理を実行することができる。従って、信号処理回路１０７は、補正処理を実行した時点のＣＭＯＳイメージセンサ１００の電圧値、温度値などの動作環境に関する情報を保持しても良い。
　［１．２．ＣＭＯＳイメージセンサの動作例］
　続いて、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００の動作例を説明する。図７Ａ、７Ｂは、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００の動作例を示す流れ図である。
　ＣＭＯＳイメージセンサ１００は、電源がオンされると所定の初期設定を実行し（ステップＳ１０１）、スタンバイ状態となる（ステップＳ１０２）。補正処理を実行する際には、ＣＭＯＳイメージセンサ１００は、まずは補正設定を実行する（ステップＳ１０３）。この補正設定は、例えば、信号源１０４から出力する信号の電圧の設定や、信号源１０４が複数の信号源からなる場合には使用する信号源の選択などでありうる。
　ＣＭＯＳイメージセンサ１００は、補正設定を実行すると、信号源１０４から出力される補正用のデータのＡＤ変換をカラム読み出し回路１０３で実行する（ステップＳ１０４）。続いてＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３から出力されるデジタル信号を用いてゲイン補正係数の計算を補正値計算部１３２で実行する（ステップＳ１０５）。このステップＳ１０５において、補正値計算部１３２は、オフセット補正用のオフセット補正係数の計算を行っても良い。続いてＣＭＯＳイメージセンサ１００は、計算した補正係数を記憶部１３３に格納する（ステップＳ１０６）。ＣＭＯＳイメージセンサ１００は、補正係数を記憶部１３３に格納すると、後述の撮像時の補正再実行の判定を経たかどうかを判断する（ステップＳ１０７）。補正再実行の判定を経ていなければ（ステップＳ１０７、Ｎｏ）、ＣＭＯＳイメージセンサ１００はスタンバイ状態となる（ステップＳ１０８）。このスタンバイ状態において、スイッチ部１０５は、画素部１０１からの出力をカラム読み出し回路１０３に出力するようにスイッチを切り替える。一方、補正再実行の判定を経ていれば（ステップＳ１０７、Ｙｅｓ）、ＣＭＯＳイメージセンサ１００はスタンバイ状態とならずに、次の処理に進む。
　ここで信号処理回路１０７による補正処理の例を示す。図８は、信号処理回路１０７による補正処理の例を示す説明図である。図８には、４つのＡＤＣの出力を補正する際の、信号処理回路１０７による補正処理が示されている。
　図８の左上のグラフに示したように、光量に対するデジタル値の変化は、アナログ回路の特性のばらつきにより、全てのＡＤＣで一様では無い。光量に対するデジタル値の変化が全てのＡＤＣで一様では無いことが、縦筋ノイズとなって現れることの原因となっている。
　そこで信号処理回路１０７は、光量に対するデジタル値の変化を、全てのＡＤＣで一様となるような補正処理を行う。例えば信号処理回路１０７は、図８の右上のグラフに示したように、まず全てのＡＤＣの出力に対し、光量が０の場合のデジタル値（オフセット値）を揃える。そして信号処理回路１０７は、図８の左下のグラフに示したように、全てのＡＤＣの出力に対し、ゲインの補正、すなわち傾きが同じになるような処理を行う。この時の傾きは、特定のＡＤＣの出力の傾きであってもよく、全てのＡＤＣの出力の傾きの平均値であってもよい。
　ゲインを補正することで全てのＡＤＣの特性、すなわち光量に対するデジタル値の変化が一致したが、一方で飽和点、すなわちデジタル値が上昇しなくなる光量値が揃っていない。この状態では、いわゆる飽和偽色が発生する。そこで信号処理回路１０７は、図８の右下のグラフに示したように、全てのＡＤＣの出力に対し飽和点を一致させるような処理を実行する。信号処理回路１０７は、この一連の処理により、全てのＡＤＣの特性を一致させることができる。
　なお、ここで説明した方法は信号処理回路１０７の動作の一例に過ぎず、図８の一番左のグラフに示した各ＡＤＣの特性を、一番右のグラフのように一致させる処理が行われるのであれば、信号処理回路１０７は様々な処理を行いうる。また、図８のグラフでは光量とデジタル値との関係を示したが、本開示は係る例に限定されるものではない。例えば、信号処理回路１０７は、光量に基づいて画素部１０１で生成される信号の電圧値とデジタル値との関係に基づいて、各ＡＤＣの特性を揃える処理を行っても良い。
　ＣＭＯＳイメージセンサ１００は、撮像時になると、まず補正処理を再実行すべきかどうか判断する（ステップＳ１０９）。補正処理を再実行すべきかどうかの判断基準としては、例えば電圧値が所定値以上変化した、温度が所定値以上変化した、前回補正処理を行ってから所定時間経過した、外部から補正を指示する信号が供給された、などでありうる。
　補正処理を再実行すべきであると判断すれば（ステップＳ１０９、Ｙｅｓ）、ＣＭＯＳイメージセンサ１００は、上記ステップＳ１０３の補正設定の処理に戻り、補正処理を再実行する。ＣＭＯＳイメージセンサ１００は、この撮像時の補正処理の再実行に関しては，スタンバイを経由せず撮像に戻ることが可能になる。一方、補正処理を再実行すべきでないと判断すれば（ステップＳ１０９、Ｎｏ）、ＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３によって画素部１０１からの出力を読み出し（ステップＳ１１０）、読み出されたデータに対して信号処理を行うとともに、補正処理によって求められた係数を用いたデジタル補正処理を信号処理回路１０７で実行する（ステップＳ１１１）。
　ＣＭＯＳイメージセンサ１００は、その後、撮像処理が終わったかどうかを判断し（ステップＳ１１２）、撮像処理が終わっていなければ（ステップＳ１１２、Ｎｏ）、ステップＳ１０９の補正処理を再実行すべきかどうかの判断に戻る。一方、撮像処理が終わっていれば（ステップＳ１１２、Ｙｅｓ）、ＣＭＯＳイメージセンサ１００は再びスタンバイモードに移行する（ステップＳ１１３）。また動作を終了すべきであれば、ＣＭＯＳイメージセンサ１００は所定の終了設定を実行し（ステップＳ１１４）、電源をオフにする。
　続いて、イベントの発生に基づいたＣＭＯＳイメージセンサ１００による補正処理の実行例を説明する。図９は、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００の動作を時系列で示す説明図である。イベントとしてＣＭＯＳイメージセンサ１００が起動すると、ＣＭＯＳイメージセンサ１００は、垂直同期信号Ｖｓｙｎｃの出力タイミングで起動時の補正処理を実行する。この起動時の補正処理は、後述の起動後の補正処理に比べて長い時間を掛けて行われても良い。
　ＣＭＯＳイメージセンサ１００の起動後に、例えばＣＭＯＳイメージセンサ１００の内部の電圧が所定値以上変化した場合、ＣＭＯＳイメージセンサ１００は、垂直同期信号Ｖｓｙｎｃの出力タイミングで電圧変化に応じた補正処理を実行する。また例えばＣＭＯＳイメージセンサ１００の内部の温度が所定値以上変化した場合、ＣＭＯＳイメージセンサ１００は、垂直同期信号Ｖｓｙｎｃの出力タイミングで温度変化に応じた補正処理を実行する。この時の補正を「毎Ｖ補正」として、起動時の補正と区別しても良い。毎Ｖ補正の実行時間は、起動時の補正の実行時間より短くても良く、例えば１フレーム内で完結するような実行時間で有っても良い。
　また図９には、所定のフレーム数毎に毎Ｖ補正を実行する例や、温度が所定値以上変化した場合に毎Ｖ補正を実行する例が示されている。
　図１０は、起動時の補正処理と毎Ｖ補正処理の例を示す説明図である。ＣＭＯＳイメージセンサ１００は、起動時の補正処理として、高い電圧値（補正用画像１）と低い電圧値（補正用画像２）のセットによる補正を複数回実行する。一方、ＣＭＯＳイメージセンサ１００は、毎Ｖ補正処理として、撮像処理中に実行される補正であることが想定されるので、高い電圧値（補正用画像１）と低い電圧値（補正用画像２）のセットによる補正を１回だけ実行する。具体的には、ＣＭＯＳイメージセンサ１００は、１フレーム内のブランク領域において補正を実行する。ＣＭＯＳイメージセンサ１００は、このように毎Ｖ補正処理を実行することで、以降のフレームの画像に対してノイズを低減させた画像を精製することが出来る。
　図３Ａには、信号源１０４として任意の電圧を出力できるＤＡＣを備えた例を示しているが、本開示は係る例に限定されるものでは無く、信号源１０４は、所定の電圧の信号を出力する複数の電圧源で構成されても良い。図１１は、起動時の補正処理と毎Ｖ補正処理の例を示す説明図である。図１１には、所定の電圧の信号を出力する２つの電圧源が信号源１０４として構成されている例が示されている。補正処理時には、スイッチ部１０５を切り替えて、各電圧源からの信号を比較器２００に出力する。少なくとも２つの電圧源からの信号が比較器２００に供給されれば、図８に示したような光量とデジタル値の関係の傾きを把握できる。従って信号処理回路１０７は、補正処理時に比較器２００から出力されるデジタル信号に基づいて、比較器２００のアナログ特性のばらつきを補正することができる。
　図５に示した比較器についても同様に、所定の電圧の信号を出力する複数の電圧源で構成される信号源１０４が接続されても良い。図１２は、比較器の構成例を示す説明図であり、図１２には、所定の電圧の信号を出力する２つの電圧源が信号源１０４として構成されている例が示されている。
　本実施形態のＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３に備えられるＡＤＣに、逐次比較型（Successive　Approximation　Register；ＳＡＲ）ＡＤＣを用いることもできる。そして本実施形態のＣＭＯＳイメージセンサ１００は、カラム読み出し回路１０３に、ＳＡＲ　ＡＤＣを用いた場合であっても、比較器のアナログ特性のばらつきを補正することができる。
　図１３は、カラム読み出し回路１０３に備えられるＳＡＲ　ＡＤＣの構成例を示す説明図であり、図１３には、任意の電圧を出力できるＤＡＣが信号源１０４として構成されている例が示されている。そして図１３に示したＡＤＣは、ＳＡＲ　ＡＤＣを用いている。図１３に示したＡＤＣは、スイッチ部１７１、キャパシタアレイ１７２、比較器１７３、およびＳＡＲロジック回路１７４を備える。
　図１４は、カラム読み出し回路１０３に備えられるＳＡＲ　ＡＤＣの構成例を示す説明図であり、図１４には、所定の電圧の信号を出力する２つの電圧源が信号源１０４として構成されている例が示されている。そして図１４に示したＡＤＣは、ＳＡＲ　ＡＤＣを用いており、その構成は図１３に示したものと同様である。もちろん、なお、カラム読み出し回路１０３に備えられるＳＡＲ　ＡＤＣの構成は、図１３や図１４に示したものに限定されるものでは無い。
　本実施形態に係るＣＭＯＳイメージセンサ１００は、画素部１０１で光電変換されたデータを、列単位ではなく、画素部１０１からエリア単位で読み出すような構成を有していても良い。図１５は、本開示の実施形態に係るＣＭＯＳイメージセンサ１００の構成例を示す説明図である。図１５に示したのは、画素部１０１の隣接し合う複数の画素を１つのグループとして、そのグループ単位でデータを読み出す読み出し回路１０３を備えた構成を備える、ＣＭＯＳイメージセンサ１００の構成例である。図１５に示したのは、複数の画素からなる画素グループからの信号を画素部１０１から読み出し回路１０３に出力し、読み出し回路１０３は画素グループ単位で、画素部１０１からの信号または信号源１０４からの信号を読み出し、信号処理回路１０７に出力する構成である。図１５には、例として、画素グループＡ１からの信号を読み出す読み出し回路Ａ１、画素グループＡ２からの信号を読み出す読み出し回路Ａ２、画素グループＢ１からの信号を読み出す読み出し回路Ｂ１、画素グループＢ２からの信号を読み出す読み出し回路Ｂ２が、それぞれ読み出し回路１０３に示されている。このような構成であっても、スイッチ部１０５によって、画素部１０１からの出力または信号源１０４からの出力のいずれかをカラム読み出し回路１０３に供給することができる。
　＜２．積層型の固体撮像装置の構成例＞
　図１６は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。
　図１６のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置２３０１０は、図１６のＡに示すように、１枚のダイ（半導体基板）２３０１１を有する。このダイ２３０１１には、画素がアレイ状に配置された画素領域２３０１２と、画素の駆動その他の各種の制御を行う制御回路２３０１３と、信号処理するためのロジック回路２３０１４とが搭載されている。
　図１６のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置２３０２０は、図１６のＢ及びＣに示すように、センサダイ２３０２１とロジックダイ２３０２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
　図１６のＢでは、センサダイ２３０２１には、画素領域２３０１２と制御回路２３０１３が搭載され、ロジックダイ２３０２４には、信号処理を行う信号処理回路を含むロジック回路２３０１４が搭載されている。
　図１６のＣでは、センサダイ２３０２１には、画素領域２３０１２が搭載され、ロジックダイ２３０２４には、制御回路２３０１３及びロジック回路２３０１４が搭載されている。
　図１７は、積層型の固体撮像装置２３０２０の第１の構成例を示す断面図である。
　センサダイ２３０２１には、画素領域２３０１２となる画素を構成するＰＤ（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Ｔｒ（ＭＯＳ　ＦＥＴ）、及び、制御回路２３０１３となるＴｒ等が形成される。さらに、センサダイ２３０２１には、複数層、本例では３層の配線２３１１０を有する配線層２３１０１が形成される。なお、制御回路２３０１３（となるＴｒ）は、センサダイ２３０２１ではなく、ロジックダイ２３０２４に構成することができる。
　ロジックダイ２３０２４には、ロジック回路２３０１４を構成するＴｒが形成される。さらに、ロジックダイ２３０２４には、複数層、本例では３層の配線２３１７０を有する配線層２３１６１が形成される。また、ロジックダイ２３０２４には、内壁面に絶縁膜２３１７２が形成された接続孔２３１７１が形成され、接続孔２３１７１内には、配線２３１７０等と接続される接続導体２３１７３が埋め込まれる。
　センサダイ２３０２１とロジックダイ２３０２４とは、互いの配線層２３１０１及び２３１６１が向き合うように貼り合わされ、これにより、センサダイ２３０２１とロジックダイ２３０２４とが積層された積層型の固体撮像装置２３０２０が構成されている。センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面には、保護膜等の膜２３１９１が形成されている。
　センサダイ２３０２１には、センサダイ２３０２１の裏面側（ＰＤに光が入射する側）（上側）からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達する接続孔２３１１１が形成される。さらに、センサダイ２３０２１には、接続孔２３１１１に近接して、センサダイ２３０２１の裏面側から１層目の配線２３１１０に達する接続孔２３１２１が形成される。接続孔２３１１１の内壁面には、絶縁膜２３１１２が形成され、接続孔２３１２１の内壁面には、絶縁膜２３１２２が形成される。そして、接続孔２３１１１及び２３１２１内には、接続導体２３１１３及び２３１２３がそれぞれ埋め込まれる。接続導体２３１１３と接続導体２３１２３とは、センサダイ２３０２１の裏面側で電気的に接続され、これにより、センサダイ２３０２１とロジックダイ２３０２４とが、配線層２３１０１、接続孔２３１２１、接続孔２３１１１、及び、配線層２３１６１を介して、電気的に接続される。
　図１８は、積層型の固体撮像装置２３０２０の第２の構成例を示す断面図である。
　固体撮像装置２３０２０の第２の構成例では、センサダイ２３０２１に形成する１つの接続孔２３２１１によって、センサダイ２３０２１（の配線層２３１０１（の配線２３１１０））と、ロジックダイ２３０２４（の配線層２３１６１（の配線２３１７０））とが電気的に接続される。
　すなわち、図１８では、接続孔２３２１１が、センサダイ２３０２１の裏面側からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達し、且つ、センサダイ２３０２１の最上層の配線２３１１０に達するように形成される。接続孔２３２１１の内壁面には、絶縁膜２３２１２が形成され、接続孔２３２１１内には、接続導体２３２１３が埋め込まれる。上述の図１７では、２つの接続孔２３１１１及び２３１２１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続されるが、図１８では、１つの接続孔２３２１１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続される。
　図１９は、積層型の固体撮像装置２３０２０の第３の構成例を示す断面図である。
　図１９の固体撮像装置２３０２０は、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されていない点で、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されている図１７の場合と異なる。
　図１９の固体撮像装置２３０２０は、配線２３１１０及び２３１７０が直接接触するように、センサダイ２３０２１とロジックダイ２３０２４とを重ね合わせ、所要の加重をかけながら加熱し、配線２３１１０及び２３１７０を直接接合することで構成される。
　図２０は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。
　図２０では、固体撮像装置２３４０１は、センサダイ２３４１１と、ロジックダイ２３４１２と、メモリダイ２３４１３との３枚のダイが積層された３層の積層構造になっている。
　メモリダイ２３４１３は、例えば、ロジックダイ２３４１２で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
　図２０では、センサダイ２３４１１の下に、ロジックダイ２３４１２及びメモリダイ２３４１３が、その順番で積層されているが、ロジックダイ２３４１２及びメモリダイ２３４１３は、逆順、すなわち、メモリダイ２３４１３及びロジックダイ２３４１２の順番で、センサダイ２３４１１の下に積層することができる。
　なお、図２０では、センサダイ２３４１１には、画素の光電変換部となるＰＤや、画素Ｔｒのソース／ドレイン領域が形成されている。
　ＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Ｔｒ２３４２１、画素Ｔｒ２３４２２が形成されている。
　ＰＤに隣接する画素Ｔｒ２３４２１が転送Ｔｒであり、その画素Ｔｒ２３４２１を構成する対のソース／ドレイン領域の一方がＦＤになっている。
　また、センサダイ２３４１１には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Ｔｒ２３４２１、及び、画素Ｔｒ２３４２２に接続する接続導体２３４３１が形成されている。
　さらに、センサダイ２３４１１には、各接続導体２３４３１に接続する複数層の配線２３４３２を有する配線層２３４３３が形成されている。
　また、センサダイ２３４１１の配線層２３４３３の最下層には、外部接続用の電極となるアルミパッド２３４３４が形成されている。すなわち、センサダイ２３４１１では、配線２３４３２よりもロジックダイ２３４１２との接着面２３４４０に近い位置にアルミパッド２３４３４が形成されている。アルミパッド２３４３４は、外部との信号の入出力に係る配線の一端として用いられる。
　さらに、センサダイ２３４１１には、ロジックダイ２３４１２との電気的接続に用いられるコンタクト２３４４１が形成されている。コンタクト２３４４１は、ロジックダイ２３４１２のコンタクト２３４５１に接続されるとともに、センサダイ２３４１１のアルミパッド２３４４２にも接続されている。
　そして、センサダイ２３４１１には、センサダイ２３４１１の裏面側（上側）からアルミパッド２３４４２に達するようにパッド孔２３４４３が形成されている。
　本開示に係る技術は、以上のような固体撮像装置に適用することができる。
　例えば、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００は、図１６のＢやＣで示したように積層型の固体撮像装置として作製されうる。その場合、例えば、画素部１０１をセンサダイ２３０２１に備え、垂直走査回路１０２、カラム読み出し回路１０３、信号源１０４、スイッチ部１０５、基準電圧生成部１０６、信号処理回路１０７、およびイベント制御部１０８をロジックダイ２３０２４に設けてもよい。
　本開示に係る技術は、デジタルカメラ、デジタルスチルカメラ、携帯電話、タブレット型端末、パーソナルコンピュータ等に設けられる撮像装置に適用されうる。また本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。そのような装置に本開示に係る技術が適用されることで、撮像装置の消費電力を低減させることができるとともに、カラム読み出し回路のアナログ特性に起因するノイズを低減させた画像を生成することが可能となる。
　図２１は、本開示の実施の形態に係るＣＭＯＳイメージセンサ１００を適用した電子機器５００の構成例を示す説明図である。
　電子機器５００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
　図２１において、電子機器５００は、レンズ５０１、撮像素子５０２、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８を備える。また、電子機器５００において、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８は、バスライン５０９を介して相互に接続されている。
　そして、撮像素子５０２として、図１のＣＭＯＳイメージセンサ１００を適用することができる。
　ＤＳＰ回路５０３は、撮像素子５０２から供給される信号を処理する信号処理回路である。ＤＳＰ回路５０３は、撮像素子５０２からの信号を処理して得られる画像データを出力する。フレームメモリ５０４は、ＤＳＰ回路５０３により処理された画像データを、フレーム単位で一時的に保持する。
　表示部５０５は、例えば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネル等のパネル型表示装置からなり、撮像素子５０２で撮像された動画又は静止画を表示する。記録部５０６は、撮像素子５０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部５０７は、ユーザによる操作に従い、電子機器５００が有する各種の機能についての操作指令を出力する。電源部５０８は、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、及び、操作部５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜３．まとめ＞
　以上説明したように本開示の実施の形態によれば、カラム読み出し回路のアナログ特性に起因するノイズを低減させた画像を生成することが可能なＣＭＯＳイメージセンサ１００を提供することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　光電変換により画素信号を出力する画素を複数有する画素アレイと、
　所定の信号を出力する信号出力部と、
　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
を備える、撮像素子。
（２）
　所定の条件を満たした場合に前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える制御を行う制御部を備える、前記（１）に記載の撮像素子。
（３）
　前記制御部は、所定の周期で前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、前記（２）に記載の撮像素子。
（４）
　前記制御部は、所定の温度変化の検出に応じて前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、前記（２）または（３）に記載の撮像素子。
（５）
　前記制御部は、所定の電圧変化の検出に応じて前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、前記（２）または（３）に記載の撮像素子。
（６）
　前記信号出力部は、任意の電圧値の信号を出力する、前記（１）～（５）のいずれかに記載の撮像素子。
（７）
　前記信号出力部は、少なくとも２つの電圧値の信号を切り替えて出力する、前記（１）～（５）のいずれかに記載の撮像素子。
（８）
　前記ＡＤ変換処理部は、前記画素信号および前記画素信号と逆方向に線形に変化する参照信号を加算した信号による第１の電圧と、基準となる第２の電圧とを比較した結果に基づいて、前記画素信号をデジタル信号に変換する、前記（１）～（７）のいずれかに記載の撮像素子。
（９）
　前記ＡＤ変換処理部は、前記第１の電圧と前記第２の電圧とを比較し、比較結果を示す出力信号を出力する比較器を備える、前記（８）に記載の撮像素子。
（１０）
　前記ＡＤ変換処理部からの出力に対する信号処理を実行する信号処理回路をさらに備える、前記（９）に記載の撮像素子。
（１１）
　前記信号処理回路は、前記スイッチ部が前記信号出力部からの出力を前記ＡＤ変換処理部へ出力する状態において、複数の前記ＡＤ変換処理部からの出力について光量とデジタル値との関係を揃えるための補正値を算出する信号処理を実行する、前記（１０）に記載の撮像素子。
（１２）
　前記信号処理回路は、前記スイッチ部が前記画素アレイからの出力を前記ＡＤ変換処理部へ出力する状態において、前記補正値を用いて前記ＡＤ変換処理部からの出力に対する補正処理を行う、前記（１１）に記載の撮像素子。
（１３）
　前記ＡＤ変換処理部は、少なくとも一つの比較器を有し、前記比較器は第一の差動トランジスタと第二の差動トランジスタを備える、前記（１）～（１２）のいずれかに記載の撮像素子。
（１４）
　前記第一の差動トランジスタは参照信号が入力され、前記第二の差動トランジスタは前記スイッチ部を介して前記信号出力部からの出力、または前記画素信号に基づく出力を選択的に入力される、前記（１３）に記載の撮像素子。
（１５）
　前記第一の差動トランジスタは参照電圧に接続され、前記第二の差動トランジスタは第一の容量および第二の容量に接続されている、前記（１３）または（１４）に記載の撮像素子。
（１６）
　前記第一の容量は参照信号が入力され、前記第二の容量はスイッチを介して前記画素信号に基づく出力、または前記信号出力部からの出力を選択的に入力される、前記（１５）に記載の撮像素子。
（１７）
　前記参照電圧は、グランド電圧である、前記（１６）に記載の撮像素子。
（１８）
　光電変換により画素信号を出力する画素を複数有する画素アレイと、
　所定の信号を出力する信号出力部と、
　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
を備える、撮像素子において、
　所定の条件を満たした場合に前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法。
（１９）
　撮像素子と、
　前記撮像素子から出力される信号を処理する処理部と、
を備え、
　前記撮像素子は、
　光電変換により画素信号を出力する画素を複数有する画素アレイと、
　所定の信号を出力する信号出力部と、
　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
を備える、電子機器。
１００　　：ＣＭＯＳイメージセンサ
１０９　　：画素駆動線
１１０　　：垂直信号線
１２１　　：比較器
１２２　　：カウンタ
１２３　　：ラッチ
１５０　　：画素
１５１　　：フォトダイオード
１５２　　：転送トランジスタ
１５４　　：増幅トランジスタ
１５５　　：選択トランジスタ
１５６　　：リセットトランジスタ
１５７　　：定電流源
１７１　　：スイッチ部
１７２　　：キャパシタアレイ
１７３　　：比較器
１７４　　：ＳＡＲロジック回路
２００　　：比較器
２０１　　：差動アンプ

Claims (19)

  1. 　光電変換により画素信号を出力する画素を複数有する画素アレイと、
    　所定の信号を出力する信号出力部と、
    　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
    　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
    を備える、撮像素子。
  2. 　所定の条件を満たした場合に前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える制御を行う制御部を備える、請求項１に記載の撮像素子。
  3. 　前記制御部は、所定の周期で前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、請求項２に記載の撮像素子。
  4. 　前記制御部は、所定の温度変化の検出に応じて前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、請求項２に記載の撮像素子。
  5. 　前記制御部は、所定の電圧変化の検出に応じて前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える、請求項２に記載の撮像素子。
  6. 　前記信号出力部は、任意の電圧値の信号を出力する、請求項１に記載の撮像素子。
  7. 　前記信号出力部は、少なくとも２つの電圧値の信号を切り替えて出力する、請求項１に記載の撮像素子。
  8. 　前記ＡＤ変換処理部は、前記画素信号および前記画素信号と逆方向に線形に変化する参照信号を加算した信号による第１の電圧と、基準となる第２の電圧とを比較した結果に基づいて、前記画素信号をデジタル信号に変換する、請求項１に記載の撮像素子。
  9. 　前記ＡＤ変換処理部は、前記第１の電圧と前記第２の電圧とを比較し、比較結果を示す出力信号を出力する比較器を備える、請求項８に記載の撮像素子。
  10. 　前記ＡＤ変換処理部からの出力に対する信号処理を実行する信号処理回路をさらに備える、請求項９に記載の撮像素子。
  11. 　前記信号処理回路は、前記スイッチ部が前記信号出力部からの出力を前記ＡＤ変換処理部へ出力する状態において、複数の前記ＡＤ変換処理部からの出力について光量とデジタル値との関係を揃えるための補正値を算出する信号処理を実行する、請求項１０に記載の撮像素子。
  12. 　前記信号処理回路は、前記スイッチ部が前記画素アレイからの出力を前記ＡＤ変換処理部へ出力する状態において、前記補正値を用いて前記ＡＤ変換処理部からの出力に対する補正処理を行う、請求項１１に記載の撮像素子。
  13. 　前記ＡＤ変換処理部は、少なくとも一つの比較器を有し、前記比較器は第一の差動トランジスタと第二の差動トランジスタを備える、請求項１に記載の撮像素子。
  14. 　前記第一の差動トランジスタは参照信号が入力され、前記第二の差動トランジスタは前記スイッチ部を介して前記信号出力部からの出力、または前記画素信号に基づく出力を選択的に入力される、請求項１３に記載の撮像素子。
  15. 　前記第一の差動トランジスタは参照電圧に接続され、前記第二の差動トランジスタは第一の容量および第二の容量に接続されている、請求項１３に記載の撮像素子。
  16. 　前記第一の容量は参照信号が入力され、前記第二の容量はスイッチを介して前記画素信号に基づく出力、または前記信号出力部からの出力を選択的に入力される、請求項１５に記載の撮像素子。
  17. 　前記参照電圧は、グランド電圧である、請求項１６に記載の撮像素子。
  18. 　光電変換により画素信号を出力する画素を複数有する画素アレイと、
    　所定の信号を出力する信号出力部と、
    　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
    　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
    を備える、撮像素子において、
    　所定の条件を満たした場合に前記信号出力部からの出力を前記ＡＤ変換処理部に出力するように前記スイッチ部を切り替える制御を行う、撮像素子の制御方法。
  19. 　撮像素子と、
    　前記撮像素子から出力される信号を処理する処理部と、
    を備え、
    　前記撮像素子は、
    　光電変換により画素信号を出力する画素を複数有する画素アレイと、
    　所定の信号を出力する信号出力部と、
    　前記信号出力部からの出力または前記画素信号に基づく出力のいずれかを切り替えて出力するスイッチ部と、
    　前記スイッチ部からの出力を用いてＡＤ変換を実行するＡＤ変換処理部と、
    を備える、電子機器。
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