JPH03205921A - デジタイザ回路 - Google Patents
デジタイザ回路Info
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- JPH03205921A JPH03205921A JP2000554A JP55490A JPH03205921A JP H03205921 A JPH03205921 A JP H03205921A JP 2000554 A JP2000554 A JP 2000554A JP 55490 A JP55490 A JP 55490A JP H03205921 A JPH03205921 A JP H03205921A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明はデジタルオシロ等に使用するデジタイザ回路に
関する。 【従来の技術】 第１１図は従来例を示す図である。第１■図において１
はアンプｌ、２はＳ／Ｈ回路、３はアンプ２でゲイン，
オフセットを調整できるものであり、４はＡＤＣ、３２
はゲイン調整用の可変抵抗器、３３はオフセット調整用
の可変抵抗器、８，９はＡＤＣのリファレンス電源● 第１１図においてデジタイザ回路周囲温度等の変化によ
りＡＤＣ前段にあるＳ／Ｈ回路又は、アンプのゲイン，
オフセット値に変動が生じる。それを補正するために従
来は、アンプの出力信号をプローブで接触しオシロスコ
ープの管面上で観測し゜たり、又はＡＤＣの出力結果を
アナログ信号に変換した波・形を参照しながらアンプの
ゲイン，オフセットのずれを手作業で補正していた。
関する。 【従来の技術】 第１１図は従来例を示す図である。第１■図において１
はアンプｌ、２はＳ／Ｈ回路、３はアンプ２でゲイン，
オフセットを調整できるものであり、４はＡＤＣ、３２
はゲイン調整用の可変抵抗器、３３はオフセット調整用
の可変抵抗器、８，９はＡＤＣのリファレンス電源● 第１１図においてデジタイザ回路周囲温度等の変化によ
りＡＤＣ前段にあるＳ／Ｈ回路又は、アンプのゲイン，
オフセット値に変動が生じる。それを補正するために従
来は、アンプの出力信号をプローブで接触しオシロスコ
ープの管面上で観測し゜たり、又はＡＤＣの出力結果を
アナログ信号に変換した波・形を参照しながらアンプの
ゲイン，オフセットのずれを手作業で補正していた。
上記従来手法では、デジタイザ回路の周囲温度が変化し
たときのアンプのゲイン，オフセット値変動の補正は、
特にデジタイザ回路を並列に複数個接続した場合、個々
にゲイン，オフセット値の調整を行いすべての信号を一
致させるには非常に困難であり製品化を考えた場合不可
能となる問題があった。 本発明は、上記事情を鑑みてなされたもので、自動的に
多系統であってもデジタイザ回路のゲイン，オフセット
を補正できる回路を提供することにある。
たときのアンプのゲイン，オフセット値変動の補正は、
特にデジタイザ回路を並列に複数個接続した場合、個々
にゲイン，オフセット値の調整を行いすべての信号を一
致させるには非常に困難であり製品化を考えた場合不可
能となる問題があった。 本発明は、上記事情を鑑みてなされたもので、自動的に
多系統であってもデジタイザ回路のゲイン，オフセット
を補正できる回路を提供することにある。
本発明の上記目的は．ＡＤＣの出力データをもとに補正
回路でのデジタル演算処理、又はアンプのゲイン，オフ
セット値、乃至ＡＤＣのリファレンス電圧とを、それぞ
れ補正回路内の制御回路で制御された２個のＤＡＣの出
力電圧で可変することにより達成される。
回路でのデジタル演算処理、又はアンプのゲイン，オフ
セット値、乃至ＡＤＣのリファレンス電圧とを、それぞ
れ補正回路内の制御回路で制御された２個のＤＡＣの出
力電圧で可変することにより達成される。
デジタイザ回路の入力に補正用の信号を加え，そのデジ
タイザ出力データと、補正回路にあらかじめ持っている
基準となる補正信号の理想値とを比較する。両者にゲイ
ン，オフセット値の差があればそれをを打ち消すように
、補正回路がＤＡＣへ接続されたカウンタをアップ／ダ
ウンさせることでＤＡＣの出力電圧値を変化させゲイン
，オフセットのずれを補正する。
タイザ出力データと、補正回路にあらかじめ持っている
基準となる補正信号の理想値とを比較する。両者にゲイ
ン，オフセット値の差があればそれをを打ち消すように
、補正回路がＤＡＣへ接続されたカウンタをアップ／ダ
ウンさせることでＤＡＣの出力電圧値を変化させゲイン
，オフセットのずれを補正する。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図は本発明の第１の実施例を示す図である。 第１＠においてｌはアンプ１、２はＳ／Ｈ回路、３はア
ンプ２、４はＡＤＣ、５はメモリ、６は演算処理装置部
（以下、ＭＰＵと略す）、７−は基準信号発振器で、８
，９はＡＤＣリファレンス電源である． 第１図は補正回路を含んだものである。以下、補正方法
をこの図に基づいて詳細に説明する。 デジタイザ回路に入力された信号はアンプ１、Ｓ／Ｈ回
路、アンプ２のアナログ回路を通りＡＤＣで取り込まれ
る、そしてアナログーデジタル変換（以下、Ａ／Ｄ変換
と略す）されたデジタルデータはメモリーへ記憶される
。ここで、温度等の変化があるとアナログ回路のゲイン
，オフセット値が変動し、そのままＡＤＣへ取り込まれ
る。これを補正するために次のごとく行う・ 第１の実施例として補正機能が働くと、ＭＰＵに制御さ
れた基準信号発振器から、デジタイザ回路に第２図のよ
うな補正用の方形波信号が加えられる。その信号はデジ
タイザでＡ／Ｄ変換され、得られた実測値のデジタルデ
ータは、ＭＰＵ内であらかじめ持っている基準信号のデ
ータと比較する。基準信号のデータは、ゲイン，オフセ
ットの変動がない理想的な信号をＡ／Ｄ変換したデータ
である。ここで、温度等の変化によりデジタイザのゲイ
ン又は、オフセットが変動していると、それぞれについ
ての差分が求められるので、ＭＰＵでデジタル演算処理
により係数をかけて理想値と同じになるようにする。 まず、ゲインについて差分を検知し、理想値と同じにな
るような係数を求める。再び、デジタイザに信号を加え
、得られたデータに上記の係数を乗算し、その状態から
オフセットの差分を検知する。その差分をもとにオフセ
ットの補正係数が決定する６これにより、補正はデジタ
イザ出力にたえずこの係数が掛けられ、補正されたデー
タが得られる。 上記のような実測値のデータに係数をかけて補正をする
方法では、ＭＰＵに入ってくるデータに対して毎回乗算
演算を行なわなければなれず、それではＭＰＵの処理が
複雑になるため，次に記述する第２の実施例のようにＭ
ＰＵで検知したゲイン，オフセットの差分をフィードバ
ックし、ＤＡＣの出力でアンプのゲイン，オフセットを
調整する方法をとることにより、より簡単に実現できる
。 第３図は、本発明の第２の実施例を示す図である．１０
はカウンタ１、１１はカウンタ２、１２はＤＡＣ１、１
３はＤＡＣ２．１４は抵抗器である。 まず、初めにゲインの補正を行う。前述した第１の実施
例のように、デジタイザに補正信号を加え，得られた実
測値のデータはＭＰＵ内の理想値のデータと大小を比較
し、実測値のデータが大きい場合、ＭＰＵがカウンタ１
へ信号をおくり、１つだけカウントｄｏｗｎさせる。そ
れによって、アンプ２のゲイン調整部に接続されている
ＤＡＣ工の出力電圧が下がり、ゲインを小さくする。ま
た，逆に実測値が小さい場合は、カウンタ１を工つだけ
カウンタｕｐさせＤＡＣ１の出力電圧を上げ、アンプ２
のゲインを大きくする。その後、再度データを取り込み
、上記と同様に比較し、理想値と実測値の差がＯ、ある
いは許容誤差範囲以内になるまで繰り返し、それが許容
誤差範囲以内になるとカウンタの値を保持し、ＤＡＣの
出力電圧を固定する。 ゲインが合うと次にオフセットの補正を行う。 補正は上記ゲイン補正と同様であり、実測値の方が大き
い場合、カウンタ２を１つだけカウントｄｏｗｎさせ、
アンプ２のオフセット調整部に接続されているＤＡＣ２
の出力電圧を下げることにより、オフセットレベルが下
がる。また、逆に実測値の方が小さい場合は、カウンタ
２を１つだけカウントｕｐさせＤＡＣ２の出力電圧を上
げ、オフセットレベルを上げる。その後、再度データを
取り込み、理想値と実測値の差がＯ、あるいは許容誤差
範囲以内になるまで繰り返以上の動作によりゲイン，オ
フセットの自動補正ができる。 前述した第２の実施例において、アンプ２のゲインを調
整する別の手段として、第４図に示すようにＡＤＣのリ
ファレンス電圧をＤＡＣ１の電圧で可変することにより
、相対的にＡＤＣの入力信号の振幅を増減させる方法が
ある。 この方式を用いた第３の実施例を、第４図をもとに次に
記述する。 補正動作は、前述した第２の実施例の、実測値と理想値
の比較動作までは同じである。ＭＰＵでの実測値と理想
値の比較において、実測値の方が大きい場合、カウンタ
１をｌつだけカウントｕｐさせＡＤＣのリファレンス入
力に接続されているＤＡＣ１の出力電圧を上げる。それ
により、ＡＤＣのリファレンス電圧値を大きくし相対的
に入力信号が小さくなる。また，逆に実測値の方が小さ
い場合，カウンタ１を１つだけカウントｄ ｏｗｎさせ
ＤＡＣ１の出力電圧を下げる。それにより、ＡＤＣのリ
ファレンス電圧値を小さくし相対的に入力信号が大きく
なる。以上の動作を理想値と実測値の差がＯ、又は許容
誤差範囲以内になるまで繰り返し、それが許容誤差範囲
以内になるとカウンタの値を保持し、ＤＡＣ１の出力電
圧を固定する。 前述した第２の実施例及び、第３の実施例ではＤＡＣＩ
，ＤＡＣ２は補正範囲が広く、分解能も高精度が要求さ
れる。また、それではコスト高となり不経済となる問題
がある。 この問題を解決する第４の実施例を第５図に示す。同図
において１５は可変抵抗器１、１６は可変抵抗器２、１
７はアンプ３、１８はアンプ４である。 アナログ回路部の温度変化によるレベル変動は、ＡＤＣ
入力範囲に対して、とても小さいものであるため、ＤＡ
Ｃの出力範囲をＡＤＣの最大入力範囲から数％〜数十％
程度を補正できればよい。この実施例を次に記述する。 最初に、ＤＡＣの補正範囲をＡＤＣ入力範囲から±１
０％、つまり２０％を補正するとする。まず、ゲイン調
整用のアンプ３で常温の温度変化がない初期状態で、可
変抵抗器１を調整し大まかなゲイン補正を行う。 また、ＤＡＣ↓の出力振幅は、ＡＤＣ最大入力振幅から
２０％程度になるように、アンプ３のゲインを抵抗値を
変えることにより設定する。また、それと同時にカウン
タ１の最上位ビットのみを“Ｈ ｉ ｇ ｈ ”にし他
のビットを” Ｌ ｏ ｗ ”にする。 つまり初期状態ではＤＡＣの出力電圧が出力振幅範囲の
中間点になるよう設定する。次にオフセット調整用アン
プ４も同様に初期状態で，可変抵抗器２を調整し大まか
なオフセット補正を行う。また、ＤＡＣ２の出力振幅を
ＡＤＣ最大入力振幅の２０％程度になるように、アンプ
４のゲインを抵抗値を変えることにより設定する。カウ
ンタ２の最上位ビットを”Ｈ ｉ ｇ ｈ ”にし、他
のビットを“Ｌｏｗ”にする。後、補正方法は第２，第
３の実施例と同様である。 以上の構成により、ＤＡＣの補正範囲はＡＤＣ最大入力
振幅の±１０％程度と小さくなり必要とされる分解能も
低くすることができる。 上記した第２，第３，第４の実施例において、補正回路
に使用したカウンタ部は、ＭＰＵがその機能を代行し直
接補正信号を出す事も可能である。 また、今まで記述した実施例の中での基準信号源は、そ
の回路をデジタイザ回路内に設けることにより準備でき
るが、オシロスコープに内蔵した場合，オシロスコープ
のキャリブレーション用の信号を共有し使用することも
可能である。 また、基準信号の波形は、ＭＰＵ内であらかじめその波
形のデータを与えていれば、どのような波形を使用して
もかまない。 前述した実施例からソフトウエアによる比較動作をなく
し、ハードのみで構或した補正回路の実施例を第 図を
もとに次に記述する。 第６図において、１９はデジタルコンパレータ（以下、
コンパレータと略す。）、２０は制御回路，２１は基準
信号発生器。基準信号発生器は、ある一定値のハイレベ
ルとローレベルの二つの電圧値を出力でき、制御回路か
らの周期的な信号に応じて切りかわる。第 図は基準信
号発生器の出力波形を表す。 第６図において、補正機能が働くと制御回路が基準信号
発生器へ信号を送り、第７図のような波形信号がデジタ
イザへ加えられる。その信号は、デジタイザでＡ／Ｄ変
換され、得られたデジタルデータはコンパレータヘ与え
られる。また、制御回路からは、基準信号発生器出力を
ハイレベルにするか、ローレベルするかを決定する制御
信号と、同じタイミングのクロック信号がコンパレータ
へ加えられている。 まずはじめに、ゲイン補正を行う。コンパレータは、こ
のクロック信号をもとに、デジタイザにハイレベルを与
えられたときの出力データと、ローレベルを与えられた
ときの出力データの差をよみとる。つまり、振幅値を求
め、この振幅値のデータをコンパレータに加え、あらか
じめコンパレー夕がもっている参照データと比較し、そ
の大小の判定結果をカウンタヘ加える。参照データは、
正しい振幅値のデータである。 参照データと比較しデジタイザ出力データの方が大きけ
れば、その比較結果がカウンタ１へ加えられ、カウンタ
１はひとつだけカウントｄｏｗｎする。すると、ＤＡＣ
１の出力電圧は下がり、アンプ２のゲインが下がる。逆
にデジタイザ出力データが小さければ、カウンタ１の出
力がひとつだけカウントｕｐする。そして、ＤＡＣの出
力電圧は大きくなり、アンプ２のゲインが大きくなる。 また、コンパレータの比較動作は、正しい振幅値データ
と、デジタイザの出力データの差が、ある許容誤差範囲
内になるまで上記動作を繰り返す。 また，許容誤差内という判定をコンパレータに持たせる
手段として、コンパレータの比較するｎビットの精度を
少し落してやることにより実現できる。これは、許容誤
差に相当する最下位ビットから数ビットを除いた、残り
の上位ビットのみで比較することにより達成できる。上
記ゲイン補正でコンパレータ差分出力が許容誤差範囲内
になるとコンパレータは比較をやめカウンター１の値を
保持し、ＤＡＣ１の出力電圧を固定する。 次にオフセットの補正を行う。オフセットの補正は、制
御回路からのＣＬＫ信号をもとに、デジタイザが入力信
号からローレベルの信号のみをＡ／Ｄ変換するようにす
る。その出力データは、コンパレータで参照データと比
較され、その大小の判定結果をカウンタヘ加える。比較
する参照データは、ローレベルの正しい値のデータであ
る。また、比較するのはローレベルに限らず、ハイレベ
ルでも可能である。 比較動作は、ゲイン補正時と同様である。コンパレータ
の比較結果で、カウンタ２のデータを一つだけｕＰ，又
は、ｄｏｗｎダウンさせる。それによりＤＡＣ２の出力
電圧が変化し、その電圧でアンプ２のオフセットを補正
する。上記オフセット補正でコンパレータ差分出力が許
容誤差範囲内になると、コンパレータは比較をやめカウ
ンター２の値を保持し、ＤＡＣ２の出力電圧を固定する
。 以上の動作により、デジタイザのゲイン，オフセットが
補正できる。 上記実施例では、ゲイン補正、オフセット補正の順で行
うように記述したが、コンパレータを二個設け同時に補
正動作を行うことも可能である。 また、上記実施例ではゲイン，オフセットの補正は、ア
ンプ２のゲイン，オフセットを調整することにより実現
しているが、実施例３，実施例４と同様な補正方法を用
いることも可能である。 別の実施例として、複数個のデジタイザを並べ各出力を
合成するといった場合において、各デジタイザ間のゲイ
ン，オフセット値にバラッキがあったり、温度変化等に
よるゲイン，オフセット値の変動分が各系統で違うとい
うことがある。これを補正するための実施例を以下第８
図をもとに記述する。 第８図において、２２はデジタイザ１、２３はデジタイ
ザ２、２４はデジタイザ３、２５はデジタイザ４、２６
はメモリー、２７は補正回路である。 第８図は、並列にデジタイザ回路を並べ、その各出力を
メモリーへ書き込むという回路構成である。この回路に
おいて補正機能が働くと、まず全デジタイザへ基準信号
が加えられる。最初にデジタイザ１のみが補正され、そ
の補正方法は前述した第↓，第２，第３，第４の実施例
のうち、いずれかの方法で行う。その次に、デジタイザ
２、デジタイザ３、デジタイザ４と個々に順次補正を行
なう。これにより全てのデジタイザは同じ基準信号をも
とに補正するため、全系統のゲイン，オフセットが一致
する。 アナログ回路のゲイン，オフセット値の変動は周囲温度
の変化に大きく関係している。そのため環境変化に適応
した補正が必要である。その実施例を次に記述する。 第９図において、２８は温度センサー、２９は自動補正
回路を内蔵した自動補正形デジタイザ回路である。この
図の実施例のようにデジタイザー外部に温度センサーを
設け周囲気温がある一定以上変化するごとにそれを補正
回路が感知し自動的に補正を行うものである。これによ
り気温変化によるゲイン，オフセットが大きくずれる前
に補正が行われる。 ゲイン，オフセット変動の要因として周囲温度の変化意
外に部品自身の発熱があるそれに対処した実施例を次に
記述する。 周囲温度が一定の環境において入力段のアナログ回路に
電流が流れるとＴｒ、ＩＣ等が発熱し、それら部品の温
度特性によってゲイン，オフセットの値が変動する。し
かし、この熱上昇には限界があり、部品周囲の基板温度
がある程度一定となったところをデジタイザ内部に設け
た温度センサ一で感知し、補正を行う機能を設ける。ま
た、一定になるまでの時間を把握しておきタイマにより
補正を行うことも可能である。 他の実施例として、第１０図を用いて説明する。 ３０はタイマー、２９は補正回路を内蔵した自動補正形
デジタイザ回路である。 に示すように温度変化以外の環境条件変化によるゲイン
，オフセットの変動を補正するために補正回路シこタイ
マー機能を付加し、ある一定時間ごとに自動補正を行う
ものである。タイマーは外部部品を使用する以外に補正
回路内のＭＰＵがその機能を代行することも可能である
。 他の実施例として、電源を投入した時点で即座に補正を
行うように補正回路にその機能を設ける。 これによってデジタイザを使用する場所が変わる事によ
る環境条件の変化に対応できるものである。 また別の実施例として、上記補正回路を有したオシロス
コープにスイッチボタンを設けそのスイッチを入れるこ
とにより自動補正が働くようにし、オシロスコープ動作
中に環境条件が変化しゲイン，オフセットの変動が生じ
た場合、常時補正ができるような機能を設ける。 別の実施例で上記補正回路を有したオシロスコープに外
部トリガー信号の入力端子を設け、その信号に同期して
自動補正を行なえるようにする。
。 第１図は本発明の第１の実施例を示す図である。 第１＠においてｌはアンプ１、２はＳ／Ｈ回路、３はア
ンプ２、４はＡＤＣ、５はメモリ、６は演算処理装置部
（以下、ＭＰＵと略す）、７−は基準信号発振器で、８
，９はＡＤＣリファレンス電源である． 第１図は補正回路を含んだものである。以下、補正方法
をこの図に基づいて詳細に説明する。 デジタイザ回路に入力された信号はアンプ１、Ｓ／Ｈ回
路、アンプ２のアナログ回路を通りＡＤＣで取り込まれ
る、そしてアナログーデジタル変換（以下、Ａ／Ｄ変換
と略す）されたデジタルデータはメモリーへ記憶される
。ここで、温度等の変化があるとアナログ回路のゲイン
，オフセット値が変動し、そのままＡＤＣへ取り込まれ
る。これを補正するために次のごとく行う・ 第１の実施例として補正機能が働くと、ＭＰＵに制御さ
れた基準信号発振器から、デジタイザ回路に第２図のよ
うな補正用の方形波信号が加えられる。その信号はデジ
タイザでＡ／Ｄ変換され、得られた実測値のデジタルデ
ータは、ＭＰＵ内であらかじめ持っている基準信号のデ
ータと比較する。基準信号のデータは、ゲイン，オフセ
ットの変動がない理想的な信号をＡ／Ｄ変換したデータ
である。ここで、温度等の変化によりデジタイザのゲイ
ン又は、オフセットが変動していると、それぞれについ
ての差分が求められるので、ＭＰＵでデジタル演算処理
により係数をかけて理想値と同じになるようにする。 まず、ゲインについて差分を検知し、理想値と同じにな
るような係数を求める。再び、デジタイザに信号を加え
、得られたデータに上記の係数を乗算し、その状態から
オフセットの差分を検知する。その差分をもとにオフセ
ットの補正係数が決定する６これにより、補正はデジタ
イザ出力にたえずこの係数が掛けられ、補正されたデー
タが得られる。 上記のような実測値のデータに係数をかけて補正をする
方法では、ＭＰＵに入ってくるデータに対して毎回乗算
演算を行なわなければなれず、それではＭＰＵの処理が
複雑になるため，次に記述する第２の実施例のようにＭ
ＰＵで検知したゲイン，オフセットの差分をフィードバ
ックし、ＤＡＣの出力でアンプのゲイン，オフセットを
調整する方法をとることにより、より簡単に実現できる
。 第３図は、本発明の第２の実施例を示す図である．１０
はカウンタ１、１１はカウンタ２、１２はＤＡＣ１、１
３はＤＡＣ２．１４は抵抗器である。 まず、初めにゲインの補正を行う。前述した第１の実施
例のように、デジタイザに補正信号を加え，得られた実
測値のデータはＭＰＵ内の理想値のデータと大小を比較
し、実測値のデータが大きい場合、ＭＰＵがカウンタ１
へ信号をおくり、１つだけカウントｄｏｗｎさせる。そ
れによって、アンプ２のゲイン調整部に接続されている
ＤＡＣ工の出力電圧が下がり、ゲインを小さくする。ま
た，逆に実測値が小さい場合は、カウンタ１を工つだけ
カウンタｕｐさせＤＡＣ１の出力電圧を上げ、アンプ２
のゲインを大きくする。その後、再度データを取り込み
、上記と同様に比較し、理想値と実測値の差がＯ、ある
いは許容誤差範囲以内になるまで繰り返し、それが許容
誤差範囲以内になるとカウンタの値を保持し、ＤＡＣの
出力電圧を固定する。 ゲインが合うと次にオフセットの補正を行う。 補正は上記ゲイン補正と同様であり、実測値の方が大き
い場合、カウンタ２を１つだけカウントｄｏｗｎさせ、
アンプ２のオフセット調整部に接続されているＤＡＣ２
の出力電圧を下げることにより、オフセットレベルが下
がる。また、逆に実測値の方が小さい場合は、カウンタ
２を１つだけカウントｕｐさせＤＡＣ２の出力電圧を上
げ、オフセットレベルを上げる。その後、再度データを
取り込み、理想値と実測値の差がＯ、あるいは許容誤差
範囲以内になるまで繰り返以上の動作によりゲイン，オ
フセットの自動補正ができる。 前述した第２の実施例において、アンプ２のゲインを調
整する別の手段として、第４図に示すようにＡＤＣのリ
ファレンス電圧をＤＡＣ１の電圧で可変することにより
、相対的にＡＤＣの入力信号の振幅を増減させる方法が
ある。 この方式を用いた第３の実施例を、第４図をもとに次に
記述する。 補正動作は、前述した第２の実施例の、実測値と理想値
の比較動作までは同じである。ＭＰＵでの実測値と理想
値の比較において、実測値の方が大きい場合、カウンタ
１をｌつだけカウントｕｐさせＡＤＣのリファレンス入
力に接続されているＤＡＣ１の出力電圧を上げる。それ
により、ＡＤＣのリファレンス電圧値を大きくし相対的
に入力信号が小さくなる。また，逆に実測値の方が小さ
い場合，カウンタ１を１つだけカウントｄ ｏｗｎさせ
ＤＡＣ１の出力電圧を下げる。それにより、ＡＤＣのリ
ファレンス電圧値を小さくし相対的に入力信号が大きく
なる。以上の動作を理想値と実測値の差がＯ、又は許容
誤差範囲以内になるまで繰り返し、それが許容誤差範囲
以内になるとカウンタの値を保持し、ＤＡＣ１の出力電
圧を固定する。 前述した第２の実施例及び、第３の実施例ではＤＡＣＩ
，ＤＡＣ２は補正範囲が広く、分解能も高精度が要求さ
れる。また、それではコスト高となり不経済となる問題
がある。 この問題を解決する第４の実施例を第５図に示す。同図
において１５は可変抵抗器１、１６は可変抵抗器２、１
７はアンプ３、１８はアンプ４である。 アナログ回路部の温度変化によるレベル変動は、ＡＤＣ
入力範囲に対して、とても小さいものであるため、ＤＡ
Ｃの出力範囲をＡＤＣの最大入力範囲から数％〜数十％
程度を補正できればよい。この実施例を次に記述する。 最初に、ＤＡＣの補正範囲をＡＤＣ入力範囲から±１
０％、つまり２０％を補正するとする。まず、ゲイン調
整用のアンプ３で常温の温度変化がない初期状態で、可
変抵抗器１を調整し大まかなゲイン補正を行う。 また、ＤＡＣ↓の出力振幅は、ＡＤＣ最大入力振幅から
２０％程度になるように、アンプ３のゲインを抵抗値を
変えることにより設定する。また、それと同時にカウン
タ１の最上位ビットのみを“Ｈ ｉ ｇ ｈ ”にし他
のビットを” Ｌ ｏ ｗ ”にする。 つまり初期状態ではＤＡＣの出力電圧が出力振幅範囲の
中間点になるよう設定する。次にオフセット調整用アン
プ４も同様に初期状態で，可変抵抗器２を調整し大まか
なオフセット補正を行う。また、ＤＡＣ２の出力振幅を
ＡＤＣ最大入力振幅の２０％程度になるように、アンプ
４のゲインを抵抗値を変えることにより設定する。カウ
ンタ２の最上位ビットを”Ｈ ｉ ｇ ｈ ”にし、他
のビットを“Ｌｏｗ”にする。後、補正方法は第２，第
３の実施例と同様である。 以上の構成により、ＤＡＣの補正範囲はＡＤＣ最大入力
振幅の±１０％程度と小さくなり必要とされる分解能も
低くすることができる。 上記した第２，第３，第４の実施例において、補正回路
に使用したカウンタ部は、ＭＰＵがその機能を代行し直
接補正信号を出す事も可能である。 また、今まで記述した実施例の中での基準信号源は、そ
の回路をデジタイザ回路内に設けることにより準備でき
るが、オシロスコープに内蔵した場合，オシロスコープ
のキャリブレーション用の信号を共有し使用することも
可能である。 また、基準信号の波形は、ＭＰＵ内であらかじめその波
形のデータを与えていれば、どのような波形を使用して
もかまない。 前述した実施例からソフトウエアによる比較動作をなく
し、ハードのみで構或した補正回路の実施例を第 図を
もとに次に記述する。 第６図において、１９はデジタルコンパレータ（以下、
コンパレータと略す。）、２０は制御回路，２１は基準
信号発生器。基準信号発生器は、ある一定値のハイレベ
ルとローレベルの二つの電圧値を出力でき、制御回路か
らの周期的な信号に応じて切りかわる。第 図は基準信
号発生器の出力波形を表す。 第６図において、補正機能が働くと制御回路が基準信号
発生器へ信号を送り、第７図のような波形信号がデジタ
イザへ加えられる。その信号は、デジタイザでＡ／Ｄ変
換され、得られたデジタルデータはコンパレータヘ与え
られる。また、制御回路からは、基準信号発生器出力を
ハイレベルにするか、ローレベルするかを決定する制御
信号と、同じタイミングのクロック信号がコンパレータ
へ加えられている。 まずはじめに、ゲイン補正を行う。コンパレータは、こ
のクロック信号をもとに、デジタイザにハイレベルを与
えられたときの出力データと、ローレベルを与えられた
ときの出力データの差をよみとる。つまり、振幅値を求
め、この振幅値のデータをコンパレータに加え、あらか
じめコンパレー夕がもっている参照データと比較し、そ
の大小の判定結果をカウンタヘ加える。参照データは、
正しい振幅値のデータである。 参照データと比較しデジタイザ出力データの方が大きけ
れば、その比較結果がカウンタ１へ加えられ、カウンタ
１はひとつだけカウントｄｏｗｎする。すると、ＤＡＣ
１の出力電圧は下がり、アンプ２のゲインが下がる。逆
にデジタイザ出力データが小さければ、カウンタ１の出
力がひとつだけカウントｕｐする。そして、ＤＡＣの出
力電圧は大きくなり、アンプ２のゲインが大きくなる。 また、コンパレータの比較動作は、正しい振幅値データ
と、デジタイザの出力データの差が、ある許容誤差範囲
内になるまで上記動作を繰り返す。 また，許容誤差内という判定をコンパレータに持たせる
手段として、コンパレータの比較するｎビットの精度を
少し落してやることにより実現できる。これは、許容誤
差に相当する最下位ビットから数ビットを除いた、残り
の上位ビットのみで比較することにより達成できる。上
記ゲイン補正でコンパレータ差分出力が許容誤差範囲内
になるとコンパレータは比較をやめカウンター１の値を
保持し、ＤＡＣ１の出力電圧を固定する。 次にオフセットの補正を行う。オフセットの補正は、制
御回路からのＣＬＫ信号をもとに、デジタイザが入力信
号からローレベルの信号のみをＡ／Ｄ変換するようにす
る。その出力データは、コンパレータで参照データと比
較され、その大小の判定結果をカウンタヘ加える。比較
する参照データは、ローレベルの正しい値のデータであ
る。また、比較するのはローレベルに限らず、ハイレベ
ルでも可能である。 比較動作は、ゲイン補正時と同様である。コンパレータ
の比較結果で、カウンタ２のデータを一つだけｕＰ，又
は、ｄｏｗｎダウンさせる。それによりＤＡＣ２の出力
電圧が変化し、その電圧でアンプ２のオフセットを補正
する。上記オフセット補正でコンパレータ差分出力が許
容誤差範囲内になると、コンパレータは比較をやめカウ
ンター２の値を保持し、ＤＡＣ２の出力電圧を固定する
。 以上の動作により、デジタイザのゲイン，オフセットが
補正できる。 上記実施例では、ゲイン補正、オフセット補正の順で行
うように記述したが、コンパレータを二個設け同時に補
正動作を行うことも可能である。 また、上記実施例ではゲイン，オフセットの補正は、ア
ンプ２のゲイン，オフセットを調整することにより実現
しているが、実施例３，実施例４と同様な補正方法を用
いることも可能である。 別の実施例として、複数個のデジタイザを並べ各出力を
合成するといった場合において、各デジタイザ間のゲイ
ン，オフセット値にバラッキがあったり、温度変化等に
よるゲイン，オフセット値の変動分が各系統で違うとい
うことがある。これを補正するための実施例を以下第８
図をもとに記述する。 第８図において、２２はデジタイザ１、２３はデジタイ
ザ２、２４はデジタイザ３、２５はデジタイザ４、２６
はメモリー、２７は補正回路である。 第８図は、並列にデジタイザ回路を並べ、その各出力を
メモリーへ書き込むという回路構成である。この回路に
おいて補正機能が働くと、まず全デジタイザへ基準信号
が加えられる。最初にデジタイザ１のみが補正され、そ
の補正方法は前述した第↓，第２，第３，第４の実施例
のうち、いずれかの方法で行う。その次に、デジタイザ
２、デジタイザ３、デジタイザ４と個々に順次補正を行
なう。これにより全てのデジタイザは同じ基準信号をも
とに補正するため、全系統のゲイン，オフセットが一致
する。 アナログ回路のゲイン，オフセット値の変動は周囲温度
の変化に大きく関係している。そのため環境変化に適応
した補正が必要である。その実施例を次に記述する。 第９図において、２８は温度センサー、２９は自動補正
回路を内蔵した自動補正形デジタイザ回路である。この
図の実施例のようにデジタイザー外部に温度センサーを
設け周囲気温がある一定以上変化するごとにそれを補正
回路が感知し自動的に補正を行うものである。これによ
り気温変化によるゲイン，オフセットが大きくずれる前
に補正が行われる。 ゲイン，オフセット変動の要因として周囲温度の変化意
外に部品自身の発熱があるそれに対処した実施例を次に
記述する。 周囲温度が一定の環境において入力段のアナログ回路に
電流が流れるとＴｒ、ＩＣ等が発熱し、それら部品の温
度特性によってゲイン，オフセットの値が変動する。し
かし、この熱上昇には限界があり、部品周囲の基板温度
がある程度一定となったところをデジタイザ内部に設け
た温度センサ一で感知し、補正を行う機能を設ける。ま
た、一定になるまでの時間を把握しておきタイマにより
補正を行うことも可能である。 他の実施例として、第１０図を用いて説明する。 ３０はタイマー、２９は補正回路を内蔵した自動補正形
デジタイザ回路である。 に示すように温度変化以外の環境条件変化によるゲイン
，オフセットの変動を補正するために補正回路シこタイ
マー機能を付加し、ある一定時間ごとに自動補正を行う
ものである。タイマーは外部部品を使用する以外に補正
回路内のＭＰＵがその機能を代行することも可能である
。 他の実施例として、電源を投入した時点で即座に補正を
行うように補正回路にその機能を設ける。 これによってデジタイザを使用する場所が変わる事によ
る環境条件の変化に対応できるものである。 また別の実施例として、上記補正回路を有したオシロス
コープにスイッチボタンを設けそのスイッチを入れるこ
とにより自動補正が働くようにし、オシロスコープ動作
中に環境条件が変化しゲイン，オフセットの変動が生じ
た場合、常時補正ができるような機能を設ける。 別の実施例で上記補正回路を有したオシロスコープに外
部トリガー信号の入力端子を設け、その信号に同期して
自動補正を行なえるようにする。
以上詳細に説明した如く、本発明によればカウンタ、Ｄ
ＡＣ、アンプ等の簡単な回路を用い、入力に補正信号を
加えることで自動的にＡＤＣ入力信号のゲイン，オフセ
ットの変動を補正することができる。
ＡＣ、アンプ等の簡単な回路を用い、入力に補正信号を
加えることで自動的にＡＤＣ入力信号のゲイン，オフセ
ットの変動を補正することができる。
第Ｉ図は、デジタル演算処理による補正方式の第ｌの実
施例を示す図、第２図は、補正用の方形波信号を示す図
、第３図は、ＤＡＣの出力電圧でアンプのゲイン，オフ
セットを調整する方式の第２の実施例を示す図、第４図
は、ＡＤＣのリファレンス電圧を可変してＡＤＣ入力信
号のゲインを調整する方式の第３の実施例を示す図で、
第５図は、ＤＡＣの出力部にアンプを施した第４の実施
例を示す図、第６図は、デジタルコンパレータを使用し
た実施例を示す図、第７図は、第６図の実施例野補正信
号を示す図，第８図は、多系統デジタイ回路の補正方法
を示す図、第９図は、自動補正形デジタイザ回路に温度
センサーを設けた実施例を示す図、第１０図は、自動補
正形デジタイザにタイマーを設けた実施例を示す図、第
１１図は、従来例を示す図である。 千２図 ′８ 形万支イ官 ざ 第 ９ 図 第ＩＯＩ２ｌ 茅１１（２ｌ
施例を示す図、第２図は、補正用の方形波信号を示す図
、第３図は、ＤＡＣの出力電圧でアンプのゲイン，オフ
セットを調整する方式の第２の実施例を示す図、第４図
は、ＡＤＣのリファレンス電圧を可変してＡＤＣ入力信
号のゲインを調整する方式の第３の実施例を示す図で、
第５図は、ＤＡＣの出力部にアンプを施した第４の実施
例を示す図、第６図は、デジタルコンパレータを使用し
た実施例を示す図、第７図は、第６図の実施例野補正信
号を示す図，第８図は、多系統デジタイ回路の補正方法
を示す図、第９図は、自動補正形デジタイザ回路に温度
センサーを設けた実施例を示す図、第１０図は、自動補
正形デジタイザにタイマーを設けた実施例を示す図、第
１１図は、従来例を示す図である。 千２図 ′８ 形万支イ官 ざ 第 ９ 図 第ＩＯＩ２ｌ 茅１１（２ｌ
Claims (1)
- 【特許請求の範囲】 １、アナログ−デジタル変換器（以下、ＡＤＣと略す）
と、その入力前段に設けたサンプル・ホールド回路（以
下、Ｓ／Ｈ回路と略す），アンプ等のアナログ回路で構
成するデジタイザ回路において、アナログ回路の環境変
化によるゲイン，オフセットの変動を自動的に補正する
ために、ＡＤＣのデジタル出力信号を参照してＡＤＣ前
段のアナログ回路のゲイン，オフセットを補正する補正
回路を設けたことを特徴とするデジタイザ回路。 ２、特許請求の範囲第１項記載のデジタイザ回路におい
て、更に入力に補正のための基準信号を加え、得られた
実測値のデータのデジタル信号と、補正回路内にあらか
じめ持っている基準信号の理想値のデータとを、上記補
正回路で比較しゲイン，オフセット値の変動分を検出し
この検出結果をもとに、上記実測値のデータを上記理想
値のデータと一致させるために必要な演算上の係数を決
定し、その係数をもとにデジタル演算処理により補正す
る手段を有していることを特徴するデジタイザ回路。 ３、特許請求の範囲第２項記載のディジタイザ回路にお
いて更に上記、補正回路で検出したゲイン，オフセット
値の変動分をもとに、実測値を理想値に合わせるため補
正回路内の制御回路で制御されているデジタル−アナロ
グ変換器（以下、ＤＡＣと略す）を設け、このＤＡＣの
アナログ出力電圧でアンプのゲイン，オフセット値を調
整するフィードバック系を設けたことを特徴とするデジ
タイザ回路。 ４、特許請求の範囲第２項記載のディジタイザ回路にお
いて更に、上記補正回路で検出したゲイン，オフセット
値の変動分をもとに、ゲインの調整をＡＤＣのリファレ
ンス電圧レベルをＤＡＣの出力電圧で変えてやることに
よりＡＤＣ入力信号の振幅を相対的に変化させる手段を
設けたことを特徴とするデジタイザ回路。 ５、上記補正回路に更に、ＤＡＣ出力部にアンプを設け
ＡＤＣの入力信号の最大振幅から±数％〜数十％程度を
補正するよう設定することにより、ＤＡＣの分解能を下
げたことを特徴とする特許請求の範囲第３項または第４
項記載のデジタイザ回路。 ６、デジタイザ回路を多系統並べて使用した場合におい
て、各系統のゲイン，オフセット値のバラツキを上記項
目の補正回路を用いることで、全系統のゲイン，オフセ
ット値を一致させたことを特徴とする特許請求の範囲第
１項記載のデジタイザ回路。 ７、上記補正回路において、補正用に使用する基準信号
は補正回路にあらかじめその信号のデータを持たせるこ
とにより、どんな波形でも使用することができるように
したことを特徴とした特許請求の範囲第１項または第２
項記載のデジタイザ回路。 ８、上記補正回路の補正用に使用する基準信号としてオ
シロスコープに内蔵されているキャリブレーション用信
号を使用することができることを特徴とした特許請求の
範囲第１項または第２記載のデジタイザ回路。 ９、上記補正回路において、温度変化を感知するセンサ
ーを設けデジタイザ回路の周囲温度がある一定以上変化
するごとに、自動的に補正することを特徴とした特許請
求の範囲第１項記載のデジタイザ回路。 １０、上記補正回路において、一定時間ごとに自動的に
補正することを特徴とした特許請求の範囲第１項記載の
デジタイザ回路。 １１、上記補正回路において、電源投入後直ちに自動補
正を開始することを特徴とした特許請求の範囲第１項記
載のデジタイザ回路。 １２、上記補正回路において、電源投入後デジタイザ基
板の発熱が起こし、基板温度が上昇しある程度の一定温
度になった後に、自動補正を行うことを特徴とした特許
請求の範囲第１項記載のデジタイザ回路。 １３、上記補正回路において、上記補正回路を有したオ
シロスコープに外部トリガーの端子、又はスイッチボタ
ンを設け、それらをＯＮ状態にすることにより自動補正
が作動するようにしたことを特徴とする特許請求の範囲
第１項記載のデジタイザ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000554A JPH03205921A (ja) | 1990-01-08 | 1990-01-08 | デジタイザ回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000554A JPH03205921A (ja) | 1990-01-08 | 1990-01-08 | デジタイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205921A true JPH03205921A (ja) | 1991-09-09 |
Family
ID=11476943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000554A Pending JPH03205921A (ja) | 1990-01-08 | 1990-01-08 | デジタイザ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5121119A (ja) |
| JP (1) | JPH03205921A (ja) |
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