WO2017082093A1

WO2017082093A1 - 撮像素子、撮像素子の駆動方法、及び、電子機器

Info

Publication number: WO2017082093A1
Application number: PCT/JP2016/082217
Authority: WO
Inventors: 教広二改
Original assignee: ソニー株式会社
Priority date: 2015-11-13
Filing date: 2016-10-31
Publication date: 2017-05-18
Also published as: US10652483B2; US20190028661A1

Abstract

本技術は、画素信号の読出し走査を２以上並行に行う場合の画像の画質を向上させることができるようにする撮像素子、撮像素子の駆動方法、及び、電子機器に関する。撮像素子は、複数の画素が行列状に配置されている画素領域と、前記画素領域の画素を行毎に駆動する垂直駆動回路と、１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路とを備える。垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。本技術は、例えば、ＣＭＯＳイメージセンサに適用できる。

Description

撮像素子、撮像素子の駆動方法、及び、電子機器

　本技術は、撮像素子、撮像素子の駆動方法、及び、電子機器に関し、特に、画素信号の読出し走査を２以上並行に行う場合に用いて好適な撮像素子、撮像素子の駆動方法、及び、電子機器に関する。

　従来、１水平期間内に複数の行の画素信号の読出しを行うことができる撮像素子が提案されている（例えば、特許文献１参照）。また、１水平期間内に複数の行の画素信号の読出しが可能になると、例えば、画素信号の読出し走査を２以上並行に行うことも可能になる。

特開２０１３－５５５８９号公報

　しかしながら、画素信号の読出し走査を２以上並行に行う場合、ある読出し走査の読出し行が大きく移動すると、他の読出し走査の読出し行における画素電源の電圧が大きく変動し、その影響により画像にノイズが発生する場合がある。

　本技術は、このような状況に鑑みてなされたものであり、画素信号の読出し走査を２以上並行に行う場合の画像の画質を向上させるようにするものである。

　本技術の第１の側面の撮像素子は、複数の画素が行列状に配置されている画素領域と、前記画素領域の画素を行毎に駆動する垂直駆動回路と、１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路とを備え、前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。

　前記垂直駆動回路には、各読出し走査の読出し行の所定の移動量以上の移動を、他の読出し走査の読出し行が前記画素領域内の画像に用いられる第１の領域内、若しくは、黒レベルの検出に用いられる第２の領域内にない場合、又は、移動前の読出し行と他の読出し走査の読出し行との間の距離と、移動後の読出し行と他の読出し走査の読出し行との間の距離とがほぼ等しくなる場合に行うように制御させることができる。

　前記画素領域内の前記第１の領域の列方向の両側に、画素信号の読出し負荷の調整用の第３の領域をそれぞれ配置し、前記垂直駆動回路には、画素信号の読出し負荷の調整を行う場合の各読出し走査の読出し行の移動先を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第３の領域の中から選択させることができる。

　前記第１の領域と前記第３の領域の間に前記画像に用いられない第４の領域をそれぞれ配置し、前記垂直駆動回路には、前記第４の領域内の読出し走査を、前記第１の領域内の読出し走査より高速に行うように制御させることができる。

　前記画素領域内の前記第１の領域の列方向の両側に前記第２の領域をそれぞれ配置し、前記垂直駆動回路には、各読出し走査の前記黒レベルの検出に用いる領域を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第２の領域の中から選択させることができる。

　前記垂直駆動回路には、１垂直期間内に露光時間が異なる複数の露光を行い、前記複数の露光により得られる複数の画素信号の読出し走査を並行に行うように制御させることができる。

　前記垂直駆動回路には、１垂直期間内に長時間露光及び短時間露光を行い、前記長時間露光により得られる画素信号の読出し走査、及び、前記短時間露光により得られる画素信号の読出し走査を並行に行うように制御させるとともに、一方の読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他方の読出し走査の読出し行の位置に基づいて制御させることができる。

　前記画素領域に、各列に複数の垂直信号線を配線し、前記カラム信号処理回路には、前記画素領域の列毎に、前記複数の垂直信号線に個別に接続可能な１以上のＡＤコンバータを設けることができる。

　前記画素領域に、各列に複数の垂直信号線を配線し、前記カラム信号処理回路には、並列に動作可能なＡＤコンバータを前記垂直信号線毎に設けることができる。

　本技術の第１の側面の撮像素子の駆動方法は、複数の画素が行列状に配置されている画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。

　本技術の第２の側面の電子機器は、複数の画素が行列状に配置されている画素領域と、前記画素領域の画素を行毎に駆動する垂直駆動回路と、１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路とを備える撮像素子を備え、前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。

　本技術の第１の側面又は第２の側面においては、複数の画素が行列状に配置されている画素領域の画素信号の読出し走査が２以上並行に行われ、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングが、他の読出し走査の読出し行の位置に基づいて制御される。

　本技術の第１の側面又は第２の側面によれば、画素信号の読出し走査を２以上並行に行う場合の画像の画質が向上する。

　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。画素領域の構成例を示す図である。画素及びカラム処理部の第１の構成例を示すブロック図である。１水平期間内の画像信号の読出し方法の第１の例を説明するためのタイミングチャートである。撮像素子の露光期間の例を示すタイミングチャートである。画像のノイズの発生原因を説明するための図である。画像のノイズの発生原因を説明するための図である。画像のノイズの発生原因を説明するための図である。本技術の第１の実施の形態を説明するための図である。本技術の第２の実施の形態を説明するための図である。本技術の第３の実施の形態を説明するための図である。本技術の第４の実施の形態を説明するための図である。読出し行の移動に伴う画素電源の電圧変動の例を示す図である。本技術の第５の実施の形態を説明するための図である。本技術の第６の実施の形態を説明するための図である。本技術の第７の実施の形態を説明するための図である。画素信号の読出しを一時停止させる例を説明するための図である。画素及びカラム処理部の第２の構成例を示すブロック図である。１水平期間内の画像信号の読出し方法の第２の例を説明するためのタイミングチャートである。画素及びカラム処理部の第３の構成例を示すブロック図である。画素及びカラム処理部の第４の構成例を示すブロック図である。本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。イメージセンサを使用する使用例を示す図である。

　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．撮像素子の構成例
２．ノイズの発生原因
３．第１の実施の形態（正転方向に走査する場合）
４．第２の実施の形態（反転方向に走査する場合）
５．第３の実施の形態（有効不問領域の読出し中にアドレスジャンプを行う場合）
６．第４の実施の形態（有効画素領域の読出し中にアドレスジャンプを行う場合）
７．第５の実施の形態（切取り領域を設けた場合１）
８．第６の実施の形態（切取り領域を設けた場合２）
９．第７の実施の形態（切取り領域内を高速走査する場合）
１０．変形例

＜１．撮像素子の構成例＞
　まず、図１乃至図４を参照して、本技術の各実施の形態に用いられる撮像素子の構成例について説明する。

｛撮像素子１０の構成例｝
　図１は、本技術を適用した撮像素子１０の構成例を示すブロック図である。

　図１に示すように、撮像素子１０は、画素領域１１、垂直駆動回路１２、カラム信号処理回路１３、水平駆動回路１４、出力回路１５、ランプ信号生成回路１６、及び、制御回路１７を備える。

　画素領域１１は、図示しない光学系により集光される光を受光する受光面である。画素領域１１には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１２に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１３に接続される。複数の画素２１は、それぞれ受光する光の量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１１に結像する被写体の画像が構築される。

　垂直駆動回路１２は、画素領域１１に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。例えば、垂直駆動回路１２は、画素領域１１の各画素２１の露光時間、読出し走査等の制御を行う。また、例えば、垂直駆動回路１２は、後述するように、画素領域１１の各画素２１の画素信号の読出し走査を複数並行に行うとともに、各読出し走査の読出し行を移動するタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。

　カラム信号処理回路１３は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１３は、画素２１の列数に応じた複数のカラム処理部５１（図３）を備え、画素２１の列ごとに並列にＣＤＳ処理を行うことができる。

　水平駆動回路１４は、画素領域１１に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１３から画素信号を出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１３に供給する。

　出力回路１５は、水平駆動回路１４の駆動信号に従ったタイミングでカラム信号処理回路１３から出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。

　ランプ信号生成回路（Ｒａｍｐ）１６は、カラム信号処理回路１３が画素信号をＡＤ変換する際に参照する参照信号として、一定の勾配で時間の経過に従って降下する電圧（スロープ電圧）のランプ信号を生成し、カラム信号処理回路１３に供給する。

　制御回路１７は、撮像素子１０内の各部の駆動を制御する。例えば、制御回路１７は、各部の駆動周期に従ったクロック信号を生成して、各部に供給する。

｛画素領域１１の構成例｝
　図２は、撮像素子１０の画素領域１１の構成例を示している。

　画素領域１１の上端及び下端には、光が入射しないように遮光された遮光領域が配置されており、上下の遮光領域の間に、遮光されていない開口領域が配置されている。

　開口領域内には、画像の生成に使用可能な使用可能領域ＡＵが配置されている。また、使用可能領域ＡＵ内には、画像を生成する際に画素信号が読み出される有効領域ＡＥが配置されている。この例では、使用可能領域ＡＵと有効領域ＡＥが一致する例が示されているが、図１４等を参照して後述するように、切取り領域が設定された場合、有効領域ＡＥは使用可能領域ＡＵより狭くなる。

　また、有効領域ＡＥは、矩形の有効画素領域ＡＥｐ、及び、有効画素領域ＡＥｐの周囲を囲む有効不問領域ＡＥｎに分かれる。有効画素領域ＡＥｐは、読み出された画素信号が画像に用いられる領域である。一方、有効不問領域ＡＥｎは、読み出された画素信号が画像に用いられない領域である。有効不問領域ＡＥｎは、主に有効画素領域ＡＥｐの画素信号の特性の一様性を確保する役割を果たす。

　上方の遮光領域内には、画像の黒レベルを示す画素信号である黒レベル信号の読出しに用いられるＯＰＢ（オプティカルブラック）領域ＡＢが配置されている。また、ＯＰＢ領域ＡＢ１は、矩形のＯＰＢ検出領域ＡＢｄ、及び、ＯＰＢ検出領域ＡＢｄの周囲を囲むＯＰＢ不問領域ＡＢｎに分かれる。ＯＰＢ検出領域ＡＢｄは、読み出された黒レベル信号が黒レベルの検出に用いられる領域である。一方、ＯＰＢ不問領域ＡＢｎは、読み出された黒レベル信号が黒レベルの検出に用いられない領域である。ＯＰＢ不問領域ＡＢｎは、例えば、ＯＰＢ検出領域ＡＢｄの画素信号（黒レベル信号）の特性の一様性を確保する役割を果たす。

　なお、図１０等を参照して後述するように、下方の遮光領域内にもＯＰＢ領域が配置される場合がある。

　画素領域１１の有効領域ＡＥ及びＯＰＢ領域ＡＢ以外の有効領域ＡＥ及びＯＰＢ領域ＡＢの周囲を囲む領域は、無効領域ＡＮである。無効領域ＡＮには、例えば、読出し負荷の調整に用いられる領域であるダミー領域が設けられる。

　後述するように、画素領域１１では、複数の読出し走査が並行に行われる。そして、例えば、ある読出し走査Ａにおいて、有効領域ＡＥ及びＯＰＢ領域ＡＢの画素信号の読出しを行っていない場合に、画素信号の読出しを停止すると、他の読出し走査の読出し行の画素電源の電圧が大きく変動する。その画素電源の電圧変動を抑制するための読出し負荷の調整用に、読出し走査Ａにおいてダミー領域の画素信号の読出しが行われる。

　なお、ダミー領域は、開口領域及び遮光領域のいずれに設けてもよいし、開口領域と遮光領域の両方の領域にまたがっていてもよい。

　また、有効不問領域ＡＥｎ、ＯＰＢ不問領域ＡＢｎ、及び、無効領域ＡＮは、画像に用いられない領域（以下、不使用領域とも称する）である点で共通する。

｛画素２１及びカラム処理部５１の構成例｝
　図３は、撮像素子１０の画素２１及びカラム処理部５１の構成例を示している。

　図３には、図１の画素領域１１に配置される複数の画素２１のうち、同じ列（column）の異なる行（row）に配置される２つの画素２１ａ及び画素２１ｂが示されている。また、図３には、カラム信号処理回路１３が備える複数のカラム処理部５１のうち、この列に対応して配置されるカラム処理部５１が示されている。

　この例では、１つの画素２１の列に対して、第１の垂直信号線２３ａ及び第２の垂直信号線２３ｂの２本の垂直信号線が設けられている。第１の垂直信号線２３ａには、画素２１ａ（例えば、奇数行目の画素２１）が接続され、第２の垂直信号線２３ｂには、画素２１ｂ（例えば、偶数行目の画素２１）が接続されている。また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源５２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源５２ｂが接続されている。さらに、第１の垂直信号線２３ａ及び第２の垂直信号線２３ｂは、この列に対応して配置される１つのカラム処理部５１に接続されている。

　画素２１ａは、フォトダイオード（ＰＤ）６１ａ、転送トランジスタ６２ａ、フローティングディフュージョン（ＦＤ）部６３ａ、増幅トランジスタ６４ａ、選択トランジスタ６５ａ、及び、リセットトランジスタ６６ａを備える。

　ＰＤ６１ａは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されるとともに、カソード端子が転送トランジスタ６２ａに接続されている。

　転送トランジスタ６２ａは、垂直駆動回路１２から供給される転送信号ＴＧに従って駆動し、転送トランジスタ６２ａがオンになると、ＰＤ６１ａに蓄積されている電荷がＦＤ部６３ａに転送される。

　ＦＤ部６３ａは、増幅トランジスタ６４ａのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ６１ａから転送される電荷を蓄積する。

　増幅トランジスタ６４ａは、ＦＤ部６３ａに蓄積されている電荷に応じたレベル（すなわち、ＦＤ部６３ａの電位）の画素信号を、選択トランジスタ６５ａを介して第１の垂直信号線２３ａに出力する。つまり、ＦＤ部６３ａが増幅トランジスタ６４ａのゲート電極に接続される構成により、ＦＤ部６３ａ及び増幅トランジスタ６４ａは、ＰＤ６１ａにおいて発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。

　選択トランジスタ６５ａは、垂直駆動回路１２から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ６５ａがオンになると、増幅トランジスタ６４ａから出力される画素信号が第１の垂直信号線２３ａに出力可能な状態となる。

　リセットトランジスタ６６ａは、垂直駆動回路１２から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ６６ａがオンになると、ＦＤ部６３ａに蓄積されている電荷が画素電源ＶＤＤに排出されて、ＦＤ部６３ａがリセットされる。

　また、画素２１ｂは、画素２１ａと同様に、ＰＤ６１ｂ、転送トランジスタ６２ｂ、ＦＤ部６３ｂ、増幅トランジスタ６４ｂ、選択トランジスタ６５ｂ、及びリセットトランジスタ６６ｂを備えて構成される。従って、画素２１ｂの各部は、上述したような画素２１ａの各部と同様に動作するため、その詳細な説明は省略する。

　なお、以下適宜、画素２１ａと画素２１ｂとを区別する必要がない場合、単に画素２１と称し、画素２１を構成する各部についても同様に称する。

　カラム処理部５１は、ＡＤコンバータ（ＡＤＣ）７１、カウンタ７２、及び、出力スイッチ７３を備える。ＡＤＣ７１は、キャパシタ８１－１，８１－２、入力スイッチ８２－１，８２－２、キャパシタ８３、コンパレータ８４、及び、帰還スイッチ８５を備える。

　コンパレータ８４のマイナス側の入力端子は、キャパシタ８１－１及び入力スイッチ８２－１を介して第１の垂直信号線２３ａに接続されるととともに、キャパシタ８１－２及び入力スイッチ８２－２を介して第２の垂直信号線２３ｂに接続されている。また、コンパレータ８４のプラス側の入力端子は、キャパシタ８３を介してランプ信号生成回路１６に接続されている。さらに、コンパレータ８４の出力端子とマイナス側の入力端子とが、帰還スイッチ８５を介して接続されている。

　入力スイッチ８２－１及び８２－２は、図１の制御回路１７による制御に従って開閉し、コンパレータ８４のマイナス側の入力端子を、第１の垂直信号線２３ａ及び第２の垂直信号線２３ｂのいずれか一方又は両方に接続する。例えば、入力スイッチ８２－１がオン（閉鎖）されるとともに、入力スイッチ８２－２がオフ（開放）されると、コンパレータ８４のマイナス側の入力端子は第１の垂直信号線２３ａに接続され、画素２１ａから出力される画素信号がコンパレータ８４に入力される。一方、入力スイッチ８２－２がオンされるとともに、入力スイッチ８２－１がオフされると、コンパレータ８４のマイナス側の入力端子は第２の垂直信号線２３ｂに接続され、画素２１ｂから出力される画素信号がコンパレータ８４に入力される。このように、ＡＤＣ７１は、入力スイッチ８２－１及び８２－２により、個別に垂直信号線２３ａ及び２３ｂに接続可能である。

　コンパレータ８４は、プラス側の入力端子に入力されるランプ信号と、マイナス側の入力端子に入力される画素信号との大小を比較し、その比較結果を示す比較結果信号を出力する。例えば、コンパレータ８４は、ランプ信号がアナログの画素信号よりも大きい場合にはハイレベルの比較結果信号を出力し、ランプ信号がアナログの画素信号以下となった場合にはローレベルの比較結果信号を出力する。

　カウンタ７２は、例えば、ランプ信号生成回路１６から出力されるランプ信号の電位が一定の勾配で降下を開始したタイミングから、コンパレータ８４から出力される比較結果信号がハイレベルからローレベルに切り替わるタイミングまでの所定のクロック数をカウントする。従って、カウンタ７２がカウントしたカウント値は、コンパレータ８４に入力される画素信号のレベルに応じた値となり、これにより、画素２１から出力されるアナログの画素信号がデジタル値に変換される。

　例えば、撮像素子１０では、画素２１のＦＤ部６３がリセットされた状態のリセットレベルの画素信号と、画素２１のＦＤ部６３がＰＤ６１で光電変換された電荷を保持した状態の信号レベルの画素信号とが、画素２１から出力される。そして、カラム処理部５１において画素信号をＡＤ変換する際に、それらの信号の差分を求めることによって、リセットノイズが除去された画素信号が出力される。

　また、カウンタ７２は、カウント値を保持する保持部（不図示）を有しており、カウント値を一時的に保持することができる。

　出力スイッチ７３は、水平駆動回路１４から出力される駆動信号に従って開閉する。例えば、所定のカラム処理部５１が配置されている列の画素信号を出力するタイミングになると、水平駆動回路１４から出力される駆動信号に従って出力スイッチ７３がオンされ、カウンタ７２の出力端子が出力信号線２４に接続される。これにより、カラム処理部５１においてＡＤ変換された画素信号が出力信号線２４に出力される。

｛画素信号の読出し方法｝
　次に、図４を参照して、撮像素子１０の画素信号の読出し方法の例について説明する。

　図４は、１水平期間内の各信号の時系列の推移を示すタイミングチャートである。横軸は時間軸を示している。そして、ランプ信号生成回路１６からコンパレータ８４に入力されるランプ信号（ＲＡＭＰ）、画素２１ａに入力されるリセット信号ＲＳＴ及び転送信号ＴＧ、画素２１ｂに入力されるリセット信号ＲＳＴ及び転送信号ＴＧ、第１の垂直信号線２３ａの電圧ＶＳＬ、並びに、第２の垂直信号線２３ｂの電圧ＶＳＬの推移が示されている。

　なお、図４では、画素２１ａを第１（Primary）画素とし、画素２１ｂを第２（Secondary）画素としている。また、画素２１ａに入力されるリセット信号ＲＳＴ及び転送信号ＴＧを、ＲＳＴ（Primary）及びＴＧ（Primary）と称し、画素２１ｂに入力されるリセット信号ＲＳＴ及び転送信号ＴＧを、ＲＳＴ（Secondary）及びＴＧ（Secondary）と称している。さらに、第１の垂直信号線２３ａの電圧ＶＳＬをＶＳＬ（Primary）と称し、第２の垂直信号線２３ｂの電圧ＶＳＬをＶＳＬ（Secondary）と称している。

　撮像素子１０では、同じ列の異なる行の画素２１ａ及び画素２１ｂの画素信号の読出しを１水平期間内に一度に行うことができる。

　具体的には、１つ前のＮ－１番目の水平期間の時刻ｔ１３において、画素２１ａのリセットトランジスタ６６ａにリセット信号ＲＳＴ（Primary）が入力され、ＦＤ部６３ａがリセットされる。

　そして、Ｎ番目の水平期間の時刻ｔ１において、入力スイッチ８２－１及び帰還スイッチ８５がオンする。

　時刻ｔ２において、画素２１ｂのリセットトランジスタ６６ｂにリセット信号ＲＳＴ（Secondary）が入力され、ＦＤ部６３ｂがリセットされる。

　時刻ｔ３において、帰還スイッチ８５がオフする。

　時刻ｔ４において、ランプ信号が降下を開始し、時刻ｔ４から時刻ｔ５の期間において、第１の垂直信号線２３ａを介して入力される画素２１ａのリセットレベル（Ｐ相（Primary））の画素信号がＡＤ変換される。その後、入力スイッチ８２－１がオフされる。画素２１ａのリセットレベルの画素信号のデジタル値は、カウンタ７２に保持される。

　時刻ｔ５の後、入力スイッチ８２－２及び帰還スイッチ８５がオンする。

　時刻ｔ６において、画素２１ａの転送トランジスタ６２ａに転送信号ＴＧ（Primary）が入力され、ＰＤ６１ａに蓄積されている電荷がＦＤ部６３ａに転送される。

　時刻ｔ７において、帰還スイッチ８５がオフする。

　時刻ｔ８において、ランプ信号が降下を開始し、時刻ｔ８から時刻ｔ９の期間において、第２の垂直信号線２３ｂを介して入力される画素２１ｂのリセットレベル（Ｐ相（Secondary））の画素信号がＡＤ変換される。その後、入力スイッチ８２－２がオフされる。画素２１ｂのリセットレベルの画素信号のデジタル値は、カウンタ７２に保持される。

　時刻ｔ９の後、入力スイッチ８２－１がオンする。

　時刻ｔ１０において、画素２１ｂの転送トランジスタ６２ｂに転送信号ＴＧ（Secondary）が入力され、ＰＤ６１ｂに蓄積されている電荷がＦＤ部６３ｂに転送される。

　時刻ｔ１１において、ランプ信号が降下を開始し、時刻ｔ１１から時刻ｔ１２の期間において、第１の垂直信号線２３ａを介して入力される画素２１ａの信号レベル（Ｄ相（Primary））の画素信号がＡＤ変換される。その後、入力スイッチ８２－１がオフされる。また、出力スイッチ７３がオンされ、画素２１ａの信号レベルの画素信号とリセットレベルの画素信号の差分であるデジタルの画素信号が、カウンタ７２から出力信号線２４に出力される。

　時刻ｔ１２の後、入力スイッチ８２－２がオンする。

　時刻ｔ１４において、ランプ信号が降下を開始し、時刻ｔ１４から時刻ｔ１５の期間において、第２の垂直信号線２３ｂを介して入力される画素２１ｂの信号レベル（Ｄ相（Secondary））の画素信号がＡＤ変換される。その後、入力スイッチ８２－２がオフされる。また、出力スイッチ７３がオンされ、画素２１ｂの信号レベルの画素信号とリセットレベルの画素信号の差分であるデジタルの画素信号が、カウンタ７２から出力信号線２４に出力される。

　このように、カラム信号処理回路１３の各カラム処理部５１では、１水平期間内に、異なる２行の画素２１の画素信号を、パイプライン処理により、ＣＤＳ処理を施しながら一度に読み出すことができる。

｛露光期間｝
　次に、図５を参照して、撮像素子１０の露光期間の例について説明する。

　図５は、撮像素子１０の画素領域１１の有効領域ＡＥの露光期間を示すタイミングチャートである。横軸は時間軸を示している。

　撮像素子１０では、各画素２１において、１垂直期間中に長時間露光と短時間露光の時間が異なる２回の露光が行われる。そして、例えば、長時間露光により蓄積された電荷に基づく画素信号（以下、長蓄信号と称する）と、短時間露光により蓄積された電荷に基づく画素信号（以下、短蓄信号と称する）とを、入射光量に応じて選択したり、重み付け加算したりすることにより、得られる画像のダイナミックレンジを拡大することができる。

　具体的には、時刻ｔ１において、外部から制御回路１７に垂直同期信号ＶＳＹＮＣが入力される。これにより、新たな垂直期間が開始される。

　時刻ｔ２において、有効領域ＡＥの１行目の長時間露光が終了し、露光中に蓄積された電荷に基づく画素信号が読み出される。その後、所定の時間間隔で、正転方向の順に有効領域ＡＥの各行の長時間露光が終了し、露光中に蓄積された電荷に基づく長蓄信号が読み出される。そして、時刻ｔ６において、有効領域ＡＥの最終行の長時間露光が終了し、露光中に蓄積された電荷に基づく長蓄信号が読み出される。このように、時刻ｔ２から時刻ｔ６の期間に、長蓄信号の読出し走査が行われる。

　ここで、正転方向とは、画素領域１１の上から下に向かう方向である。逆に、以下、画素領域１１の下から上に向かう方向を反転方向と称する。

　時刻ｔ３において、有効領域ＡＥの最終行の画素２１の長時間露光が開始される。

　時刻ｔ４において、有効領域ＡＥの１行目の画素２１の短時間露光が開始される。その後、所定の時間間隔で、正転方向の順に有効領域ＡＥの画素２１の短時間露光が開始される。そして、時刻ｔ８において、有効領域ＡＥの最終行の画素２１の短時間露光が開始される。

　時刻ｔ５において、有効領域ＡＥの１行目の短時間露光が終了し、露光中に蓄積された電荷に基づく画素信号が読み出される。その後、所定の時間間隔で、正転方向の順に有効領域ＡＥの各行の短時間露光が終了し、露光中に蓄積された電荷に基づく短蓄信号が読み出される。そして、時刻ｔ９において、有効領域ＡＥの最終行の長時間露光が終了し、露光中に蓄積された電荷に基づく短蓄信号が読み出される。このように、時刻ｔ５から時刻ｔ９の期間に、短蓄信号の読出し走査が行われる。

　ここで、時刻ｔ５から時刻ｔ６の期間において、長蓄信号の読出し走査と短蓄信号の読出し走査が並行に行われる。すなわち、図３を参照して上述した方法により、１水平期間内に、有効領域ＡＥの各列の或る行の長蓄信号の読出しが行われ、有効領域ＡＥの別の行の短蓄信号の読出しが行われる。

　時刻ｔ７において、有効領域ＡＥの１行目の長時間露光が開始される。その後、所定の時間間隔で、正転方向の順に有効領域ＡＥの各行の長時間露光が開始される。そして、時刻ｔ１２において、有効領域ＡＥの最終行の長時間露光が開始される。

　時刻ｔ１０において、外部から制御回路１７に垂直同期信号ＶＳＹＮＣが入力される。これにより、新たな垂直期間が開始される。

　その後、上述した時刻ｔ１から時刻ｔ１０までの期間と同様の処理が繰り返し実行される。

　このように、撮像素子１０では、各画素２１において、１垂直期間内に長時間露光と短時間露光の２回の露光が行われ、長時間露光に基づく長蓄信号と短時間露光に基づく短蓄信号の２種類の画素信号が読み出される。

＜２．ノイズの発生原因＞
　次に、図６乃至図８を参照して、撮像素子１０において想定されるノイズ及びその発生原因について説明する。

　図６の左の図は、長蓄信号からなる画像（以下、長蓄フレームと称する）と短蓄信号からなる画像（以下、短蓄フレームと称する）の読出し期間を比較した図である。縦軸は時間軸を示している。なお、時間軸に示される各時刻は、図５のタイミングチャートの時間軸の各時刻と対応する。

　上述したように、長蓄フレームを構成する長蓄信号の読出し走査は、時刻ｔ２に開始され、時刻ｔ６に終了する。一方、短蓄フレームを構成する短蓄信号の読出し走査は、時刻ｔ５に開始され、時刻ｔ９に終了する。時刻ｔ２から時刻ｔ５までの期間は、長蓄信号の読出し走査のみが行われ、短蓄信号の読出し走査が行われない期間（以下、短蓄Ｖブランク期間と称する）となる。時刻ｔ６から時刻ｔ９までの期間は、短蓄信号の読出し走査のみが行われ、長蓄信号の読出し走査が行われない期間（以下、長蓄Ｖブランク期間と称する）となる。時刻ｔ９から次の長蓄信号の読出し走査が開始される時刻ｔ１１（図５）までの期間は、長蓄信号及び短蓄信号の読出し走査が行われない期間（以下、共通Ｖブランク期間と称する）となる。

　なお、厳密に言えば、後述するようにＯＰＢ領域ＡＢの黒レベル信号の読出し期間は、Ｖブランク期間に含まれないが、ここでは、説明を簡単にするために、有効領域ＡＥの画素信号の読出し期間以外の期間をＶブランク期間としている。

　ここで、図６の右の図に示されるように、時刻ｔ６において長蓄信号の読出し走査が終了した直後に読み出される短蓄信号に対応する短蓄フレームの行において、横筋が発生するおそれがある。この原因について、図７を参照して説明する。

　図７の左側の図は、撮像素子１０の画素領域１１の配置例を模式的に示している。この例では、上から順にＯＰＢ領域ＡＢ１、ダミー領域ＡＤ１、及び、有効領域ＡＥが配置されている。なお、この図では、図を分かりやすくするために、使用可能領域ＡＵ、有効画素領域ＡＥｐ、有効不問領域ＡＥｎ、ＯＰＢ検出領域ＡＢｄ、ＯＰＢ不問領域ＡＢｎ、及び、無効領域ＡＮの図示を省略している。また、この例では、使用可能領域ＡＵと有効領域ＡＥとが一致する例を示している。

　図７の右側の図は、長蓄信号の読出し走査及び短蓄信号の読出し走査を、図５より詳細に示すタイミングチャートである。横軸は時間軸を示している。なお、時間軸に示される各時刻は、図５及び図６のタイミングチャートの時間軸の各時刻に対応する。

　なお、以下、長蓄信号の読出し走査を、長蓄側の読出し走査又は単に長蓄側とも称し、短蓄信号の読出し走査を、短蓄側の読出し走査又は単に短蓄側とも称する。

　まず、長蓄側の読出し走査について説明する。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが入力されたとき、長蓄側では、ダミー領域ＡＤ１の行ｒａの画素信号（以下、ダミー信号と称する）の読出しが行われている。

　次に、時刻ｔａにおいて、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。その後、所定の時間間隔で、正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、上述したように、時刻ｔ２から時刻ｔ６まで、正転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ６において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了した後、ダミー領域ＡＤ１の行ｒａのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、長蓄側の読出し行の移動量が、有効領域ＡＥの列方向の幅を超え、非常に大きくなる。その後、ダミー信号の読出しは、次のフレームの黒レベル信号の読出し走査が開始する時刻ｔｃまで継続する。

　次に、短蓄側の読出し走査について説明する。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが入力されたとき、短蓄側では、ダミー領域ＡＤ１の行ｒｂのダミー信号の読出しが行われている。

　時刻ｔｂにおいて、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。その後、所定の時間間隔で、正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、上述したように、時刻ｔ５から時刻ｔ９まで、正転方向の順に有効領域ＡＥの短蓄信号の読出し走査が行われる。

　時刻ｔ９において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了した後、ダミー領域ＡＤ１の行ｒｂのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、短蓄側の読出し行の移動量が、有効領域ＡＥの列方向の幅を超え、非常に大きくなる。その後、ダミー信号の読出しは、次のフレームの黒レベル信号の読出し走査が開始する時刻ｔｄ（不図示）まで継続する。

　図８は、画素領域１１の画素電源ＶＤＤの列方向の電圧の分布の例を示している。図８の左側の図は、時刻ｔ６において有効領域ＡＥの最終行ｒ１のリセットレベルの長蓄信号、及び、行ｒ２のリセットレベルの短蓄信号の読出し時の画素電源ＶＤＤの電圧の分布を示している。図８の右側の図は、時刻ｔ６の直後の時刻ｔ６＋Δｔにおいて、ダミー領域ＡＤ１の行ｒａのリセットレベルのダミー信号、及び、行ｒ２＋１のリセットレベルの短蓄信号の読出し時の画素電源ＶＤＤの電圧の分布を示している。

　図８の左右のグラフの横軸は、画像電源ＶＤＤの電圧を示している。また、点線で示される電圧は、電圧降下が発生していない場合の画素電源ＶＤＤの電圧である電圧ＶＤＤＨのレベルを示している。

　時刻ｔ６において、画素信号が読み出されている行ｒ１及び行ｒ２の画素内に多くの電流が流れる。そのため、図８の左側のグラフに示されるように、行ｒ１及び行ｒ２において画素電源ＶＤＤの電圧降下（ＩＲドロップ）が大きくなる。従って、画素電源ＶＤＤの電圧は、行ｒ１及び行ｒ２において負のピークが発生し、行ｒ１及び行ｒ２から離れるほど大きくなり、電圧ＶＤＤＨに近づく。

　同様に、時刻ｔ６＋Δｔにおいて、画素信号が読み出されている行ｒａ及び行ｒ２＋１の画素内に多くの電流が流れる。そのため、図８の右側のグラフに示されるように、行ｒａ及び行ｒ２＋１において画素電源ＶＤＤの電圧降下（ＩＲドロップ）が大きくなる。

　ここで、時刻ｔ６＋Δｔにおいて、時刻ｔ６と比較して、短蓄側の読出し行が１行しか移動しないのに対し、長蓄側の読出し行が大きく移動するため、画素電源ＶＤＤの電圧の分布が大きく変化する。具体的には、時刻ｔ６＋Δｔにおいて、時刻ｔ６と比較して、長蓄側の読出し行と短蓄側の読出し行の間隔が広がることにより、行ｒ２＋１の電圧降下が、時刻ｔ６における行ｒ２の電圧降下より小さくなる。これにより、時刻ｔ６＋Δｔにおける行ｒ２＋１の画素電源ＶＤＤの電圧が、時刻ｔ６における行ｒ２の画素電源ＶＤＤの電圧より上昇する。その結果、行ｒ２の短蓄信号のリセットレベルと行ｒ２＋１の短蓄信号のリセットレベルに差が生じ、図７を参照して上述したように、短蓄フレームにおいて横筋が生じる。

　なお、以下、図７に示すような横筋が発生するレベルの画素電源ＶＤＤの電圧の変動を引き起こす所定の移動量以上の読出し行の移動を、アドレスジャンプと称する。なお、所定の移動量は、例えば、行数により定義してもよいし、実際の距離により定義してもよい。

＜３．第１の実施の形態＞
　次に、図９を参照して、本技術の第１の実施の形態について説明する。

　図９の左側の図は、図７の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図９の配置例では、図７の配置例と比較して、有効領域ＡＥの下方にダミー領域ＡＤ２が配置されている点が異なっている。すなわち、この例では、有効領域ＡＥ（有効画素領域ＡＥｐ）の列方向（上下方向）の両側に、ダミー領域ＡＤ１及びダミー領域ＡＤ２が配置されている。

　図９の右側の図は、図７の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ２内の行ｒａのダミー信号の読出しが行われ、短蓄側では、ダミー領域ＡＤ１内の行ｒｂのダミー信号の読出しが行われている。

　時刻ｔ２において、長蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。

　このとき、長蓄側でアドレスジャンプが発生し、短蓄側の読出し行であるダミー行ｒｂにおいて画素電源ＶＤＤの電圧が大きく変動する。しかし、ダミー行ｒｂから読み出されたダミー信号は画像に用いられないため、画質には影響しない。

　その後、長蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ３において、有効領域ＡＥの先頭行から長蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ４において、短蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ５において、有効領域ＡＥの先頭行から短蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの短蓄信号の読出し走査が行われる。

　時刻ｔ６において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ２の行ｒａのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、長蓄側の読出し行をダミー領域ＡＤ１ではなくダミー領域ＡＤ２に移動させることにより、短蓄信号の読出し中に長蓄側でアドレスジャンプが発生することが防止される。

　時刻ｔ７において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ２の行ｒａのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、短蓄側でアドレスジャンプが発生し、長蓄側の読出し行であるダミー行ｒａにおいて画素電源ＶＤＤの電圧が大きく変動する。しかし、ダミー行ｒａから読み出されたダミー信号は画像に用いられないため、画質には影響しない。

　次に、時刻ｔ８において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。その後、時刻ｔ１乃至ｔ８と同様の処理が繰り返し実行される。

　このように、一方がダミー信号を読出しているときに、他方のアドレスジャンプが行われ、一方が有効領域ＡＥ又はＯＰＢ領域ＡＢ１内の画素信号を読出しているときに、他方のアドレスジャンプが行われないように、長蓄側及び短蓄側の読出し行の移動が制御される。その結果、アドレスジャンプに伴う画素電源ＶＤＤの電圧変動による画質の劣化を防止することができる。

＜４．第２の実施の形態＞
　次に、図１０を参照して、本技術の第２の実施の形態について説明する。

　図１０の左側の図は、図９の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１０の配置例では、図９の配置例と比較して、ダミー領域ＡＤ２の下方にＯＰＢ領域ＡＢ２が配置されている点が異なっている。すなわち、この例では、有効領域ＡＥ（有効画素領域ＡＥｐ）の列方向（上下方向）の両側に、ＯＰＢ領域ＡＢ１及びＯＰＢ領域ＡＢ２が配置されている。

　図１０の右側の図は、図９の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ１内の行ｒａのダミー信号の読出しが行われ、短蓄側では、ダミー領域ＡＤ２内の行ｒｂのダミー信号の読出しが行われている。

　時刻ｔ２において、長蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ２の最終行から黒レベル信号の読出し走査が開始される。

　このとき、長蓄側でアドレスジャンプが発生するが、短蓄側ではダミー信号の読出しが行われているため、画質には影響しない。

　その後、長蓄側では、所定の時間間隔で反転方向の順にＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ２の先頭行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が終了した後、時刻ｔ３において、有効領域ＡＥの最終行から長蓄信号の読出し走査が開始される。その後、所定の時間間隔で反転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ４において、短蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ２の最終行から黒レベル信号の読出し走査が開始される。

　このとき、短蓄側の読出し行をＯＰＢ領域ＡＢ１ではなくＯＰＢ領域ＡＢ２に移動させることにより、長蓄信号の読出し中に短蓄側でアドレスジャンプが発生することが防止される。

　その後、短蓄側では、所定の時間間隔で反転方向の順にＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ２の先頭行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が終了した後、時刻ｔ５において、有効領域ＡＥの最終行から短蓄信号の読出し走査が開始される。その後、所定の時間間隔で反転方向の順に有効領域ＡＥの短蓄信号の読出し走査が行われる。

　時刻ｔ６において、有効領域ＡＥの先頭行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ１の行ｒａのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、長蓄側のダミー信号を読み出す領域として、ダミー領域ＡＤ２ではなくダミー領域ＡＤ１が選択されることにより、長蓄側の読出し行の移動量が小さくなり、アドレスジャンプが行われない。これにより、短蓄側の読出し行の画素電源ＶＤＤの電圧の変動が抑制され、短蓄フレームにおける横筋の発生が防止される。

　時刻ｔ７において、有効領域ＡＥの先頭行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ２の行ｒｂのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、短蓄側のアドレスジャンプが発生するが、長蓄側ではダミー信号の読出しが行われているため、画質には影響しない。

　このように、一方がダミー信号を読出しているときに、他方のアドレスジャンプが行われ、一方が有効領域ＡＥ又、ＯＰＢ領域ＡＢ１又はＯＰＢ領域ＡＢ２内の画素信号を読出しているときに、他方のアドレスジャンプが行われないように、長蓄側及び短蓄側の読出し行の移動が制御される。その結果、反転方向に画素信号を読み出す場合にも、アドレスジャンプに伴う画素電源ＶＤＤの電圧変動による画質の劣化を防止することができる。

　なお、図１０の画素領域１１の配置例においては、図９を参照して上述したように正転方向に長蓄側及び短蓄側の読出し走査を行い、画素電源ＶＤＤの電圧変動による画質の劣化を防止することも可能である。

＜５．第３の実施の形態＞
　次に、図１１を参照して、本技術の第３の実施の形態について説明する。

　図１１の左側の図は、図９の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１１の配置例は、図９の配置例と同じである。

　図１１の右側の図は、図９の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ１内の行ｒａ１のダミー信号の読出しが行われ、短蓄側では、ダミー領域ＡＤ１内の行ｒｂのダミー信号の読出しが行われている。

　時刻ｔ６において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ２の行ｒａ２のダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　時刻ｔ７において、短蓄信号の読出し行が、有効領域ＡＥの下端の有効不問領域ＡＥｎ内に移動する。そして、短蓄信号の読出し行が有効不問領域ＡＥｎ内に移動した後、長蓄側の読出し行が、ダミー領域ＡＤ２内の行ｒａ２からダミー領域ＡＤ１内の行ｒａ１に移動する。

　このとき、長蓄側でアドレスジャンプが発生するため、短蓄側の読出し行において画素電源ＶＤＤの電圧が大きく変動する。しかし、短蓄側では、有効不問領域ＡＥｎ内の短蓄信号の読出しが行われており、読み出された短蓄信号は画像に用いられないため、画質には影響しない。

　次に、時刻ｔ８において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ１の行ｒｂのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、短蓄側でアドレスジャンプが発生するが、長蓄側ではダミー信号の読出しが行われているため、画質には影響しない。

　次に、時刻ｔ９において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。その後、時刻ｔ１乃至ｔ９と同様の処理が繰り返し実行される。

　このように、一方がダミー信号又は有効不問領域ＡＥｎ内の画素信号を読出しているときに、他方のアドレスジャンプが行われ、一方が有効画素領域ＡＥｐ又はＯＰＢ領域ＡＢ１内の画素信号を読出しているときに、他方のアドレスジャンプが行われないように、長蓄側及び短蓄側の読出し行の移動が制御される。その結果、アドレスジャンプに伴う画素電源ＶＤＤの電圧変動による画質の劣化を防止することができる。

　なお、有効不問領域ＡＥｎだけでなく、一方がＯＰＢ不問領域ＡＢｎ内の画素信号を読出しているときに、他方のアドレスジャンプを行うようにすることも可能である。

＜６．第４の実施の形態＞
　次に、図１２を参照して、本技術の第４の実施の形態について説明する。

　図１２の左側の図は、図９の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１２の配置例は、図９の配置例と同じである。

　図１２の右側の図は、図９の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ１内の行ｒａ１のダミー信号の読出しが行われ、短蓄側では、有効領域ＡＥの短蓄信号の読出しが行われている。

　時刻ｔ２において長蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。

　その後、長蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。

　時刻ｔ３において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ２の行ｒｂ２のダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このとき、短蓄側の読出し行をダミー領域ＡＤ１ではなくダミー領域ＡＤ２に移動させることにより、長蓄側の黒レベル信号の読出し中に短蓄側でアドレスジャンプが発生することが防止される。

　次に、長蓄側において、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ４において、有効領域ＡＥの先頭行から長蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ５において、短蓄側の読出し行が、ダミー領域ＡＤ２内の行ｒｂ２からダミー領域ＡＤ１内の行ｒｂ１に移動する。

　このとき、短蓄側でアドレスジャンプが発生する。一方、長蓄側では、有効領域ＡＥのほぼ中央の行ｒ１の長蓄信号の読出しが行われている。そして、移動前の短蓄側の読出し行である行ｒｂ２と行ｒ１の間の距離と、移動後の短蓄側の読出し行である行ｒｂ１と行ｒ１の間の距離とが、ほぼ等しくなる。その結果、図１３を参照して後述するように、長蓄側の読出し行における画素電源ＶＤＤの電圧はほとんど変動しない。

　時刻ｔ６において、短蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ７において、有効領域ＡＥの先頭行から短蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの短蓄信号の読出し走査が行われる。

　時刻ｔ８において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ２の行ｒａ２のダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　時刻ｔ９において、長蓄側の読出し行が、ダミー領域ＡＤ２内の行ｒａ２からダミー領域ＡＤ１内の行ｒａ１に移動する。

　このとき、長蓄側でアドレスジャンプが発生する。一方、短蓄側では、有効領域ＡＥのほぼ中央の行ｒ２の短蓄信号の読出しが行われている。そして、移動前の長蓄側の読出し行である行ｒａ２と行ｒ２の間の距離と、移動後の長蓄側の読出し行である行ｒａ１と行ｒ１の間の距離とが、ほぼ等しくなる。その結果、図１３を参照して後述するように、短蓄側の読出し行における画素電源ＶＤＤの電圧はほとんど変動しない。

　次に、時刻ｔ１０において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。その後、時刻ｔ１乃至ｔ１０と同様の処理が繰り返し実行される。

　ここで、図１３を参照して、時刻ｔ５及び時刻ｔ９において、長蓄側及び短蓄側の一方のアドレスジャンプが発生しても、他方の読出し行における画素電源ＶＤＤの電圧がほとんど変動しない理由について説明する。

　図１３は、図８と同様の図であり、画素領域１１の画素電源ＶＤＤの列方向の電圧の分布の例を示している。図１３の左側は、図１２の時刻ｔ９の直前の長蓄側の読出し行の移動前の画素領域１１の画素電源ＶＤＤの列方向の電圧の分布の例を示している。図１３の右側は、図１２の時刻ｔ９において長蓄側の読出し行を移動した後の画素領域１１ｂの画素電源ＶＤＤの列方向の電圧の分布の例を示している。

　図１３の左側のグラフに示されるように、時刻ｔ９の直前において、画素信号が読み出されている行ｒ２－１及び行ｒａ２の画素２１内に多くの電流が流れる。そのため、行ｒ２－１及び行ｒａ２において画素電源ＶＤＤの電圧降下（ＩＲドロップ）が大きくなる。従って、画素電源ＶＤＤの電圧は、行ｒ２－１及び行ｒａ２において負のピークが発生し、行ｒ２－１及び行ｒａ２から離れるほど大きくなり、電圧ＶＤＤＨに近づく。

　一方、図１３の右側のグラフに示されるように、時刻ｔ９において、画素信号が読み出されている行ｒａ１及び行ｒ２の画素２１内に多くの電流が流れる。そのため、行ｒａ１及び行ｒ２において画素電源ＶＤＤの電圧降下（ＩＲドロップ）が大きくなる。従って、画素電源ＶＤＤの電圧は、行ｒａ１及び行ｒ２において負のピークが発生し、行ｒａ１及び行ｒ２から離れるほど大きくなり、電圧ＶＤＤＨに近づく。

　ここで、行ｒ２－１と行ｒａ２の間の距離と、行ｒ２と行ｒａ１の間の距離とがほぼ等しい。そのため、時刻ｔ９の直前において、行ｒａ２付近の画素電源ＶＤＤの電圧降下が行ｒ２－１付近の画素電源ＶＤＤの電圧に与える影響と、時刻ｔ９において、行ｒａ１付近の画素電源ＶＤＤの電圧降下が行ｒ２付近の画素電源ＶＤＤの電圧に与える影響とが、ほぼ等しくなる。従って、時刻ｔ９の直前における行ｒ２－１付近の画素電源ＶＤＤの電圧の分布と、時刻ｔ９における行ｒ２付近の画素電源ＶＤＤの電圧の分布とがほぼ等しくなり、短蓄側の読出し行の画素電源ＶＤＤの変動が抑制される。その結果、行ｒ２－１の短蓄信号のリセットレベルと行ｒ２の短蓄信号のリセットレベルがほぼ等しくなり、図６に示される短蓄フレームの横軸の発生が抑制される。

　なお、時刻ｔ５において短蓄側のアドレスジャンプが発生する場合においても、同様の理由により、長蓄側の読出し行の画素電源ＶＤＤの電圧変動が抑制され、画質の劣化を抑制することができる。

＜７．第５の実施の形態＞
　次に、図１４を参照して、本技術の第５の実施の形態について説明する。

　図１４の左側の図は、図９の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１４の配置例では、図９の配置例と比較して、使用可能領域ＡＵの下方に切取り領域ＡＣが配置され、残りの領域が有効領域ＡＥに配置されている点が異なる。切取り領域ＡＣは、画像に用いられない不使用領域の一種であり、例えば、切取り領域ＡＣの画素信号の読出しを省略することにより、読出し走査を高速化し、フレームレートを高速化することができる。また、図示は省略するが、有効領域ＡＥの周縁部に、図２を参照して上述した有効不問領域ＡＥｎが配置される。

　図１４の右側の図は、図９の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１乃至ｔ５の期間において、上述した図１１の時刻ｔ１乃至ｔ５の期間と同様の処理が行われる。

　時刻ｔ６において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、切取り領域ＡＣの先頭行から画素信号の読出し走査が開始され、長蓄側のＶブランク期間が開始される。

　時刻ｔ７において、短蓄信号の読出し行が、有効領域ＡＥの下端の有効不問領域ＡＥｎ内に移動する。そして、短蓄信号の読出し行が有効不問領域ＡＥｎ内に移動した後、長蓄側では、切取り領域ＡＣの最終行の画素信号の読出しが行われ、切取り領域ＡＣの画素信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ１の行ｒａのダミー信号の読出しが開始される。

　このとき、長蓄側でアドレスジャンプが発生する。一方、短蓄側では、有効不問領域ＡＥｎ内の短蓄信号の読出しが行われており、読み出された短蓄信号は画像に用いられないため、画質には影響しない。

　時刻ｔ８において、短蓄側において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ１の行ｒｂのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　また、短蓄側において切取り領域ＡＣの画素信号の読出しを省略することにより１フレームあたりの読出し時間が短縮される。その結果、例えば、フレームレートの高速化が可能になる。

＜８．第６の実施の形態＞
　次に、図１５を参照して、本技術の第６の実施の形態について説明する。

　図１５の左側の図は、図１０の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１５の配置例では、図１０の配置例と比較して、使用可能領域ＡＵの上方に切取り領域ＡＣが配置され、残りの領域が有効領域ＡＥに配置されている点が異なる。また、図示は省略するが、有効領域ＡＥの周縁部に、図２を参照して上述した有効不問領域ＡＥｎが配置される。

　図１５の右側の図は、図１０の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ２内の行ｒａのダミー信号の読出しが行われ、短蓄側では、ダミー領域ＡＤ２内の行ｒｂのダミー信号の読出しが行われている。

　時刻ｔ２において、長蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ２の先頭行から黒レベル信号の読出し走査が開始される。

　その後、長蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ２の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が終了した後、時刻ｔ３において、有効領域ＡＥの先頭行から長蓄信号の読出し走査が開始される。

　このとき、長蓄側のアドレスジャンプが発生するが、短蓄側ではダミー信号の読出しが行われているため、画質には影響しない。

　その後、所定の時間間隔で正転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ４において、短蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ２の先頭行から黒レベル信号の読出し走査が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ２の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ２の黒レベル信号の読出し走査が終了した後、時刻ｔ５において、有効領域ＡＥの先頭行から短蓄信号の読出し走査が開始される。

　このとき、短蓄側でアドレスジャンプが発生する。一方、長蓄側では、有効領域ＡＥ内の行ｒ１の長蓄信号の読出しが行われている。ここで、行ｒ１とＯＰＢ領域ＡＢ２の最終行の間の距離と、行ｒ１と有効領域ＡＥの先頭行の間の距離とが、ほぼ等しくなる。その結果、図１３を参照して上述したように、長蓄側の読出し行における画素電源ＶＤＤの電圧はほとんど変動しない。

　時刻ｔ７において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ２の行ｒｂのダミー信号の読出しが開始され、Ｖブランク期間が開始される。

　このように、短蓄側がダミー信号を読出しているときに、長蓄側のアドレスジャンプが行われ、移動後で短蓄側の読出し行と長蓄側の読出し行の距離がほぼ等しくなるタイミングで、短蓄側のアドレスジャンプが行われる。その結果、アドレスジャンプに伴う画素電源ＶＤＤの電圧変動による画質の劣化を抑制することができる。

　また、長蓄側及び短蓄側の両方で、切取り領域ＡＣの画素信号の読出しを省略することにより、１フレームあたりの読出し時間が短縮される。その結果、例えば、フレームレートの高速化が可能になる。

＜９．第７の実施の形態＞
　次に、図１６を参照して、本技術の第７の実施の形態について説明する。

　図１６の左側の図は、図１０の左側の図と同様に、撮像素子１０の画素領域１１の配置例を模式的に示している。図１６の配置例では、図１０の配置例と比較して、切取り領域ＡＣ１及び切取り領域ＡＣ２が配置されている点が異なる。切取り領域ＡＣ１は、使用可能領域ＡＵの上方において、ダミー領域ＡＤ１と有効領域ＡＥ（有効画素領域ＡＥｐ）の間に配置されている。切取り領域ＡＣ２は、使用可能領域ＡＵの下方において、有効領域ＡＥ（有効画素領域ＡＥｐ）とダミー領域ＡＤ２の間に配置されている。また、図示は省略するが、有効領域ＡＥの周縁部に、図２を参照して上述した有効不問領域ＡＥｎが配置される。

　図１６の右側の図は、図１０の右側の図と同様に、長蓄側及び短蓄側の読出し走査のタイミングチャートを示している。

　時刻ｔ１において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。このとき、長蓄側では、ダミー領域ＡＤ１内の行ｒａ１のダミー信号の読出しが行われ、短蓄側では、ダミー領域ＡＤ１内の行ｒｂ１のダミー信号の読出しが行われている。

　その後、長蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ３において、切取り領域ＡＣ１の先頭行から画素信号の読出し走査が開始される。

　その後、長蓄側では、所定の時間間隔で正転方向の順に切取り領域ＡＣ１の画素信号の読出し走査が行われる。また、切取り領域ＡＣ１内では、例えば、画素信号を読み出す行を間引いたり、複数の行の画素信号を同時に読み出したりすることにより、有効領域ＡＥ内より高速に読出し走査が行われる。

　次に、切取り領域ＡＣ１の最終行の画素信号の読出しが行われ、切取り領域ＡＣ１の画素信号の読出し走査が終了した後、時刻ｔ４において、有効領域ＡＥの先頭行から長蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの長蓄信号の読出し走査が行われる。

　時刻ｔ５において、短蓄側において、Ｖブランク期間が終了し、ＯＰＢ領域ＡＢ１の先頭行から黒レベル信号の読出し走査が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順にＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が行われる。そして、ＯＰＢ領域ＡＢ１の最終行の黒レベル信号の読出しが行われ、ＯＰＢ領域ＡＢ１の黒レベル信号の読出し走査が終了した後、時刻ｔ６において、切取り領域ＡＣ１の先頭行から画素信号の読出し走査が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順に切取り領域ＡＣ１の画素信号の読出し走査が行われる。また、切取り領域ＡＣ１内では、例えば、画素信号を読み出す行を間引いたり、複数の行の画素信号を同時に読み出したりすることにより、有効領域ＡＥ内より高速に読出し走査が行われる。

　次に、切取り領域ＡＣ１の最終行の画素信号の読出しが行われ、切取り領域ＡＣ１の画素信号の読出し走査が終了した後、時刻ｔ７において、有効領域ＡＥの先頭行から短蓄信号の読出し走査が開始される。その後、所定の時間間隔で正転方向の順に有効領域ＡＥの短蓄信号の読出し走査が行われる。

　ここで、例えば、時刻ｔ６において、切取り領域ＡＣ１の画素信号の読出し走査を行わずに、いきなり有効領域ＡＥの短蓄信号の読出し走査を開始することも考えられる。しかし、切取り領域ＡＣ１の列方向の幅が広い場合、短蓄側の読出し行の移動量が大きくなり、長蓄側の読出し行における画素電源ＶＤＤの電圧が大きく変動する。

　これに対して、切取り領域ＡＣ１の画素信号の読出し走査を行うことにより、短蓄側の読出し行の移動量を小さくすることができ、長蓄側の読出し行における画素電源ＶＤＤの電圧変動を抑制することができる。

　時刻ｔ８において、有効領域ＡＥの最終行の長蓄信号の読出しが行われ、有効領域ＡＥの長蓄信号の読出し走査が終了する。その後、切取り領域ＡＣ２の先頭行から画素信号の読出し走査が開始され、長蓄側のＶブランク期間が開始される。

　その後、長蓄側では、所定の時間間隔で正転方向の順に切取り領域ＡＣ２の画素信号の読出し走査が行われる。また、切取り領域ＡＣ２内では、例えば、画素信号を読み出す行を間引いたり、複数の行の画素信号を同時に読み出したりすることにより、有効領域ＡＥ内より高速に読出し走査が行われる。

　時刻ｔ９において、長蓄側において、切取り領域ＡＣ１の最終行の画素信号の読出しが行われ、切取り領域ＡＣ１の画素信号の読出し走査が終了する。その後、長蓄側では、ダミー領域ＡＤ２の行ｒａ２のダミー信号の読出しが開始される。

　ここで、例えば、時刻ｔ８において、切取り領域ＡＣ２の画素信号の読出し走査を行わずに、いきなりダミー領域ＡＤ２の行ｒａ２のダミー信号の読出しを開始することも考えられる。しかし、切取り領域ＡＣ２の列方向の幅が広い場合、長蓄側の読出し行の移動量が大きくなり、短蓄側の読出し行における画素電源ＶＤＤの電圧が大きく変動する。

　これに対して、切取り領域ＡＣ２の画素信号の読出し走査を行うことにより、長蓄側の読出し行の移動量を小さくすることができ、短蓄側の読出し行における画素電源ＶＤＤの電圧変動を抑制することができる。

　時刻ｔ１０において、有効領域ＡＥの最終行の短蓄信号の読出しが行われ、有効領域ＡＥの短蓄信号の読出し走査が終了する。その後、切取り領域ＡＣ２の先頭行から画素信号の読出し走査が開始され、短蓄側のＶブランク期間が開始される。

　その後、短蓄側では、所定の時間間隔で正転方向の順に切取り領域ＡＣ２の画素信号の読出し走査が行われる。また、切取り領域ＡＣ２内では、例えば、画素信号を読み出す行を間引いたり、複数の行の画素信号を同時に読み出したりすることにより、有効領域ＡＥ内より高速に読出し走査が行われる。

　時刻ｔ１１において、短蓄側において、切取り領域ＡＣ１の最終行の画素信号の読出しが行われ、切取り領域ＡＣ１の画素信号の読出し走査が終了する。その後、短蓄側では、ダミー領域ＡＤ２の行ｒｂ２のダミー信号の読出しが開始される。

　時刻ｔ１２において、長蓄側の読出し行が、ダミー領域ＡＤ２内の行ｒａ２からダミー領域ＡＤ１内の行ｒａ１に移動する。

　時刻ｔ１３において、短蓄側の読出し行が、ダミー領域ＡＤ２内の行ｒｂ２からダミー領域ＡＤ１内の行ｒｂ１に移動する。

　次に、時刻ｔ１４において、垂直同期信号ＶＳＹＮＣが制御回路１７に入力され、新たな垂直期間が開始される。その後、時刻ｔ１乃至ｔ１４と同様の処理が繰り返し実行される。

　また、切取り領域ＡＣ１及びＡＣ２の画素信号の読出し走査を高速化することにより、１フレームの読出し時間が短縮される。その結果、例えば、フレームレートの高速化が可能になる。

＜１０．変形例＞
　以下、上述した本技術の実施の形態の変形例について説明する。

｛画素信号の読出し方法に関する変形例｝
　例えば、長蓄側及び短蓄側のＶブランク期間が重なる期間において、画素信号の読出しを停止することが可能である。例えば、上述した第１の実施の形態では、図１７に示されるように、時刻ｔａから時刻ｔ２までの期間、及び、時刻ｔ７から時刻ｔ９までの期間において、長蓄側及び短蓄側のＶブランク期間が重なる。従って、これらの期間において、長蓄側及び短蓄側とも画素信号（ダミー信号）の読出しを停止するようにしてもよい。また、画素信号の読出しを停止するとともに、ＡＤ変換に関わるアナログ回路等をスタンバイ状態に設定することも可能である。これにより、撮像素子１０の低消費電力化を実現することができる。

　また、上述した図３の構成は、１水平期間内に２行分の画素信号の読出しを一度に行うことが可能な構成の一例であり、他の構成を用いることも可能である。ここで、図１８乃至図２１を参照して、１水平期間内に２行分の画素信号の読出しを一度に行うことが可能な構成の他の例について説明する。なお、図１８、図２０及び図２１において、図３と対応する部分には同じ符号を付している。

　図１８の例は、図３の例と比較して、カラム処理部５１の代わりにカラム処理部１０１が設けられている点が異なる。

　カラム処理部１０１は、ＡＤコンバータ（ＡＤＣ）１１１ａ，１１１ｂ、カウンタ７２ａ，７２ｂ、及び、出力スイッチ７３ａ，７３ｂを備える。

　ＡＤＣ１１１ａは、キャパシタ１２１ａ，１２２ａ、コンパレータ１２３ａ、及び、帰還スイッチ１２４ａを備える。

　コンパレータ１２３ａのマイナス側の入力端子は、キャパシタ１２１ａを介して第１の垂直信号線２３ａに接続されている。コンパレータ１２３ａのプラス側の入力端子は、キャパシタ１２２ａを介してランプ信号生成回路１６に接続されている。コンパレータ１２３ａの出力端子とマイナス側の入力端子とが、帰還スイッチ１２４ａを介して接続されている。

　コンパレータ１２３ａは、プラス側の入力端子に入力されるランプ信号と、マイナス側の入力端子に入力される画素信号との大小を比較し、その比較結果を示す比較結果信号を出力する。例えば、コンパレータ１２３ａは、ランプ信号がアナログの画素信号よりも大きい場合にはハイレベルの比較結果信号を出力し、ランプ信号がアナログの画素信号以下となった場合にはローレベルの比較結果信号を出力する。

　カウンタ７２ａは、図３のカウンタ７２と同様に、画素２１ａから出力されるアナログの画素信号をデジタル値に変換する。

　出力スイッチ７３ａは、水平駆動回路１４から出力される駆動信号に従って開閉する。例えば、所定のカラム処理部１０１が配置されている列の画素信号を出力するタイミングになると、まず水平駆動回路１４から出力される駆動信号に従って出力スイッチ７３ａがオンされ、カウンタ７２ａの出力端子が出力信号線２４に接続される。これにより、カラム処理部１０１においてＡＤ変換された画素２１ａの画素信号が出力信号線２４に出力される。

　ＡＤＣ１１１ｂは、ＡＤＣ１１１ａと同様に、キャパシタ１２１ｂ，１２２ｂ、コンパレータ１２３ｂ、及び、帰還スイッチ１２４ｂを備える。従って、ＡＤＣ１１１ｂの各部は、上述したようなＡＤＣ１１１ａの各部と同様に動作するため、その詳細な説明は省略する。

　なお、後述するように、ＡＤＣ１１１ａ及びＡＤＣ１１１ｂは、並列に動作することが可能である。

　また、カウンタ７２ｂ及び出力スイッチ７３ｂは、上述したカウンタ７２ａ及び出力スイッチ７３ａと同様に動作するため、その詳細な説明は省略する。

　なお、以下適宜、ＡＤＣ１１１ａとＡＤＣ１１１ｂとを区別する必要がない場合、単にＡＤＣ１１１と称し、ＡＤＣ１１１を構成する各部についても同様に称する。また、以下適宜、カウンタ７２ａとカウンタ７２ｂとを区別する必要がない場合、単にカウンタ７２と称する。さらに、以下適宜、出力スイッチ７３ａと出力スイッチ７３ｂとを区別する必要がない場合、単に出力スイッチ７３と称する。

　次に、図１９を参照して、カラム処理部１０１が設けられている場合の撮像素子１０の画素信号の読出し方法の例について説明する。

　図１９は、１水平期間内の各信号の時系列の推移を示すタイミングチャートである。横軸は時間軸を示している。そして、ランプ信号生成回路１６からコンパレータ１２３ａ，１２３ｂに入力されるランプ信号、画素２１ａに入力されるリセット信号ＲＳＴ及び転送信号ＴＧ、画素２１ｂに入力されるリセット信号ＲＳＴ及び転送信号ＴＧ、第１の垂直信号線２３ａの電圧ＶＳＬ、並びに、第２の垂直信号線２３ｂの電圧ＶＳＬの推移が示されている。

　なお、図１９では、画素２１ａを第１（1st）画素とし、画素２１ｂを第２（2nd）画素としている。また、画素２１ａに入力されるリセット信号ＲＳＴ及び転送信号ＴＧを、ＲＳＴ（1st）及びＴＧ（1st）と称し、画素２１ｂに入力されるリセット信号ＲＳＴ及び転送信号ＴＧを、ＲＳＴ（2nd）及びＴＧ（2nd）と称している。さらに、第１の垂直信号線２３ａの電圧ＶＳＬをＶＳＬ（1st）と称し、第２の垂直信号線２３ｂの電圧ＶＳＬをＶＳＬ（2nd）と称している。

　時刻ｔ１において、画素２１ａのリセットトランジスタ６６ａにリセット信号ＲＳＴ（1st）が入力され、ＦＤ部６３ａがリセットされる。また、画素２１ｂのリセットトランジスタ６６ｂにリセット信号ＲＳＴ（2nd）が入力され、ＦＤ部６３ｂがリセットされる。

　そして、時刻ｔ１から時刻ｔ３までの期間内に、カラム処理部１０１においてＰ相のセトリングが行われる。

　そして、時刻ｔ１において、いったん帰還スイッチ１２４ａ及び１２４ｂがオンし、時刻ｔ２においてオフした後、時刻ｔ３においてランプ信号が降下を開始する。その後、時刻ｔ３から時刻ｔ４の期間において、第１の垂直信号線２３ａを介して入力される画素２１ａのリセットレベル（Ｐ相）の画素信号がＡＤ変換される。画素２１ａのリセットレベルの画素信号のデジタル値は、カウンタ７２ａに保持される。

　また、第２の垂直信号線２３ｂを介して入力される画素２１ｂのリセットレベル（Ｐ相）の画素信号がＡＤ変換される。画素２１ｂのリセットレベルの画素信号のデジタル値は、カウンタ７２ｂに保持される。

　時刻ｔ５において、画素２１ａの転送トランジスタ６２ａに転送信号ＴＧ（1st）が入力され、ＰＤ６１ａに蓄積されている電荷がＦＤ部６３ａに転送される。また、画素２１ｂの転送トランジスタ６２ｂに転送信号ＴＧ（2nd）が入力され、ＰＤ６１ｂに蓄積されている電荷がＦＤ部６３ｂに転送される。

　そして、時刻ｔ５から時刻ｔ６までの期間内に、カラム処理部１０１においてＤ相のセトリングが行われる。

　時刻ｔ６において、ランプ信号が降下を開始する。そして、時刻ｔ６から時刻ｔ７の期間において、第１の垂直信号線２３ａを介して入力される画素２１ａの信号レベル（Ｄ相）の画素信号がＡＤ変換される。また、第２の垂直信号線２３ｂを介して入力される画素２１ｂの信号レベル（Ｄ相）の画素信号がＡＤ変換される。

　そして、出力スイッチ７３ａがオンし、画素２１ａの信号レベルの画素信号とリセットレベルの画素信号の差分であるデジタルの画素信号が、カウンタ７２ａから出力信号線２４に出力される。また、出力スイッチ７３ａがオフした後、出力スイッチ７３ｂがオンし、画素２１ｂの信号レベルの画素信号とリセットレベルの画素信号の差分であるデジタルの画素信号が、カウンタ７２ｂから出力信号線２４に出力される。その後、出力スイッチ７３ｂはオフする。

　このようにして、カラム信号処理回路１３の各カラム処理部１０１では、１水平期間内に、異なる２行の画素２１の画素信号を、ＣＤＳ処理を施しながら一度に読み出すことができる。

　図２０は、撮像素子１０の画素２１及びカラム処理部１５１の構成例を示している。なお、図２０の例では、図３の例と比較して、カラム処理部５１の代わりにカラム処理部１５１が設けられている点が異なる。

　また、図２０には、図１の画素領域１１に配置される複数の画素２１のうち、同じ列（column）の異なる行（row）に配置される４つの画素２１ａ乃至２１ｄが示されている。さらに、図２０には、カラム信号処理回路１３が備える複数のカラム処理部１５１のうち、この列に対応して配置されるカラム処理部１５１が示されている。

　この例では、１つの画素２１の列に対して、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｂの４本の垂直信号線が設けられている。第１の垂直信号線２３ａには、画素２１ａ（例えば、４ｉ行目（ｉは自然数）の画素２１）が接続され、第２の垂直信号線２３ｂには、画素２１ｂ（例えば、４ｉ＋１行目（ｉは自然数）の画素２１）が接続されている。第３の垂直信号線２３ｃには、画素２１ｃ（例えば、４ｉ＋２行目（ｉは自然数）の画素２１）が接続され、第４の垂直信号線２３ｄには、画素２１ｄ（例えば、４ｉ＋３行目（ｉは自然数）の画素２１）が接続されている。

　なお、図を分かりやすくするために、画素２１ａ乃至２１ｄ内の符号の図示は省略している。

　また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源５２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源５２ｂが接続されている。第３の垂直信号線２３ｃには、ソースフォロワ回路を構成する定電流源５２ｃが接続されており、第４の垂直信号線２３ｄには、ソースフォロワ回路を構成する定電流源５２ｄが接続されている。さらに、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄは、この列に対応して配置される１つのカラム処理部１５１に接続されている。

　カラム処理部１５１は、図３のカラム処理部５１と比較して、ＡＤＣ７１ａ、カウンタ７２ａ、及び、出力スイッチ７３ａとＡＤＣ７１ｂ、カウンタ７２ｂ、及び、出力スイッチ７３ｂの２組のＡＤＣ、カウンタ及び出力スイッチの組み合わせが設けられている点、並びに、マルチプレクサ（ＭＵＸ）１６１が追加されている点が異なる。

　なお、図を分かりやすくするために、ＡＤＣ７１ａ及び７１ｂ内の符号の図示は省略している。また、以下、ＡＤＣ７１ａを構成する各部の符号の後にａの文字を付し、ＡＤＣ７１ｂを構成する各部の符号の後にｂの文字を付すものとする。

　ＭＵＸ１６１の入力部は、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄに接続され、ＭＵＸ１６１の出力部は、ＡＤＣ７１ａのキャパシタ８１－１ａ及び８１－２ａ、並びに、ＡＤＣ７１ｂのキャパシタ８１－１ａ及び８１－２ａに接続されている。そして、ＭＵＸ１６１は、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄの中から任意の２本を選択して、ＡＤＣ７１ａに接続することができる。すなわち、ＡＤＣ７１ａは、ＭＵＸ１６１、入力スイッチ８２－１ａ及び８２－２ａにより、個別に垂直信号線２３ａ乃至２３ｄに接続可能である。また、ＭＵＸ１６１は、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄの中から任意の２本を選択して、ＡＤＣ７１ｂに接続することができる。すなわち、ＡＤＣ７１ｂは、ＭＵＸ１６１、入力スイッチ８２－１ｂ及び８２－２ｂにより、個別に垂直信号線２３ａ乃至２３ｄに接続可能である。

　従って、カラム処理部１５１は、カラム処理部５１と比較して、画素２１ａ乃至２１ｄの画素信号をＡＤ変換する順番、組み合わせ、タイミング等の自由度が増す。例えば、長蓄信号及び短蓄信号の読出し走査を並行に行う場合、各画素２１から長蓄信号及び短蓄信号を読み出す順番、組み合わせ、タイミング等の自由度が増す。

　図２１は、撮像素子１０の画素２１及びカラム処理部２０１の構成例を示している。なお、図２１において、図１８及び図２０と対応する部分には同じ符号を付している。

　図２１の例では、図１８の例と比較して、カラム処理部１０１の代わりにカラム処理部２０１が設けられている点が異なる。

　また、図２１には、図１の画素領域１１に配置される複数の画素２１のうち、同じ列（column）の異なる行（row）に配置される４つの画素２１ａ乃至２１ｄが示されている。さらに、図２０には、カラム信号処理回路１３が備える複数のカラム処理部２０１のうち、この列に対応して配置されるカラム処理部２０１が示されている。

　また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源５２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源５２ｂが接続されている。第３の垂直信号線２３ｃには、ソースフォロワ回路を構成する定電流源５２ｃが接続されており、第４の垂直信号線２３ｄには、ソースフォロワ回路を構成する定電流源５２ｄが接続されている。さらに、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄは、この列に対応して配置される１つのカラム処理部２０１に接続されている。

　カラム処理部２０１は、図１８のカラム処理部１０１と比較して、ＡＤＣ、カウンタ及び出力スイッチの組み合わせが４組設けられている点、並びに、マルチプレクサ（ＭＵＸ）２１１が追加されている点が異なる。

　なお、図を分かりやすくするために、ＡＤＣ１１１ａ乃至１１１ｄ内の符号の図示は省略している。また、以下、ＡＤＣ１１１ａを構成する各部の符号の後にａの文字を付し、ＡＤＣ１１１ｂを構成する各部の符号の後にｂの文字を付し、ＡＤＣ１１１ｃを構成する各部の符号の後にｃの文字を付し、ＡＤＣ１１１ｄを構成する各部の符号の後にｄの文字を付すものとする。

　ＭＵＸ２１１の入力部は、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄに接続され、ＭＵＸ２１１の出力部は、ＡＤＣ１１１ａのキャパシタ１２１ａ、ＡＤＣ１１１ｂのキャパシタ１２１ｂ、ＡＤＣ１１１ｃのキャパシタ１２１ｃ、及び、ＡＤＣ１１１ｄのキャパシタ１２１ｄに接続されている。そして、ＭＵＸ２１１は、第１の垂直信号線２３ａ乃至第４の垂直信号線２３ｄを任意の組み合わせでＡＤＣ１１１ａ乃至１１１ｄに接続することができる。

　従って、カラム処理部２０１は、カラム処理部１０１と比較して、画素２１ａ乃至２１ｄの画素信号をＡＤ変換する順番、組み合わせ、タイミング等の自由度が増す。例えば、長蓄信号及び短蓄信号の読出し走査を並行に行う場合、各画素２１から長蓄信号及び短蓄信号を読み出す順番、組み合わせ、タイミング等の自由度が増す。

　また、１水平期間内に３行以上の画素信号を一度に読み出せるようにしてもよい。

　例えば、図３の例において、画素２１の列毎に３本以上の垂直信号線２３を配線し、各垂直信号線２３に対してキャパシタ８１及び入力スイッチ８２の組をそれぞれ設けるようにすればよい。これにより、１水平期間内に３行以上の画素信号を一度に読み出すことが可能になる。

　また、例えば、図１８の例において、画素２１の列毎に３本以上の垂直信号線２３を配線し、各垂直信号線２３に対してＡＤＣ１１１、カウンタ７２及び出力スイッチ７３の組をそれぞれ設けるようにすればよい。これにより、１水平期間内に３行以上の画素信号を一度に読み出すことが可能になる。

　さらに、図２０の例では、１水平期間内に最大４行の画素信号を一度に読み出すことが可能である。

　なお、１水平期間内に３行以上の画素信号を一度に読み出せるようにした場合、３以上の読出し走査を並行に実行することが可能になる。３以上の読出し走査を並行に実行する場合も上述した場合と同様に、各読出し走査のアドレスジャンプを行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御するようにすればよい。

　例えば、３以上の読出し走査の中の読出し走査Ａのアドレスジャンプを行う場合、他の読出し走査の読出し行が、それぞれ下記の条件１又は２のいずれかを満たすタイミングで、読出し走査Ａのアドレスジャンプを行うようにすればよい。

　１．有効画素領域ＡＥｐ又はＯＰＢ検出領域ＡＢｄ内にない。
　２．アドレスジャンプによる移動前の読出し走査Ａの読出し行との間の距離と、移動後の読出し走査Ａの読出し行との間の距離とがほぼ等しくなる。

　例えば、読出し走査Ａの有効領域ＡＥの読出し走査が終了した時点で、他の読出し走査の読出し行が全て条件１又は条件２を満たす場合、読出し走査Ａの読出し行を、有効領域ＡＥの走査が開始される行に近い方のダミー領域ＡＤに移動させればよい。一方、他の読出し走査の読出し行のうち少なくとも１つが条件１及び条件２のいずれも満たさない場合、読出し走査Ａの読出し行を、有効領域ＡＥの走査が終了する行に近い方のダミー領域ＡＤに移動させればよい。

　また、例えば、読出し走査Ａの黒レベルの検出を開始する時点で、他の読出し走査の読出し行が全て条件１又は条件２を満たす場合、読出し走査Ａの読出し行を、有効領域ＡＥの走査が開始される行に近い方のＯＰＢ領域ＡＢに移動させればよい。一方、他の読出し走査の読出し行のうち少なくとも１つが条件１及び条件２のいずれも満たさない場合、その時点で読出し走査Ａの読出し行が存在するダミー領域に近い方のＯＰＢ領域ＡＢに読出し走査Ａの読出し行を移動させるようにすればよい。

｛その他の変形例｝
　また、本技術は、上述した例以外にも、複数の読出し走査を並行に行うことが可能な撮像素子全般に適用することができる。

　例えば、本技術は、１垂直期間内の各画素の画素信号の読出し回数に関わらず、複数の読出し走査を並行に行う撮像素子に適用することができる。具体的には、例えば、本技術は、長時間露光用の画素と短時間露光用の画素を別々に設け、垂直期間毎に各画素の画素信号を１回ずつ読み出しつつ、長蓄信号の読出し走査と短蓄信号の読出し走査を並行に行う撮像素子に適用することができる。また、例えば、本技術は、各画素の露光時間が同じで、垂直期間毎に各画素の画素信号を１回ずつ読み出しつつ、複数の読み出し走査を並行に行うことにより、読出し時間を高速化する撮像素子に適用することができる。

　さらに、本技術は、例えば、画素２１が形成される半導体基板に配線層が積層される表面に対して光が照射される表面照射型のＣＭＯＳイメージセンサ、又は、その表面の反対側となる裏面に対して光が照射される裏面照射型のＣＭＯＳイメージセンサのどちらにも適用することができる。また、本技術は、画素２１が形成されるセンサ基板と、制御回路１７（図１）などが形成される回路基板とが積層されて構成される積層型のＣＭＯＳイメージセンサに適用することができる。

｛電子機器への適用例｝
　なお、上述したような各実施の形態の撮像素子１０は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

　図２２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

　図２２に示すように、撮像装置３０１は、光学系３０２、撮像素子３０３、信号処理回路３０４、モニタ３０５、及び、メモリ３０６を備え、静止画像及び動画像を撮像可能である。

　光学系３０２は、１枚又は複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面（センサ部）に結像させる。

　撮像素子３０３としては、上述した各実施の形態の撮像素子１０が適用される。撮像素子３０３には、光学系３０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子３０３に蓄積された電子に応じた信号が信号処理回路３０４に供給される。

　信号処理回路３０４は、撮像素子３０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路３０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０５に供給されて表示されたり、メモリ３０６に供給されて記憶（記録）されたりする。

　このように構成されている撮像装置３０１では、上述した各実施の形態の撮像素子１０を適用することで、ダイナミックレンジが広く高画質の画像を撮像することができる。

｛イメージセンサの使用例｝
　図２３は、上述のイメージセンサ（撮像素子１０）を使用する使用例を示す図である。

　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

　なお、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

　さらに、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

　また、例えば、本技術は以下のような構成も取ることができる。

（１）
　複数の画素が行列状に配置されている画素領域と、
　前記画素領域の画素を行毎に駆動する垂直駆動回路と、
　１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路と
　を備え、
　前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　撮像素子。
（２）
　前記垂直駆動回路は、各読出し走査の読出し行の所定の移動量以上の移動を、他の読出し走査の読出し行が前記画素領域内の画像に用いられる第１の領域内、若しくは、黒レベルの検出に用いられる第２の領域内にない場合、又は、移動前の読出し行と他の読出し走査の読出し行との間の距離と、移動後の読出し行と他の読出し走査の読出し行との間の距離とがほぼ等しくなる場合に行うように制御する
　前記（１）に記載の撮像素子。
（３）
　前記画素領域内の前記第１の領域の列方向の両側に、画素信号の読出し負荷の調整用の第３の領域がそれぞれ配置され、
　前記垂直駆動回路は、画素信号の読出し負荷の調整を行う場合の各読出し走査の読出し行の移動先を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第３の領域の中から選択する
　前記（２）に記載の撮像素子。
（４）
　前記第１の領域と前記第３の領域の間に前記画像に用いられない第４の領域がそれぞれ配置されており、
　前記垂直駆動回路は、前記第４の領域内の読出し走査を、前記第１の領域内の読出し走査より高速に行うように制御する
　前記（３）に記載の撮像素子。
（５）
　前記画素領域内の前記第１の領域の列方向の両側に前記第２の領域がそれぞれ配置され、
　前記垂直駆動回路は、各読出し走査の前記黒レベルの検出に用いる領域を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第２の領域の中から選択する
　前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
　前記垂直駆動回路は、１垂直期間内に露光時間が異なる複数の露光を行い、前記複数の露光により得られる複数の画素信号の読出し走査を並行に行うように制御する
　前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
　前記垂直駆動回路は、１垂直期間内に長時間露光及び短時間露光を行い、前記長時間露光により得られる画素信号の読出し走査、及び、前記短時間露光により得られる画素信号の読出し走査を並行に行うように制御するとともに、一方の読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他方の読出し走査の読出し行の位置に基づいて制御する
　前記（６）に記載の撮像素子。
（８）
　前記画素領域は、各列に複数の垂直信号線が配線されており、
　前記カラム信号処理回路は、前記画素領域の列毎に、前記複数の垂直信号線に個別に接続可能な１以上のＡＤコンバータを備える
　前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）
　前記画素領域は、各列に複数の垂直信号線が配線されており、
　前記カラム信号処理回路は、並列に動作可能なＡＤコンバータを前記垂直信号線毎に備える
　前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
　複数の画素が行列状に配置されている画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　撮像素子の駆動方法。
（１１）
　複数の画素が行列状に配置されている画素領域と、
　前記画素領域の画素を行毎に駆動する垂直駆動回路と、
　１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路と
　を備える撮像素子を備え、
　前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　電子機器。

　１０　撮像素子，　１１　画素領域，　１２　垂直駆動回路，　１３　カラム信号処理回路，　１４　水平駆動回路，　１５　出力回路，　１６　ランプ信号生成回路，　１７　制御回路，　２１　画素，　２２　水平信号線，　２３，２３ａ乃至２３ｄ　垂直信号線，　５１　カラム処理部，　７１，７１ａ，７１ｂ　ＡＤコンバータ，　７２，７２ａ，７２ｂ　カウンタ，　７３，７３ａ，７３ｂ　出力スイッチ，　８２－１，８２－２　入力スイッチ，　８４　コンパレータ，　１０１　カラム処理部，　１１１ａ，１１１ｂ　ＡＤコンバータ，　１２３ａ，１２３ｂ　コンパレータ，　１５１　カラム処理部，　１６１　マルチプレクサ，　２０１　カラム処理部，　２１１　マルチプレクサ，　３０１　撮像装置，　３０３　撮像素子，　ＡＢ，ＡＢ１，ＡＢ２　オプティカルブラック領域，　ＡＢｄ　ＯＰＢ検出領域，　ＡＢｎ　ＯＰＢ不問領域，　ＡＣ，ＡＣ１，ＡＣ２　切取り領域，　ＡＤ，ＡＤ１，ＡＤ２　ダミー領域，　ＡＥ　有効領域，　ＡＥｐ　有効画素領域，　ＡＥｎ　有効不問領域，　ＡＮ　無効領域，　ＡＵ　使用可能領域

Claims

　複数の画素が行列状に配置されている画素領域と、
　前記画素領域の画素を行毎に駆動する垂直駆動回路と、
　１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路と
　を備え、
　前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　撮像素子。
　前記垂直駆動回路は、各読出し走査の読出し行の所定の移動量以上の移動を、他の読出し走査の読出し行が前記画素領域内の画像に用いられる第１の領域内、若しくは、黒レベルの検出に用いられる第２の領域内にない場合、又は、移動前の読出し行と他の読出し走査の読出し行との間の距離と、移動後の読出し行と他の読出し走査の読出し行との間の距離とがほぼ等しくなる場合に行うように制御する
　請求項１に記載の撮像素子。
　前記画素領域内の前記第１の領域の列方向の両側に、画素信号の読出し負荷の調整用の第３の領域がそれぞれ配置され、
　前記垂直駆動回路は、画素信号の読出し負荷の調整を行う場合の各読出し走査の読出し行の移動先を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第３の領域の中から選択する
　請求項２に記載の撮像素子。
　前記第１の領域と前記第３の領域の間に前記画像に用いられない第４の領域がそれぞれ配置されており、
　前記垂直駆動回路は、前記第４の領域内の読出し走査を、前記第１の領域内の読出し走査より高速に行うように制御する
　請求項３に記載の撮像素子。
　前記画素領域内の前記第１の領域の列方向の両側に前記第２の領域がそれぞれ配置され、
　前記垂直駆動回路は、各読出し走査の前記黒レベルの検出に用いる領域を、他の読み出し走査の読出し行の位置に基づいて、複数の前記第２の領域の中から選択する
　請求項２に記載の撮像素子。
　前記垂直駆動回路は、１垂直期間内に露光時間が異なる複数の露光を行い、前記複数の露光により得られる複数の画素信号の読出し走査を並行に行うように制御する
　請求項１に記載の撮像素子。
　前記垂直駆動回路は、１垂直期間内に長時間露光及び短時間露光を行い、前記長時間露光により得られる画素信号の読出し走査、及び、前記短時間露光により得られる画素信号の読出し走査を並行に行うように制御するとともに、一方の読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他方の読出し走査の読出し行の位置に基づいて制御する
　請求項６に記載の撮像素子。
　前記画素領域は、各列に複数の垂直信号線が配線されており、
　前記カラム信号処理回路は、前記画素領域の列毎に、前記複数の垂直信号線に個別に接続可能な１以上のＡＤコンバータを備える
　請求項１に記載の撮像素子。
　前記画素領域は、各列に複数の垂直信号線が配線されており、
　前記カラム信号処理回路は、並列に動作可能なＡＤコンバータを前記垂直信号線毎に備える
　請求項１に記載の撮像素子。
　複数の画素が行列状に配置されている画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　撮像素子の駆動方法。
　複数の画素が行列状に配置されている画素領域と、
　前記画素領域の画素を行毎に駆動する垂直駆動回路と、
　１水平期間内に前記画素領域の複数の行の画素信号の読出しが可能なカラム信号処理回路と
　を備える撮像素子を備え、
　前記垂直駆動回路は、前記画素領域の画素信号の読出し走査を２以上並行に行うとともに、各読出し走査の読出し行の所定の移動量以上の移動を行うタイミングを、他の読出し走査の読出し行の位置に基づいて制御する
　電子機器。