JP6634035B2 - 撮像素子及び撮像装置 - Google Patents

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Description

本発明は、撮像素子及び撮像装置に関するものである。

近年、高解像度、高フレームレートの動画のニーズが高まることにより、CMOSセンサを用いた撮像装置において、より高速な読み出し技術が要求されている。特許文献1では、画素の出力信号を列読み出し回路に伝達するための信号出力線の配線容量に着目し、配線長さを切り替えることで配線の寄生容量を削減する手法が紹介されている。これにより、信号出力線の静定時間を短縮する事で、読み出し高速化を実現している。

特許第5219481号

しかし、配線容量の低減による静定時間短縮手法は、電源変動や外来ノイズに対する応答性も同時に高くなるため、信号ノイズの悪化が懸念される。

本発明は上記問題点を鑑みてなされたものであり、信号ノイズの悪化を抑制しつつ、読み出しを高速化することを目的とする。

上記目的を達成するために、本発明の撮像素子は、入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御手段と、を有し、前記制御手段は、前記複数の信号出力線のうち第1の信号出力線に出力された第1の行の単位画素の信号を前記信号読み出し回路に入力するために前記第1の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第1の行の単位画素と異なる第2の行の単位画素から前記複数の信号出力線のうち前記第1の信号出力線と異なる第2の信号出力線に信号を出力させるように制御する。

信号ノイズの悪化を抑制しつつ、読み出しを高速化することができる。

本発明の第1の実施形態における単位画素の構成を示す等価回路図。 第1の実施形態における信号読み出し回路の構成を示す等価回路図。 第1の実施形態における撮像素子の一部の構成を示すブロック図 第1の実施形態における信号読み出し動作の概略を説明するための図。 第1の実施形態における信号読み出し動作を示すタイミングチャート。 第2の実施形態における信号読み出し回路の構成を示す等価回路図。 第2の実施形態における信号読み出し動作の概略を説明するための図。 第2の実施形態における信号読み出し動作を示すタイミングチャート。 第3の実施形態における信号読み出し回路の構成を示す等価回路図。 第3の実施形態における加算読み出し動作を示すタイミングチャート。 第4の実施形態における撮像装置の概略構成を示すブロック図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。

<第1の実施形態>
図1は、第1の実施形態における単位画素10の回路構成を示す図である。単位画素10は、フォトダイオード(PD)11、転送スイッチ12、フローティングディフュージョン部(FD)13、増幅MOSアンプ14、行選択スイッチ15、リセットスイッチ16で構成されている。

PD11は、不図示の撮影光学系を通して入射する光に応じた電荷を発生させる。転送スイッチ12は、そのゲート端子に入力される転送パルスφTXによって駆動され、PD11で発生した電荷をFD13に転送する。FD13は、電荷を一時的に蓄積すると共に、蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅MOSアンプ14は、後述する定電流回路22と合わせてソースフォロアとして機能し、そのゲートにはFD13で電荷電圧変換された信号が入力される。

行選択スイッチ15は、そのゲートに入力される行選択パルスφSELによって駆動され、そのドレインが増幅MOSアンプ14に接続され、そのソースが垂直出力線21(信号出力線)に接続されている。行選択パルスφSELがアクティブレベル(ハイレベル)となった行選択スイッチ15は導通状態になり、対応する増幅MOSアンプ14のソースが垂直出力線21に接続される。垂直出力線21は複数の単位画素10により共有され、後述する信号読み出し回路20に接続される。

リセットスイッチ16は、そのドレインが電源線VDDに接続され、そのゲートに入力されるリセットパルスφRESによって駆動されて、FD13に蓄積されている電荷を除去する。また、リセットスイッチ16と転送スイッチ12を同時にONすることによって、PD11をリセットすることができる。なお、増幅MOSアンプ14は、リセットパルスφRESによってFD13がリセットされた状態の場合には、リセット信号を垂直出力線21に対して出力する。また、転送パルスφTXによって、PD11で発生した電荷の転送が行われた場合には、PD11の光電変換信号を含む転送信号を出力する。

図2は、第1の実施形態の信号読み出し回路20の構成を示している。信号読み出し回路20は、2つの垂直出力線21の信号を入力として信号読み出しを行う。2つの垂直出力線21には、それぞれ定電流回路22が接続されており、増幅MOSアンプ14と合わせてソースフォロワとして機能する。この時、FD13の信号電位が垂直出力線21の電位に反映される。

なお、以降の説明では、2つの垂直出力線21を区別して、垂直出力線21a,21bと呼ぶと共に、それぞれに接続された2つの定電流回路22を区別して、定電流回路22a,22bと呼ぶ。

信号読み出し回路20は、入力切替スイッチ23a,23bと、クランプ容量24、差動増幅器25,ゲイン容量26、クランプスイッチ27とAD変換回路(ADC)28を有している。

入力切替スイッチ23a,23bは、それぞれのゲートに入力される垂直出力線切替パルスφSELCa,φSELCbによって駆動され、対応する垂直出力線21a,21bとクランプ容量24との接続・非接続を切り替える。これにより、クランプ容量24は、垂直出力線21a,21bのいずれかと選択的に接続可能となる。差動増幅器25と、クランプ容量24と、ゲイン容量26は、図に示すように構成されることでアナログゲインアンプとして動作し、AD変換回路28に対してアナログ信号を出力する。

クランプスイッチ27は、そのゲートに入力されるクランプパルスφC0Rによって駆動され、差動増幅器25の出力端子と、入力端子の一方を短絡する。差動増幅器25の他方の入力端子には基準電圧VC0Rが入力され、クランプスイッチ27がアクティブレベル(ハイレベル)になると、差動増幅器25の出力端子、入力端子を基準電圧VC0Rにリセットする。

AD変換回路28は、差動増幅器25の出力端子と接続され、差動増幅器25から出力されたアナログ信号をデジタル信号に変換して出力する。なお、第1の実施形態では、AD変換回路28の前段にアナログゲインアンプとして動作する回路を有する構成としているが、これを省略し、入力切替スイッチ23a,23bを介して垂直出力線21a,21bとAD変換回路28を接続する構成としても良い。

図3は、第1の実施形態における撮像素子1の一部の構成を示すブロック図である。撮像素子1は、図1で示した単位画素10が行列状に配された画素アレイ100と、画素アレイ100の各列に対応して設けられた複数の信号読み出し回路20と、画素アレイ100の信号読み出しを行単位で制御する読み出し制御回路30を有している。図3に示す例では、奇数の行に位置する単位画素10は垂直出力線21aと接続され、偶数の行に位置する単位画素10は垂直出力線21bと接続されている。

読み出し制御回路30は、行選択パルスφSEL、リセットパルスφRES、転送パルスφTXをいずれかの単位画素行に供給し、垂直出力線21a,21bへの信号出力動作を制御する。また読み出し制御回路30は、垂直出力線切替パルスφSELCa,φSELCb、クランプパルスφC0Rを信号読み出し回路20に供給し、垂直出力線21a,21bの信号読み出し動作を制御する。なお、図3及び以降の説明において、「n行目のリセットパルスφRES」を、添字nを付して「リセットパルスφRES(n)」と呼ぶ。これは転送パルスφTX、行選択パルスφSELについても同様である。

また、第1の実施形態では、画素アレイ100の各列で信号読み出し回路20を共有する構成を紹介しているが、本発明の主旨はこれにとどまらず様々な構成をとることが可能である。例えば、バンプ接合等を介して第1基板と第2基板を有する積層型の撮像素子において、第1基板に画素アレイ100を設け、第2基板に、単位画素10の各々またはグループごとに対応するように複数の信号読み出し回路20を設ける構成でも良い。

ここで、単位画素10の信号を読み出す動作の詳細を説明する前に、第1の実施形態における動作の概略について説明する。図4は、読み出し制御回路30が単位画素10に対して実行させる信号出力動作と、信号読み出し回路20に対して実行させる信号読み出し動作の流れを模式的に表した図である。単位画素10の信号を読み出すには、大きく分けて以下の4つの動作A〜Dを行う。

・動作A:読み出し制御回路30が、単位画素10のリセットスイッチ16をONにすると共に信号出力動作を実行させ、リセット信号を当該単位画素10が接続された垂直出力線21a,21bのいずれかに出力させる。そして、垂直出力線21a,21bの一方に出力されたリセット信号の静定を待つ。
・動作B:読み出し制御回路30が、信号読み出し回路20に対して信号読み出し動作を実行させ、垂直出力線21a,21bのいずれかに出力されたリセット信号を信号読み出し回路20に読み出す。
・動作C:読み出し制御回路30が、単位画素10の転送スイッチ12をONにすると共に信号出力動作を実行させ、PD11からの転送信号を当該単位画素10が接続された垂直出力線21a,21bのいずれかに出力させる。そして、垂直出力線21a,21bのいずれかに出力された転送信号の静定を待つ。
・動作D:読み出し制御回路30が、信号読み出し回路20に対して信号読み出し動作を実行させ、垂直出力線21a,21bのいずれかに出力された転送信号を信号読み出し回路20を介して読み出す。
読み出し制御回路30は、n行目について動作Aを実行し、リセット信号を垂直出力線21aに出力する。この際に、詳しくは後述するが、n−1行目について動作Dを実行する。次に、n行目について、動作Bを実行して、垂直出力線21aに出力されたリセット信号を信号読み出し回路20に読み出す。続けて、動作Cを実行し、n行目のPD11からの転送信号を垂直出力線21aに出力させる。次の動作Dでは、垂直出力線21aに出力されたn行目の転送信号を信号読み出し回路20を介して読み出す。

ここで、動作Aでは、垂直出力線21aは使用するが、信号読み出し回路20は使用しない。そこで第1の実施形態では、動作Dを行っている間に、もう1つの垂直出力線21bを利用して、他の単位画素行について動作Aを実行する。

ここでは、読み出し制御回路30は、信号読み出し回路20を制御してn行目について動作Dを行わせるとともに、単位画素10を制御して、n+1行目について動作Aを実行させる。言い換えると、読み出し制御回路30は、n行目の単位画素10からの転送信号を読み出す動作Dと、n+1行目のリセット信号を垂直出力線21bに出力する動作Aとを並行して行う。これにより、n行目の単位画素10からの転送信号を読み出す動作Dが終了した後、n+1行目のリセット信号を出力する動作Aを待たずして、垂直出力線21bに出力されたリセット信号を読み出す動作Bを行うことができ、読み出しの高速化を図ることができる。

以降、n+1行目のリセット信号を読み出す動作Bと、n+1行目の転送信号を垂直出力線21aに出力させる動作Cを行う。その後、同様にして、読み出し制御回路30は、n+1行目の転送信号を読み出す動作Dと、n+2行目のリセット信号を垂直出力線21aに出力する動作Aを並行して行う。

なお、上述した例では、n行目の動作Dと、n+1行目の動作Aを並行して行う場合について説明したが、本発明はこれに限るものではなく、n行目の動作Bから動作Dの間にn+1行目の動作Aを並行して行えばよい。いずれのタイミングで行う場合であっても、n+1行目の動作Aを、n行目の動作Dの終了まで待ってから行えばよい。

次に、第1の実施形態における読み出し制御回路30が行う具体的な動作を、タイミングチャートを用いて詳細に説明する。図5は、第1の実施形態における読み出し制御回路30による信号出力動作と信号読み出し動作を示すタイミングチャートである。

期間t1では、行選択パルスφSEL(n)が「H」となり、n行目の単位画素10は各々対応する垂直出力線21aに対して信号出力を開始する。同時に、リセットパルスφRES(n)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n行目の単位画素10はリセット信号を垂直出力線21aに対して出力する。リセット信号は、Vline aに示すように静定時間をかけて垂直出力線21aに反映される(動作A)。

期間t2では、垂直出力線切替パルスφSELCaが「H」、垂直出力線切替パルスφSELCbが「L」となることで、垂直出力線21aが選択され、信号読み出し回路20は、垂直出力線21aからリセット信号を読み込む。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。その後、クランプパルスφC0Rが「L」となることで、クランプ容量24はn行目のリセット信号を基準電圧VC0Rにクランプ(保持)する(動作B)。

期間t3では、転送パルスφTX(n)が「H」となり、n行目のPD11に蓄積された電荷がFD13に転送される。その後、転送パルスφTX(n)が「L」となり、n行目の単位画素10は転送信号を垂直出力線21aに対して出力する。転送信号は、Vline aに示すように静定時間をかけて垂直出力線21aに反映される(動作C)。

期間t4では、信号読み出し回路20は、垂直出力線21aからn行目の転送信号を読み込む。差動増幅器25は、クランプ容量24とゲイン容量26の容量比によって決まる信号ゲインに応じて信号増幅を行い、AD変換回路28へ出力する。なお厳密には、クランプ容量24によってリセット信号を基準電圧VC0Rにクランプしているので、リセット信号と転送信号の差分が増幅される。AD変換回路28は、差動増幅器25から入力された信号をデジタル信号に変換して撮像素子1の外部へ出力する(動作D)。

また、同期間t4に、行選択パルスφSEL(n+1)が「H」となり、n+1行目の単位画素10は各々対応する垂直出力線21bに対して信号出力を開始する。同時に、リセットパルスφRES(n+1)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n+1行目の単位画素10はリセット信号を垂直出力線21bに対して出力する。リセット信号は、Vline bに示すように静定時間をかけて垂直出力線21bに反映される(動作A)。

期間5では、行選択パルスφSEL(n)が「L」となり、n行目の単位画素10と垂直出力線21aが切り離される。また、垂直出力線切替パルスφSELCaが「L」、垂直出力線切替パルスφSELCbが「H」となることで、垂直出力線21bが選択される。これにより、信号読み出し回路20は、静定した垂直出力線21bからn+1行目のリセット信号を読み込む。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。その後、クランプパルスφC0Rが「L」となることで、クランプ容量24はn+1行目のリセット信号を基準電圧VC0Rにクランプ(保持)する(動作B)。

期間t6では、転送パルスφTX(n+1)が「H」となり、PD11に蓄積された電荷がFD13に転送される。その後、転送パルスφTX(n+1)が「L」となり、n+1行目の単位画素10は転送信号を垂直出力線21bに対して出力する。転送信号は、Vline bに示すように静定時間をかけて垂直出力線21bに反映される(動作C)。

期間t7では、信号読み出し回路20は、垂直出力線21bからn+1行目の転送信号を読み込む。差動増幅器25は、クランプ容量24とゲイン容量26の容量比によって決まる信号ゲインに応じて信号増幅を行い、AD変換回路28へ出力する。AD変換回路28は、差動増幅器25から入力された信号をデジタル信号に変換して撮像素子1の外部へ出力する(動作D)。

また、不図示であるが、同期間t7に、行選択パルスφSEL(n+2)が「H」となり、n+2行目の単位画素10は各々対応する垂直出力線21aに対して信号出力を開始する。同時に、リセットパルスφRES(n+2)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n+2行目の単位画素10はリセット信号を垂直出力線21aに対して出力する。リセット信号は静定時間をかけて垂直出力線21aに反映される(動作A)。以降、期間t2からと同様の動作を繰り返すことで、単位画素10の信号を順次読み込んでいく。

以上のように第1の実施形態によれば、1つの信号読み出し回路20が複数の垂直出力線21を選択可能な構成をとり、期間t4のように、垂直出力線21aのn行目の転送信号の読み出し動作を実行させる。そしてこの読み出し動作に並行して、n+1行目の単位画素10に対して、垂直出力線21bへのリセット信号出力動作を実行させ、リセット信号を静定させておく。垂直出力線21が1つしかない場合は、1行を読み出す際にt1〜t4に相当する期間を要するが、本実施形態では、リセット信号の静定時間、すなわち、期間t1に相当する時間を短縮することができるため、読み出しの高速化が可能となる。

なお、上述した例では、各列について2本の垂直出力線21a,21bを配線した場合について説明したが、本発明はこれに限るものではなく、3本以上の複数の垂直出力線を各列に配線しても良い。

<第2の実施形態>
次に、本発明の第2の実施形態について説明する。図6は、第2の実施形態の信号読み出し回路60の構成を示す回路図であり、第1の実施形態における信号読み出し回路20に置き換えて用いることができる。なお、第2の実施形態の信号読み出し回路60において、第1の実施形態の信号読み出し回路20と同様の構成には同じ参照番号を付し、説明を省略する。

第2の実施形態の信号読み出し回路60では、2つのクランプ容量24a,24bを有し、垂直出力線21a,21bと入力切替スイッチ23a,23bとの間に、それぞれ対応して設けられている。なお、第2の実施形態では、AD変換回路28の前段にアナログゲインアンプとして動作する回路を有する構成としているが、これを省略し、入力切替スイッチ23a,23bを介してクランプ容量24a,24bとAD変換回路28を接続する構成としても良い。

ここで、単位画素10の信号を読み出す動作の詳細を説明する前に、第2の実施形態における動作の概略について説明する。図7は、読み出し制御回路30が単位画素10に対して実行させる信号出力動作と、信号読み出し回路60に対して実行させる信号読み出し動作の流れを模式的に表した図である。単位画素10の信号を読み出すには、大きく分けて以下の4つの動作を行う。なお、4つの動作のうち、第1の実施形態の動作Bが第2の実施形態では異なるため、動作B’とする。

・動作A:読み出し制御回路30が、単位画素10のリセットスイッチ16をONにすると共に信号出力動作を実行させ、リセット信号を当該単位画素10が接続された垂直出力線21a,21bのいずれかに出力させる。そして、垂直出力線21a,21bの一方に出力されたリセット信号の静定を待つ。
・動作B’:読み出し制御回路30が、信号読み出し回路60に対して信号読み出し動作を実行させ、垂直出力線21a,21bのいずれかに出力されたリセット信号を信号読み出し回路60のクランプ容量24a,24bのいずれかにクランプする。
・動作C:読み出し制御回路30が、単位画素10の転送スイッチ12をONにすると共に信号出力動作を実行させ、PD11からの転送信号を当該単位画素10が接続された垂直出力線21a,21bのいずれかに出力させる。そして、垂直出力線21a,21bのいずれかに出力された転送信号の静定を待つ。
・動作D:読み出し制御回路30が、信号読み出し回路60に対して信号読み出し動作を実行させ、垂直出力線21a,21bのいずれかに出力された転送信号を信号読み出し回路60を介して読み出す。
第1の実施形態では、動作Bで読み出したリセット信号をクランプ容量24でクランプしてから、動作Dで転送信号を読み出すまでの間、信号読み出し回路20のクランプ容量24はクランプされたリセット信号に占有されている状態となっていた。

これに対し、第2の実施形態では、2つのクランプ容量24a,24bを垂直出力線21a,21bにそれぞれ対応させて設け、信号読み出し回路60が切り替え可能な構成としている。これにより、動作Cの間、信号読み出し回路60は、クランプ容量24a,24bの一方がクランプ中であっても、他方のクランプ容量24a,24bを利用可能となる。つまり、動作Cにおいて、信号読み出し回路60が占有されることなく、並行して信号読み出し回路60を使用する動作B’が可能となる。

従って、読み出し制御回路30による動作の流れを説明すると次のようになる。まず、n行目について、動作Aを実行させるのに並行して、信号読み出し回路60に対してクランプ容量24bを介して垂直出力線21bを選択させて、n−1行目について動作Dを実行させる。次に、信号読み出し回路60に対して、クランプ容量24aを介して垂直出力線21aを選択させることで、n行目について動作B’を実行させるのに並行して、n+1行目について、動作Aを実行させる。

続けて、n行目について動作Cを実行させるのに並行して、信号読み出し回路60に対してクランプ容量24bを介して垂直出力線21bを選択させることで、n+1行目について動作B’を実行させる。次に、読み出し制御回路30は、信号読み出し回路60に対してクランプ容量24aを介して垂直出力線21aを選択させて、n行目について動作Dを実行させるのに並行して、n+1行目について、動作Cを実行させる。

以降、n+1行目についてクランプ容量24bを介して垂直出力線21bを選択させて、n+1行目について動作Dを実行させるのに並行して、n+2行目について、動作Aを実行させる。以下、上述した動作を繰り返していく。

以上のように、信号読み出し回路60を使用する動作B’,Dに並行して、垂直出力線21a,21bの信号静定を行う動作A,Cを実行させることが可能となり、読み出しの更なる高速化が可能となる。

次に、第2の実施形態における読み出し制御回路30が行う具体的な動作を、タイミングチャートを用いて詳細に説明する。図8は、第2の実施形態における読み出し制御回路30による信号出力動作と信号読み出し動作を示すタイミングチャートである。

期間t11では、行選択パルスφSEL(n)が「H」となり、n行目の単位画素10は各々対応する垂直出力線21aに対して信号出力を開始する。同時に、リセットパルスφRES(n)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n行目の単位画素10はリセット信号を垂直出力線21aに対して出力する。リセット信号は、Vline aに示すように静定時間をかけて垂直出力線21aに反映される(動作A)。

期間t12では、垂直出力線切替パルスφSELCaが「H」、垂直出力線切替パルスφSELCbが「L」となることで、差動増幅器25はクランプ容量24aを介して垂直出力線21aと接続される。この時、信号読み出し回路60は、垂直出力線21aからn行目のリセット信号を読み込む。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。その後、クランプパルスφC0Rが「L」となることで、クランプ容量24aはn行目のリセット信号を基準電圧VC0Rにクランプする(動作B’)。

また、同期間t12に、行選択パルスφSEL(n+1)が「H」となり、n+1行目の単位画素10は各々対応する垂直出力線21bに対して信号出力を開始する。同時に、リセットパルスφRES(n+1)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n+1行目の単位画素10はリセット信号を垂直出力線21bに対して出力する。リセット信号は、Vline bに示すように静定時間をかけて垂直出力線21bに反映される(動作A)。

期間t13では、垂直出力線切替パルスφSELCaが「L」、垂直出力線切替パルスφSELCbが「H」となる。これにより、クランプ容量24aはn行目のリセット信号を基準電圧VC0Rにクランプした状態で、差動増幅器25から切り離され、クランプ容量24bが接続される。この時、信号読み出し回路60は、垂直出力線21bからn+1行目のリセット信号を読み込む。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。その後、クランプパルスφC0Rが「L」となることで、クランプ容量24bはn+1行目のリセット信号を基準電圧VC0Rにクランプする(動作B’)。

また、同期間t13に、転送パルスφTX(n)が「H」となり、n行目のPD11に蓄積された電荷がFD13に転送される。その後、転送パルスφTX(n)が「L」となり、n行目の単位画素10は転送信号を垂直出力線21aに対して出力する。転送信号は、Vline aに示すように静定時間をかけて垂直出力線21aに反映される(動作C)。

期間t14では、垂直出力線切替パルスφSELCbが「L」となることで、クランプ容量24bはn+1行目のリセット信号を基準電圧VC0Rにクランプした状態で、差動増幅器25から切り離される。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。

期間t15では、クランプパルスφC0Rが「L」、垂直出力線切替パルスφSELCaが「H」となり、クランプ容量24aを介して垂直出力線21aが差動増幅器25と接続される。これにより、信号読み出し回路60は、静定した垂直出力線21aからn行目の転送信号を読み込む。差動増幅器25は、クランプ容量24aとゲイン容量26の容量比によって決まる信号ゲインに応じて信号増幅を行い、AD変換回路28へ出力する。なお厳密には、クランプ容量24aによってリセット信号を基準電圧VC0Rにクランプしているので、リセット信号と転送信号の差分が増幅される。AD変換回路28は、差動増幅器25から入力された信号をデジタル信号に変換して撮像素子1の外部へ出力する(動作D)。

また、同期間t15に、転送パルスφTX(n+1)が「H」となり、n+1行目のPD11に蓄積された電荷がFD13に転送される。その後、転送パルスφTX(n+1)が「L」となり、n+1行目の単位画素10は転送信号を垂直出力線21bに対して出力する。転送信号は、Vline bに示すように静定時間をかけて垂直出力線21bに反映される(動作C)。

期間t16では、行選択パルスφSEL(n)が「L」となり、n行目の単位画素10と垂直出力線21aが切り離される。また、垂直出力線切替パルスφSELCaが「L」となることで、クランプ容量24aは差動増幅器25から切り離される。同時にクランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。

期間t17では、クランプパルスφC0Rが「L」、垂直出力線切替パルスφSELCbが「H」となり、クランプ容量24bを介して垂直出力線21bが差動増幅器25と接続される。これにより、信号読み出し回路60は、静定した垂直出力線21bからn+1行目の転送信号を読み込む。差動増幅器25は、クランプ容量24bとゲイン容量26の容量比によって決まる信号ゲインに応じて信号増幅を行い、AD変換回路28へ出力する。AD変換回路28は、差動増幅器25から入力された信号をデジタル信号に変換して撮像素子1の外部へ出力する(動作D)。

また、同期間t17に、不図示の行選択パルスφSEL(n+2)が「H」となり、n+2行目の単位画素10は各々対応する垂直出力線21aに対して信号出力を開始する。同時に、リセットパルスφRES(n+2)が「H」となり、FD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n+2行目の単位画素10はリセット信号を垂直出力線21aに対して出力する。リセット信号は静定時間をかけて垂直出力線21aに反映される。以降、期間t12からの動作と同様の動作を繰り返すことで、単位画素の信号を順次読み込んでいく。

以上のように第2の実施形態によれば、1つの信号読み出し回路60が複数の垂直出力線21を選択可能な構成をとり、期間t12,t15のように、垂直出力線21aの信号読み出し動作と、垂直出力線21bへの信号出力動作を同時に実行させる。また、同様にして期間t13,t17のように、垂直出力線21bの信号読み出し動作と、垂直出力線21aへの信号出力動作を並行して実行させる。これにより、読み出しの更なる高速化が可能となる。

なお、上述した例では、各列2系統の垂直出力線21a,21bと、クランプ容量24a,24bを用いて構成した場合について説明したが、本発明はこれに限るものではなく、各列3系統以上の複数の垂直出力線及びクランプ容量により構成しても良い。

<第3の実施形態>
次に、本発明の第3の実施形態について説明する。第3の実施形態では、複数の単位画素の出力信号を加算して1つの出力信号にする加算読み出し動作を行う場合について説明する。なお、上述した信号読み出し動作と区別するため、以降、上述した図5及び図8で示した信号読み出し動作を非加算読み出し動作と呼ぶ。加算読み出し動作は、例えば動画撮影において、高フレームレートが必要だが解像度は低くてよい動画を記録する場合等に有効である。

図9は、第3の実施形態の信号読み出し回路90の構成を示す回路図であり、第1の実施形態における信号読み出し回路20に置き換えて用いることができる。図9では、列をまたいで垂直出力線21同士を接続する加算スイッチ29を設けた回路構成の例を示している。なお、図2に示す構成と同様の構成には同じ参照番号を付し、説明を省略する。

単位画素10には、ベイヤー配列のカラーフィルタが配されている。そして、Rのカラーフィルタを持つ単位画素10とGのカラーフィルタを持つ単位画素10とからなるRG列と、Gのカラーフィルタを持つ単位画素10とBのカラーフィルタを持つ単位画素10とからなるGB列とを有する。そして、各垂直出力線には、それぞれ同色のカラーフィルタを有する単位画素が接続される。具体的には、隣接する2つのRG列において、Rのカラーフィルタを持つ単位画素10が接続された垂直出力線は、入力切替スイッチ23r1と、加算スイッチ29rを介して、クランプ容量24rに接続される。同様に、Gのカラーフィルタを持つ単位画素10が接続された隣接する垂直出力線は、入力切替スイッチ23g2と、加算スイッチ29gを介してクランプ容量24gに接続される。

また、不図示であるが、隣接する2つのBG列において、Bのカラーフィルタを持つ2つの単位画素10が接続された垂直出力線は、入力切替スイッチ23b1と、加算スイッチ29bを介して、クランプ容量24bに接続される。同様に、Gのカラーフィルタを持つ2つの単位画素10が接続された垂直出力線は、入力切替スイッチ23g2と、加算スイッチ29gを介してクランプ容量24gに接続される。

図10は、第3の実施形態における読み出し制御回路30による加算読み出し動作を示すタイミングチャートである。

まず、期間t21では、行選択パルスφSEL(n),行選択パルスφSEL(n+1)が「H」となり、n行、n+1行目の単位画素10は各々対応する垂直出力線21a,21bに対して信号出力を行う。同時に、リセットパルスφRES(n),φRES(n+1)が「H」となり、各々対応するFD13の不要電荷を排し、FD13の電位をリセットした後に「L」となる。この時、n行目、n+1行目の単位画素10はリセット信号を各々対応する垂直出力線21a,21bに対して出力する。リセット信号は、Vline a、Vline bに示すように静定時間をかけて垂直出力線21a,21bに反映される。

また、垂直出力線切替パルスφSELCr1、及び加算切り替えパルスφADDrが「H」となり、R画素のリセット信号が出力された2つの垂直出力線21aがクランプ容量24rと接続される。同様にして、垂直出力線切替パルスφSELCg2、及び加算切り替えパルスφADDgが「H」となり、G画素のリセット信号が出力された2つの垂直出力線21bがクランプ容量24gと接続される。

期間t22では、クランプパルスφC0Rが「H」となり、差動増幅器25の入力端子、出力端子が基準電圧VC0Rにリセットされる。その後、クランプパルスφC0Rが「L」となることで、クランプ容量24r,24gは、各々対応する垂直出力線21a,21bに出力されたリセット信号を基準電圧VC0Rにクランプする。

期間t23では、転送パルスφTX(n),φTX(n+1)が「H」となり、n行目、n+1行目のPD11に蓄積された電荷が各々対応するFD13に転送される。その後、転送パルスφTX(n),φTX(n+1)が「L」となり、n行目、n+1行目の単位画素10は転送信号を各々対応する垂直出力線21a,21bに対して出力する。転送信号は、Vline a、Vline bに示すように静定時間をかけて垂直出力線21a,21bに反映される。

期間t24では、信号読み出し回路90は、垂直出力線21a,21bからn行目,n+1行目の転送信号を読み込む。差動増幅器25は、クランプ容量24r,24gとゲイン容量26の容量比によって決まる信号ゲインに応じて信号増幅を行い、AD変換回路28へ出力する。なお厳密には、クランプ容量24r,24gによってリセット信号を基準電圧VC0Rにクランプしているので、リセット信号と転送信号の差分が増幅される。また、クランプ容量24r,24gが同時に接続されることによって、垂直出力線21a,21bに出力されたn行目,n+1行目のR画素、G画素の転送信号は、色毎に加算された状態でAD変換回路28へ出力される。AD変換回路28は、差動増幅器25から入力された信号をデジタル信号に変換して撮像素子1の外部へ出力する。以降、期間t21からの動作と同様の動作を繰り返すことで、単位画素の信号を加算しながら順次読み込んでいく。

以上のように、1つの信号読み出し回路90に対して複数の垂直出力線21を同時に接続し、対応する単位画素10に対し、同時に信号を出力させることで、複数の出力信号を加算する加算読み出し動作が可能となる。

<第4の実施形態>
次に、本発明の第4の実施形態について説明する。第4の実施形態では、第1乃至第3の実施形態で説明した撮像素子1を搭載した撮像装置の例について、図11を参照して説明する。

図11において、レンズ部1001は、被写体の光学像を撮像素子1に結像させる。また、レンズ駆動装置1002によってズーム制御、フォーカス制御、絞り制御などが行われる。

メカニカルシャッタ1003は、撮像素子1の露光、遮光を制御し、シャッタ駆動装置1004によって制御される。撮像信号処理回路1005は、撮像素子1より出力される画像信号に各種の補正やデータ圧縮、広ダイナミックレンジ画像を得るための複数画像の合成処理等を行う。撮影モード・タイミング発生部1006は、撮像素子1、撮像信号処理回路1005に、撮影モード指示信号、各種タイミング信号を出力する。

メモリ部1007は、画像データを一時的に記憶する為のメモリとして機能し、全体制御演算部1008は、各種演算とカメラシステム全体の制御を行う回路である。記録媒体制御I/F部1009は、記録媒体に記録または読み出しを行うためのインターフェース、記録媒体1010は、画像データの記録または読み出しを行う為の着脱可能な半導体メモリ、表示部1011は、各種情報や撮影画像を表示するデバイスである。

次に、上述した構成を有するデジタルカメラにおける撮影時の動作について説明する。メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路1005などの撮像系回路の電源がオンされる。その後、不図示のレリーズボタンが押されると、撮影動作が開始される。

撮影動作が終了すると、撮像素子1から出力された画像信号は撮像信号処理回路1005で画像処理され、全体制御演算部1008の指示によりメモリ部1007に書き込まれる。メモリ部1007に書き込まれたデータは、全体制御演算部1008の制御により記録媒体制御I/F部1009を通り半導体メモリ等の着脱可能な記録媒体1010に記録される。また、不図示の外部I/F部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

全体制御演算部1008は、不図示の外部操作系の指示によってフレームレートと解像度を切り替えることができる。または、他の撮影条件に応じて自動で切り替えてもよい。その際、撮影モード・タイミング発生部1006は、切り替えに応じて、撮像素子1に対し、非加算読み出し動作または加算読み出し動作を指示するなど、撮像素子1の読み出し動作を制御する。

上記の通り、第1の実施形態乃至第3の実施形態の撮像素子1を撮像装置に搭載する事で、より高いフレームレートで撮影が可能なカメラを提供することができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

1:撮像素子、10:単位画素、11:フォトダイオード、12:転送スイッチ、13:フローティングディフュージョン部、14:増幅MOSアンプ、15:行選択スイッチ、16:リセットスイッチ、20,60,90:信号読み出し回路、21a,21b:垂直出力線、22a、22b:定電流回路、23a,23b,23r1,23r2,23g1,23g2:入力切替スイッチ、24,24a,24b,24r,24g:クランプ容量14、25:差動増幅器、26:ゲイン容量、27:クランプスイッチ、28:AD変換回路、30:読み出し制御回路

Claims (16)

  1. 入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、
    前記画素アレイの各列に備えられた複数の信号出力線と、
    前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、
    前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御手段と、を有し、
    前記制御手段は、前記複数の信号出力線のうち第1の信号出力線に出力された第1の行の単位画素の信号を前記信号読み出し回路に入力するために前記第1の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第1の行の単位画素と異なる第2の行の単位画素から前記複数の信号出力線のうち前記第1の信号出力線と異なる第2の信号出力線に信号を出力させるように制御することを特徴とする撮像素子。
  2. 前記画素アレイの各列に配列された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続されていることを特徴とする請求項1に記載の撮像素子。
  3. 前記信号読み出し回路は、前記複数の信号出力線のいずれかに選択的に接続可能な容量を有し、
    前記制御手段は、前記容量に前記第1の信号出力線に出力された前記第1の行の単位画素からの信号が保持されている間に、前記第2の行の単位画素から、前記第2の信号出力線に信号を出力させるように制御することを特徴とする請求項1または2に記載の撮像素子。
  4. 前記制御手段は、前記容量から前記第1の信号出力線に出力された前記第1の行の単位画素からの信号を読み出して前記信号読み出し回路の外部に出力する間に、前記第2の行の単位画素から、前記第2の信号出力線に信号を出力させるように制御することを特徴とする請求項3に記載の撮像素子。
  5. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御手段は、
    前記リセット信号を前記信号出力線に出力させる第1の制御と、
    前記第1の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第2の制御と、
    前記転送信号を前記信号出力線に出力させる第3の制御と、
    前記第3の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第4の制御と、を行い、
    前記第1の行に対する前記第4の制御と、前記第2の行に対する前記第1の制御を並行して行わせることを特徴とする請求項3または4に記載の撮像素子。
  6. 前記信号読み出し回路は、前記複数の信号出力線に対応してそれぞれ設けられた複数の容量を有し、
    前記制御手段は、前記複数の信号出力線に出力された信号の前記複数の容量への読み出しと、前記信号読み出し回路の外部に出力するための前記複数の容量からの信号の読み出しを、前記複数の容量の間で互いに異なるタイミングで行うことを特徴とする請求項1または2に記載の撮像素子。
  7. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御手段は、
    前記リセット信号を前記信号出力線に出力させる第1の制御と、
    前記第1の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第2の制御と、
    前記転送信号を前記信号出力線に出力させる第3の制御と、
    前記第3の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第4の制御と、を行い、
    前記第1の行に対する前記第2の制御と前記第2の行に対する前記第1の制御、前記第1の行に対する前記第3の制御と前記第2の行に対する前記第2の制御、前記第1の行に対する前記第4の制御と前記第2の行に対する前記第3の制御、前記第2の行に対する前記第4の制御と前記第1及び第2の行と異なる第3の行に対する前記第1の制御を、それぞれ並行して行わせ、
    前記制御手段は、前記第3の行の単位画素の信号を、前記複数の信号出力線のうち前記第2の信号出力線と異なる信号出力線に出させるように制御することを特徴とする請求項3または4に記載の撮像素子。
  8. 前記撮像素子は、更に、隣接する複数の列について、複数の信号出力線のうち、前記第1の信号出力線を接続するための第1のスイッチと、前記第2の信号出力線を接続するための第2のスイッチとを有し、
    加算読み出し動作が指示された場合に、前記第1のスイッチにより、前記隣接する複数の列の前記第1の信号出力線接続すると共に、前記第2のスイッチにより、前記隣接する複数の列の前記第2の信号出力線を接続することを特徴とする請求項1に記載の撮像素子。
  9. 前記画素アレイは、第1の色のフィルタにより覆われた複数の第1の単位画素と、第2の色のフィルタにより覆われた複数の第2の単位画素とからなる第1の列と、前記第2の色のフィルタにより覆われた複数の第3の単位画素と、第3の色のフィルタにより覆われた複数の第4の単位画素とからなる第2の列とを有し、
    各列において、前記複数の信号出力線のうち、前記第1の単位画素及び前記第3の単位画素は、前記第1の信号出力線に接続され、前記第2の単位画素及び前記第4の単位画素は、前記第2の信号出力線に接続され、
    前記隣接する複数の列は、隣接する前記第1の列と、隣接する前記第2の列であることを特徴とする請求項8に記載の撮像素子。
  10. 請求項1乃至9のいずれか1項に記載の撮像素子と、
    前記撮像素子から出力された信号を処理する処理手段と、
    を有することを特徴とする撮像装置。
  11. 入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、を有する撮像素子の制御方法であって、
    制御手段が、前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御工程を有し、
    前記制御工程では、前記複数の信号出力線のうち第1の信号出力線に出力された第1の行の単位画素の信号を前記信号読み出し回路に入力するために前記第1の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第1の行の単位画素と異なる第2の行の単位画素から前記複数の信号出力線のうち前記第1の信号出力線と異なる第2の信号出力線に信号を出力させるように制御することを特徴とする撮像素子の制御方法。
  12. 前記画素アレイの各列に配列された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続されていることを特徴とする請求項11に記載の撮像素子の制御方法。
  13. 前記信号読み出し回路は、前記複数の信号出力線のいずれかに選択的に接続可能な容量を有し、
    前記制御工程では、前記容量に前記第1の信号出力線に出力された前記第1の行の単位画素からの信号が保持されている間に、前記第2の行の単位画素から、前記第2の信号出力線に信号を出力させることを特徴とする請求項11または12に記載の撮像素子の制御方法。
  14. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御工程では、
    前記リセット信号を前記信号出力線に出力させる第1の制御と、
    前記第1の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第2の制御と、
    前記転送信号を前記信号出力線に出力させる第3の制御と、
    前記第3の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第4の制御と、を行い、
    前記第1の行に対する前記第4の制御と、前記第2の行に対する前記第1の制御を並行して行わせることを特徴とする請求項13に記載の撮像素子の制御方法。
  15. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御工程では、
    前記リセット信号を前記信号出力線に出力させる第1の制御と、
    前記第1の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第2の制御と、
    前記転送信号を前記信号出力線に出力させる第3の制御と、
    前記第3の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第4の制御と、を行い、
    前記第1の行に対する前記第2の制御と前記第2の行に対する前記第1の制御、前記第1の行に対する前記第3の制御と前記第2の行に対する前記第2の制御、前記第1の行に対する前記第4の制御と前記第2の行に対する前記第3の制御、前記第2の行に対する前記第4の制御と前記第1及び第2の行と異なる第3の行に対する前記第1の制御を、それぞれ並行して行わせ、
    記第3の行の単位画素の信号を、前記複数の信号出力線のうち前記第2の信号出力線と異なる信号出力線に出させることを特徴とする請求項13に記載の撮像素子の制御方法。
  16. 前記撮像素子は、更に、隣接する複数の列について、複数の信号出力線のうち、前記第1の信号出力線を接続するための第1のスイッチと、前記第2の信号出力線を接続するための第2のスイッチとを有し、
    加算読み出し動作が指示された場合に、前記第1のスイッチにより、前記隣接する複数の列の前記第1の信号出力線接続すると共に、前記第2のスイッチにより、前記隣接する複数の列の前記第2の信号出力線を接続する工程を更に有することを特徴とする請求項11に記載の撮像素子の制御方法。
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