JP6918517B2 - 撮像素子及びその制御方法、及び撮像装置 - Google Patents

Description

本発明は、撮像素子及びその制御方法、及び撮像装置に関し、特に撮像素子を構成する回路の技術に関するものである。

近年、ＣＭＯＳセンサなど撮像素子を用いた撮像装置においては多機能化が進み、静止画／動画といった撮像画像の生成だけでなく、例えば焦点調節のような撮像装置の制御も撮像素子で得た被写体情報に基づいて行われるようになっている。

例えば、特許文献１には、撮像素子から得た信号を用いて瞳分割方式の焦点検出が可能な技術が開示されている。特許文献１では、撮像素子の画素毎に１つのマイクロレンズ（ＭＬ）と２つのフォトダイオード（ＰＤ）を備えることにより、それぞれのＰＤは撮影レンズの異なる瞳領域を通過した光を受光する。この２つのＰＤからの出力信号を比較することで焦点検出が可能となると共に、２つのＰＤからの出力信号を加算することで撮像画像を生成することも可能となる。

また、特許文献２では画面内の一部の行でのみ焦点検出用の信号取得を行う技術が開示されている。

特開２００１−１２４９８４号公報 特開２０１６−２１０５２号公報

しかしながら、上述の特許文献１に開示された従来技術では、撮像信号に加えて、焦点検出信号を読み出す必要がある為、読み出し時間が増大してしまう。

また、特許文献２に開示された技術では画面内の一部の行でのみ焦点検出信号を読み出すことにより、読み出し時間の増大を抑制しているが、撮像信号のみを読み出す行と撮像信号と焦点検出信号を読み出す行とで読み出し時間が異なることになる。例えば、特許文献２に開示された駆動方法で、高速移動している被写体をローリング駆動で撮像した場合を考える。この場合、従来から知られているローリング歪現象に加えて、撮像信号のみを読み出す行と、撮像信号と焦点検出信号とを読み出す行の間においても歪が発生し、ユーザーに違和感を与えてしまう懸念がある。

本発明は上記問題点を鑑みてなされたものであり、撮像信号と焦点検出用の信号の取得のための読み出し時間の増大を抑制することを目的とする。

上記目的を達成するために、本発明の撮像素子は、行列状に配された複数の単位画素を有し、該単位画素がそれぞれ１つのマイクロレンズと複数の光電変換部とを有する画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記画素アレイの各列に備えられた信号読み出し回路と、選択された行の信号を、前記複数の信号出力線のいずれかに出力させるように制御すると共に、前記信号を前記信号読み出し回路により処理するように制御する制御手段と、を有し、前記画素アレイの各列に配された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続され、前記制御手段は、前記複数の信号出力線のいずれかに出力された、第１の行の信号を前記信号読み出し回路により処理する間に、前記第１の行と異なる第２の行の信号を、前記複数の信号出力線の内、別の信号出力線に出力させるように制御し、前記単位画素は、リセット信号と、前記複数の光電変換部の一部から、入射した光に応じた電荷を転送した第１の転送信号とを出力し、前記制御手段は、前記リセット信号を前記信号出力線に出力させる第１の制御と、前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路により処理する第２の制御と、前記第１の転送信号を前記信号出力線に出力させる第３の制御と、前記第３の制御で前記信号出力線に出力された前記第１の転送信号を前記信号読み出し回路により処理する第４の制御と、を行い、前記第１の行に対する前記第２の制御と、前記第２の行に対する前記第１の制御を並行して行い、前記第１の行に対する前記第３の制御と、前記第２の行に対する前記第２の制御を並行して行い、前記第１の行に対する前記第４の制御と、前記第２の行に対する前記第３の制御を並行して行うことを特徴とする。

本発明によれば、撮像信号と焦点検出用の信号の取得のための読み出し時間の増大を抑制することができる。また、画面内の一部の行でのみ焦点検出用の信号を読み出す駆動において、撮像信号のみを読み出す行と撮像信号と焦点検出信号を読み出す行との間に発生する歪を低減することができる。

本発明の実施形態における単位画素の構成を示す等価回路図。 実施形態における信号読み出し回路の構成を示す等価回路図。 実施形態における撮像素子の一部の構成を示すブロック図。 第１の実施形態における信号読み出し動作の概略を説明するための図。 第１の実施形態における信号読み出し動作を示すタイミングチャート。 第２の実施形態における信号読み出し動作の概略を説明するための図。 第２の実施形態における信号読み出し動作を示すタイミングチャート。 第２の実施形態における第２のモードによる読み出し制御を説明するための図。 第３の実施形態における撮像装置の概略構成を示すブロック図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。

図１は、本実施形態における単位画素１０の回路構成を示す図である。各単位画素１０は、行列上に配された不図示の複数のマイクロレンズ（ＭＬ）それぞれに対応して設けられる。そして、フォトダイオード（ＰＤ）１１ａ，１１ｂ（光電変換部）、転送スイッチ１２ａ，１２ｂ、フローティングディフュージョン部（ＦＤ）１３、増幅ＭＯＳアンプ１４、行選択スイッチ１５、リセットスイッチ１６で構成されている。

ＰＤ１１ａ，１１ｂは、１つのＭＬ下に構成され、後述する撮像レンズのそれぞれ異なる瞳領域を通って入射する光に応じた電荷を発生させる。転送スイッチ１２ａ，１２ｂは、そのゲート端子に入力される転送パルスφＴＸＡ，φＴＸＢによって駆動され、ＰＤ１１ａ，１１ｂで発生した電荷をＦＤ１３に転送する。ここで、転送スイッチ１２ａ（もしくは１２ｂ）のみを制御した場合は、ＰＤ１１ａ（もしくは１１ｂ）のみの信号を読み出すことができる。また、転送スイッチ１２ａ，１２ｂの両方を同時に制御した場合は、ＰＤ１１ａ，１１ｂの電荷がＦＤ１３上で加算され、ＰＤ１１ａとＰＤ１１ｂの信号を加算した信号を読み出すことができる。ここで、ＰＤ１１ａより得た信号による画像をＡ像、ＰＤ１１ｂより得た信号による画像をＢ像、ＰＤ１１ａとＰＤ１１ｂの信号を加算した信号による画像をＡ＋Ｂ像と呼ぶ。

ＦＤ１３は、電荷を一時的に蓄積すると共に、蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅ＭＯＳアンプ１４は、後述する定電流回路２２ａ，２２ｂと合わせてソースフォロワとして機能し、そのゲートにはＦＤ１３で電荷電圧変換された信号が入力される。

行選択スイッチ１５は、そのゲートに入力される行選択パルスφＳＥＬＲによって駆動され、そのドレインが増幅ＭＯＳアンプ１４に接続され、そのソースが後述する垂直出力線２１（信号出力線）に接続されている。行選択パルスφＳＥＬＲがハイレベルとなった行選択スイッチ１５は導通状態になり、対応する増幅ＭＯＳアンプ１４のソースが垂直出力線２１に接続される。

リセットスイッチ１６は、そのドレインが電源線ＶＤＤに接続され、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ１３に蓄積されている電荷を除去する。また、リセットスイッチ１６と転送スイッチ１２ａ，１２ｂを同時にＯＮすることによって、ＰＤ１１ａ，１１ｂをリセットすることができる。なお、増幅ＭＯＳアンプ１４は、リセットパルスφＲＥＳによってＦＤ１３がリセットされた状態の場合には、リセット信号を垂直出力線２１に対して出力する。また、転送パルスφＴＸＡ，φＴＸＢによって、ＰＤ１１ａ，１１ｂで発生した電荷の転送が行われた場合には、ＰＤ１１ａ，１１ｂの光電変換信号を含む転送信号を出力する。

図２は、本実施形態の信号読み出し回路２０の構成を示している。信号読み出し回路２０は、単位画素列あたり、２つの垂直出力線２１ａ，２１ｂと１つの信号読み出し回路で構成される。信号読み出し回路２０には、２つの垂直出力線２１ａ、２１ｂの信号が入力される。２つの垂直出力線２１ａ，２１ｂには、それぞれ定電流回路２２ａ、２２ｂが接続されており、増幅ＭＯＳアンプ１４と合わせてソースフォロワとして機能する。この時、ＦＤ１３の信号電位が垂直出力線２１ａ，２１ｂの電位に反映される。

信号読み出し回路２０は、２つの入力切り替えスイッチ２３ａ，２３ｂと、２つのクランプ容量２４ａ，２４ｂと、差動増幅器２５と、ゲイン容量２６と、クランプスイッチ２７と、ＡＤ変換回路（ＡＤＣ）２８を有している。２つのクランプ容量２４ａ，２４ｂは、対応する垂直出力線２１ａ，２１ｂにそれぞれ接続される。

入力切り替えスイッチ２３ａ，２３ｂは、それぞれのゲートに入力される垂直出力線切り替えパルスφＳＥＬＣａ，φＳＥＬＣｂによって駆動され、対応するクランプ容量と差動増幅器２５との接続非接続を切り替える。これにより、クランプ容量２４ａ，２４ｂは、差動増幅器２５に対して選択的に接続可能となる。差動増幅器２５と、クランプ容量２４ａ，２４ｂと、ゲイン容量２６は、図に示すように構成されることでアナログゲインアンプとして動作し、ＡＤ変換回路２８に対してアナログ信号を出力する。

クランプスイッチ２７は、そのゲートに入力されるクランプパルスφＣ０Ｒによって駆動され、差動増幅器２５の出力端子と、入力端子の一方を短絡する。差動増幅器２５の他方の入力端子には基準電圧ＶＣ０Ｒが入力され、クランプスイッチ２７がアクティブレベル（ハイレベル）になると、差動増幅器２５の出力端子、入力端子がＶＣ０Ｒにリセットされる。

ＡＤ変換回路２８は、差動増幅器２５の出力端子と接続され、差動増幅器２５から出力されたアナログ信号をデジタル信号に変換して出力する。なお、本実施形態では、ＡＤ変換回路２８の前段にアナログゲインアンプとして動作する回路を有する構成としているが、これを省略し、入力切り替えスイッチ２３ａ，２３ｂを介して垂直出力線２１ａ，２１ｂとＡＤ変換回路２８を接続する構成としても良い。

上述の説明では、１つの単位画素及び１組の信号読み出し回路のみの記載をしたが、本来は単位画素が行列にマトリクス状に構成されると共に、各単位画素列に対応して信号読み出し回路２０が構成される。

図３は、本実施形態における撮像素子１の一部の構成を示すブロック図である。撮像素子１は、図１で示した単位画素１０が行列状に配された画素アレイ１００と、画素アレイ１００の各列に対応して設けられた複数の信号読み出し回路２０と、画素アレイ１００の信号読み出しを行単位で制御する読み出し制御回路３０を有している。図３に示す例では、奇数の行に位置する単位画素１０は垂直出力線２１ａと接続され、偶数の行に位置する単位画素１０は垂直出力線２１ｂと接続されている。また、図３では、画素アレイ１００として４行４列分の単位画素１０を示しているが、通常は、数十万から数千万の単位画素１０から構成される。

読み出し制御回路３０は、行選択パルスφＳＥＬＲ、リセットパルスφＲＥＳ、転送パルスφＴＸＡ，φＴＸＢをいずれかの単位画素行に供給し、垂直出力線２１ａ，２１ｂへの信号出力動作を制御する。また読み出し制御回路３０は、垂直出力線切替パルスφＳＥＬＣａ，φＳＥＬＣｂ、クランプパルスφＣ０Ｒを信号読み出し回路２０に供給し、垂直出力線２１ａ，２１ｂの信号読み出し動作を制御する。なお、図３及び以降の説明において、「ｎ行目のリセットパルスφＲＥＳ」を、添字ｎを付して「リセットパルスφＲＥＳ（ｎ）」と記す。これは転送パルスφＴＸＡ，φＴＸＢ、行選択パルスφＳＥＬＲについても同様である。

また、第１の実施形態では、画素アレイ１００の各列で信号読み出し回路２０を共有する構成を紹介しているが、本発明の主旨はこれにとどまらず様々な構成をとることが可能である。例えば、バンプ接合等を介して第１基板と第２基板を有する積層型の撮像素子において、第１基板に画素アレイ１００を設け、第２基板に、単位画素１０の各々またはグループごとに対応するように複数の信号読み出し回路２０を設ける構成でも良い。

＜第１の実施形態＞
以下、本発明の第１の実施形態における、撮像信号に加えて焦点検出信号を高速に読み出す駆動方法について説明する。ここで、単位画素１０の信号を読み出す動作の詳細を説明する前に、第１の実施形態における動作の概略について説明する。図４は、読み出し制御回路３０が単位画素１０に対して実行させる信号出力動作と、信号読み出し回路２０に対して実行させる信号読み出し動作の流れを模式的に表した図である。単位画素１０の信号を読み出すには、大きく分けて以下の６つの動作Ａ〜Ｆを行う。

・動作Ａ：読み出し制御回路３０が、単位画素１０のリセットスイッチ１６をＯＮにすると共に信号出力動作を実行させ、リセット信号を当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させる。そして、垂直出力線２１ａ，２１ｂの一方に出力されたリセット信号の静定を待つ。
・動作Ｂ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力されたリセット信号を信号読み出し回路２０に読み出す。
・動作Ｃ：読み出し制御回路３０が、単位画素１０の転送スイッチ１２ａまたは１２ｂをＯＮにすることで、ＰＤ１１ａまたはＰＤ１１ｂからの転送信号をＦD１３に保持する。そして、信号出力動作を実行させることで、ＦD１３に保持された転送信号を、当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させ、転送信号の静定を待つ。なお、本第１の実施形態では、転送スイッチ１２ａをＯＮして、ＰＤ１１ａからの転送信号Ａを垂直出力線２１ａ，２１ｂのいずれかに出力させるものとする。
・動作Ｄ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号Ａを信号読み出し回路２０を介して読み出す。
・動作Ｅ：読み出し制御回路３０が、単位画素１０の転送スイッチ１２ａ及び１２ｂのうち、動作ＣでＯＮにしなかった方をＯＮにすることで、ＦD１３にＰＤ１１ａ及びＰＤ１１ｂからの転送信号Ａ＋Ｂを保持する。そして、信号出力動作を実行させることで、ＦD１３に保持された転送信号Ａ＋Ｂを、当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させ、転送信号Ａ＋Ｂの静定を待つ。
・動作Ｆ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号Ａ＋Ｂを信号読み出し回路２０を介して読み出す。
読み出し制御回路３０は、ｎ行目について動作Ａ（ｎ）を実行し、リセット信号を垂直出力線２１ａに出力する。詳しくは後述するが、この際に、ｎ−１行目について動作Ｆ（ｎ−１）を実行する。動作Ａ（ｎ）では、垂直出力線２１ａは使用するが、信号読み出し回路２０は使用しない。そこで第１の実施形態では、動作Ａ（ｎ）を行っている間に、もう１つの垂直出力線２１ｂを利用して、他の単位画素行について動作Ｆを実行する。

次に、読み出し制御回路３０は、信号読み出し回路２０を制御してｎ行目について動作Ｂ（ｎ）を実行し、垂直出力線２１ａに出力されたリセット信号を信号読み出し回路２０に読み出すともに、ｎ＋１行目について動作Ａ（ｎ＋１）を実行させる。言い換えると、読み出し制御回路３０は、ｎ行目の単位画素１０からのリセット信号を読み出す動作Ｂ（ｎ）と、ｎ＋１行目の単位画素１０からのリセット信号を垂直出力線２１ｂに出力する動作Ａ（ｎ＋１）とを並行して行う。

次に、読み出し制御回路３０は、信号読み出し回路２０を制御して、ｎ＋１行目のリセット信号を読み出す動作Ｂ（ｎ＋１）を実行し、垂直出力線２１ｂに出力されたリセット信号を信号読み出し回路２０に読み出す。このように、ｎ行目のリセット信号を読み出す動作Ｂ（ｎ）が終了した後、ｎ＋１行目のリセット信号を出力する動作Ａ（ｎ＋１）を待たずして、垂直出力線２１ｂに出力されたリセット信号を読み出す動作Ｂ（ｎ＋１）を行うことができる。従って、読み出しの高速化を図ることができる。

このｎ＋１行目のリセット信号を信号読み出し回路２０に読み出す動作Ｂ（ｎ＋１）では、垂直出力線２１ｂと信号読み出し回路２０は使用するが、垂直出力線２１ａは使用しない。そこで第１の実施形態では、動作Ｂ（ｎ＋１）を行っている間に、もう１つの垂直出力線２１ａを利用して、ｎ行目について動作Ｃ（ｎ）を実行し、ｎ行目のＰＤ１１ａからの転送信号Ａを垂直出力線２１ａに出力させる。

以降、同様にして、２本の垂直出力線２１ａ及び２１ｂを利用して、ｎ行目の単位画素１０とｎ＋１行目の単位画素１０から、信号の読み出しを行っていく。すなわち、ｎ行目について動作Ｄ（ｎ）を実行すると共に、ｎ＋１行目について動作Ｃ（ｎ＋１）を実行し、続いて、ｎ行目について動作Ｅ（ｎ）を実行すると共に、ｎ＋１行目について動作Ｄ（ｎ＋１）を実行する。更に、ｎ行目について動作Ｆ（ｎ）を実行すると共に、ｎ＋１行目について動作Ｅ（ｎ＋１）を実行する。

そして、ｎ行目について動作Ｆ（ｎ）が終了すると、次に、ｎ＋２行目について動作Ａ（ｎ＋２）を実行すると共に、ｎ＋１行目について動作Ｆ（ｎ＋１）を実行する。以降、同様にして、画素アレイ１００の全ての単位画素１０から、２行ずつ信号の読み出しを行っていく。

以上のように、信号読み出し回路２０を使用する動作Ｂ、Ｄ、Ｆに並行して、垂直出力線２１ａまたは２１ｂの信号静定を行う動作Ａ、Ｃ、Ｅを実行させることが可能となるため、信号読み出しの高速化が可能となる。

なお、上述した例では、ｎ行目の動作Ｂ（ｎ）とｎ＋１行目の動作Ａ（ｎ＋１）とを並行して行うタイミングについて説明した。しかしながら、本発明はこれに限るものではなく、ｎ行目について単位画素１０から垂直出力線２１ａに信号を読み出すタイミングで、ｎ＋１行目について垂直出力線２１ｂに出力された信号を信号読み出し回路２０に読み出すように動作すればよい。例えば、動作Ｂ（ｎ）と、動作Ｃ（ｎ＋１）を平行して行うようなタイミングで制御しても構わない。

上述した駆動によって、Ａ像とＡ＋Ｂ像を得ることができる。撮像画像としてはＡ＋Ｂ像を用いればよく、また、Ａ＋Ｂ像からＡ像を減算したＢ像を生成し、Ａ像とＢ像を比較することで焦点検出を行うことができる。

次に、第１の実施形態における読み出し制御回路３０が行う具体的な動作について、タイミングチャートを用いて詳細に説明する。図５は、第１の実施形態における読み出し制御回路３０による信号出力動作と信号読み出し動作を示すタイミングチャートである。このタイミングチャートでは、各制御パルスと、垂直出力線２１ａの電位を示す「Ｖｌｉｎｅ ａ」と、垂直出力線２１ｂの電位を示す「Ｖｌｉｎｅ ｂ」とを示している。なお、以下の説明において、各スイッチがＯＮとなるパルスレベルをハイレベル「Ｈ」、ＯＦＦとなるパルスレベルをローレベル「Ｌ」と表現する。

期間ｔ１では、行選択パルスφＳＥＬＲ（ｎ）が「Ｈ」となり、ｎ行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ）が「Ｈ」となり、ｎ行目のＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号はＶｌｉｎｅ ａに示すように静定時間をかけて垂直出力線２１ａに反映される（動作Ａ（ｎ））。

期間ｔ２では、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、差動増幅器２５はクランプ容量２４ａを介して垂直出力線２１ａと接続される。この時、信号読み出し回路２０は、垂直出力線２１ａからリセット信号を読み込む。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ａはｎ行目のリセット信号を基準電圧ＶＣ０Ｒにクランプ（保持）する（動作Ｂ（ｎ））。また、同期間ｔ２に、行選択パルスφＳＥＬＲ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目の単位画素１０は各々対応する垂直出力線２１ｂに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目のＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋１行目の単位画素１０はリセット信号を垂直出力線２１ｂに対して出力する。リセット信号はＶｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ｂに反映される（動作Ａ（ｎ＋１））。

期間ｔ３では、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となることで、差動増幅器２５からクランプ容量２４ａは切り離され、クランプ容量２４ｂが接続される。この時、信号読み出し回路２０は、垂直出力線２１ｂからリセット信号を読み込む。クランプパルスφＣ０Ｒは「Ｈ」状態であり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ｂはｎ＋１行目のリセット信号を基準電圧ＶＣ０Ｒにクランプ（保持）する（動作Ｂ（ｎ＋１））。また、同期間ｔ３に転送パルスφＴＸＡ（ｎ）が「Ｈ」となり、ｎ行目のＰＤ１１ａに蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸＡ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０は転送信号Ａを垂直出力線２１ａに対して出力する。転送信号Ａは静定時間をかけて垂直出力線２１ａに反映される（動作Ｃ（ｎ））。

期間ｔ４では、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、クランプ容量２４ｂは差動増幅器２５から切り離される。また、クランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ５では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」となり、クランプ容量２４ａが差動増幅器２５と接続される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ａからｎ行目の転送信号Ａを読み込む。差動増幅器２５は、クランプ容量２４とゲイン容量２６の容量比によって決まるゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。なお厳密には、クランプ容量２４によってリセット信号を基準電圧ＶＣ０Ｒにクランプしているので、リセット信号と転送信号Ａの差分が増幅される。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ（ｎ））。また、同期間ｔ５に転送パルスφＴＸＡ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目のＰＤ１１ａに蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸＡ（ｎ＋１）が「Ｌ」となり、ｎ＋１行目の単位画素１０は転送信号Ａを垂直出力線２１ｂに対して出力する。転送信号Ａは静定時間をかけて垂直出力線２１ｂに反映される（動作Ｃ（ｎ＋１））。

期間ｔ６では、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」となることで、クランプ容量２４ａは差動増幅器２５から切り離される。また、クランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ７では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となり、クランプ容量２４ｂが差動増幅器２５と接続される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ｂからｎ＋１行目の転送信号Ａを読み込む。差動増幅器２５は信号増幅を行い、ＡＤ変換回路２８へ出力する。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ（ｎ＋１））。また、同期間ｔ７に転送パルスφＴＸＢ（ｎ）が「Ｈ」となり、期間ｔ３で転送されたｎ行目のＰＤ１１ａの電荷に加えて、ｎ行目のＰＤ１１ｂに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３は転送信号Ａ＋Ｂを保持する。その後、転送パルスφＴＸＢ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０は転送信号Ａ＋Ｂを垂直出力線２１ａに対して出力する。転送信号Ａ＋Ｂは静定時間をかけて垂直出力線２１ａに反映される（動作Ｅ（ｎ））。

期間ｔ８では、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、クランプ容量２４ｂは差動増幅器２５から切り離される。また、クランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ９では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」となり、クランプ容量２４ａが差動増幅器２５と接続される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ａからｎ行目の転送信号Ａ＋Ｂを読み込む。差動増幅器２５は信号増幅を行い、ＡＤ変換回路２８へ出力する。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｆ（ｎ））。また、同期間ｔ９に転送パルスφＴＸＢ（ｎ＋１）が「Ｈ」となり、期間ｔ４で転送されたｎ＋１行目のＰＤ１１ａの電荷に加えて、ｎ＋１行目のＰＤ１１ｂに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３は転送信号Ａ＋Ｂを保持する。その後、転送パルスφＴＸＢ（ｎ＋１）が「Ｌ」となり、ｎ＋１行目の単位画素１０は転送信号Ａ＋Ｂを垂直出力線２１ｂに対して出力する。転送信号Ａ＋Ｂは静定時間をかけて垂直出力線２１ｂに反映される（動作Ｅ（ｎ＋１））。

期間ｔ１０では、行選択パルスφＳＥＬＲ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０と垂直出力線２１ａが切り離される。また、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」となることで、クランプ容量２４ａは差動増幅器２５から切り離される。また、クランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ１１では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となり、クランプ容量２４ｂが差動増幅器２５と接続される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ｂからｎ＋１行目の転送信号Ａ＋Ｂを読み込む。差動増幅器２５は信号増幅を行い、ＡＤ変換回路２８へ出力する。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｆ（ｎ＋１））。また、不図示であるが、同期間に、行選択パルスφＳＥＬＲ（ｎ＋２）が「Ｈ」となり、ｎ＋２行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋２）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋２行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号は静定時間をかけて垂直出力線２１ａに反映される（動作Ａ（ｎ＋２））。以降、期間ｔ２からと同様の動作を繰り返すことで、単位画素１０の信号を順次読み込んでいく。

以上のように第１の実施形態によれば、１つの信号読み出し回路２０が複数の垂直出力線２１と選択的に接続可能な構成を有し、一方の垂直出力線２１からの信号読み出し動作と、他の垂直出力線２１への信号出力動作とを近接する行間で並列に実行させる。

従来技術では近接する行間で並列に動作を行うことなく動作Ａ〜動作Ｆを行順次に繰り返す動作を行っている。ここで、第１の実施形態の駆動と従来技術の駆動において２行の信号の読み出しにかかる期間を比べた場合、従来技術の駆動ではｎ行目とｎ＋１行目でそれぞれ動作Ａ〜動作Ｆが必要、すなわち１２の動作にかかる期間が必要となる。これに対し、第１の実施形態の駆動ではｎ行目における動作Ａ〜動作Ｆとｎ＋１行目における動作Ｆの７の動作にかかる期間で良く、５つの動作にかかる期間分、高速化が可能となる。仮に動作Ａ〜Ｆをそれぞれ同期間とすると、従来技術の駆動に対して、約５８％の期間で読み出しが可能となる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。上述した第１の実施形態では、画素アレイ１００の全ての単位画素１０からＡ像とＡ＋Ｂ像を高速に読み出す読み出し駆動について説明した。以下、第１の実施形態で説明した読み出し駆動を、第１の読み出し駆動と呼び、全ての単位画素１０から第１の読み出し駆動によりＡ像とＡ＋Ｂ像を読み出すモードを第１のモードと呼ぶ。本発明の技術は、全ての単位画素１０からＡ像とＡ＋Ｂ像を読み出す場合のみならず、画素アレイ１００の一部の行でのみＡ像とＡ＋Ｂ像を読み出し、それ以外の行ではＡ＋Ｂ像を読み出す場合にも画質改善の面で効果を発揮する。第２の実施形態では画素アレイ１００の一部の行でのみ第１の読み出し駆動によりＡ像とＡ＋Ｂ像を読み出し、それ以外の行ではＡ＋Ｂ像を読み出す場合（以下、第２のモード」と呼ぶ。）の駆動方法について説明する。

なお、本第２の実施形態は、読み出し制御回路３０による制御が上述した第１の実施形態と異なるのみで、撮像素子１の構成は図１乃至図３を参照して説明したものと同様であるため、説明を省略する。また、以下の説明における動作Ａ〜動作Ｆも、第１の実施形態で説明した動作Ａ〜動作Ｆと同様であるため、個々の動作の説明は省略する。

第２の実施形態では、動作Ａ〜動作Ｆに加えて、動作Ｇ及び動作Ｈを実行する。以下に動作Ｇ及び動作Ｈについて説明する。

・動作Ｇ：読み出し制御回路３０が、単位画素１０の転送スイッチ１２ａ及び１２ｂを共にＯＮにすることで、ＦD１３にＰＤ１１ａ及びＰＤ１１ｂからの転送信号Ａ＋Ｂを保持する。そして、信号出力動作を実行させることで、ＦD１３に保持された転送信号Ａ＋Ｂを、当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させ、転送信号Ａ＋Ｂの静定を待つ。
・動作Ｈ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号Ａ＋Ｂを信号読み出し回路２０を介して読み出す。
図６は、転送信号Ａ＋Ｂのみを読み出す際の動作の流れを模式的に表した図である。ここでは図４を用いて説明した第１の実施形態における読み出し動作と違う点のみを説明する。

第１の実施形態では、動作Ａ、Ｂでリセット信号の出力及び読み出し、動作Ｃ、Ｄで転送信号Ａの出力及び読み出し、動作Ｅ、Ｆで転送信号Ａ＋Ｂの出力及び読み出しを行った。これに対し、第２の実施形態では、焦点検出用の転送信号Ａは読み出さず、動作Ｂのリセット信号の読み出しが完了した後の動作Ｇで転送信号Ａ＋Ｂの出力を行う。

すなわち、動作Ａ、Ｂでリセット信号の出力及び読み出しを行った後、読み出し制御回路３０は、ｎ行目について動作Ｇ（ｎ）を行わせると共に、ｎ＋１行目について動作Ｂ（ｎ＋１）を実行させる。

次いで、ｎ行目について動作Ｈ（ｎ）を行わせると共に、ｎ＋１行目について動作Ｇ（ｎ＋１）を実行させる。

ｎ行目について動作Ｈ（ｎ）を終了すると、次にｎ＋２行目について動作Ａ（ｎ＋２）を行わせると共に、ｎ＋１行目について動作Ｈ（ｎ＋１）を実行させる。以降、同様にして、画素アレイ１００の全ての単位画素１０から、信号の読み出しを行っていく。上述した駆動によって、Ａ＋Ｂ像を得ることができる。

以上のように、信号読み出し回路２０を使用する動作Ｂ、Ｈに並行して、垂直出力線２１ａまたは２１ｂの信号静定を行う動作Ａ、Ｇを実行させることが可能となるため、信号読み出しの高速化が可能となる。以下、図６を用いて説明した読み出し駆動を、第２の読み出し駆動と呼ぶ。

次に、第２の読み出し駆動の具体的な動作について説明する。図７は、第２の実施形態における読み出し制御回路３０による第２の読み出し駆動の信号出力動作と信号読み出し動作を示すタイミングチャートである。ここでは、第１の実施形態において図５を用いて説明した動作と異なる部分のみを説明する。

期間ｔ２１及び期間ｔ２２は期間ｔ１及び期間ｔ２の動作と同様である。期間ｔ２３では、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となることで、差動増幅器２５からクランプ容量２４ａは切り離され、クランプ容量２４ｂが接続される。この時、信号読み出し回路２０は、垂直出力線２１ｂからリセット信号を読み込む。クランプパルスφＣ０Ｒは「Ｈ」状態であり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ｂはｎ＋１行目のリセット信号を基準電圧ＶＣ０Ｒにクランプ（保持）する（動作Ｂ（ｎ＋１））。

また、同期間ｔ２３に転送パルスφＴＸＡ（ｎ）と転送パルスφＴＸＢ（ｎ）を同時に「Ｈ」とし、ｎ行目のＰＤ１１ａとＰＤ１１ｂに蓄積された電荷を同時にＦＤ１３に転送する。その後、転送パルスφＴＸＡ（ｎ）と転送パルスφＴＸＢ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０は、転送信号Ａ＋Ｂを垂直出力線２１ａに対して出力する。転送信号Ａ＋Ｂは静定時間をかけて垂直出力線２１ａに反映される（動作Ｇ（ｎ））。

期間ｔ２４の動作は、期間ｔ４の動作と同様である。

次いで、期間ｔ２５において、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」となり、クランプ容量２４ａが差動増幅器２５と接続される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ａからｎ行目の転送信号Ａ＋Ｂを読み込む。差動増幅器２５は、クランプ容量２４とゲイン容量２６の容量比によって決まるゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。なお厳密には、クランプ容量２４によってリセット信号を基準電圧ＶＣ０Ｒにクランプしているので、リセット信号と転送信号Ａ＋Ｂの差分が増幅される。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｈ（ｎ））。

また、同期間ｔ２５に、転送パルスφＴＸＡ（ｎ＋１）と転送パルスφＴＸＢ（ｎ＋１）を同時に「Ｈ」とし、ｎ＋１行目のＰＤ１１ａとＰＤ１１ｂに蓄積された電荷を同時にＦＤ１３に転送する。その後、転送パルスφＴＸＡ（ｎ＋１）と転送パルスφＴＸＢ（ｎ＋１）が「Ｌ」となり、ｎ＋１行目の単位画素１０は、転送信号Ａ＋Ｂを垂直出力線２１ｂに対して出力する。転送信号Ａ＋Ｂは静定時間をかけて垂直出力線２１ｂに反映される（動作Ｇ（ｎ＋１））。

期間ｔ２６及び期間２７は、は期間ｔ１０及び期間ｔ１１の動作と同様である。

従来技術では近接する行間で並列に動作を行うことなく動作Ａ、Ｂ、Ｇ、Ｈを行順次に繰り返す動作を行っている。ここで、第２の実施形態の駆動と従来技術の駆動において２行の信号の読み出しにかかる期間を比べた場合、従来技術の駆動ではｎ行目とｎ＋１行目でそれぞれ動作Ａ、Ｂ、Ｇ、Ｈが必要、すなわち８の動作にかかる期間が必要となる。これに対し、第２の実施形態の駆動ではｎ行目における動作Ａ、Ｂ、Ｇ、Ｈとｎ＋１行目における動作Ｈの５の動作にかかる期間で良く、３つの動作にかかる期間分、高速化が可能となる。仮に動作Ａ、Ｂ、Ｇ、Ｈをそれぞれ同期間とすると、従来技術の駆動に対して、約６３％の期間で読み出しが可能となる。

次に図８を用いて、画素アレイ１００の一部の行でのみＡ像とＡ＋Ｂ像を読み出し、それ以外の行はＡ＋Ｂ像を読み出す第２のモードについて説明する。

図８は、第２のモードによる読み出し制御の一例を示している。画素アレイ１００において、斜線部で示す領域７０１を第１の読み出し駆動、白色部で示す領域７０２を第２の読み出し駆動でそれぞれ読み出す。

このように、第２の読み出し駆動に対して読み出し時間が長くかかる第１の読み出し駆動を一部の行で行うことで、１フレームの読み出し時間の更なる短縮が可能となる。

一方で、領域毎に読み出し時間が異なる駆動を行う場合、高速被写体をローリング駆動で撮像すると、従来から知られているローリング歪現象に加えて、読み出し時間が異なる領域間においても歪（以下、「第２のローリング歪現象」と呼ぶ。）が発生する。

ここで、従来駆動に対する第１と第２の読み出し駆動の高速化の効果について比較する。仮に動作Ａ〜Ｈがそれぞれ同期間で実行されるとすると、Ａ像用の転送信号ＡとＡ＋Ｂ像用の転送信号Ａ＋Ｂとを２行分読み出す際に、従来技術の駆動方法では１２の動作が必要となる。これに対して、第１の読み出し駆動では約５８％の期間で読み出しが可能である。一方、従来技術の駆動方法では、Ａ＋Ｂ像用の転送信号Ａ＋Ｂのみを２行分読み出す際に８の動作が必要となるが、第２の読み出し駆動では約６３％の期間で読み出しが可能となる。すなわち第２の読み出し駆動に対して、第１の読み出し駆動の高速化の効果が大きい。これは焦点検出用の信号を読み出す必要がある分、並行して動作をする期間が長い為である。

これは第１の読み出し駆動と第２の読み出し駆動の読み出し時間の差が縮小することを意味し、第２のローリング歪現象の改善が可能となる。

また、ローリング歪現象や第２のローリング歪現象が発生しない撮影条件（例えば、メカニカルシャッターを用いた撮影動作）の場合にのみ第２のモードで駆動するようにしても良い。そして、動画等のローリング駆動を行う場合は第１のモードで駆動する、など撮影条件に応じて駆動方法を切り替えてもよい。

なお、上述した高速化の効果について、簡単の為に各動作を同一期間とした際の効果を示したが、実際の各動作にかかる期間は撮像素子の設計に応じて適切に決まる。しかし、各動作にかかる期間を設計に応じて適切に定めた場合においても、各動作を並行して行うことが可能であることに変わりはなく、高速化の効果が十分に期待できる。

また、適切な動作期間の設定によって、転送信号Ａ＋Ｂのみ読み出す行を２行分読み出す際に８の動作が必要となる従来の読み出し駆動とすることで、第１の読み出し駆動との読み出し時間の差が縮小する場合は、転送信号Ａ＋Ｂのみ読み出す駆動を従来の読み出し駆動としてもよい。このように駆動することで、第２の読み出し駆動を行う場合と比較して読み出しに係る時間は長くなるが、第２のローリング歪現象を改善することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態では、第１及び第２の実施形態で説明した撮像素子１を搭載した撮像装置の例について、図９を参照して説明する。図９は、第３の実施形態における撮像装置の概略構成を示すブロック図である。

図９において、レンズ部８０１は、被写体の光学像を撮像素子１に結像させる。また、レンズ駆動装置８０２によってズーム制御、フォーカス制御、絞り制御などが行われる。

メカニカルシャッタ８０３は、撮像素子１の露光、遮光を制御し、シャッタ駆動装置８０４によって制御される。撮像信号処理回路８０６は、撮像素子１より出力される画像信号及び焦点検出信号に各種の補正やデータ圧縮や焦点検出の為の演算等を行う。撮影モード・タイミング発生部８０７は、撮像素子１、撮像信号処理回路８０６に、第１のモードと第２のモードの切り替え信号や、第１の読み出し駆動と第２の読み出し駆動を行うための信号等、各種タイミング信号を出力する。

メモリ部８０８は、画像データを一時的に記憶する為のメモリとして機能し、全体制御演算部８０９は、各種演算と撮像装置全体の制御を行う回路である。記録媒体制御Ｉ／Ｆ部８１０は、記録媒体に記録または読み出しを行うためのインターフェース、記録媒体８１１は、画像データの記録または読み出しを行う為の着脱可能な半導体メモリ、表示部８１２は、各種情報や撮影画像を表示するデバイスである。

次に、上述した構成を有する撮像装置における撮影時の動作について説明する。メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路８０６などの撮像系回路の電源がオンされる。その後、不図示のレリーズボタンが押されると、撮影動作が開始される。

撮影動作が終了すると、撮像素子１から出力された画像信号は撮像信号処理回路８０６で画像処理され、全体制御演算部８０９の指示によりメモリ部８０８に書き込まれる。メモリ部８０８に書き込まれたデータは、全体制御演算部８０９の制御により記録媒体制御Ｉ／Ｆ部８１０を通り半導体メモリ等の着脱可能な記録媒体８１１に記録される。また、不図示の外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１：撮像素子、１０：単位画素、１１ａ，１１ｂ：フォトダイオード、１２ａ，１２ｂ：転送スイッチ、１３：フローティングディフュージョン部、１４：増幅ＭＯＳアンプ、１５：行選択スイッチ、１６：リセットスイッチ、２０：信号読み出し回路、２１ａ，２１ｂ：垂直出力線、２２ａ、２２ｂ：定電流回路、２３ａ，２３ｂ：入力切替スイッチ、２４ａ，２４b：クランプ容量１４、２５：差動増幅器、２６：ゲイン容量、２７：クランプスイッチ、２８：ＡＤ変換回路、３０：読み出し制御回路、８０３：シャッタ、８０６：撮像信号処理回路

Claims (9)

1. 行列状に配された複数の単位画素を有し、該単位画素がそれぞれ１つのマイクロレンズと複数の光電変換部とを有する画素アレイと、
   前記画素アレイの各列に備えられた複数の信号出力線と、
   前記画素アレイの各列に備えられた信号読み出し回路と、
   選択された行の信号を、前記複数の信号出力線のいずれかに出力させるように制御すると共に、前記信号を前記信号読み出し回路により処理するように制御する制御手段と、を有し、
   前記画素アレイの各列に配された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続され、
   前記制御手段は、前記複数の信号出力線のいずれかに出力された、第１の行の信号を前記信号読み出し回路により処理する間に、前記第１の行と異なる第２の行の信号を、前記複数の信号出力線の内、別の信号出力線に出力させるように制御し、
   前記単位画素は、リセット信号と、前記複数の光電変換部の一部から、入射した光に応じた電荷を転送した第１の転送信号とを出力し、
   前記制御手段は、
   前記リセット信号を前記信号出力線に出力させる第１の制御と、
   前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路により処理する第２の制御と、
   前記第１の転送信号を前記信号出力線に出力させる第３の制御と、
   前記第３の制御で前記信号出力線に出力された前記第１の転送信号を前記信号読み出し回路により処理する第４の制御と、を行い、
   前記第１の行に対する前記第２の制御と、前記第２の行に対する前記第１の制御を並行して行い、前記第１の行に対する前記第３の制御と、前記第２の行に対する前記第２の制御を並行して行い、前記第１の行に対する前記第４の制御と、前記第２の行に対する前記第３の制御を並行して行う
   ことを特徴とする撮像素子。
2. 前記信号読み出し回路は、前記複数の信号出力線に対応してそれぞれ設けられた、前記複数の信号出力線に出力された信号を保持するための複数の容量を有し、
   前記信号読み出し回路は、前記容量に保持された前記第１の行の信号を処理する間に、前記第２の行の信号を前記別の信号出力線に設けられた前記容量に保持することを特徴とする請求項１に記載の撮像素子。
3. 前記単位画素は、更に、前記複数の光電変換部のすべてから、前記入射した光に応じた電荷を転送した第２の転送信号を出力し、
   前記制御手段は、更に、
   前記第２の転送信号を前記信号出力線に出力させる第５の制御と、
   前記第５の制御で前記信号出力線に出力された前記第２の転送信号を前記信号読み出し回路により処理する第６の制御と、を行い、
   前記第１の行に対する前記第５の制御と、前記第２の行に対する前記第４の制御を並行して行い、前記第１の行に対する前記第６の制御と、前記第２の行に対する前記第５の制御を並行して行わせる第１の読み出し駆動を制御することを特徴とする請求項１または２に記載の撮像素子。
4. 前記制御手段は、前記第１の行に対する前記第２の制御と、前記第２の行に対する前記第１の制御を並行して行い、前記第１の行に対する前記第５の制御と、前記第２の行に対する前記第２の制御を並行して行い、前記第１の行に対する前記第６の制御と、前記第２の行に対する前記第５の制御を並行して行わせる第２の読み出し駆動を制御することを特徴とする請求項３に記載の撮像素子。
5. 前記制御手段は、第１のモードにおいて、前記画素アレイのすべての単位画素に対して、前記第１の読み出し駆動を行い、第２のモードにおいて、前記画素アレイの予め決められた一部の行について、前記第１の読み出し駆動を行い、前記予め決められた一部の行を除く行について、前記第２の読み出し駆動を行うことを特徴とする請求項４に記載の撮像素子。
6. 前記制御手段は、ローリング歪現象が発生する撮影条件の場合に、前記第１のモードで制御し、ローリング歪現象が発生しない撮影条件の場合に、前記第２のモードで制御することを特徴とする請求項５に記載の撮像素子。
7. 前記制御手段は、前記第１の行に対して前記第１、第２、第５、第６の制御を行った後に、前記第２の行に対して前記第１、第２、第５、第６の制御を順に行わせる第２の読み出し駆動を制御し、
   前記制御手段は、第１のモードにおいて、前記画素アレイのすべての単位画素に対して、前記第１の読み出し駆動を行い、第２のモードにおいて、前記画素アレイの予め決められた一部の行について、前記第１の読み出し駆動を行い、前記予め決められた一部の行を除く行について、前記第２の読み出し駆動を行うことを特徴とする請求項４に記載の撮像素子。
8. 請求項１乃至７のいずれか１項に記載の撮像素子と、
   前記撮像素子から出力された信号を処理する処理手段と、
   を有することを特徴とする撮像装置。
9. 行列状に配された複数の単位画素を有し、該単位画素がそれぞれ１つのマイクロレンズと複数の光電変換部とを有する画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記画素アレイの各列に備えられた信号読み出し回路と、を有し、前記画素アレイの各列に配された複数の単位画素が、それぞれ、前記複数の信号出力線のいずれかに接続され、前記単位画素は、リセット信号と、前記複数の光電変換部の一部から、入射した光に応じた電荷を転送した転送信号とを出力する撮像素子の制御方法であって、
   第２の行の前記リセット信号を前記複数の信号出力線のいずれかに出力する間に、前記第２の行と異なる第１の行から前記複数の信号出力線の別のいずれかに出力された前記リセット信号を前記信号読み出し回路により処理する工程と、
   前記複数の信号出力線のいずれかに出力された前記第２の行のリセット信号を前記信号読み出し回路により処理する間に、前記第１の行の前記転送信号を前記複数の信号出力線の別のいずれかに出力させる工程と、
   前記第２の行の前記転送信号を前記複数の信号出力線のいずれかに出力する間に、前記第１の行から前記複数の信号出力線の別のいずれかに出力された前記転送信号を前記信号読み出し回路により処理する工程と
   を有することを特徴とする撮像素子の制御方法。

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