JP2020191505A - 撮像装置および撮像装置の制御方法 - Google Patents
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Abstract
【課題】回路規模を抑制しつつ高速な信号読み出しが可能な撮像装置を提供する。【解決手段】撮像装置は、光を電荷に変換する第1の光電変換部11aと、光を電荷に変換する第2の光電変換部11bと、比較部20とを有する。比較部は、第1のトランジスタ15aと、第2のトランジスタ15bとを有する。第1のトランジスタは、第1の光電変換部により変換された電荷に基づく信号を入力可能であり、第2のトランジスタは、第2の光電変換部により変換された電荷に基づく信号を入力可能である。【選択図】図1
Description
本発明は、撮像装置および撮像装置の制御方法に関する。
特許文献1では、画素回路が有するトランジスタの1つが、アナログデジタル変換回路に使用される差動入力回路の入力トランジスタを兼ねることで、アナログデジタル変換回路は、光電変換された信号を直ちにアナログデジタル変換することができる。
特許文献2では、撮像装置は、半導体基板の積層技術を利用し、読み出し回路の一部を下層の基板に設けることにより、1つの画素あたり1つの比較回路を実現し、読み出し回路の空きを待つことなく全画素を並列に読み出すことができる。
しかし、特許文献1では、複数の画素が差動入力回路の他方の入力トランジスタを共有するため、配線が長くなり、長い静定時間が必要となり、読み出し速度が低下する。また、特許文献2では、上層の基板において1つの画素あたりの回路規模が大きく、その結果、フォトダイオードの面積の確保が困難になり、多画素化が困難である。
本発明の目的は、回路規模を抑制しつつ高速な信号読み出しを行うことができるようにすることである。
本発明の撮像装置は、光を電荷に変換する第1の光電変換部と、光を電荷に変換する第2の光電変換部と、比較部とを有し、前記比較部は、第1のトランジスタと、第2のトランジスタとを有し、前記第1のトランジスタは、前記第1の光電変換部により変換された電荷に基づく信号を入力可能であり、前記第2のトランジスタは、前記第2の光電変換部により変換された電荷に基づく信号を入力可能である。
本発明によれば、回路規模を抑制しつつ高速な信号読み出しを行うことができる。
(第1の実施形態)
図1は、第1の実施形態による画素回路110の構成例を示す回路図である。画素回路110は、画素10aと、画素10bと、比較部20とを有する。画素10aと画素10bは、比較部20を共用する。
図1は、第1の実施形態による画素回路110の構成例を示す回路図である。画素回路110は、画素10aと、画素10bと、比較部20とを有する。画素10aと画素10bは、比較部20を共用する。
画素10aは、フォトダイオード(以下、PDという)11aと、転送スイッチ12aと、フローティングディフュージョン(以下、FDという)13aと、リセットスイッチ14aと、入力トランジスタ15aとを有する。
PD11aは、光電変換部であり、入射する光を電荷に変換する。転送スイッチ12aは、転送パルスPTXaに応じて、PD11aにより変換された電荷をFD13aに転送する。FD13aは、転送スイッチ12aと、リセットスイッチ14aと、入力トランジスタ15aとの寄生容量と、配線間の寄生容量で構成される容量である。FD13aは、電荷を蓄積するとともに、蓄積した電荷を電圧に変換する。リセットスイッチ14aは、リセットパルスPRESaに応じて、比較信号VraをFD13aに転送する。入力トランジスタ15aは、画素10aと比較部20で共有され、FD13aの電圧(電荷量)に応じた電圧を出力する。
画素10bは、PD11bと、転送スイッチ12bと、FD13bと、リセットスイッチ14bと、入力トランジスタ15bとを有する。
PD11bは、光電変換部であり、入射する光を電荷に変換する。転送スイッチ12bは、転送パルスPTXbに応じて、PD11bにより変換された電荷をFD13bに転送する。FD13bは、転送スイッチ12bと、リセットスイッチ14bと、入力トランジスタ15bとの寄生容量と、配線間の寄生容量で構成される容量である。FD13bは、電荷を蓄積するとともに、蓄積した電荷を電圧に変換する。リセットスイッチ14bは、リセットパルスPRESbに応じて、比較信号VrbをFD13bに転送する。入力トランジスタ15bは、画素10bと比較部20で共有され、FD13bの電圧(電荷量)に応じた電圧を出力する。
なお、FD13aとFD13bは、1つのFD13で構成され、画素10aと画素10bは、1つのFD13を共有してもよい。
比較部20は、差動入力回路であり、カレントミラーを構成するトランジスタ21および22と、差動対を構成する入力トランジスタ15aおよび15bと、電流制御トランジスタ23とを有する。
トランジスタ21および22は、PMOS電界効果トランジスタであり、それらのソースが電源線VDDに接続される。トランジスタ21のゲートが、トランジスタ22のドレインとゲートに接続されることにより、トランジスタ21および22は、カレントミラーを構成する。トランジスタ21のドレインは、出力端子として、図2の論理制御回路30に接続される。
入力トランジスタ15aおよび15bは、差動対を構成し、各々のドレインがそれぞれトランジスタ21および22のドレインに接続される。また、入力トランジスタ15aおよび15bのゲートは、それぞれ、FD13aおよび13bに接続される。
電流制御トランジスタ23は、そのゲートに入力される電流制御電圧Vbに応じて、電流量を制御する。また、電流制御トランジスタ23は、そのソースがグランド線GNDに接続され、そのドレインが入力トランジスタ15aおよび15bのソースに接続される。
ノードNAは、入力トランジスタ15aのドレインとトランジスタ21のドレインとの相互接続点のノードである。ノードNBは、入力トランジスタ15bのドレインとトランジスタ22のドレインとの相互接続点のノードである。比較部20は、入力トランジスタ15aおよび15bに入力される電圧に応じて、ノードNAから図2の論理制御回路30に出力信号Voutを出力する。
画素回路110は、画素回路110tと、画素回路110bに分けられる。画素回路110tは、図3の第1の基板100に形成される。画素回路110bは、図3の第2の基板200に形成される。画素回路110tは、画素10aと、画素10bと、比較部20の一部である電流制御トランジスタ23とを有する。画素回路110bは、比較部20の他の一部であるトランジスタ21および22を有する。なお、電流制御トランジスタ23は、第1の基板100ではなく、第2の基板200に形成してもよい。
画素回路110tは、第1の基板100において、トランジスタ数を合計7つに抑制している。電流制御トランジスタ23を第2の基板200に形成する場合には、画素回路110tは、トランジスタ数が合計6つとなり、1つの画素あたり3つのトランジスタを実現することができる。
転送スイッチ12aは、PD11aにより変換された電荷に基づく信号を入力トランジスタ15aのゲートに供給する。リセットスイッチ14aは、比較信号Vraを入力トランジスタ15aのゲートに供給する。転送スイッチ12bは、PD11bにより変換された電荷に基づく信号を入力トランジスタ15bのゲートに供給する。リセットスイッチ14bは、比較信号Vrbを入力トランジスタ15bのゲートに供給する。
入力トランジスタ15aのゲートは、PD11aにより変換された電荷に基づく信号または比較信号Vraを入力可能である。入力トランジスタ15bのゲートは、PD11bにより変換された電荷に基づく信号または比較信号Vrbを入力可能である。
比較部20は、PD11aの信号と比較信号Vrbとの比較と、PD11bの信号と比較信号Vraとの比較とを交互に行う。転送スイッチ12aがオンになり、リセットスイッチ14aがオフになると、PD11aの信号がFD13aに転送される。転送スイッチ12bがオフになり、リセットスイッチ14bがオンになると、比較信号VrbがFD13bに転送される。また、転送スイッチ12bがオンになり、リセットスイッチ14bがオフになると、PD11bの信号がFD13bに転送される。転送スイッチ12aがオフになり、リセットスイッチ14aがオンになると、比較信号VraがFD13aに転送される。
比較部20は、入力トランジスタ15bの入力信号が入力トランジスタ15aの入信号より大きい場合には、出力信号Voutがハイレベルになる。また、比較部20は、入力トランジスタ15aの入力信号が入力トランジスタ15bの入信号より大きい場合には、出力信号Voutがローレベルになる。
図2は、読み出し回路210の構成例を示すブロック図である。複数の画素回路110は、それぞれ、複数の画素回路110tおよび複数の画素回路110bを有する。上記のように、画素回路110tは、画素10aと、画素10bと、比較部20の一部とを有する。画素回路110bは、比較部20の他の一部を有する。比較信号VraおよびVrbは、複数の画素回路110tに供給される。
複数の読み出し回路210は、それぞれ、複数の画素回路110に接続される。複数の読み出し回路210の各々は、画素回路110bと、論理制御回路30と、カウンタ回路212と、CDS回路213とを有し、画素信号SIGを出力する。
論理制御回路30は、論理制御部であり、インバータ31および32を有し、比較部20の出力信号を増幅し、比較部20の出力信号の反転信号または非反転信号を、出力信号Vcoとしてカウンタ回路212に対して出力する。論理制御回路30は、論理制御信号PLSに応じて、出力信号Vcoを反転するか否かを切り替える。
論理制御回路30は、制御信号PLSがローレベルである場合には、比較部20の出力信号を、1つのインバータ31を介して、出力信号Vcoをカウンタ回路212に出力する。その場合、出力信号Vcoは、比較部20の出力信号の反転信号である。
また、論理制御回路30は、制御信号PLSがハイレベルである場合には、比較部20の出力信号を、2つのインバータ31および32を介して、出力信号Vcoをカウンタ回路212に出力する。その場合、出力信号Vcoは、比較部20の出力信号の非反転信号である。複数の比較回路211の各々は、それぞれ、論理制御回路30と比較部20とを有し、出力信号Vcoをカウンタ回路212に対して出力する。
カウンタ回路212は、クロック信号CLKと制御パルスCNTeを入力し、制御パルスCNTeがハイレベルである場合に、クロック信号CLKを基に、カウント値のアップカウントまたはダウンカウントを行う。また、カウンタ回路212は、出力信号Vcoに応じてカウント値のカウントを停止する。このカウント値は、PD11aまたは11bの信号をアナログからデジタルに変換した値に対応する。比較部20と論理制御回路30とカウンタ回路212は、PD11aまたは11bの信号をアナログからデジタルに変換するアナログデジタル変換部である。
アナログデジタル変換部は、画素10aまたは10bのリセット解除に基づくN信号と、画素10aまたは10bの光電変換に基づくS信号とを、順に出力する。その詳細は、図4を参照しながら、後述する。CDS回路213は、差分出力部であり、制御信号SELに応じて、S信号とN信号との差分を画素信号SIGとして出力する。
図3は、撮像素子1001の構造例を示す斜視図である。撮像素子1001は、撮像装置であり、第1の基板100と第2の基板200との積層構造を有する。第1の基板100は、2次元行列状に配列された複数の画素回路110tと、画素制御回路120とを有する。複数の画素回路110tの各々は、画素10aおよび10bを有する。画素制御回路120は、図1の転送パルスPTXa,PTXbと、リセットパルスPRESa,PRESbと、比較信号Vra,Vrbと、電流制御電圧Vbとを生成し、複数の画素回路110tを制御する。
第2の基板200は、2次元行列状に配列された複数の読み出し回路210と、読み出し制御回路220とを有する。複数の読み出し回路210は、それぞれ、複数の画素回路110tに対応して配置される。読み出し制御回路220は、制御パルスPLSと、クロック信号CLKと、制御パルスCNTeと、制御信号SELとを生成し、読み出し回路210を制御する。
第1の基板100上の画素回路110tと、第2の基板200上の画素回路110bは、相互に、ノードNAおよびNBで、金属的に接合され、電気的に接続される。金属的な接合とは、例えばCu−Cu接続やTSV(Through-Silicon Via)などである。また、読み出し制御回路220は、電源線POWとグランド線と同期信号線Psycを介して、画素制御回路120に電気的に接続される。
以上のように、撮像素子1001は、2つの画素あたりのトランジスタ数を7つに抑制することで、PD11aおよび11bの面積を大きくすることが可能であり、多画素化を実現することができる。なお、電流制御トランジスタ23を第2の基板200に形成する場合には、2つの画素あたりのトランジスタ数を6つに抑制し、PD11aおよび11bの面積をより大きくすることができる。
図4は、撮像素子1001の制御方法を示すタイミングチャートである。時刻t1〜t10は、画素10aの信号読み出し期間である。時刻t11〜t20は、画素10bの信号読み出し期間である。
時刻t1〜t11では、転送パルスPTXbがローレベルであり、リセットパルスPRESbがハイレベルであり、制御信号PLSがローレベルである。転送スイッチ12bは、転送パルスPTXbがローレベルである場合には、PD11bをFD13bから電気的に切り離す。リセットスイッチ14bは、リセットパルスPRESbがハイレベルである場合には、比較信号VrbをFD13bに供給する。論理制御回路30は、制御信号PLSがローレベルである場合には、比較部20の出力信号Voutをインバータ31を介して、出力信号Vcoとしてカウンタ回路212に出力する。出力信号Vcoは、比較部20の出力信号Voutの反転信号である。
時刻t1では、リセットパルスPRESaがハイレベルであり、画素制御回路120は、比較信号Vraとして、リセットレベルVresを出力する。リセットスイッチ14aは、リセットパルスPRESaがハイレベルである場合には、FD13aをリセットレベルVresにリセットする。
その後、リセットパルスPRESaがローレベルになり、リセットスイッチ14aは、FD13aのリセットを解除する。入力トランジスタ15aは、FD13aのリセット解除に基づく信号Saに応じた電圧状態および電流状態に遷移し、リセットレベルは、静定時間をかけてノードNAおよびNBに反映される。ここで、ノードNAおよびNBは、他の画素回路110と共有しないので、ノードNAおよびNBの配線容量が低減し、信号遷移の高速化が可能である。よって、上記の静定時間が短縮され、高速読み出しが可能となる。
時刻t1〜t2では、画素制御回路120は、比較信号Vrbとして、開始レベルVstを出力する。開始レベルVstは、リセットレベルVresより大きい。比較部20は、FD13aの信号Saと、FD13bの開始レベルVstとを比較する。開始レベルVstは信号Saより大きいので、比較部20は、ハイレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31により、ハイレベルの出力信号Voutを反転増幅し、ローレベルの出力信号Vcoを出力する。
時刻t2〜t4では、画素制御回路120は、比較信号Vrbを開始レベルVstから終了レベルVenまで一定速度で小さくする。また、時刻t2では、読み出し制御回路220は、制御パルスCNTeをハイレベルにし、クロック信号CLKの供給を開始する。カウンタ回路212は、制御パルスCNTeがハイレベルになると、クロック信号CLKを基に、カウント値CNTvのカウントを開始する。
時刻t3では、比較信号Vrbが信号Saより小さくなると、比較部20は、ローレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31により、ローレベルの出力信号Voutを反転増幅し、ハイレベルの出力信号Vcoを出力する。カウンタ回路212は、出力信号Vcoがハイレベルになると、カウント値CNTvのカウント動作を終了する。このカウント値CNTvは、FD13aのリセット解除に基づく信号Saをアナログからデジタルに変換した値である。
時刻t4では、画素制御回路120は、比較信号Vrbが終了レベルVenになると、比較信号Vrbを開始レベルVstにリセットし、クロック信号CLKの供給を停止する。すると、出力信号Vcoは、ローレベルに戻る。
時刻t5では、読み出し制御回路220は、制御パルスCNTeをローレベルにする。カウンタ回路212は、制御パルスCNTeがローレベルになると、カウント値CNTvをCDS回路213に出力した後、カウント値CNTvをリセットする。CDS回路213は、カウンタ回路212が出力したカウント値CNTvをN信号のデジタル値Danとして保持する。
時刻t6では、画素制御回路120は、転送パルスPTXaをハイレベルにする。すると、転送スイッチ12aは、PD11aにより変換された電荷をFD13aに転送する。その後、画素制御回路120は、転送パルスPTXaをローレベルにし、転送スイッチ12aは、電荷の転送を終了する。FD13aは、PD11aの光電変換に基づく信号Saを保持する。
時刻t7〜t9では、画素制御回路120は、比較信号Vrbを開始レベルVstから終了レベルVesまで一定速度で小さくする。また、時刻t7では、読み出し制御回路220は、制御パルスCNTeをハイレベルにし、クロック信号CLKの供給を開始する。カウンタ回路212は、制御パルスCNTeがハイレベルになると、クロック信号CLKを基に、カウント値CNTvのカウントを開始する。
時刻t8では、比較信号Vrbが信号Saより小さくなると、比較部20は、ローレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31により、ローレベルの出力信号Voutを反転増幅し、ハイレベルの出力信号Vcoを出力する。カウンタ回路212は、出力信号Vcoがハイレベルになると、カウント値CNTvのカウント動作を終了する。このカウント値CNTvは、PD11aの光電変換に基づく信号Saをアナログからデジタルに変換した値である。
時刻t9では、画素制御回路120は、比較信号Vrbが終了レベルVenになると、比較信号Vrbを開始レベルVstにリセットし、クロック信号CLKの供給を停止する。すると、出力信号Vcoは、ローレベルに戻る。
時刻t10では、読み出し制御回路220は、制御パルスCNTeをローレベルにする。カウンタ回路212は、制御パルスCNTeがローレベルになると、カウント値CNTvをCDS回路213に出力した後、カウント値CNTvをリセットする。CDS回路213は、カウンタ回路212が出力したカウント値CNTvをS信号のデジタル値Dasとして保持する。そして、CDS回路213は、制御信号SELを基に、S信号のデジタル値DasとN信号のデジタル値Danとの差分を画素10aの画素信号SIGとして出力する。
時刻t11〜t21では、転送パルスPTXaがローレベルであり、リセットパルスPRESaがハイレベルであり、制御信号PLSがハイレベルである。転送スイッチ12aは、転送パルスPTXaがローレベルである場合には、PD11aをFD13aから電気的に切り離す。リセットスイッチ14aは、リセットパルスPRESaがハイレベルである場合には、比較信号VraをFD13aに供給する。論理制御回路30は、制御信号PLSがハイレベルである場合には、比較部20の出力信号Voutをインバータ31および32を介して、出力信号Vcoとしてカウンタ回路212に出力する。出力信号Vcoは、比較部20の出力信号Voutの非反転信号である。
時刻t11では、リセットパルスPRESbがハイレベルであり、画素制御回路120は、比較信号Vrbとして、リセットレベルVresを出力する。リセットスイッチ14bは、リセットパルスPRESbがハイレベルである場合には、FD13bをリセットレベルVresにリセットする。
その後、リセットパルスPRESbがローレベルになり、リセットスイッチ14bは、FD13bのリセットを解除する。入力トランジスタ15bは、FD13bのリセット解除に基づく信号Sbに応じた電圧状態および電流状態に遷移し、リセットレベルは、静定時間をかけてノードNAおよびNBに反映される。
時刻t11〜t12では、画素制御回路120は、比較信号Vraとして、開始レベルVstを出力する。比較部20は、FD13bの信号Sbと、FD13aの開始レベルVstとを比較する。開始レベルVstは信号Sbより大きいので、比較部20は、ローレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31および32により、ローレベルの出力信号Voutを正転増幅し、ローレベルの出力信号Vcoを出力する。
時刻t12〜t14では、画素制御回路120は、比較信号Vraを開始レベルVstから終了レベルVenまで一定速度で小さくする。また、時刻t12では、読み出し制御回路220は、制御パルスCNTeをハイレベルにし、クロック信号CLKの供給を開始する。カウンタ回路212は、制御パルスCNTeがハイレベルになると、クロック信号CLKを基に、カウント値CNTvのカウントを開始する。
時刻t13では、比較信号Vraが信号Sbより小さくなると、比較部20は、ハイレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31および32により、ハイレベルの出力信号Voutを正転増幅し、ハイレベルの出力信号Vcoを出力する。カウンタ回路212は、出力信号Vcoがハイレベルになると、カウント値CNTvのカウント動作を終了する。このカウント値CNTvは、FD13bのリセット解除に基づく信号Sbをアナログからデジタルに変換した値である。
時刻t14では、画素制御回路120は、比較信号Vraが終了レベルVenになると、比較信号Vraを開始レベルVstにリセットし、クロック信号CLKの供給を停止する。すると、出力信号Vcoは、ローレベルに戻る。
時刻t15では、読み出し制御回路220は、制御パルスCNTeをローレベルにする。カウンタ回路212は、制御パルスCNTeがローレベルになると、カウント値CNTvをCDS回路213に出力した後、カウント値CNTvをリセットする。CDS回路213は、カウンタ回路212が出力したカウント値CNTvをN信号のデジタル値Dbnとして保持する。
時刻t16では、画素制御回路120は、転送パルスPTXbをハイレベルにする。すると、転送スイッチ12bは、PD11bにより変換された電荷をFD13bに転送する。その後、画素制御回路120は、転送パルスPTXbをローレベルにし、転送スイッチ12bは、電荷の転送を終了する。FD13bは、PD11bの光電変換に基づく信号Sbを保持する。
時刻t17〜t19では、画素制御回路120は、比較信号Vraを開始レベルVstから終了レベルVesまで一定速度で小さくする。また、時刻t17では、読み出し制御回路220は、制御パルスCNTeをハイレベルにし、クロック信号CLKの供給を開始する。カウンタ回路212は、制御パルスCNTeがハイレベルになると、クロック信号CLKを基に、カウント値CNTvのカウントを開始する。
時刻t18では、比較信号Vraが信号Sbより小さくなると、比較部20は、ハイレベルの出力信号Vout(図1)を出力する。論理制御回路30は、インバータ31および32により、ハイレベルの出力信号Voutを正転増幅し、ハイレベルの出力信号Vcoを出力する。カウンタ回路212は、出力信号Vcoがハイレベルになると、カウント値CNTvのカウント動作を終了する。このカウント値CNTvは、PD11bの光電変換に基づく信号Sbをアナログからデジタルに変換した値である。
時刻t19では、画素制御回路120は、比較信号Vraが終了レベルVenになると、比較信号Vraを開始レベルVstにリセットし、クロック信号CLKの供給を停止する。すると、出力信号Vcoは、ローレベルに戻る。
時刻t20では、読み出し制御回路220は、制御パルスCNTeをローレベルにする。カウンタ回路212は、制御パルスCNTeがローレベルになると、カウント値CNTvをCDS回路213に出力した後、カウント値CNTvをリセットする。CDS回路213は、カウンタ回路212が出力したカウント値CNTvをS信号のデジタル値Dbsとして保持する。そして、CDS回路213は、制御信号SELを基に、S信号のデジタル値DbsとN信号のデジタル値Dbnとの差分を画素10bの画素信号SIGとして出力する。
撮像素子1001は、図4の処理により、すべての画素回路110内の画素10aおよび10bの画素信号SIGを生成する。複数の読み出し回路210は、並列して動作することにより、高速読み出しが可能となる。
時刻t2〜t4の期間では、入力トランジスタ15aのゲートは、リセットスイッチ14aがリセットレベルVresの比較信号Vraを入力トランジスタ15aのゲートに供給した後に、リセットスイッチ14aがオフになった状態の信号を入力する。時刻t2〜t4の期間では、比較部20は、入力トランジスタ15aのゲートに入力される信号Saと時間と共に変化する比較信号Vrbとを比較する。
時刻t7〜t9の期間では、比較部20は、PD11aにより変換された電荷に基づく信号Saと時間と共に変化する比較信号Vrbとを比較する。
時刻t12〜t14の期間では、入力トランジスタ15bのゲートは、リセットスイッチ14bがリセットレベルVresの比較信号Vrbを入力トランジスタ15bのゲートに供給した後に、リセットスイッチ14bがオフになった状態の信号を入力する。時刻t12〜t14の期間では、比較部20は、入力トランジスタ15bのゲートに入力される信号Sbと時間と共に変化する比較信号Vraとを比較する。
時刻t17〜t19の期間では、比較部20は、時間と共に変化する比較信号VraとPD11bにより変換された電荷に基づく信号Sbとを比較する。
図5は、撮像システム1000の構成例を示すブロック図である。撮像システム1000は、図3の撮像素子1001の他、レンズ部1002と、駆動装置1003と、処理回路1004と、タイミング発生回路1005と、メモリ部1006と、全体制御演算部1007とを有する。さらに、撮像システム1000は、インターフェース部1008と、記録媒体1009と、表示部1010とを有する。
レンズ部1002は、被写体の光学像を撮像素子1001に結像させる。駆動装置1003は、レンズ部1002に対して、ズーム制御、フォーカス制御および絞り制御などを行う。撮像素子1001は、図3に示す構成を有し、上記のように、2次元行列状に配列された複数の画素10aおよび10bの画素信号SIGを処理回路1004に出力する。
処理回路1004は、撮像素子1001が出力する画素信号SIGに対して、補正およびデータ圧縮等を行い、画像データを生成する。タイミング発生回路1005は、撮像素子1001および処理回路1004に対して、撮影モード指示信号および各種タイミング信号を出力する。
メモリ部1006は、画像データを一時的に記憶する。全体制御演算部1007は、各種演算を行い、撮像システム1000の全体の制御を行う。インターフェース部1008は、記録媒体1009に対して、画像データを記録または読み出しを行う。記録媒体1009は、画像データを記憶する着脱可能な半導体メモリである。表示部1010は、各種情報や画像を表示する。
次に、撮影時の撮像システム1000の動作について説明する。撮像システム1000のメイン電源がオンにされると、全体制御演算部1007の電源がオンし、更に処理回路1004などの電源がオンされる。
撮像システム1000のレリーズボタンが押されると、撮影動作が開始される。タイミング発生回路1005は、撮像素子1001に対して撮影指示を行う。撮像素子1001は、光学像を受光する第1の基板100において、PD11aおよび11bの面積を大きくすることが可能であり、集光力向上または多画素化による高画質な撮像が可能である。また、複数の画素回路110は、読み出し回路210を共用していないので、読み出し速度の高速化が可能であり、高フレームレート化が可能である。
撮像素子1001は、図4の処理により、すべての画素10aおよび10bの画素信号SIGを処理回路1004に出力する。処理回路1004は、画素信号SIGに対して、画像処理を行う。全体制御演算部1007は、処理回路1004により処理された画像データをメモリ部1006に書き込む。
次に、全体制御演算部1007は、メモリ部1006に記憶されている画像データを読み出し、読み出した画像データを、インターフェース部1008を介して記録媒体1009に記録する。なお、全体制御演算部1007は、図示しないコンピュータ等に画像データを出力し、画像の加工を行わせてもよい。
以上のように、撮像システム1000は、撮像素子1001を用いることにより、高画質な画像を、高フレームレートで記録することが可能となる。
(第2の実施形態)
本発明の第2の実施形態を、図6および図7を参照しながら説明する。行列状に配列された画素10aおよび10bは、ベイヤ配列のRGBのカラーフィルタを有する。G(緑)のカラーフィルタが設けられたPD11aまたは11bは、R(赤)またはB(青)のカラーフィルタが設けられたPD11aまたは11bに対して、感度が高い。本実施形態では、PD11aまたは11bによって感度差がある場合に、第1の実施形態よりも高速に信号を読み出す方法を説明する。以下、第2の実施形態が第1の実施形態と異なる点を説明する。
本発明の第2の実施形態を、図6および図7を参照しながら説明する。行列状に配列された画素10aおよび10bは、ベイヤ配列のRGBのカラーフィルタを有する。G(緑)のカラーフィルタが設けられたPD11aまたは11bは、R(赤)またはB(青)のカラーフィルタが設けられたPD11aまたは11bに対して、感度が高い。本実施形態では、PD11aまたは11bによって感度差がある場合に、第1の実施形態よりも高速に信号を読み出す方法を説明する。以下、第2の実施形態が第1の実施形態と異なる点を説明する。
図6は、本発明の第2の実施形態による撮像素子1001の構造例を示す斜視図である。図6の撮像素子1001は、図3の撮像素子1001に対して、画素10aおよび10bに設けられるカラーフィルタの色を追記したものである。
撮像素子1001の第1の基板100では、行列状に配列された画素10aおよび10bには、ベイヤ配列のカラーフィルタが設けられる。複数の画素回路110tの各々は、画素10aおよび10bを有する。例えば、奇数行では、R(赤)のカラーフィルタが設けられた画素10bと、Gr(緑)のカラーフィルタが設けられた画素10aとが交互に配列される。偶数行では、Gb(緑)のカラーフィルタが設けられた画素10aと、B(青)のカラーフィルタが設けられた画素10bとが交互に配列される。
奇数行の画素回路110tは、Rのカラーフィルタが設けられた画素10bと、Grのカラーフィルタが設けられた画素10aとを有する。偶数行の画素回路110tは、Gbのカラーフィルタが設けられた画素10aと、Bのカラーフィルタが設けられた画素10bとを有する。画素10aは、GrまたはGbのカラーフィルタが設けられており、PD11aの感度が高い。画素10bは、RまたはBのカラーフィルタが設けられており、PD11bの感度が低い。
なお、一部の画素回路110tは、Rのカラーフィルタが設けられた画素10bと、Gbのカラーフィルタが設けられた画素10aとを有してもよい。他の画素回路110tは、Grのカラーフィルタが設けられた画素10aと、Bのカラーフィルタが設けられた画素10bとを有してもよい。
図7は、第2の実施形態による撮像素子1001の制御方法を示すタイミングチャートである。図7のタイミングチャートは、図4のタイミングチャートに対して、比較信号Vraの終了レベルVesの代わりに比較信号Vraの終了レベルVerbが設けられ、比較信号Vrbの終了レベルVesの代わりに比較信号Vrbの終了レベルVeggが設けられる。以下、図7が図4と異なる点を説明する。
時刻t7〜t9では、画素制御回路120は、比較信号Vrbを開始レベルVstから終了レベルVeggまで一定速度で小さくする。
時刻t17〜t19では、画素制御回路120は、比較信号Vraを開始レベルVstから終了レベルVerbまで一定速度で小さくする。
画素10aは、GrまたはGbのカラーフィルタが設けられており、PD11aの感度が高いので、画素10aの信号Saのダイナックレンジを広くする必要がある。これに対し、画素10bは、RまたはBのカラーフィルタが設けられており、PD11bの感度が低いので、画素10bの信号Sbのダイナックレンジは狭くてもよい。
終了レベルerbは、終了レベルVeggより大きい。時刻t17〜t19における比較信号Vraの変化値の絶対値は、時刻t7〜t9における比較信号Vrbの変化値の絶対値より小さい。これにより、時刻t17〜t19の期間は、時刻t7〜t9の期間より短くなるので、画素の信号読み出し時間を短縮することができる。
以上のように、PD11aおよび11bが相互に感度が異なる場合、画素回路110は、感度の高い画素10aと感度の低い画素10bとを有することにより、読み出し速度の向上が可能である。
なお、図7では、感度の高い画素10aの信号を先に読み出し、後に、感度の低い画素10bの信号を読み出す順で説明を行ったが、順番を入れ替えて、先に、感度の低い画素10bの信号を読み出し、後に、感度の高い画素10aの信号を読み出してもよい。
撮像素子1001は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
11a,11b フォトダイオード、15a,15b 入力トランジスタ、20 比較部、1001 撮像素子
Claims (13)
- 光を電荷に変換する第1の光電変換部と、
光を電荷に変換する第2の光電変換部と、
比較部とを有し、
前記比較部は、第1のトランジスタと、第2のトランジスタとを有し、
前記第1のトランジスタは、前記第1の光電変換部により変換された電荷に基づく信号を入力可能であり、
前記第2のトランジスタは、前記第2の光電変換部により変換された電荷に基づく信号を入力可能であることを特徴とする撮像装置。 - 前記第1のトランジスタは、前記第1の光電変換部により変換された電荷に基づく信号または第1の比較信号を入力可能であり、
前記第2のトランジスタは、前記第2の光電変換部により変換された電荷に基づく信号または第2の比較信号を入力可能であることを特徴とする請求項1に記載の撮像装置。 - 前記比較部は、第1の期間では、前記第1の光電変換部により変換された電荷に基づく信号と前記第2の比較信号とを比較し、第2の期間では、前記第1の比較信号と前記第2の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする請求項2に記載の撮像装置。
- 前記第1の光電変換部により変換された電荷に基づく信号を前記第1のトランジスタに供給する第1のスイッチと、
前記第1の比較信号を前記第1のトランジスタに供給する第2のスイッチと、
前記第2の光電変換部により変換された電荷に基づく信号を前記第2のトランジスタに供給する第3のスイッチと、
前記第2の比較信号を前記第2のトランジスタに供給する第4のスイッチとをさらに有することを特徴とする請求項2または3に記載の撮像装置。 - 前記比較部は、
前記第1の期間では、前記第1の光電変換部により変換された電荷に基づく信号と時間と共に変化する前記第2の比較信号とを比較し、
前記第2の期間では、時間と共に変化する前記第1の比較信号と前記第2の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする請求項4に記載の撮像装置。 - 前記比較部は、
第3の期間では、前記第2のスイッチがリセットレベルの前記第1の比較信号を前記第1のトランジスタに供給した後に、前記第2のスイッチがオフになった状態で、前記第1のトランジスタに入力される信号と時間と共に変化する第2の比較信号とを比較し、
第4の期間では、前記第4のスイッチがリセットレベルの前記第2の比較信号を前記第1のトランジスタに供給した後に、前記第4のスイッチがオフになった状態で、前記第2のトランジスタに入力される信号と時間と共に変化する第1の比較信号とを比較することを特徴とする請求項5に記載の撮像装置。 - 前記比較部の出力信号を基にカウントを行うカウンタをさらに有することを特徴とする請求項6に記載の撮像装置。
- 前記第1の期間および前記第3の期間では、前記比較部の出力信号の反転信号を前記カウンタに出力し、前記第2の期間および前記第4の期間では、前記比較部の出力信号の非反転信号を前記カウンタに出力する論理制御部をさらに有することを特徴とする請求項7に記載の撮像装置。
- 前記第1の期間の前記カウンタのカウント値と前記第3の期間の前記カウンタのカウント値との差分を出力し、前記第2の期間の前記カウンタのカウント値と前記第4の期間の前記カウンタのカウント値との差分を出力する差分出力部をさらに有することを特徴とする請求項8に記載の撮像装置。
- 前記第1の光電変換部には、緑のカラーフィルタが設けられ、
前記第2の光電変換部には、赤または青のカラーフィルタが設けられていることを特徴とする請求項6〜9のいずれか1項に記載の撮像装置。 - 前記時間と共に変化する前記第1の比較信号の変化値の絶対値は、前記時間と共に変化する前記第2の比較信号の変化値の絶対値より小さいことを特徴とする請求項10に記載の撮像装置。
- 前記比較部は、第3のトランジスタをさらに有し、
前記撮像装置は、第1の基板と、第2の基板とを有し、
前記第1の基板には、前記第1の光電変換部と、前記第2の光電変換部と、前記第1のトランジスタと、前記第2のトランジスタが形成され、
前記第2の基板には、前記第3のトランジスタが形成されることを特徴とする請求項1〜11のいずれか1項に記載の撮像装置。 - 光を電荷に変換する第1の光電変換部と、
光を電荷に変換する第2の光電変換部と、
比較部とを有する撮像装置の制御方法であって、
前記比較部は、第1のトランジスタと、第2のトランジスタとを有し、
前記第1のトランジスタは、前記第1の光電変換部により変換された電荷に基づく信号または第1の比較信号を入力可能であり、
前記第2のトランジスタは、前記第2の光電変換部により変換された電荷に基づく信号または第2の比較信号を入力可能であり、
前記比較部は、第1の期間では、前記第1の光電変換部により変換された電荷に基づく信号と前記第2の比較信号とを比較し、
前記比較部は、第2の期間では、前記第1の比較信号と前記第2の光電変換部により変換された電荷に基づく信号とを比較することを特徴とする撮像装置の制御方法。
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