WO2018021055A1 - Ａｄ変換装置、ａｄ変換方法、イメージセンサ、及び、電子機器 - Google Patents

Ａｄ変換装置、ａｄ変換方法、イメージセンサ、及び、電子機器 Download PDF

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signal
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知憲 山下
洋介 植野
篤親 丹羽
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ソニーセミコンダクタソリューションズ株式会社
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    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present technology relates to an AD conversion device, an AD conversion method, an image sensor, and an electronic device, and more particularly, for example, an AD conversion device and an AD conversion method capable of achieving high speed AD conversion and low power consumption.
  • the present invention relates to an image sensor and an electronic device.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor for example, in an ADC (Analog-to-Digital Converter), an electrical signal obtained from a pixel is compared with a reference signal whose level changes, and the comparison result between the electrical signal and the reference signal is used to compare the pixel.
  • AD Analog-to-Digital
  • AD conversion method adopted in a CMOS image sensor for example, there is a column parallel AD conversion method in which AD conversion of electrical signals obtained from a plurality of pixels such as pixels of one horizontal line is performed in parallel.
  • the present technology has been made in view of such a situation, and is intended to increase the speed of AD conversion and reduce power consumption.
  • the AD converter includes a comparator that compares an electric signal with a reference signal whose level changes, and uses the comparison result between the electric signal and the reference signal of the comparator.
  • AD converter for performing AD (Analog-to-Digital) conversion of a signal, and a bias for operating the comparator that flows through the comparator in a part of the reference signal including a period in which the reference signal changes
  • a control unit that performs control to increase the current from a first current larger than 0 to a second current larger than the first current.
  • the AD conversion method of the present technology uses a comparison result between the electrical signal and the reference signal of a comparator that compares the electrical signal with a reference signal whose level changes, and uses an AD (Analog-to-Digital) of the electrical signal. )
  • a bias current for operating the comparator that flows through the comparator in a part of the reference signal including a period in which the reference signal changes is a first current greater than zero.
  • An image sensor includes a photoelectric conversion element that performs photoelectric conversion, a pixel that outputs an electrical signal, a reference signal output unit that outputs a reference signal whose level changes, and the electrical signal output from the pixel
  • a comparator that compares the reference signal with the reference signal, and performs AD (Analog to Digital) conversion of the electrical signal using a comparison result between the electrical signal and the reference signal of the comparator
  • a bias current for operating the comparator that flows through the comparator in a part of the reference signal including a section where the reference signal changes, from a first current greater than 0,
  • a control unit that increases to a second current larger than the first current.
  • An electronic apparatus includes an optical system that collects light and an image sensor that receives light and outputs a signal corresponding to the amount of received light, and the image sensor performs photoelectric conversion.
  • a pixel that has an element and outputs an electrical signal; a reference signal output unit that outputs a reference signal whose level changes; and a comparator that compares the electrical signal output from the pixel with the reference signal.
  • the comparator includes an AD conversion unit that performs AD (Analog-to-Digital) conversion of the electrical signal using a comparison result between the electrical signal and the reference signal, and a section in which the reference signal changes. In a part of the reference signal, the bias current for operating the comparator flowing through the comparator is changed from a first current larger than 0 to a second current larger than the first current.
  • An electronic device having an increasing control unit. .
  • a bias current for operating the comparator that flows through the comparator in a part of the reference signal including a period in which the reference signal changes is a first current larger than 0.
  • a second current greater than the first current is a bias current for operating the comparator that flows through the comparator in a part of the reference signal including a period in which the reference signal changes.
  • AD conversion device and the image sensor may be independent devices, or may be internal blocks constituting one device.
  • FIG. 2 is a block diagram illustrating a configuration example of an image sensor 2.
  • FIG. It is a circuit diagram which shows the structural example of pixel 11 m, n .
  • 3 is a circuit diagram illustrating a schematic configuration example of a comparator 73.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present technology is applied.
  • the digital camera can capture both still images and moving images.
  • the digital camera includes an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 has, for example, a zoom lens, a focus lens, a diaphragm, and the like (not shown), and makes light from the outside enter the image sensor 2.
  • the image sensor 2 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor that receives incident light from the optical system 1, performs photoelectric conversion, and outputs image data corresponding to the incident light from the optical system 1. To do.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores image data output from the image sensor 2.
  • the signal processing unit 4 performs processing such as noise removal and white balance adjustment as signal processing using the image data stored in the memory 3 and supplies the processed signal to the output unit 5.
  • the output unit 5 outputs the image data from the signal processing unit 4.
  • the output unit 5 has a display (not shown) made of, for example, liquid crystal, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the digital camera in accordance with a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data according to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 includes a pixel array 10, a control unit 20, a pixel driving unit 21, a column parallel AD conversion device 22, and an output unit 23.
  • Pixel array 10, M ⁇ N number for photoelectric conversion (M and N is an integer of 1 or more) pixels 11 1,1, 11 1, 2, ⁇ ⁇ ⁇ , 11 1, N, 11 2,1, 11 2,2, ⁇ , 11 2, N, ⁇ , 11 M, 1, 11 M, 2, ⁇ , 11 M, has a N, imaging unit for capturing an image (image pickup device) Function as.
  • M ⁇ N pixels 11 1,1 to 11 M, N are arranged in a matrix (lattice) of M rows and N columns on a two-dimensional plane.
  • n-th column (n 1,2, ⁇ , N ) M pixels 11 1 arranged in the column direction (vertical direction) of, n to 11 M, the n, the column direction An extending VSL (Vertical Signal Line) 42 n is connected.
  • the VSL42 n, pixel 11 1, n to 11 M, other n, the current source 43 n are connected.
  • the pixel 11 m, n performs photoelectric conversion of light (incident light) incident thereon. Furthermore, the pixel 11 m, n outputs a voltage (electric signal) corresponding to the electric charge obtained by photoelectric conversion on the VSL 42 n according to the control from the pixel driving unit 21 via the pixel control line 41 m. .
  • the pixels 11 m, n can perform photoelectric conversion of light of a predetermined color incident through a color filter (not shown) such as a Bayer array.
  • the control unit 20 controls the pixel driving unit 21, the column parallel AD conversion device 22 (the auto zero control unit 32, the reference signal output unit 33, and the like) and other necessary blocks according to a predetermined logic or the like.
  • Pixel driver 21 under the control of the control unit 20, via the pixel control line 41 m, to the pixels 11 m, 1 not connected to the pixel control line 41 m 11 m, and controls the N (drive).
  • the column parallel AD converter 22 is connected to the pixels 11 m, 1 to 11 m, N arranged in each row via the VSLs 42 1 to 42 N , so that the pixels 11 m, n are output on the VSL 42 n.
  • An electric signal (voltage) (hereinafter also referred to as a VSL signal) is supplied to the column parallel AD converter 22.
  • the column parallel AD converter 22 performs column AD conversion of VSL signals supplied from the pixels 11 m, 1 to 11 m, N arranged in a row via the VSL 42 1 to 42 N in parallel.
  • the digital data obtained as a result of AD conversion is supplied to the output unit 23 as pixel values (pixel data) of the pixels 11 m, 1 to 11 m, N.
  • the column parallel AD converter 22 performs AD conversion of all the electric signals of the N pixels 11 m, 1 to 11 m, N arranged in a row in parallel, and the N pixels 11 m, 1. Moreover, AD conversion of electrical signals of one or more pixels of less than N out of 11 m, N can be performed in parallel.
  • the column parallel AD converter 22 performs AD conversion of all VSL signals of N pixels 11 m, 1 to 11 m, N arranged in a row in parallel. To do.
  • the column parallel AD converter 22 performs N ADC (Analog to Digital Converter) 31 in order to perform AD conversion of all VSL signals of N pixels 11 m, 1 to 11 m, N arranged in a row in parallel. 1 to 31 N.
  • N ADC Analog to Digital Converter
  • the column parallel AD converter 22 includes an auto zero control unit 32, a reference signal output unit 33, and a clock output unit 34.
  • Auto-zero control unit 32 includes the ADC 31 n, a comparator 73 and 103 of a signal for controlling an auto-zero process AZ pulses to be described later (auto-zero pulse), via an auto-zero control line 32A, ADC 31 1 through 31 N Supply (output).
  • the reference signal output unit 33 is composed of, for example, a DAC (Digital to Analog Converter), and the level (voltage) changes from a predetermined initial value to a predetermined final value with a constant slope like a ramp signal.
  • a reference signal having a period is supplied (output) to the ADCs 31 1 to 31 N via the reference signal line 33A.
  • the clock output unit 34 supplies (outputs) a clock having a predetermined frequency to the ADCs 31 1 to 31 N via the clock line 34A.
  • ADC 31 n is connected to VSL41 n, therefore, the ADC 31 n, the pixel 11 m, VSL signal n is outputted on VSL41 n (electrical signal) is supplied.
  • the ADC 31 n performs AD conversion of the VSL signal output from the pixel 11 m, n using the reference signal from the reference signal output unit 33 and the clock from the clock output unit 34, and further performs CDS (Correlated Double Sampling). ) To obtain digital data as pixel values.
  • the ADC 31 n compares the VSL signal of the pixel 11 m, n with the reference signal from the reference signal output unit 33 until the level of the VSL signal of the pixel 11 m, n matches the level of the reference signal. By counting the time required for the change in the level of the reference signal (until the magnitude relationship between the VSL signal and the reference signal is reversed), AD conversion of the VSL signal of the pixel 11 m, n is performed.
  • the time required for the change in the level of the reference signal until the level of the VSL signal of the pixel 11 m, n matches the level of the reference signal is counted by counting the clock from the clock output unit 34. Is called.
  • the N ADCs 31 1 to 31 N receive the VSL signals of the N pixels 11 m, 1 to 11 m, N in the first to M-th rows of the pixel array 10, for example, the first row. Are sequentially supplied, and AD conversion and CDS of the VSL signal are performed in units of rows.
  • the output unit 23 selects a column n of reading the pixel values read from the ADC 31 n in the column n, the pixel 11 obtained in the ADC 31 n m, AD conversion of the n results (and CDS), as the pixel value And output to the outside (in this embodiment, the memory 3 (FIG. 1)).
  • the ADC 31 n performs CDS in addition to AD conversion.
  • the ADC 31 n performs only AD conversion, and CDS can be performed by the output unit 23.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel 11 m, n in FIG.
  • the pixel 11 m, n includes a PD (Photo Diode) 51 and four NMOS (Negative Channel MOS) FETs (Field Effect Transistors) 52, 54, 55, and 56.
  • PD Photo Diode
  • NMOS Near Channel MOS
  • FETs Field Effect Transistors
  • the drain of the FET 52, the source of the FET 54, and the gate of the FET 55 are connected, and an FD (Floating Diffusion) (capacitance) for converting the charge into a voltage is connected to the connection point. ) 53 is formed.
  • FD Floating Diffusion
  • the PD 51 is an example of a photoelectric conversion element that performs photoelectric conversion, and performs photoelectric conversion by receiving incident light and charging a charge corresponding to the incident light.
  • the anode of the PD 51 is connected (grounded) to the ground, and the cathode of the PD 51 is connected to the source of the FET 52.
  • the FET 52 is an FET for transferring the charge charged in the PD 51 from the PD 51 to the FD 53, and is also referred to as a transfer Tr 52 hereinafter.
  • the source of the transfer Tr 52 is connected to the cathode of the PD 51, and the drain of the transfer Tr 52 is connected to the source of the FET 54 via the FD 53.
  • the gate of the transfer Tr52 is connected to the pixel control line 41 m, the gate of the transfer Tr52 via the pixel control line 41 m, the transfer pulse TRG is supplied.
  • the pixel driving unit 21 (FIG. 2), via a pixel control line 41 m, the pixel 11 m, n and for driving (control), the control signal to be supplied to the pixel control line 41 m, the transfer pulse
  • TRG the transfer pulse
  • RST reset pulse
  • SEL selection pulse
  • the FD 53 is a region that converts charges into voltage like a capacitor formed at the connection point of the drain of the transfer Tr 52, the source of the FET 54, and the gate of the FET 55.
  • the FET 54 is an FET for resetting the charge (voltage (potential)) charged in the FD 53, and is also referred to as a reset Tr 54 hereinafter.
  • the drain of the reset Tr54 is connected to the power supply Vdd.
  • the gate of the reset Tr54 is connected to the pixel control line 41 m, the gate of the reset Tr54, via a pixel control line 41 m, the reset pulse RST is supplied.
  • the FET 55 is an FET for buffering the voltage of the FD 53, and is hereinafter also referred to as an amplifying Tr 55.
  • the gate of the amplification Tr55 is connected to the FD 53, and the drain of the amplification Tr55 is connected to the power supply Vdd.
  • the source of the amplifying Tr 55 is connected to the drain of the FET 56.
  • the FET 56 is an FET for selecting an output of an electric signal (VSL signal) to the VSL 42 n and is hereinafter also referred to as a selection Tr 56.
  • the source of the selection Tr 56 is connected to the VSL 42 n .
  • the gate of the selection Tr56 is connected to the pixel control line 41 m, the gate of the selection Tr56, via a pixel control line 41 m, a selection pulse SEL is supplied.
  • the source of the amplifying Tr 55 is connected to the current source 43 n via the selection Tr 56 and the VSL 42 n , thereby forming an SF (Source follower) (circuit) by the amplifying Tr 55 and the current source 43 n . Therefore, the FD 53 is connected to the VSL 42 n via the SF.
  • SF Source follower
  • the pixel 11 m, n can be configured without selection Tr 56.
  • a configuration of a shared pixel in which the FD 53 or the selection Tr 56 is shared by the plurality of PDs 51 and the transfer Tr 52 can be employed.
  • the PD 51 receives light incident thereon and performs photoelectric conversion, thereby starting charge charging according to the amount of received incident light.
  • the selection pulse SEL is at the H level and the selection Tr 56 is in the ON state.
  • the pixel drive unit 21 (FIG. 2) temporarily transfers the transfer pulse TRG (from the L (Low) level). Set to H (High) level.
  • the transfer Tr 52 When the transfer Tr 52 is turned on, the charge charged in the PD 51 is transferred to the FD 53 via the transfer Tr 52 and charged.
  • the pixel driving unit 21 temporarily sets the reset pulse RST to the H level before temporarily setting the transfer pulse TRG to the H level, whereby the reset Tr 54 is temporarily turned on.
  • the FD 53 When the reset Tr 54 is turned on, the FD 53 is connected to the power supply Vdd via the reset Tr 54, and the charge in the FD 53 is swept out to the power supply Vdd via the reset Tr 54 and reset.
  • the pixel driving unit 21 After the charge of the FD 53 is reset, the pixel driving unit 21 temporarily sets the transfer pulse TRG to the H level as described above, and thereby the transfer Tr 52 is temporarily turned on.
  • the transfer Tr 52 When the transfer Tr 52 is turned on, the charge charged in the PD 51 is transferred to the FD 53 after reset via the transfer Tr 52 and charged.
  • a voltage (potential) corresponding to the electric charge charged in the FD 53 is output on the VSL 42 n as a VSL signal via the amplification Tr 55 and the selection Tr 56.
  • VSL42 n in the connected ADC 31 n (Fig. 2), the reset level is VSL signal immediately after the pixel 11 m, reset n has been performed is AD converted.
  • the signal level (reset level, pixel value, and VSL signal after the transfer Tr 52 is temporarily turned on (the voltage corresponding to the charge charged in the PD 51 and transferred to the FD 53). Are converted to AD.
  • a CDS that obtains a difference between a reset level AD conversion result (hereinafter also referred to as a reset level AD value) and a signal level AD conversion result (hereinafter also referred to as a signal level AD value) as a pixel value. Is done.
  • FIG. 4 is a block diagram illustrating a configuration example of the ADC 31 n of FIG.
  • the ADC 31 n includes a comparison unit 61 n and a counter 62 n , and performs reference signal comparison type AD conversion and CDS.
  • the comparison unit 61 n is supplied with the reference signal from the reference signal output unit 33 and the VSL signal (reset level, signal level) of the pixel 11 m, n .
  • the comparison unit 61 n compares the reference signal supplied thereto with the VSL signal and outputs the comparison result.
  • the comparison unit 61 n when the reference signal is larger than the VSL signal, the comparison unit 61 n outputs, for example, the L level, which is one of the H and L levels.
  • the comparison unit 61 n outputs the H level that is the other of the H and L levels.
  • the comparison unit 61 n is supplied with an AZ pulse from the auto zero control unit 32 via the auto zero control line 32A. In the comparison unit 61 n , auto zero processing is performed in accordance with the AZ pulse from the auto zero control unit 32.
  • the comparison unit 61 n can obtain a comparison result indicating that the reference signal and the VSL signal as the two input signals currently given to the comparison unit 61 n match.
  • the comparison unit 61 n is set (initial).
  • the counter 62 n is supplied with the output of the comparison unit 61 n and the clock from the clock output unit 34.
  • the counter 62 n starts counting the clock from the clock output unit 34 at the timing when the reference signal (level) supplied from the reference signal output unit 33 to the comparison unit 61 n starts changing, and the comparison unit For example, when the output of 61 n changes from L level to H level, that is, when the level of the reference signal and the VSL signal supplied to the comparison unit 61 n becomes equal (if the magnitude relationship between the reference signal and the VSL signal is reversed) ), The counting of the clock from the clock output unit 34 is terminated.
  • the counter 62 n outputs the clock count value as an AD conversion result of the VSL signal supplied to the comparison unit 61 n .
  • the reference signal output unit 33 outputs, for example, a signal having a slope (slope-shaped waveform) in which the voltage decreases at a constant rate from a predetermined initial value to a predetermined final value as the reference signal. .
  • the counter 62 n counts the time from the start of the slope until the reference signal changes to a voltage that matches the VSL signal supplied to the comparison unit 61 n, and the count value obtained by the count is The AD conversion result of the VSL signal supplied to the comparison unit 61 n is used.
  • the ADC 31 n performs AD conversion of the VSL signal using the comparison result between the reference signal and the VSL signal in the comparison unit 61 n .
  • the ADC 31 n obtains a reset level as a VSL signal supplied from the pixel 11 m, n to the comparison unit 61 n and an AD conversion result of the signal level. Then, the ADC 31 n performs CDS for obtaining a difference between the AD conversion result (signal level AD value) of the signal level and the AD conversion result (reset level AD value) of the reset level, and the difference obtained by the CDS is calculated as a pixel. Output as a pixel value of 11 m, n .
  • the CDS is performed by actually executing a calculation for obtaining a difference between the signal level AD value and the reset level AD value, and for example, by controlling the clock count in the counter 62 n. be able to.
  • the clock is counted while decrementing the count value by one, and for the signal level, the count value is set with the clock count value for the reset level as an initial value.
  • the AD conversion of the reset level and the signal level is performed, and the signal level (the AD conversion result) and the reset level ( CDS can be performed to obtain the difference from the AD conversion result.
  • a ramp signal having a slope that decreases at a constant rate is employed as the reference signal.
  • the reference signal has a slope that increases at a constant rate.
  • a ramp signal, a signal whose level changes nonlinearly, or the like can be used.
  • FIG. 5 is a diagram illustrating a first configuration example of the comparison unit 61 n of FIG.
  • the comparison unit 61 n includes capacitors (capacitances) 71 and 72, a comparator 73, a capacitor 74, and an inverter 75.
  • the capacitor 71 is a capacitor for auto-zero processing, and one end is connected to the non-inverting input terminal (+) IN1 of the comparator 73, and a reference signal is supplied to the other end. Therefore, the reference signal is supplied to the non-inverting input terminal IN1 of the comparator 73 via the capacitor 71.
  • the capacitor 72 is an auto-zero processing capacitor, one end of which is connected to the inverting input terminal ( ⁇ ) IN2 of the comparator 73, and the other end is supplied with a VSL signal. Therefore, the VSL signal is supplied to the inverting input terminal IN2 of the comparator 73 via the capacitor 72.
  • the comparator 73 has a non-inverting input terminal IN1, an inverting input terminal IN2, and an output terminal OUT1.
  • the comparator 73 compares the reference signal supplied to the non-inverting input terminal IN1 via the capacitor 71 and the VSL signal supplied to the inverting input terminal IN2 via the capacitor 72, and the comparison result is output to the output terminal. Output from OUT1.
  • the comparator 73 is one of the H and L levels when the reference signal supplied to the non-inverting input terminal IN1 is larger than the VSL signal supplied to the inverting input terminal IN2, for example, Output H level.
  • the comparator 73 is the other of the H and L levels when the VSL signal supplied to the inverting input terminal IN2 is larger than the voltage of the reference signal supplied to the non-inverting input terminal IN1. Output level.
  • the comparator 73 is connected to the power supply Vdd and GND (ground), and operates by supplying a bias current I A for operating the comparator 73 by receiving power supply from the power supply Vdd.
  • the output terminal OUT1 of the comparator 73 is connected to one end of the capacitor 74 and the inverter 75.
  • the other end of the capacitor 74 is connected to the power supply Vdd.
  • the other end of the capacitor 74 can be connected to GND instead of the power supply Vdd.
  • the comparison unit 61 n since the capacitor 74 is connected to the output terminal OUT1 of the comparator 73, the frequency band of the signal is limited and noise can be suppressed.
  • the inverter 75 inverts the output of the comparator 73 (comparison result between the VSL signal and the reference signal) and outputs the result to the counter 62 n from the output terminal OUT2 of the comparator 61 n .
  • the comparison unit 61 n is supplied with an AZ pulse from the auto-zero control unit 32 via the auto-zero control line 32A, and the comparison unit 61 n performs auto-zero processing according to the AZ pulse. Is done.
  • the output terminal OUT1 of the comparator 73 and the non-inverting input terminal IN1 and the inverting input terminal IN2 are temporarily connected to each other so that they are actually supplied to the non-inverting input terminal IN1 of the comparator 73.
  • the capacitors 71 and 72 are charged so as to obtain a comparison result that the signal and the signal currently supplied to the inverting input terminal IN2 match.
  • the circuit for temporarily connecting the output terminal OUT1 of the comparator 73 to each of the non-inverting input terminal IN1 and the inverting input terminal IN2 is not shown in order to avoid complication of the drawing.
  • the voltage applied to the non-inverting input terminal IN1 of the comparator 73 and the voltage applied to the inverting input terminal IN2 at the time of the auto zero processing match. Can be used to determine the magnitude relationship between the voltage applied to the non-inverting input terminal IN1 and the voltage applied to the inverting input terminal IN2.
  • FIG. 6 is a circuit diagram showing a schematic configuration example of the comparator 73 of FIG.
  • the comparator 73 includes FETs 81, 82, 83, 84, a current source 91, FETs 92, and 93.
  • FET 81 and FET 82 are NMOS (Negative Channel Channel MOS) FETs, and their sources are connected to each other. Further, the connection point between the sources of the FET 81 and the FET 82 is connected to the drain of the NMOS FET 93 as a current source.
  • the FET 81 and FET 82 constitute a differential pair.
  • the gate of the FET 81 is connected to the non-inverting input terminal IN1 of the comparator 73, and the gate of the FET 82 is connected to the inverting input terminal IN2 of the comparator 73.
  • the comparator 73 has a differential pair composed of the FETs 81 and 82 in the input stage.
  • FET 83 and FET 84 are PMOS (Positive Channel MOS) FETs, and their gates are connected to each other.
  • the sources of the FET 83 and the FET 84 are connected to the power source Vdd, and the connection point between the gates of the FET 83 and the FET 84 is connected to the drain of the FET 83. Therefore, the FET 83 and the FET 84 constitute a current mirror.
  • the drain of the FET 83 is connected to the drain of the FET 81, and the drain of the FET 84 is connected to the drain of the FET 82.
  • connection point between the drains of the FET 82 and the FET 84 is connected to the output terminal OUT1 of the comparator 73.
  • the current source 91 has one end connected to the power supply Vdd and the other end connected to the drain of the FET 92, and a predetermined constant current Ibias flows through the FET 92.
  • FET 92 is an NMOS FET, the source is connected to GND, and the gate is connected to the drain. Furthermore, the gate of the FET 92 is connected to the FET 93 whose source is connected to GND.
  • FETs 92 and 93 constitute a current mirror having a mirror source and a mirror destination, respectively.
  • the FET 93 passes a constant current that is a mirror ratio times the current flowing in the FET 92 as a current source.
  • a constant current flowing through the FET 93 is a bias current I A for the comparator 73 to operate.
  • the current source 91 and the FET 92 are provided in the comparator 73. However, the current source 91 and the FET 92 are provided outside the comparator 73, and a plurality of ADCs 31 n , for example, N It can be shared by the ADCs 31 1 to 31 N.
  • the current I1 corresponding to the voltage of the reference signal supplied via the capacitor 71 as the gate voltage of the FET 81 is supplied to the FET 81 (from the drain to the source) of the differential pair.
  • the current I2 corresponding to the voltage of the VSL signal supplied via the capacitor 72 as the gate voltage of the FET 82 flows through the FET 82 (from its drain to source).
  • the currents I1 and I2 flow so that the sum of the currents I1 and I2 becomes equal to the bias current I A that the FET 93 as the current source flows.
  • a voltage (gate voltage of the FET 81) applied from the non-inverting input terminal IN1 to the gate of the FET 81 through the capacitor 71 is applied to a voltage (gate voltage of the FET 82) applied from the inverting input terminal IN2 to the gate of the FET 82 through the capacitor 72. ),
  • the current I1 flowing through the FET 81 becomes larger than the current I2 flowing through the FET 82.
  • the voltage at the output terminal OUT1 which is the connection point between the FETs 82 and 84 (hereinafter also referred to as a comparator output) VOUT becomes H level.
  • the current I2 flowing through the FET 82 becomes larger than the current I1 flowing through the FET 81.
  • the comparator output VOUT at the output terminal OUT1 which is the connection point between the FETs 82 and 84, becomes L level.
  • the comparator output VOUT of the output terminal OUT1 is band-limited by the capacitor 74 and output to the inverter 75 (FIG. 5).
  • FIG. 7 is a diagram for explaining the operation of the image sensor 2 (FIG. 2).
  • the horizontal axis represents time
  • the vertical axis represents voltage
  • FIG. 7 shows the reference signal (voltage) supplied from the reference signal output unit 32 to the non-inverting input terminal IN1 of the comparison unit 61 n of the ADC 31 n and the pixel 11 in the image sensor 2 via the reference signal line 33A.
  • m from n, via the VSL42 n, waveform diagram showing an example of the ADC 31 n electric signal in which VSL signal supplied to the inverting input terminal IN2 of the comparator 73 constituting the comparing portion 61 n of the (voltage) It is.
  • the VSL signal indicates the gate voltage applied to the gate of the FET 81 of the comparator 73 (FIG. 6) (not the voltage itself on the VSL 42 n ). It shows the gate voltage applied to the gate of FET 82 of comparator 73 (not the voltage itself on line 34A).
  • the reset pulse RST is temporarily set to the H level, whereby the pixel 11 m, n is reset.
  • the FD 53 is connected to the power supply Vdd via the reset Tr 54 and the charge in the FD 53 is reset, so that the pixel 11 m, n is output.
  • the voltage of the VSL signal on the VSL 42 n output from the FD 53 via the amplification Tr 55 and the selection Tr 56 rises, and at time t 1 , the voltage corresponding to the power supply Vdd Become.
  • the drop in the VSL signal that occurs after the pixel 11 m, n is reset is called reset feedthrough.
  • the auto zero control unit 32 After the pixel 11 m, n is reset (or during reset), the auto zero control unit 32 changes the AZ pulse from the L level to the H level, thereby starting the auto zero process of the comparison unit 61 n .
  • the time t 5 is a timing of the falling edge of AZ pulse, based on the fact that the VSL signal given to the comparator unit 61 n and the reference signal are coincident, VSL signal
  • the comparison unit 61 n is set so that the magnitude relationship between the reference signal and the reference signal can be determined (compared).
  • the auto zero process is completed after the pixels 11 m, n are reset.
  • the magnitude relationship between the VSL signal and the reference signal is determined based on the fact that the reference signal and the voltage lowered by the reset feedthrough from the VSL signal during reset of the pixel 11 m, n match.
  • the comparison unit 61 n is set so that it is possible.
  • the reference signal (waveform thereof) is arranged at a position based on the voltage that is lowered by the reset feedthrough from the VSL signal during reset of the pixel 11 m, n .
  • Reference signal output unit 33 (FIG. 4) at time t 6 after the auto zero processing is completed (end), the reference signal is increased by a predetermined voltage.
  • a reference signal to be raised by a predetermined voltage, hereinafter also referred to as start offset.
  • the reference signal output unit 33 changes the voltage (level) of the reference signal so as to decrease at a constant rate for AD conversion of the VSL signal, but the voltage of the reference signal is constant.
  • the portion of the reference signal that decreases at the rate of is also called a slope.
  • Reference signal output unit 33 at time t 6 a reference signal, and the direction of the slope (direction in which the voltage of the reference signal will change) in the reverse direction to perform the starting offset to be offset by a predetermined voltage.
  • the reference signal output section 33 a certain period from time t 7 to the time t 9, the voltage of the reference signal, (gradually lowered) gradually reduced at a constant rate.
  • the reference signal in the period from the time t 7 to the time t 9 forms a slope.
  • the reset level (pixel 11 m, n reset immediately after the VSL signal (pixel 11 m of the VSL signal, n is reset, by the reset feedthrough the VSL signal)) after the voltage drop has occurred is the slope for AD conversion, below, the duration of the slope (the period from time t 7 to the time t 9), also referred to as P (Preset) phase.
  • the slope of the P phase is also referred to as the P phase slope.
  • the comparison unit 61 n is set so that the VSL signal and the reference signal at the time of auto-zero processing coincide with each other by auto-zero processing after resetting the pixels 11 m, n , so that auto-zero processing is performed.
  • the comparator 73 of the comparator 61 n outputs a comparison result indicating that the reference signal is larger than the VSL signal at the P-phase start time t 7 .
  • the comparator output VOUT of the comparator 73 becomes H level.
  • the counter 62 n of the ADC 31 n starts clock counting from the start time t 7 of the P-phase slope.
  • the reference signal (voltage) becomes smaller.
  • the reference signal and the VSL signal as the reset level match, and the reference signal and the VSL signal are larger or smaller. The relationship is reversed from the beginning of phase P.
  • the comparator output VOUT of the comparator 73 of the comparator 61 n is reversed from the start of the P phase, and the comparator 73 of the comparator 61 n has a VSL signal as a reset level larger than the reference signal. Starts outputting the comparison result.
  • the comparator output VOUT of the comparator 73 becomes L level.
  • the transfer pulse TRG is from L level to H level, as a result, the pixel 11 m, in n (FIG. 3), the photoelectric conversion
  • the charge charged in the PD 51 is transferred to the FD 53 via the transfer Tr 52 and charged.
  • the transfer pulse TRG changes from the H level to the L level, the PD51 FD 53
  • the VSL signal becomes a signal level (voltage) corresponding to the charge charged in the FD 53.
  • the reference signal output unit 33 raises the reference signal to the same voltage as at the start of the P phase, for example.
  • Reference signal output unit 33 (FIG. 4) is a reference signal, after raising the beginning and the same voltage of the P phase, from a period of time (time t 7 from the time t 12 to time t 14 to time t 9 The reference signal voltage is decreased (decreased) at the same rate of change as in the case of the P phase, for example.
  • D phase slope Slope of the reference signal during a period from the time t 12 to time t 14, in the signal level (pixel 11 m of the VSL signal, n (FIG. 3), immediately after the charge from PD51 to FD53 transfer occurred the VSL signal) and the slope for AD conversion, below, the duration of the slope (during a period from the time t 12 to time t 14), also referred to as D (Data) phase.
  • D phase slope The slope of D phase is also referred to as D phase slope.
  • the comparator output VOUT of the comparator 73 becomes H level to the reference signal indicating that a larger than VSL signal.
  • the counter 62 n of the ADC 31 n starts clock counting from the D-phase slope start time t 12 .
  • the reference signal (voltage) is gradually reduced, the magnitude of 7, at time t 13 in the D phase, the VSL signal as the reference signal and the signal level matches the reference signal and VSL signal The relationship is reversed from the beginning of phase D.
  • the comparator output VOUT of the comparator circuit 73 of the comparator 61 n is also reversed from the start of the D phase, and becomes the L level indicating that the VSL signal as the signal level is larger than the reference signal.
  • the counter 62 n of the ADC 31 n ends the clock counting. Then, the count value of the counter 62 n at that time becomes a signal level AD conversion result (signal level AD value).
  • the image sensor 2 obtains the difference between the reset level AD value and the signal level AD value. And the difference obtained as a result of the CDS is output as a pixel value.
  • the capacitor 74 is connected to the output terminal OUT1 of the comparator 73, so that the frequency band of the signal is limited and noise can be suppressed. .
  • the capacitor 74 when the capacitor 74 is connected to the output terminal OUT1 of the comparator 73, the response time increases in the comparison unit 61 n and the frame rate of the image sensor 2 may decrease.
  • the response time can be reduced by increasing the bias current I A flowing through the comparator 73.
  • the comparator 73 at all times, when flowing a large bias current I A is the power consumption becomes large.
  • the bias current I A flowing through the comparator is changed from the first current larger than 0.
  • FIG. 8 is a diagram illustrating a second configuration example of the comparison unit 61 n of FIG.
  • the comparison unit 61 n includes capacitors 71, 72, and 74, an inverter 75, a control unit 101, a switch 102, and a comparator 103.
  • the comparator 61 n of FIG. 8 is common to the case of FIG. 5 in that it includes capacitors 71, 72 and 74 and an inverter 75.
  • the comparator 61 n of FIG. 8 is the same as the case of FIG. 5 in that the control unit 101 and the switch 102 are newly provided, and that the comparator 103 is provided instead of the comparator 73. Is different.
  • the control unit 101 controls the connection of the capacitor 74 to the bias current I A flowing through the comparator 103 and the output terminal OUT1 of the comparator 103 according to the reference signal.
  • control unit 101 turns on the switch 102 in a part of the reference signal including the P phase and the D phase (hereinafter also referred to as a slope-containing period), which is a period in which the reference signal changes.
  • a capacitor 74 is connected to the output terminal OUT1.
  • the control unit 101 the bias current I A flowing through the comparator 103, the first current of greater than zero, is increased to a second current larger than a first current.
  • control unit 101 turns off the switch 102, and connects the output terminal OUT 1 of the comparator 103 and the capacitor 74. Disconnect the connection.
  • control unit 101 reduces the bias current I A flowing through the comparator 103 from the second current to the first current.
  • the bias current I A flowing through the comparator 103 can be reduced to 0 instead of being reduced to the first current larger than 0.
  • the bias current I A and 0 in a subsequent slope containing section when the bias current I A and 0, in a subsequent slope containing section, the bias current I A, when increased to a second current, a time to comparator 103 is operable In short, the response time becomes long and it is difficult to speed up AD conversion.
  • the bias current I A when passing the first current from 0 large, as described above, in a subsequent slope containing section, the bias current I A to the second current
  • the response time can be prevented from becoming long, and the AD conversion can be speeded up.
  • the switch 102 is controlled by the control unit 101, and turns on or off the connection between the capacitor 74 and the output terminal OUT1 of the comparator 103.
  • the comparator 103 compares the reference signal supplied to the non-inverting input terminal IN1 with the VSL signal supplied to the inverting input terminal IN2, similarly to the comparator 73 of FIG. Output VOUT is output from output terminal OUT1.
  • the comparator 103 is configured to adjust the bias current I A under the control of the control unit 101, that is, for example, to switch the bias current I A to the first current or the second current (function). ).
  • control unit 101 is provided in the comparison unit 61 n , but the control unit 101 is provided outside the comparison unit 61 n and has a plurality of ADCs 31 n , for example, N ADCs 31 1. Or it can be shared by 31 N.
  • FIG. 9 is a timing chart illustrating an example of the operation of the comparison unit 61 n of FIG.
  • the slope-containing section for example, the P phase or the D phase itself can be adopted.
  • control unit 101 sets the bias current I A flowing through the comparator 103 to a first current that is larger than 0 and smaller than the second current. To control.
  • control unit 101 turns off the switch 102 and disconnects the connection between the output terminal OUT1 of the comparator 103 and the capacitor 74.
  • the control unit 101 controls the bias current I A flowing through the comparator 103 to be a second current larger than the first current.
  • control unit 101 turns on the switch 102 to connect the output terminal OUT1 of the comparator 103 and the capacitor 74.
  • the bias current I A flowing through the comparator 103 is controlled to be the first current smaller than 0 in the non-contained section, and the bias current flowing through the comparator 103 in the slope-containing section.
  • the I a by controlling so that a second current larger than the first current, it is possible to increase the speed and lower power consumption of the AD conversion, thus, low power consumption, high frame rate
  • the image sensor 2 can be realized.
  • the connection between the output terminal OUT1 of the comparator 103 and the capacitor 74 is disconnected, and in the slope-containing section, the output terminal OUT1 of the comparator 103 and the capacitor 74 are connected, thereby enabling AD conversion. Speedup and noise suppression can be achieved, and as a result, the image sensor 2 with low noise and high frame rate can be realized.
  • Figure 10 is a circuit diagram showing a first configuration example of a bias current I A of the adjustment comparator capable 103.
  • the comparator 103 includes FETs 81 to 84, a current source 91, FETs 92, 93, and 111, and a switch 112.
  • the comparator 103 is common to the comparator 73 of FIG. 6 in that it includes FETs 81 to 84, a current source 91, and FETs 92 and 93.
  • the comparator 103 is different from the comparator 73 in that a FET 111 and a switch 112 are newly provided.
  • the FET 111 is an NMOS FET as another current source different from the FET 93 as a current source.
  • the FET 111 is connected in the same manner as the FET 93.
  • the drain of the FET 111 is connected to the connection point between the sources of the FET 81 and the FET 82 constituting the differential pair, and the source is connected to the GND.
  • the gate of the FET 111 is connected to the gate of the FET 92.
  • the FETs 92 and 111 constitute a current mirror having a mirror source and a mirror destination, respectively.
  • the FET 111 is a different current source different from the FET 93, and a constant current Itail_add that is a mirror ratio times the current flowing through the FET 92. Shed.
  • the switch 112 is controlled by the control unit 101 (FIG. 8), and turns on or off the connection between the connection point between the sources of the FET 81 and the FET 82 constituting the differential pair and the drain of the FET 111. That is, the control unit 101 turns on the switch 112 in the slope-containing period, thereby turning on the connection point between the sources of the FET 81 and the FET 82 and the drain of the FET 111. In addition, the control unit 101 turns off the switch 112 in the non-contained section, and thereby turns off the connection between the connection point between the sources of the FET 81 and the FET 82 and the drain of the FET 111.
  • the bias current I A of the comparator 103 is the sum of the constant current Itail flowing through the FET 93 and the constant current Itail_add flowing through the FET 111.
  • the first current that is the bias current I A in the non-contained section is a constant current Itail that the FET 93 flows
  • the second current that is the bias current I A in the slope-containing section is the constant current Itail that the FET 93 flows. This is the sum of the constant current Itail_add that the FET 111 flows.
  • Figure 11 is a circuit diagram showing a second configuration example of a bias current I A of the adjustment comparator capable 103.
  • the comparator 103 includes FETs 81 to 84, a current source 91, FETs 92 and 93, a current source 121, and a switch 122.
  • the comparator 103 is common to the comparator 73 of FIG. 6 in that it includes FETs 81 to 84, a current source 91, and FETs 92 and 93.
  • the comparator 103 is different from the comparator 73 in that a current source 121 and a switch 122 are newly provided.
  • the current source 121 has one end connected to the power supply Vdd and the other end connected to the drain of the FET 92 via the switch 122, and flows a predetermined constant current Ibias_add.
  • the switch 122 is controlled by the control unit 101 (FIG. 8), and turns on or off the connection between the current source 121 and the drain of the FET 92. That is, the control unit 101 turns on the switch 122 in the slope-containing section, thereby turning on the connection between the current source 121 and the drain of the FET 92. Further, the control unit 101 turns off the switch 122 in the non-contained section, thereby turning off the connection between the current source 121 and the drain of the FET 92.
  • the switch 122 When the switch 122 is off, the current Ibias flowing from the current source 91 flows through the FET 92, and a current having a mirror ratio times the current Ibias flows through the FET 93 as the bias current I A.
  • the FET 92 When the switch 122 is on, the FET 92 has a current Ibias + Ibias_add of the current Ibias supplied by the current source 91 and the current Ibias_add supplied by the current source 121, and the FET 93 has a mirror ratio of the sum Ibias + Ibias_add. Double the current flows as the bias current I A.
  • the current flowing through the mirror source FET 92 of the current mirror is increased by the current Ibias_add that the current source 121 flows compared to when the switch 122 is off. Also, the bias current I A flowing through the current increases.
  • the first current that is the bias current I A in the non-contained section is a mirror ratio times the constant current Ibias that the FET 93 flows
  • the second current that is the bias current I A in the slope-containing section is the current source 91.
  • the sum of the current Ibias flowing and the current Ibias_add flowing from the current source 121 is a current that is a mirror ratio times the sum Ibias + Ibias_add.
  • FIG. 12 is a diagram illustrating an outline of a configuration example of an image sensor (solid-state imaging device) to which the present technology can be applied.
  • FIG. 12A shows a schematic configuration example of a non-stacked image sensor.
  • the image sensor 210 has a single die (semiconductor substrate) 211 as shown in FIG.
  • the die 211 is mounted with a pixel region 212 in which pixels are arranged in an array, a control circuit 213 for driving the pixel and other various controls, and a logic circuit 214 for signal processing.
  • FIGS. 12B and 12C show a schematic configuration example of a stacked image sensor.
  • the image sensor 220 is configured as one semiconductor chip in which two dies, a sensor die 221 and a logic die 222, are stacked and electrically connected.
  • the pixel region 212 and the control circuit 213 are mounted on the sensor die 221, and the logic circuit 214 including a signal processing circuit that performs signal processing is mounted on the logic die 222.
  • the pixel region 212 is mounted on the sensor die 221 and the control circuit 213 and the logic circuit 214 are mounted on the logic die 222.
  • the present technology can be applied to a non-stacked image sensor as shown in FIG. 12A or a stacked image sensor as shown in B and C of FIG.
  • B and C in FIG. 12 are two-layer image sensors in which two dies are stacked, but the present technology can also be applied to an image sensor in which three (or more) dies are stacked. .
  • FIG. 13 is a diagram illustrating details of a configuration example of a two-layer image sensor 220 to which the present technology can be applied.
  • the pixel 312 (in the pixel region 212) formed in the sensor die 221 is divided into pixel blocks 311 including one or more pixels 312. That is, the sensor die 221 is divided into X ⁇ Y pixel blocks 311 in the horizontal and vertical directions (X and Y are integers of 1 or more).
  • the signal processing circuit 321 includes an ADC 322 that performs AD conversion of a pixel signal as an electrical signal output from each pixel 312 of the pixel block 311 of the sensor die 221, and a signal processing block that performs various signal processing such as black level correction and development. (Not shown).
  • one signal processing circuit 321 has the same size as one pixel block 311 and is arranged at a position facing one pixel block 311.
  • the signal processing circuit 321 takes charge of the signal processing of the pixel signal output from the pixel 312 constituting the pixel block 311 located at the position facing the signal processing circuit 321.
  • a set of pixels 312 in which one signal processing circuit 321 is in charge of signal processing constitutes one pixel block 311.
  • the pixel block 311 as a set of pixels 312 in charge of signal processing or the like by the signal processing circuit 321 is referred to as a pixel block 311 corresponding to the signal processing circuit 321, the signal processing circuit 321 in the logic die 222. Can be said to be arranged at a position facing the corresponding pixel block 311.
  • the signal processing circuit 321 is connected by a signal line 323 to a pixel block 311 corresponding to the signal processing circuit 321 (at a position facing the signal processing circuit 321).
  • the pixel signal output from the pixel 312 of the pixel block 311 is supplied to the signal processing circuit 321 corresponding to the pixel block 311 via the signal line 323.
  • the ADC 322 included in the signal processing circuit 321 is in charge of AD conversion of the pixel signal supplied from the pixel 312 of the corresponding pixel block 311 via the signal line 323.
  • AD conversion method is called area ADC (AD conversion) method.
  • AD conversion of pixel signals can be performed in parallel by a number equal to the number X ⁇ Y of the signal processing circuits 321. The same applies to signal processing other than AD conversion.
  • the present technology can be applied to the ADC 322 of the image sensor 220 that employs the area ADC as described above.
  • the ADC 322 is provided on the logic die 222, but the ADC 322 to which the present technology is applied can be mounted not on the logic die 222 but on the sensor die 221.
  • the ADC 322 to which the present technology is applied can be mounted on the sensor die 221 and a remaining portion can be mounted on the logic die 222.
  • the FETs 81 and 82 constituting the differential pair of the comparator 103 can be mounted on the sensor die 221, and the remaining portion can be mounted on the logic die 222.
  • the present technology can be applied to any of the column parallel AD conversion method as shown in FIG. 2 and the area ADC method as shown in FIG.
  • FIG. 14 is a diagram showing a usage example in which the image sensor 2 of FIG. 1 is used.
  • the image sensor 2 can be used in various electronic devices that sense light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Electronic devices that capture images for viewing such as digital cameras and mobile devices with camera functions
  • Electronic devices used for traffic such as in-vehicle sensors that take pictures of the back, surroundings, inside the car, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Electronic devices used for home appliances such as TVs, refrigerators, air conditioners, etc.
  • Electronic devices used for medical and healthcare such as angiography devices
  • Electronic devices used for security such as surveillance cameras for crime prevention and cameras for personal authentication
  • Photographs the skin Photographing skin measuring instrument and scalp Electronic devices used for beauty such as a microscope to perform
  • Electronic devices used for sports such as action cameras and wearable cameras for sports applications, etc.
  • the present technology can be applied not only to an image sensor that senses visible light but also to an image sensor that senses electromagnetic waves other than visible light such as infrared rays.
  • the present technology provides an AD conversion of an electrical signal other than the electrical signal output by the pixel of the image sensor, that is, an analog electrical signal output by, for example, a microphone that senses sound or a sensor that senses any other physical quantity. Can be applied to.
  • the present technology can be applied to AD conversion of an arbitrary analog signal in addition to the electric signal output from the sensor.
  • this technique can take the following structures.
  • a control unit that performs control to increase to a second current larger than the current.
  • the comparator has a differential pair to which the electrical signal and the reference signal are input, A current source connected to the differential pair;
  • the comparator has a differential pair to which the electrical signal and the reference signal are input, A current source connected to the differential pair, which is a mirror destination of a current mirror;
  • ⁇ 5> When performing a AD (Analog to Digital) conversion of the electrical signal using a comparison result between the electrical signal and the reference signal of a comparator that compares the electrical signal with a reference signal whose level changes.
  • a bias current for operating the comparator flowing through the comparator is changed from the first current greater than 0 to the first current.
  • An AD conversion method including a step of increasing control to a second current larger than the current.
  • a reference signal output unit that outputs a reference signal whose level changes;
  • a comparator for comparing the electrical signal output from the pixel with the reference signal, and using a comparison result between the electrical signal and the reference signal of the comparator, AD ( Analog to Digital) AD converter that performs conversion, In a part of the reference signal including a period in which the reference signal changes, a bias current for operating the comparator flowing through the comparator is changed from a first current greater than 0 to the first current.
  • An image sensor comprising: a control unit that increases to a second current that is greater than the current.
  • An optical system that collects the light;
  • An image sensor that receives light and outputs a signal corresponding to the amount of light received;
  • the image sensor is A pixel having a photoelectric conversion element for performing photoelectric conversion and outputting an electrical signal;
  • a reference signal output unit that outputs a reference signal whose level changes;
  • a comparator for comparing the electrical signal output from the pixel with the reference signal, and using a comparison result between the electrical signal and the reference signal of the comparator, AD ( Analog to Digital) AD converter that performs conversion, In a part of the reference signal including a period in which the reference signal changes, a bias current for operating the comparator flowing through the comparator is changed from a first current greater than 0 to the first current. And a control unit that increases to a second current larger than the current of the electronic device.

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Abstract

本技術は、AD変換の高速化及び低消費電力化を図ることができるようにするＡＤ変換装置、ＡＤ変換方法、イメージセンサ、及び、電子機器に関する。 電気信号と、レベルが変化する参照信号とを比較する比較器の、電気信号と参照信号との比較結果を用いて、電気信号のAD(Analog to Digital)変換を行う場合に、参照信号が変化する区間を含む参照信号の一部の区間において、比較器を流れる、比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御が行われる。本技術は、例えば、電気信号のAD変換を行う場合に適用することができる。

Description

ＡＤ変換装置、ＡＤ変換方法、イメージセンサ、及び、電子機器
　本技術は、AD変換装置、AD変換方法、イメージセンサ、及び、電子機器に関し、特に、例えば、AD変換の高速化及び低消費電力化を図ることができるようにするAD変換装置、AD変換方法、イメージセンサ、及び、電子機器に関する。
　近年、ディジタル（スチル／ビデオ）カメラその他の電子機器では、画像を撮像する固体撮像装置として、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。
　CMOSイメージセンサでは、ADC(Analog to Digital Converter)において、例えば、画素から得られる電気信号と、レベルが変化する参照信号とが比較され、その電気信号と参照信号との比較結果を用いて、画素から得られる電気信号のAD(Analog to Digital)変換が行われる。
　CMOSイメージセンサで採用されるAD変換方式としては、例えば、１水平ラインの画素等の複数の画素から得られる電気信号のAD変換を並列で行う列並列AD変換方式がある。
　以上のようなCMOSイメージセンサにおいて、AD変換の低消費電力化を図る方法として、ADCが有する、画素から得られる電気信号と参照信号とを比較する比較器を間欠動作させるために、比較器が有する電流源をオフに制御する方法がある（例えば、特許文献１を参照）。
特開2009-124513号公報
　比較器が有する電流源をオフに制御することにより、比較器を間欠動作させる場合、電流源がオフからオンにされたときに、比較器が動作可能状態となるまでに時間を要し、応答時間が大になって、AD変換の高速化が困難となる。
　一方、比較器が有する電流源に、大きな電流を流すことで、AD変換の高速化を図ることができるが、比較器が有する電流源に、常時、大きな電流を流すのでは、消費電力が増大する。
　また、AD変換の高速化及び低消費電力化は、CMOSイメージセンサのみならず、様々な技術分野で要請される。
　本技術は、このような状況に鑑みてなされたものであり、AD変換の高速化及び低消費電力化を図ることができるようにするものである。
　本技術のAD変換装置は、電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部とを備えるAD変換装置である。
　本技術のAD変換方法は、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行うステップを含むAD変換方法である。
　本技術のイメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部とを備えるイメージセンサである。
　本技術の電子機器は、光を集光する光学系と、光を受光し、前記光の受光量に対応する信号を出力するイメージセンサとを備え、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部とを有する電子機器である。
　本技術のAD変換装置、AD変換方法、イメージセンサ、及び、電子機器においては、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換が行われる。このAD変換では、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流が、0より大の第１の電流から、その第１の電流より大の第２の電流に増加される。
　なお、AD変換装置やイメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、AD変換の高速化及び低消費電力化を図ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 画素１１m,nの構成例を示す回路図である。 ADC３１nの構成例を示すブロック図である。 比較部６１nの第１の構成例を示す図である。 比較器７３の概略構成例を示す回路図である。 イメージセンサ２の動作を説明する図である。 比較部６１nの第２の構成例を示す図である。 比較部６１nの動作の例を説明するタイミングチャートである。 バイアス電流IAの調整が可能な比較器１０３の第１の構成例を示す回路図である。 バイアス電流IAの調整が可能な比較器１０３の第２の構成例を示す回路図である。 本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。 本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。 イメージセンサ２を使用する使用例を示す図である。
　＜本技術を適用したディジタルカメラの一実施の形態＞
　図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
　なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
　図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
　出力部５は、信号処理部４からの画像データを出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
　以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　図２は、図１のイメージセンサ２の構成例を示すブロック図である。
　図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換装置２２、及び、出力部２３を有する。
　画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１1,1，１１1,2，・・・，１１1,N，１１2,1，１１2,2，・・・，１１2,N，・・・，１１M,1，１１M,2，・・・，１１M,Nを有し、画像を撮像する撮像部（撮像素子）として機能する。
　M×N個の画素１１1,1ないし１１M,Nは、２次元平面上に、M行N列の行列（格子）状に配置されている。
　画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１m,1ないし１１m,Nには、行方向に延びる画素制御線４１mが接続されている。
　また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１1,nないし１１M,nには、列方向に延びるVSL(Vertical Signal Line)４２nが接続されている。VSL４２nには、画素１１1,nないし１１M,nの他、電流源４３nが接続されている。
　画素１１m,nは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１m,nは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１mを介しての制御に従い、VSL４２n上に出力する。
　なお、画素１１m,nは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
　制御部２０は、画素駆動部２１や、列並列AD変換装置２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
　画素駆動部２１は、制御部２０の制御に従い、画素制御線４１mを介して、その画素制御線４１mに接続されている画素１１m,1ないし１１m,Nを制御（駆動）する。
　列並列AD変換装置２２は、各行に並ぶ画素１１m,1ないし１１m,Nそれぞれと、VSL４２1ないし４２Nを介して接続されており、したがって、画素１１m,nがVSL４２n上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換装置２２に供給される。
　列並列AD変換装置２２は、一行に並ぶ画素１１m,1ないし１１m,Nそれぞれから、VSL４２1ないし４２Nを介して供給されるVSL信号のAD変換を、並列で行う列並列AD変換装置であり、AD変換の結果得られるディジタルデータを、画素１１m,1ないし１１m,Nの画素値（画素データ）として、出力部２３に供給する。
　ここで、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,Nすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１m,1ないし１１m,Nのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
　但し、以下では、説明を簡単にするため、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うこととする。
　列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１1ないし３１Nを有する。
　さらに、列並列AD変換装置２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
　オートゼロ制御部３２は、ADC３１nが有する、後述する比較器７３や１０３のオートゼロ処理を制御するための信号であるAZパルス（オートゼロパルス）を、オートゼロ制御線３２Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　ADC３１nは、VSL４１nに接続されており、したがって、ADC３１nには、画素１１m,nがVSL４１n上に出力するVSL信号（電気信号）が供給される。
　ADC３１nは、画素１１m,nが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
　ここで、ADC３１nは、画素１１m,nのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１m,nのVSL信号のAD変換を行う。
　ADC３１nにおいて、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
　また、N個のADC３１1ないし３１Nには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１m,1ないし１１m,NのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
　出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１nから、そのADC３１nで求められた画素１１m,nのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
　なお、ここでは、ADC３１nにおいて、AD変換の他、CDSを行うこととしたが、ADC３１nでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
　また、以下では、CDSについては、適宜、説明を省略する。
　＜画素１１m,nの構成例＞
　図３は、図２の画素１１m,nの構成例を示す回路図である。
　図３において、画素１１m,nは、PD(Photo Diode)５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
　また、画素１１m,nにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
　PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
　PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
　FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
　転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
　また、転送Tr５２のゲートは、画素制御線４１mに接続されており、転送Tr５２のゲートには、画素制御線４１mを介して、転送パルスTRGが供給される。
　ここで、画素駆動部２１（図２）が、画素制御線４１mを介して、画素１１m,nを駆動（制御）するために、画素制御線４１mに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
　FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
　リセットTr５４のドレインは、電源Vddに接続されている。
　また、リセットTr５４のゲートは、画素制御線４１mに接続されており、リセットTr５４のゲートには、画素制御線４１mを介して、リセットパルスRSTが供給される。
　FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
　増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
　FET５６は、VSL４２nへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
　選択Tr５６のソースは、VSL４２nに接続されている。
　また、選択Tr５６のゲートは、画素制御線４１mに接続されており、選択Tr５６のゲートには、画素制御線４１mを介して、選択パルスSELが供給される。
　ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２nを介して電流源４３nに接続されることで、増幅Tr５５及び電流源４３nによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２nに接続されている。
　なお、画素１１m,nは、選択Tr５６なしで構成することができる。
　また、画素１１m,nの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
　以上のように構成される画素１１m,nでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
　PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
　転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
　画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
　リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
　ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１m,nのリセットである。
　FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
　FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２n上に出力される。
　VSL４２nに接続されているADC３１n（図２）では、画素１１m,nのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
　さらに、ADC３１nでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　そして、ADC３１nでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
　＜ADC３１nの構成例＞
　図４は、図２のADC３１nの構成例を示すブロック図である。
　ADC３１nは、比較部６１n、及び、カウンタ６２nを有し、参照信号比較型のAD変換、及び、CDSを行う。
　比較部６１nには、参照信号出力部３３からの参照信号、及び、画素１１m,nのVSL信号（リセットレベル、信号レベル）が供給される。
　比較部６１nは、そこに供給される参照信号とVSL信号とを比較し、その比較結果を出力する。
　すなわち、比較部６１nは、参照信号がVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
　また、比較部６１nは、VSL信号が参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
　なお、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給される。比較部６１nでは、オートゼロ制御部３２からのAZパルスに従って、オートゼロ処理が行われる。
　ここで、オートゼロ処理では、比較部６１nにおいて、その比較部６１nに現に与えられている２つの入力信号としての参照信号及びVSL信号が一致している旨の比較結果が得られるように、比較部６１nが（初期）設定される。
　カウンタ６２nには、比較部６１nの出力と、クロック出力部３４からのクロックとが供給される。
　カウンタ６２nは、例えば、参照信号出力部３３から比較部６１nに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、比較部６１nの出力が、例えば、LレベルからHレベルになると、すなわち、比較部６１nに供給される参照信号とVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
　そして、カウンタ６２nは、クロックのカウント値を、比較部６１nに供給されるVSL信号のAD変換結果として出力する。
　ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
　この場合、カウンタ６２nでは、スロープの開始から、参照信号が、比較部６１nに供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、比較部６１nに供給されるVSL信号のAD変換結果とされる。
　以上のように、ADC３１nでは、比較部６１nでの参照信号とVSL信号との比較結果を用いて、VSL信号のAD変換が行われる。
　ADC３１nは、画素１１m,nから比較部６１nに供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１nは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１m,nの画素値として出力する。
　なお、ADC３１nにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２nでのクロックのカウントを制御することにより行うことができる。
　すなわち、カウンタ６２nにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
　また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号や、非線形にレベルが変化する信号等を採用することができる。
　＜比較部６１nの第１の構成例＞
　図５は、図４の比較部６１nの第１の構成例を示す図である。
　比較部６１nは、キャパシタ（容量）７１及び７２、比較器７３、キャパシタ７４、並びに、インバータ７５を有する。
　キャパシタ７１は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の非反転入力端子(+)IN1に接続され、他端には、参照信号が供給される。したがって、参照信号は、キャパシタ７１を介して、比較器７３の非反転入力端子IN1に供給される。
　キャパシタ７２は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の反転入力端子(-)IN2に接続され、他端には、VSL信号が供給される。したがって、VSL信号は、キャパシタ７２を介して、比較器７３の反転入力端子IN2に供給される。
　比較器７３は、非反転入力端子IN1、反転入力端子IN2、及び、出力端子OUT1を有する。
　比較器７３は、キャパシタ７１を介して非反転入力端子IN1に供給される参照信号と、キャパシタ７２を介して反転入力端子IN2に供給されるVSL信号とを比較し、その比較結果を、出力端子OUT1から出力する。
　すなわち、比較器７３は、非反転入力端子IN1に供給される参照信号が、反転入力端子IN2に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを出力する。
　また、比較器７３は、反転入力端子IN2に供給されるVSL信号が、非反転入力端子IN1に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを出力する。
　なお、比較器７３は、電源Vdd及びGND（グランド）に接続されており、電源Vddから電力の供給を受けることにより、比較器７３が動作するためのバイアス電流IAを流して動作する。
　比較器７３の出力端子OUT1は、キャパシタ７４の一端、及び、インバータ７５に接続されている。
　キャパシタ７４の他端は、電源Vddに接続されている。なお、キャパシタ７４の他端は、電源Vddではなく、GNDに接続することができる。
　比較部６１nにおいて、比較器７３の出力端子OUT1に、キャパシタ７４が接続されていることにより、信号の周波数帯域が制限され、ノイズを抑制することができる。
　インバータ７５は、比較器７３の出力（VSL信号と参照信号との比較結果）を反転し、比較部６１nの出力端子OUT2から、カウンタ６２nに出力する。
　なお、図４で説明したように、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給され、比較部６１nでは、そのAZパルスに従って、オートゼロ処理が行われる。
　オートゼロ処理では、比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとが一時的に接続されることで、比較器７３の非反転入力端子IN1に現に供給されている信号と、反転入力端子IN2に現に供給されている信号とが一致している旨の比較結果が得られるように、キャパシタ７１及び７２がチャージされる。
　比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとを一時的に接続する回路については、図が煩雑になるのを避けるため、図示を省略する。
　オートゼロ処理によれば、比較器７３において、オートゼロ処理時に、比較器７３の非反転入力端子IN1に与えられていた電圧と、反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、非反転入力端子IN1に与えられる電圧と、反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
　＜比較器７３の構成例＞
　図６は、図５の比較器７３の概略構成例を示す回路図である。
　図６において、比較器７３は、FET８１，８２，８３，８４、電流源９１、FET９２、及び、９３を有する。
　FET８１、及び、FET８２は、NMOS(Negative Channel MOS)のFETであり、それぞれのソースどうしが接続されている。さらに、FET８１及びFET８２のソースどうしの接続点は、電流源としてのNMOSのFET９３のドレインに接続されている。FET８１及びFET８２は、差動対を構成している。
　FET８１のゲートは、比較器７３の非反転入力端子IN1に接続され、FET８２のゲートは、比較器７３の反転入力端子IN2に接続されている。
　比較器７３は、以上のように、FET８１及び８２で構成される差動対を入力段に有する。
　FET８３及びFET８４は、PMOS(Positive Channel MOS)のFETであり、それぞれのゲートどうしが接続されている。
　また、FET８３及びFET８４のソースは、電源Vddに接続され、FET８３及びFET８４のゲートどうしの接続点は、FET８３のドレインに接続されており、したがって、FET８３及びFET８４は、カレントミラーを構成している。
　カレントミラーを構成するFET８３及びFET８４のうちの、FET８３のドレインは、FET８１のドレインに接続され、FET８４のドレインは、FET８２のドレインに接続されている。
　そして、FET８２及びFET８４のドレインどうしの接続点は、比較器７３の出力端子OUT1に接続されている。
　電流源９１は、一端が電源Vddに接続され、他端がFET９２のドレインに接続されており、FET９２に、所定の定電流Ibiasを流す。
　FET９２は、NMOSのFETであり、ソースがGNDに接続され、ゲートがドレインと接続されている。さらに、FET９２のゲートは、ソースがGNDに接続されたFET９３と接続されている。
　FET９２及び９３は、それぞれをミラー元及びミラー先とするカレントミラーを構成する。
　したがって、FET９３は、電流源として、FET９２に流れる電流のミラー比倍の定電流を流す。
　FET９３が流す定電流が、比較器７３が動作するためのバイアス電流IAである。
　なお、図６では、電流源９１及びFET９２が、比較器７３に設けられているが、電流源９１及びFET９２は、比較器７３の外部に設け、複数のADC３１n、すなわち、例えば、N個のADC３１1ないし３１Nで共用することができる。
　以上のように構成される比較器７３では、差動対のFET８１（のドレインからソース）には、FET８１のゲート電圧としての、キャパシタ７１を介して供給される参照信号の電圧に対応する電流I1が流れ、FET８２（のドレインからソース）には、FET８２のゲート電圧としての、キャパシタ７２を介して供給されるVSL信号の電圧に対応する電流I2が流れる。
　電流I1及びI2は、それらの電流I1及びI2の和が、電流源としてのFET９３が流すバイアス電流IAに等しくなるように流れる。
　カレントミラーを構成するFET８３及びFET８４（のソースからドレイン）には、FET８１に流れる電流I1と同一の電流が流れる。
　非反転入力端子IN1からキャパシタ７１を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）が、反転入力端子IN2からキャパシタ７２を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）よりも大である場合には、FET８１に流れる電流I1が、FET８２に流れる電流I2よりも大になる。
　この場合、FET８４には、FET８１に流れる電流I1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流I2は、電流I1よりも小さい電流であるため、FET８２では、電流I2を増大させようとして、ドレインソース間電圧が大になる。
　その結果、FET８２と８４との接続点である出力端子OUT1の電圧（以下、比較器出力ともいう）VOUTは、Hレベルになる。
　一方、FET８２のゲート電圧が、FET８１のゲート電圧よりも大である場合には、FET８２に流れる電流I2が、FET８１に流れる電流I1よりも大になる。
　この場合、FET８４には、FET８１に流れる電流I1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流I2は、電流I1よりも大きい電流であるため、FET８２では、電流I2を減少させようとして、ドレインソース間電圧が小になる。
　その結果、FET８２と８４との接続点である出力端子OUT1の比較器出力VOUTは、Lレベルになる。
　出力端子OUT1の比較器出力VOUTは、キャパシタ７４で帯域制限され、インバータ７５（図５）に出力される。
　＜イメージセンサ２の動作＞
　図７は、イメージセンサ２（図２）の動作を説明する図である。
　なお、図７において、横軸は時間を表し、縦軸は電圧を表す。
　図７は、イメージセンサ２において、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１nの比較部６１nの非反転入力端子IN1に供給される参照信号（の電圧）と画素１１m,nから、VSL４２nを介して、ADC３１nの比較部６１nを構成する比較器７３の反転入力端子IN2に供給される電気信号であるVSL信号（の電圧）との例を示す波形図である。
　なお、図７では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２から比較部６１n（図５）に与えられるAZパルス、及び、比較器７３（図５）の出力端子OUT1の比較器出力VOUTをも、図示してある。
　また、図７において、VSL信号は、（VSL４２n上の電圧そのものではなく、）比較器７３（図６）のFET８１のゲートに印加されるゲート電圧を示しており、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）比較器７３のFET８２のゲートに印加されるゲート電圧を示している。
　イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１m,nがリセットされる。
　画素１１m,nのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１m,nが出力するVSL信号、すなわち、画素１１m,nにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２n上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
　VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１m,n内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
　図７では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１m,n内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
　以上のように、画素１１m,nのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれる。
　画素１１m,nのリセット後（又は、リセット中）に、オートゼロ制御部３２において、AZパルスがLレベルからHレベルにされ、これにより、比較部６１nのオートゼロ処理が開始される。
　図７では、リセットフィードスルーが生じた後の時刻t4に、AZパルスがLレベルからHレベルにされ、比較部６１nのオードゼロ処理が開始されている。そして、その後、時刻t5において、AZパルスがHレベルからLレベルにされることにより、比較部６１nのオートゼロ処理が終了（完了）している。
　かかるオートゼロ処理によれば、AZパルスの立ち下がりエッジのタイミングである時刻t5に、比較部６１nに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、比較部６１nが設定される。
　図７では、オートゼロ処理は、画素１１m,nのリセット後に完了している。
　この場合、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、比較部６１nが設定される。
　その結果、参照信号（の波形）は、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置される。
　参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
　ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
　また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧（レベル）を、一定の割合で小さくしていくように変化させるが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
　参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
　その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
　したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
　時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１m,nのリセット直後のVSL信号（画素１１m,nがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
　ここで、比較部６１nは、画素１１m,nのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、比較部６１nの比較器７３は、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
　すなわち、比較器７３の比較器出力VOUTはHレベルになる。
　ADC３１n（図４）のカウンタ６２nは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
　P相において、参照信号（の電圧）は小さくなっていき、図７では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
　その結果、比較部６１nの比較器７３の比較器出力VOUTは、P相の開始時から逆転し、比較部６１nの比較器７３は、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
　すなわち、比較器７３の比較器出力VOUTはLレベルになる。
　比較器７３の比較器出力VOUT、ひいては、比較部６１nが出力する比較結果が逆転すると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了し、そのときのカウンタ６２nのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
　P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１m,n（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
　PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
　また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
　以上のように、VSL信号が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
　その結果、比較器７３の比較器出力VOUTはHレベルになる。
　参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
　したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
　時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１m,n（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
　ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、D相の開始時刻t12では、比較器７３の比較器出力VOUTは、参照信号がVSL信号よりの大である旨を表すHレベルになる。
　ADC３１n（図４）のカウンタ６２nは、D相スロープの開始時刻t12から、クロックのカウントを開始する。
　D相において、参照信号（の電圧）は小さくなっていき、図７では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
　その結果、比較部６１nの比較回路７３の比較器出力VOUTも、D相の開始時から逆転し、信号レベルとしてのVSL信号が、参照信号よりも大である旨を表すLレベルになる。
　比較器出力VOUTが逆転し、Lレベルとなると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了する。そして、そのときのカウンタ６２nのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
　以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
　ところで、図５で説明したように、比較部６１nでは、比較器７３の出力端子OUT1に、キャパシタ７４が接続されていることにより、信号の周波数帯域が制限され、ノイズを抑制することができる。
　しかしながら、比較器７３の出力端子OUT1に、キャパシタ７４が接続されている場合、比較部６１nにおいて、応答時間が大になり、イメージセンサ２のフレームレートが低下することがある。
　一方、比較器７３に流すバイアス電流IAを大にすることにより、応答時間を小にすることができる。
　しかしながら、比較器７３に、常時、大きなバイアス電流IAを流す場合には、消費電力が大になる。
　そこで、本技術では、参照信号が変化する区間であるP相やD相を含む参照信号の一部の区間において、比較器を流れるバイアス電流IAを、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御や、比較器の出力に、キャパシタを接続する制御を行うことで、AD変換の高速化及び低消費電力化を図る。
　＜比較部６１nの第２の構成例＞
　図８は、図４の比較部６１nの第２の構成例を示す図である。
　なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図８において、比較部６１nは、キャパシタ７１，７２、及び、７４、インバータ７５、制御部１０１、スイッチ１０２、並びに、比較器１０３を有する。
　したがって、図８の比較器６１nは、キャパシタ７１，７２、及び、７４、インバータ７５を有する点で、図５の場合と共通する。
　但し、図８の比較器６１nは、制御部１０１及びスイッチ１０２が新たに設けられている点、並びに、比較器７３に代えて、比較器１０３が設けられている点で、図５の場合と相違する。
　制御部１０１は、参照信号に応じて、比較器１０３を流れるバイアス電流IAや、比較器１０３の出力端子OUT1への、キャパシタ７４の接続を制御する。
　すなわち、制御部１０１は、参照信号が変化する区間であるP相やD相を含む参照信号の一部の区間（以下、スロープ含有区間ともいう）において、スイッチ１０２をオンにし、比較器１０３の出力端子OUT1に、キャパシタ７４を接続する。
　さらに、スロープ含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、0より大の第１の電流から、その第１の電流より大の第２の電流に増加させる。
　また、参照信号の区間のうちの、スロープ含有区間以外の区間（以下、非含有区間ともいう）では、制御部１０１は、スイッチ１０２をオフにし、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断する。
　さらに、非含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、第２の電流から第１の電流に減少させる。
　ここで、非含有区間では、比較器１０３を流れるバイアス電流IAを、0より大の第１の電流に減少させるのではなく、0にすることができる。しかしながら、バイアス電流IAを0とする場合には、その後のスロープ含有区間において、バイアス電流IAを、第２の電流に増加させるときに、比較器１０３が動作可能状態となるまでに時間を要し、応答時間が大になって、AD変換の高速化が困難となる。
　一方、非含有区間において、バイアス電流IAとして、0より大の第１の電流を流す場合には、上述のように、その後のスロープ含有区間において、バイアス電流IAを第２の電流に増加させるときに、応答時間が大になることを防止し、AD変換の高速化を図ることができる。
　スイッチ１０２は、制御部１０１によって制御され、キャパシタ７４と、比較器１０３の出力端子OUT1との接続をオン又はオフにする。
　比較器１０３は、図５の比較器７３と同様に、非反転入力端子IN1に供給される参照信号と、反転入力端子IN2に供給されるVSL信号とを比較し、その比較結果としての比較器出力VOUTを、出力端子OUT1から出力する。
　但し、比較器１０３は、制御部１０１の制御に従って、バイアス電流IAを調整すること、すなわち、例えば、バイアス電流IAを、第１の電流又は第２の電流に切り替えることができる構成（機能）を有する。
　なお、図８では、制御部１０１が、比較部６１nに設けられているが、制御部１０１は、比較部６１nの外部に設け、複数のADC３１n、すなわち、例えば、N個のADC３１1ないし３１Nで共用することができる。
　図９は、図８の比較部６１nの動作の例を説明するタイミングチャートである。
　図９では、参照信号の区間のうちの、P相の開始タイミングから、P相が終了し、参照信号の電圧が、P相（D相）の開始タイミングのときの電圧に上昇されるまでの区間DPと、D相の開始タイミングから、D相が終了し、参照信号の電圧が、D相（P相）の開始タイミングのときの電圧に上昇されるまでの区間DDとが、スロープ含有区間になっており、他の区間が、非含有区間になっている。
　なお、スロープ含有区間としては、その他、例えば、P相やD相そのものを採用することができる。
　スロープ含有区間である区間DPや区間DD以外の非含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、0より大で、第２の電流より小さい第１の電流にするように制御する。
　さらに、制御部１０１は、スイッチ１０２をオフにし、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断する。
　一方、スロープ含有区間である区間DP及びDDでは、制御部１０１は、比較器１０３を流れるバイアス電流IAを、第１の電流より大の第２の電流にするように制御する。
　さらに、制御部１０１は、スイッチ１０２をオンにし、比較器１０３の出力端子OUT1とキャパシタ７４とを接続する。
　以上のように、非含有区間において、比較器１０３を流れるバイアス電流IAを、0より大の小さい第１の電流にするように制御するとともに、スロープ含有区間において、比較器１０３を流れるバイアス電流IAを、第１の電流より大の第２の電流にするように制御することにより、AD変換の高速化及び低消費電力化を図ることができ、ひいては、低消費電力で、高フレームレートのイメージセンサ２を実現することができる。
　また、非含有区間において、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断するとともに、スロープ含有区間において、比較器１０３の出力端子OUT1とキャパシタ７４とを接続することにより、AD変換の高速化及びノイズの抑制を図ることができ、ひいては、低ノイズで、高フレームレートのイメージセンサ２を実現することができる。
　＜バイアス電流IAの調整が可能な比較器１０３の構成例＞
　図１０は、バイアス電流IAの調整が可能な比較器１０３の第１の構成例を示す回路図である。
　なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１０において、比較器１０３は、FET８１ないし８４、電流源９１、FET９２，９３，１１１、及び、スイッチ１１２を有する。
　したがって、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３を有する点で、図６の比較器７３と共通する。
　但し、比較器１０３は、FET１１１及びスイッチ１１２が新たに設けられている点で、比較器７３と相違する。
　FET１１１は、電流源としてのFET９３とは別の、他の電流源としてのNMOSのFETである。FET１１１は、FET９３と同様に接続されている。
　すなわち、FET１１１のドレインは、差動対を構成するFET８１及びFET８２のソースどうしの接続点に接続され、そのソースは、GNDに接続されている。FET１１１のゲートは、FET９２のゲートと接続されている。
　したがって、FET９２及び１１１は、それぞれをミラー元及びミラー先とするカレントミラーを構成し、FET１１１は、FET９３とは別の、他の電流源として、FET９２に流れる電流のミラー比倍の定電流Itail_addを流す。
　スイッチ１１２は、制御部１０１（図８）によって制御され、差動対を構成するFET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオン又はオフにする。すなわち、制御部１０１は、スロープ含有区間において、スイッチ１１２をオンにし、これにより、FET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオンする。また、制御部１０１は、非含有区間において、スイッチ１１２をオフにし、これにより、FET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオフする。
　いま、FET９３が流す定電流を、定電流Itailと表すこととすると、スイッチ１１２がオフである場合、比較器１０３のバイアス電流IA(=I1+I2)は、FET９３が流す定電流Itailとなる。
　また、スイッチ１１２がオンである場合、比較器１０３のバイアス電流IAは、FET９３が流す定電流Itailと、FET１１１が流す定電流Itail_addとの和になる。
　したがって、非含有区間のバイアス電流IAである第１の電流は、FET９３が流す定電流Itailとなり、スロープ含有区間のバイアス電流IAである第２の電流は、FET９３が流す定電流Itailと、FET１１１が流す定電流Itail_addとの和になる。
　図１１は、バイアス電流IAの調整が可能な比較器１０３の第２の構成例を示す回路図である。
　なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１１において、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３、電流源１２１、並びに、スイッチ１２２を有する。
　したがって、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３を有する点で、図６の比較器７３と共通する。
　但し、比較器１０３は、電流源１２１及びスイッチ１２２が新たに設けられている点で、比較器７３と相違する。
　電流源１２１は、一端が電源Vddに接続され、他端が、スイッチ１２２を介して、FET９２のドレインに接続されており、所定の定電流Ibias_addを流す。
　スイッチ１２２は、制御部１０１（図８）によって制御され、電流源１２１とFET９２のドレインとの接続をオン又はオフにする。すなわち、制御部１０１は、スロープ含有区間において、スイッチ１２２をオンにし、これにより、電流源１２１とFET９２のドレインとの接続をオンする。また、制御部１０１は、非含有区間において、スイッチ１２２をオフにし、これにより、電流源１２１とFET９２のドレインとの接続をオフする。
　スイッチ１２２がオフである場合、FET９２には、電流源９１が流す電流Ibiasが流れ、FET９３には、その電流Ibiasのミラー比倍の電流が、バイアス電流IAとして流れる。
　また、スイッチ１２２がオンである場合、FET９２には、電流源９１が流す電流Ibiasと電流源１２１が流す電流Ibias_addとの和Ibias+Ibias_addが流れ、FET９３には、その和Ibias+Ibias_addのミラー比倍の電流が、バイアス電流IAとして流れる。
　すなわち、スイッチ１２２がオンである場合、カレントミラーのミラー元のFET９２に流れる電流が、スイッチ１２２がオフである場合よりも、電流源１２１が流す電流Ibias_addだけ増加し、その結果、ミラー先のFET９３に流れるバイアス電流IAも増加する。
　非含有区間のバイアス電流IAである第１の電流は、FET９３が流す定電流Ibiasのミラー比倍の電流となり、スロープ含有区間のバイアス電流IAである第２の電流は、電流源９１が流す電流Ibiasと電流源１２１が流す電流Ibias_addとの和Ibias+Ibias_addのミラー比倍の電流になる。
　＜本技術の適用が可能なイメージセンサの概要＞
　図１２は、本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
　図１２のＡは、非積層型のイメージセンサの概略構成例を示している。イメージセンサ２１０は、図１２のＡに示すように、１枚のダイ（半導体基板）２１１を有する。このダイ２１１には、画素がアレイ状に配置された画素領域２１２と、画素の駆動その他の各種の制御を行う制御回路２１３と、信号処理するためのロジック回路２１４とが搭載されている。
　図１２のＢ及びＣは、積層型のイメージセンサの概略構成例を示している。イメージセンサ２２０は、図１２のＢ及びＣに示すように、センサダイ２２１とロジックダイ２２２との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
　図１２のＢでは、センサダイ２２１には、画素領域２１２と制御回路２１３が搭載され、ロジックダイ２２２には、信号処理を行う信号処理回路を含むロジック回路２１４が搭載されている。
　図１２のＣでは、センサダイ２２１には、画素領域２１２が搭載され、ロジックダイ２２２には、制御回路２１３及びロジック回路２１４が搭載されている。
　本技術は、図１２のＡのような非積層型のイメージセンサに適用することもできるし、図１２のＢ及びＣのような積層型のイメージセンサに適用することもできる。
　また、図１２のＢ及びＣは、2枚のダイが積層された2層のイメージセンサであるが、本技術は、3枚（以上）のダイが積層されたイメージセンサに適用することもできる。
　図１３は、本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
　図１３の2層のイメージセンサ２２０では、センサダイ２２１に形成された（画素領域２１２の）画素３１２が、１以上の画素３１２からなる画素ブロック３１１に区分されている。すなわち、センサダイ２２１は、横×縦がX×Y個の画素ブロック３１１に区分されている（X,Yは、１以上の整数）。
　ロジックダイ２２２には、画素ブロック３１１と同一の数、すなわち、横×縦がX×Y個の信号処理回路３２１がアレイ状に配列されている。
　信号処理回路３２１は、センサダイ２２１の画素ブロック３１１の各画素３１２が出力する電気信号としての画素信号のAD変換を行うADC３２２や、黒レベルの補正、現像等の各種の信号処理を行う信号処理ブロック（図示せず）を有する。
　ロジックダイ２２２において、１個の信号処理回路３２１は、１個の画素ブロック３１１と同程度のサイズになっており、１個の画素ブロック３１１に対向する位置に配置される。
　信号処理回路３２１は、その信号処理回路３２１と対向する位置にある画素ブロック３１１を構成する画素３１２が出力する画素信号の信号処理を担当する。
　したがって、１個の信号処理回路３２１が信号処理を担当する画素３１２の集合が、１個の画素ブロック３１１を構成する、ということができる。また、信号処理回路３２１が、信号処理等を担当する画素３１２の集合としての画素ブロック３１１を、その信号処理回路３２１に対応する画素ブロック３１１ということとすると、ロジックダイ２２２において、信号処理回路３２１は、対応する画素ブロック３１１に対向する位置に配列されている、ということができる。
　信号処理回路３２１は、その信号処理回路３２１に対応する（信号処理回路３２１と対向する位置にある）画素ブロック３１１と、信号線３２３によって接続されている。
　画素ブロック３１１の画素３１２が出力する画素信号は、信号線３２３を介して、その画素ブロック３１１に対応する信号処理回路３２１に供給される。信号処理回路３２１が有するADC３２２は、対応する画素ブロック３１１の画素３１２から、信号線３２３を介して供給される画素信号のAD変換を担当する。
　このようなAD変換方式は、エリアADC(AD Conversion)方式と呼ばれる。エリアADC方式によれば、信号処理回路３２１の数X×Yに等しい数だけ並列に、画素信号のAD変換を行うことができる。AD変換以外の信号処理についても、同様である。
　本技術は、以上のようなエリアADCを採用するイメージセンサ２２０のADC３２２に適用することができる。
　図１３では、ADC３２２がロジックダイ２２２に設けられているが、本技術を適用したADC３２２は、ロジックダイ２２２ではなく、センサダイ２２１に搭載することができる。
　また、本技術を適用したADC３２２は、その一部をセンサダイ２２１に搭載するとともに、残りの部分をロジックダイ２２２に搭載することができる。
　例えば、本技術を適用したADC３２２については、比較器１０３の差動対を構成するFET８１及び８２を、センサダイ２２１に搭載し、残りの部分を残りの部分をロジックダイ２２２に搭載することができる。
　以上のように、本技術は、図２に示したような列並列AD変換方式、及び、図１３に示したようなエリアADC方式のうちのいずれにも適用することができる。
　＜イメージセンサの使用例＞
　図１４は、図１のイメージセンサ２を使用する使用例を示す図である。
　イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
　・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、可視光線をセンシングするイメージセンサの他、赤外線その他の、可視光線以外の電磁波をセンシングするイメージセンサに適用することができる。
　さらに、本技術は、イメージセンサの画素が出力する電気信号以外の電気信号、すなわち、例えば、音をセンシングするマイクロフォンや、その他の任意の物理量のセンシングするセンサが出力するアナログの電気信号のAD変換に適用することができる。
　また、本技術は、センサが出力する電気信号の他、任意のアナログ信号のAD変換に適用することができる。
　ここで、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下の構成をとることができる。
　＜１＞
　電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部と
　を備えるAD変換装置。
　＜２＞
　前記制御部は、さらに、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器の出力に、容量を接続する制御を行う
　＜１＞に記載のAD変換装置。
　＜３＞
　前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
　前記差動対に接続された電流源と、
　前記制御部の制御に応じて、前記差動対に接続される他の電流源と
　をさらに備える
　＜１＞又は＜２＞に記載のAD変換装置。
　＜４＞
　前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
　カレントミラーのミラー先になっている、前記差動対に接続された電流源を備え、
　前記制御部は、前記カレントミラーのミラー元に流れる電流を増加させることにより、前記電流源に流れる電流を増加させる
　＜１＞又は＜２＞に記載のAD変換装置。
　＜５＞
　電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う
　ステップを含むAD変換方法。
　＜６＞
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を出力する参照信号出力部と、
　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
　を備えるイメージセンサ。
　＜７＞
　光を集光する光学系と、
　光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
　を備え、
　前記イメージセンサは、
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を出力する参照信号出力部と、
　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
　を有する
　電子機器。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６　制御部，　１０　画素アレイ，　１１1,1ないし１１M,N　画素，　２０　制御部，　２１　画素駆動部，　２２　列並列AD変換装置，　３１1ないし３１N　ADC，　３２　オートゼロ制御部，　３２Ａ　オートゼロ制御線，　３３　参照信号出力部，　３３Ａ　参照信号線，　３４　クロック出力部，　３４Ａ　クロック線，　４１1ないし４１M　画素制御線，　４２1ないし４２N　VSL，　４３1ないし４３N　電流源，　５１　PD，　５２　転送Tr，　５３　FD，　５４　リセットTr，　５５　増幅Tr，　５６　選択Tr，　６１1ないし６１N　比較部，　６２1ないし６２N　カウンタ，　７１，７２　キャパシタ，　７３　比較器，　７４　キャパシタ，　７５　インバータ，　８１ないし８４　FET，　９１　電流源，　９２，９３　FET，　１０１　制御部，　１０２　スイッチ，　１０３　比較器，　１１１　FET，　１１２　スイッチ，　１２１　電流源，　１２２　スイッチ，　２１０　イメージセンサ，　２１１　ダイ，　２１２　画素領域，　２１３　制御回路，　２１４　ロジック回路，　２２０　イメージセンサ，　２２１　センサダイ，　２２２　ロジックダイ，　３１１　画素ブロック，　３１２　画素，　３２１　信号処理回路，　３２２　ADC，　３２３　信号線

Claims (7)

  1. 　電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
    　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部と
    　を備えるAD変換装置。
  2. 　前記制御部は、さらに、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器の出力に、容量を接続する制御を行う
    　請求項１に記載のAD変換装置。
  3. 　前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
    　前記差動対に接続された電流源と、
    　前記制御部の制御に応じて、前記差動対に接続される他の電流源と
    　をさらに備える
    　請求項１に記載のAD変換装置。
  4. 　前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
    　カレントミラーのミラー先になっている、前記差動対に接続された電流源を備え、
    　前記制御部は、前記カレントミラーのミラー元に流れる電流を増加させることにより、前記電流源に流れる電流を増加させる
    　請求項１に記載のAD変換装置。
  5. 　電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う
    　ステップを含むAD変換方法。
  6. 　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を出力する参照信号出力部と、
    　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
    　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
    　を備えるイメージセンサ。
  7. 　光を集光する光学系と、
    　光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
    　を備え、
    　前記イメージセンサは、
    　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を出力する参照信号出力部と、
    　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
    　前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
    　を有する
    　電子機器。
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