JP6702869B2 - イメージセンサ、電子機器、及び、制御方法 - Google Patents

イメージセンサ、電子機器、及び、制御方法 Download PDF

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Description

本技術は、イメージセンサ、電子機器、及び、制御方法に関し、特に、例えば、寄生容量の悪影響を、容易に低減することができるようにするイメージセンサ、電子機器、及び、制御方法に関する。
イメージセンサにおいては、画素が出力する信号（画素から読み出された信号）が、VSL(Vertical Signal Line)（垂直信号線）を流れることで変動するVSLの電圧（以下、VSL電圧ともいう）が、画素値として取得される。
イメージセンサを高速化するには、VSL電圧の整定時間を短くする必要がある。しかしながら、VSLには、寄生容量があり、その寄生容量の悪影響により、VSL電圧の整定時間の短縮が妨げられる。
すなわち、寄生容量からVSLに電流が流れ込むことにより、画素を構成する増幅トランジスタとともにSF(Source Follower)を構成する負荷回路としての電流源によって流される電流が、寄生容量から流れ込む電流分だけ減少する。この電流源によって流される電流の減少により、VSL電圧の整定時間の短縮が妨げられる。
そこで、本件出願人は、寄生容量からVSLに流れ込む電流だけ、電流源によって流される電流を増加するレプリカ回路をVSLに接続し、レプリカ回路からVSLに、VSLのスルーレートに応じた電流を流すことで、寄生容量の悪影響を低減し、VSL電圧の整定時間の短縮（ひいては、イメージセンサ（固体撮像素子）の高速化）を図る技術を先に提案している（例えば、特許文献１を参照）。
特開2011-234243号公報
特許文献１に記載の技術では、レプリカ回路からVSLに対して、信号がフィードバックされる。そのため、フィードバックされる信号の収束性に問題が生じないように回路設計を行う必要がある。
したがって、寄生容量の悪影響を、フィードバックなしで、容易に低減することができる技術の提案が要請されている。
本技術は、このような状況に鑑みてなされたものであり、寄生容量の悪影響を、容易に低減することができるようにするものである。
本技術のイメージセンサは、画素が出力する信号が流れるVSL(Vertical Signal Line)と、前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部とを含み、前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLであるイメージセンサである。
本技術の制御方法は、画素が出力する信号が流れるVSL(Vertical Signal Line)と、前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線とを有し、前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLであるイメージセンサが、前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す制御方法である。
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを含み、前記イメージセンサは、画素が出力する信号が流れるVSL(Vertical Signal Line)と、前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部とを含み、前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLである電子機器である。
以上のようなイメージセンサ、電子機器、及び制御方法においては、画素が出力する信号が流れるVSLに隣接し、前記VSLに沿って配線されたアシスト信号線に、前記VSLに流れる信号と類似性のある類似信号が流される。またアシスト信号線は、VSLに流れる信号と同一色の信号が流れる他のVSLであり、ベイヤ配列の画素が出力する信号が流れるVSLのアシスト信号線は、画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLとされている。
なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術によれば、寄生容量の悪影響を、容易に低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の第１の構成例を示すブロック図である。 画素１１ｍ，ｎの構成例を示す回路図である。 イメージセンサ２の第２の構成例を示すブロック図である。 イメージセンサ２の第２の構成例の詳細を示す回路図である。 イメージセンサ２の動作の例を説明する波形図である。 イメージセンサ２の第３の構成例の詳細を示す回路図である。 イメージセンサ２の第４の構成例の詳細を示す回路図である。 イメージセンサ２の第５の構成例を示すブロック図である。 イメージセンサ２の第６の構成例を示すブロック図である。 本技術を適用した信号伝送システムの第１実施の形態の構成例を示すブロック図である。 信号伝送システムの動作の第１の例を説明する波形図である。 信号伝送システムの動作の第２の例を説明する波形図である。 本技術を適用した信号伝送システムの第２実施の形態の構成例を示すブロック図である。 本技術を適用した信号伝送システムの第３実施の形態の構成例を示すブロック図である。 本技術を適用した信号伝送システムの第４実施の形態の構成例を示すブロック図である。 本技術を適用した信号伝送システムの第５実施の形態の構成例を示すブロック図である。
＜本技術を適用したディジタルカメラの一実施の形態＞
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
出力部５は、信号処理部４からの画像データを出力する。
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
さらに、出力部５は、通信インターフェースを有し、信号処理部４からの画像データを、無線又は有線の通信により送信する。
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
＜イメージセンサ２の第１の構成例＞
図２は、図１のイメージセンサ２の第１の構成例を示すブロック図である。
図２において、イメージセンサ２は、画素部１０、ロジック部２０、垂直走査部２１、カラム処理部２２、水平転送部２３、アンプ２４、信号処理部２５、画素制御線４１１ないし４１Ｍ、及び、VSL４２１ないし４２Ｎを有する。
画素部１０は、光電変換を行うM×N個（M及びNは、1以上の整数（1又は2以上の整数））の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部（撮像素子）として機能する。
M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
画素部１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL４２ｎが接続されている。
画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧（電気信号）を、垂直走査部２１からの、画素制御線４１ｍを介しての制御に従い、電流源３４ｎが接続されたVSL４２ｎ上に出力する。
なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
ロジック部２０は、垂直走査部２１や、カラム処理部２２（を構成するDAC３１やカウンタ３３ｎ等）、水平転送部２３を、所定のロジック等に従って制御する。
垂直走査部２１は、ロジック部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。垂直走査部２１は、画素部１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，Ｎを、第1行から順次駆動し、行単位で、画素１１ｍ，１ないし１１ｍ，Ｎから信号を、VSL４２１ないし４２Ｎ上に出力させる。
カラム処理部２２は、1行に並ぶN列の画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎそれぞれを介して接続されており、したがって、画素１１ｍ，ｎがVSL４２ｎ上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、カラム処理部２２に供給される。
カラム処理部２２は、1行に並ぶN列の画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎそれぞれを介して供給されるN個のVSL信号のAD変換を、並列で行い、その結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、水平転送部２３に供給する。
ここで、カラム処理部２２は、1行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
但し、以下では、説明を簡単にするため、カラム処理部２２は、1行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うこととする。
カラム処理部２２は、1行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うために、N個の比較器３２１ないし３２Ｎ、及び、N個のカウンタ３３１ないし３３Ｎを有する。
さらに、カラム処理部２２は、DAC(Digital to Analog Converter)３１、及び、N個の電流源３４１ないし３４Ｎを有する。
DAC３１は、DA(Digital to Analog)変換を行うことにより、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、比較器３２１ないし３２Ｎに供給（出力）する。
比較器３２ｎは、VSL４１ｎに接続されており、したがって、比較器３２ｎには、画素１１ｍ，ｎがVSL４１ｎ上に出力するVSL信号（電気信号）が供給される。
比較器３２ｎは、画素１１ｍ，ｎからのVSL信号と、DAC３１からの参照信号とを比較し、その比較結果を表す比較結果信号をカウンタ３３ｎに供給する。
カウンタ３３ｎは、比較器３２ｎからの比較結果信号に基づいて、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１ｍ，ｎのVSL信号のAD(Analog to Digital)変換を行い、さらには、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
なお、ロジック部２０からカウンタ３３ｎには、クロックが供給される。カウンタ３３ｎにおいて、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、ロジック部２０から供給されるクロックをカウントすることにより行われる。
また、垂直走査部２１により、画素１１ｍ，ｎが駆動されることにより、N個の比較器３２１ないし３２Ｎには、画素部１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，ＮのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
ここで、比較器３２ｎ及びカウンタ３３ｎでは、以上のように、VSL信号がAD変換されるので、比較器３２ｎ及びカウンタ３３ｎは、ADC(Analog to Digital Converter)を構成している、ということができる。
電流源３４ｎは、VSL４２ｎとグランド(ground)との間に接続され、VSL４２ｎに一定電流を流す。電流源３４ｎは、画素１１ｍ，ｎを構成する後述する増幅トランジスタであるFET５５とともに、SFを構成し、そのSFの負荷になっている。
水平転送部２３は、ロジック部２０の制御に従って、カウンタ３３ｎからカウント値、すなわち、画素値としてのディジタルデータを読み出し、アンプ２４に転送させる転送制御を行う。
アンプ２４は、カウンタ３３ｎから転送されてくる画素値を増幅し、信号処理部２５に供給する。
信号処理部２５は、アンプ２４からの画素値に、必要な信号処理を施し、外部（本実施の形態では、メモリ３（図１））に出力する。
なお、ここでは、比較器３２ｎ及びカウンタ３３ｎにおいて、AD変換の他、CDSを行うこととしたが、比較器３２ｎ及びカウンタ３３ｎでは、AD変換のみを行い、CDSは、信号処理部２５で行うことが可能である。
＜画素１１ｍ，ｎの構成例＞
図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
図３において、画素１１ｍ，ｎは、PD５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
FET５２は、PD５１に蓄積された電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
ここで、垂直走査部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
FET５４は、FD５３に蓄積された電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
リセットTr５４のドレインは、電源Vddに接続されている。
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
FET５６は、VSL４２ｎへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
選択Tr５６のソースは、VSL４２ｎに接続されている。
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
ここで、増幅Tr５５のソースは、選択Tr５６、及び、VSL４２ｎを介して電流源３４ｎ（図２）に接続されるので、増幅Tr５５及び電流源３４ｎによって、SF（の回路）が構成される。したがって、FD５３は、SFを介して、VSL４２ｎに接続される。
なお、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２のセットで共有する共有画素の構成を採用することができる。
以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
PD５１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、垂直走査部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
転送Tr５２がオン状態になると、PD５１に蓄積された電荷は、転送Tr５２を介して、FD５３に転送されて蓄積される。
垂直走査部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１ｍ，ｎのリセットである。
FD５３の電荷のリセット後、垂直走査部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
転送Tr５２がオン状態になることにより、PD５１に蓄積された電荷は、転送Tr５２を介して、リセット後のFD５３に転送されて蓄積される。
FD５３に蓄積された電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２ｎ上に出力される。
VSL４２ｎに接続されている比較器３２ｎ及びカウンタ３３ｎ（図２）では、画素１１ｍ，ｎのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
さらに、比較器３２ｎ及びカウンタ３３ｎでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１に蓄積され、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
そして、比較器３２ｎ及びカウンタ３３ｎでは、例えば、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
CDSは、例えば、リセットレベルのAD変換時に、カウンタ３３ｎにおいて、カウント値をデクリメントし（又はインクリメントし）、信号レベルのAD変換時に、カウント値をインクリメントする（又はデクリメントする）ことにより行うことができる。
ここで、図２のイメージセンサ２の第１の構成例では、VSL４２ｎの寄生容量の悪影響を低減することは困難である。
＜イメージセンサ２の第２の構成例＞
図４は、図１のイメージセンサ２の第２の構成例を示すブロック図である。
なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図４において、イメージセンサ２は、画素部１０、ロジック部２０、垂直走査部２１、カラム処理部２２、水平転送部２３、アンプ２４、信号処理部２５、画素制御線４１１ないし４１Ｍ、及び、VSL４２１ないし４２Ｎを有する点で、図２の場合と共通する。
但し、図４において、イメージセンサ２は、アシストVSL６１１ないし６１Ｎ、信号制御部６２１ないし６２Ｎ、及び、容量６３１ないし６３Ｎを有する点で、図２の場合と相違する。
アシストVSL６１ｎは、VSL４２ｎに（導体を挟まない形で）隣接し、そのVSL４２ｎに沿って配線されたアシスト信号線としての線状の導体であり、容量６３ｎによって、VSL４２ｎと容量結合している。
信号制御部６２ｎは、VSL４２ｎに流れるVSL信号と類似性のある類似信号（VSL信号と（ほぼ）同様の信号）を、アシストVSL６１ｎに流す信号制御を行う。
ここで、VSL信号と類似性のある類似信号には、VSL信号に類似する信号の他、VSL信号と同一の信号も含まれる。
容量６３ｎは、VSL４２ｎとアシストVSL６１ｎとを容量結合する容量である。容量６３ｎは、VSL４２ｎとアシストVSL６１ｎとの間の寄生容量であっても良いし、実容量、すなわち、VSL４２ｎとアシストVSL６１ｎとの間に接続された実際のコンデンサであっても良い。
以上のように構成されるイメージセンサ２では、信号制御部６２ｎが、VSL４２ｎに流れるVSL信号と類似性のある類似信号を、アシストVSL６１ｎに流す。
その結果、VSL４２ｎとアシストVSL６１ｎとについては、等ポテンシャルにより、VSL４２ｎの寄生容量の（悪）影響が、信号のフィードバックなしに容易に軽減され、電流が、VSL４２ｎの寄生容量からVSL４２ｎに流れ込むことに起因して、VSL４２ｎのVSL電圧の整定時間の短縮が妨げられる程度を低減することができる。
なお、図４では、信号制御部６２ｎが、カラム処理部２２に設けられているが、信号制御部６２ｎは、その他、例えば、画素部１０に設けることができる。また、信号制御部６２ｎは、画素部１０とカラム処理部２２とに分割して設けることや、画素部１０やカラム処理部２２とは別に設けることができる。
図５は、図４のイメージセンサ２の第２の構成例の詳細を示す回路図である。
なお、図５では、図４のイメージセンサ２の一部分、すなわち、画素１１ｍ，ｎ（を構成するFD53、増幅Tr５５、及び、選択Tr５６）、電流源３４ｎ、VSL４２ｎ、アシストVSL６１ｎ、並びに、信号制御部６２ｎの部分だけを図示してある。
図５において、容量７１は、VSL４２ｎの寄生容量である。
また、図５において、信号制御部６２ｎは、信号出力部８１と負荷部８４とから構成される。
信号出力部８１は、FET８２及び８３を有する。
FET８２は、増幅Tr５５と同様に構成され、ドレインは、電源Vddに、ゲートは、画素１１ｍ，ｎのFD５３に、ソースは、FET８３のドレインに、それぞれ接続されている。
FET８３は、選択Tr５６と同様に構成され、ドレインは、FET８２のソースに、ゲートは、選択パルスSELが供給される画素制御線４１ｎに、ソースは、アシストVSL６１ｎに、それぞれ接続されている。
したがって、FET８２及び８３は、それぞれ、増幅Tr５５及び選択Tr５６と同様に動作する。
負荷部８４は、電流源８５、及び、容量８６を有する。
電流源８５は、電流源３４ｎと同様に構成され、アシストVSL６１ｎに一定電流を流す。電流源８５は、電流源３４ｎと同様に、FET８３とともに、SFを構成しており、そのSFの負荷になっている。
容量８６は、アシストVSL６１ｎの寄生容量である。
なお、信号出力部８１は、画素１１ｍ，ｎの行ごとに存在し、したがって、M個だけ存在する。但し、図５では（後述する図でも同様）、ある1行の信号出力部８１を図示してあり、他の行の信号出力部の図示は、省略してある。
以上のように構成されるイメージセンサ２においては、FET８２及び８３は、増幅Tr５５及び選択Tr５６と同様に動作する。
したがって、容量６３ｎによって容量結合しているVSL４２ｎとアシストVSL６１ｎとには、同様の信号が流れる。その結果、VSL４２ｎの寄生容量７１の（悪）影響が軽減され、電流が、VSL４２ｎの寄生容量７１からVSL４２ｎに流れ込むことに起因して、VSL４２ｎのVSL電圧の整定時間の短縮が妨げられる程度を低減することができる。
図６は、図５のイメージセンサ２の動作の例を説明する波形図である。
図６は、信号出力部８１が機能しないケースA1と、信号出力部８１が機能するケースA2とのそれぞれについて、信号出力部８１がアシストVSL６１ｎに流す（類似）信号、増幅Tr５５のソース電圧、及び、VSL４２ｎのVSL電圧（VSL４２ｎを流れるVSL信号）の例を示している。
図６において、信号出力部８１が機能しないケースA1では、増幅Tr５５のソース電圧が変化したときに、アシストVSL６１ｎには、VSL４２ｎに流れるVSL信号と同様の信号（類似信号）は流れない。
そのため、VSL４２ｎの寄生容量７１の悪影響によって、VSL４２ｎのVSL電圧のスルーレートが低下し、VSL電圧の整定時間が長くなる。
一方、信号出力部８１が機能するケースA2では、増幅Tr５５のソース電圧が変化したときに、アシストVSL６１ｎには、VSL４２ｎに流れるVSL信号と同様の信号（類似信号）が流れる。
その結果、アシストVSL６１ｎと容量結合しているVSL４２ｎの寄生容量７１の悪影響が軽減され、寄生容量７１からVSL４２ｎに電流が流れ込むことに起因する、VSL４２ｎのVSL電圧のスルーレートの低下が抑制される。したがって、VSL電圧の整定時間の短縮が妨げられる程度を抑制することができる。
＜イメージセンサ２の第３の構成例＞
図７は、イメージセンサ２の第３の構成例の詳細を示す回路図である。
なお、図７では、図５と同様に、イメージセンサ２の一部分を図示してある。
また、図７において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図７のイメージセンサ２は、電流源３４ｎ、VSL４２ｎ、FD５３、増幅Tr５５、選択Tr５６、アシストVSL６１ｎ、信号制御部６２ｎ、容量６３ｎ、並びに、容量７１を有する点で、図５の場合と共通する。
但し、図７のイメージセンサ２は、アシストVSL９１ｎ、信号制御部９２ｎ、及び、容量９３ｎを有する点で、図５の場合と相違する。
すなわち、図５では、VSL４２ｎの右側にのみ、アシストVSL６１ｎが配線されているが、図７では、VSL４２ｎの右側に、アシストVSL６１ｎが配線されているとともに、VSL４２ｎの左側に、アシストVSL９１ｎが配線されている。
アシストVSL９１ｎは、アシストVSL６１ｎと同様に、VSL４２ｎに（導体を挟まない形で）隣接し、そのVSL４２ｎに沿って配線されたアシスト信号線であり、容量９３ｎによって、VSL４２ｎと容量結合している。
アシストVSL６１ｎ及び９１ｎは、アシストVSL６１ｎが、VSL４２ｎの右側に配線されているのに対して、アシストVSL９１ｎが、VSL４２ｎの左側に配線されている点で異なる。
信号制御部９２ｎは、信号制御部６２ｎと同様に、VSL４２ｎに流れるVSL信号と類似性のある類似信号を、アシストVSL９１ｎに流す信号制御を行う。
すなわち、信号制御部９２ｎは、信号出力部１０１と負荷部１０４とから構成される。
信号出力部１０１は、信号出力部８１と同様に構成され、負荷部１０４は、負荷部８４と同様に構成される。
すなわち、信号処理部１０１は、FET８２及び８３とそれぞれ同様のFET１０２及び１０３を有し、FET１０２及び１０３は、それぞれ、増幅Tr５５及び選択Tr５６と同様に動作する。
負荷部１０４は、電流源８５、及び、容量８６とそれぞれ同様の電流源１０５、及び、容量１０６を有する。
したがって、電流源１０５は、電流源８５と同様に、アシストVSL９１ｎに一定電流を流す。さらに、電流源１０５は、電流源８５と同様に、FET１０３とともに、SFを構成し、そのSFの負荷になっている。
また、容量１０６は、アシストVSL９１ｎの寄生容量である。
以上のように構成されるイメージセンサ２においては、FET８２及び８３が、増幅Tr５５及び選択Tr５６と同様に動作するとともに、FET１０２及び１０３が、増幅Tr５５及び選択Tr５６と同様に動作する。
したがって、容量６３ｎによってVSL４２ｎと容量結合しているアシストVSL６１ｎと、容量９３ｎによってVSL４２ｎと容量結合しているアシストVSL９１ｎとには、VSL４２ｎに流れるVSL信号と同様の信号が流れる。
その結果、VSL４２ｎの寄生容量７１の（悪）影響がより軽減され、電流が、VSL４２ｎの寄生容量７１からVSL４２ｎに流れ込むことに起因して、VSL４２ｎのVSL電圧の整定時間の短縮が妨げられる程度をより低減することができる。
なお、図７では、VSL４２ｎの右側に、アシストVSL６１ｎを設けるとともに、VSL４２ｎの左側に、アシストVSL９１ｎを設けたが、さらに、VSL４２ｎに対して、図面の手前側や奥側に隣接するように、アシストVSL６１ｎと同様のアシストVSLを設けることができる。
＜イメージセンサ２の第４の構成例＞
図８は、イメージセンサ２の第４の構成例の詳細を示す回路図である。
なお、図８では、図５と同様に、イメージセンサ２の一部分を図示してある。
また、図８において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図８のイメージセンサ２は、電流源３４ｎ、VSL４２ｎ、FD５３、増幅Tr５５、選択Tr５６、アシストVSL６１ｎ、信号制御部６２ｎ、容量６３ｎ、並びに、容量７１を有する点で、図５の場合と共通する。
但し、図８のイメージセンサ２は、アシストVSL６１ｎが、筒状の導体で構成され、VSL４２ｎを囲むように配線されている点で、アシストVSL６１ｎが線状の導体で構成される図５の場合と相違する。
以上のように構成されるイメージセンサ２においては、図５の場合と同様に、FET８２及び８３は、増幅Tr５５及び選択Tr５６と同様に動作し、容量６３ｎによって容量結合しているVSL４２ｎとアシストVSL６１ｎとには、同様の信号が流れる。
その結果、VSL４２ｎの寄生容量７１の（悪）影響が軽減され、電流が、VSL４２ｎの寄生容量７１からVSL４２ｎに流れ込むことに起因して、VSL４２ｎのVSL電圧の整定時間の短縮が妨げられる程度を低減することができる。
なお、図８では、アシストVSL６１ｎが、VSL４２ｎを囲むように配線されており、したがって、VSL４２ｎについては、その周囲全体が、アシストVSL６１ｎによって、いわばシールドされているので、図５や図７の場合よりも、VSL４２ｎの寄生容量７１の（悪）影響をより軽減することができる。
＜イメージセンサ２の第５の構成例＞
図９は、イメージセンサ２の第５の構成例を示すブロック図である。
なお、図９では、画素部１０のある4行×4列の画素１１ｍ，ｎないし１１ｍ＋３，ｎ＋３と、その4行4列の画素１１ｍ，ｎないし１１ｍ＋３，ｎ＋３に対する4本のVSL４２ｎないし４２ｎ＋３だけを図示してあり、他の部分については、図示を省略してある。
また、図９において、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜、省略する。
図９では、2行×2列の4画素１１ｍ，ｎないし１１ｍ＋１，ｎ＋１を、ベイヤ配列の配列単位として、その配列単位が、水平及び垂直方向に並んでおり、かかる点を除いて、図９のイメージセンサ２は、図２の場合と同様に構成されている。
配列単位において、左上の画素１１ｍ，ｎは、図示せぬカラーフィルタを介して入射する赤の光を受光し、赤(R(Red))の画素値となる信号を出力する。右上の画素１１ｍ，ｎ＋１及び左下の画素１１ｍ＋１，ｎは、図示せぬカラーフィルタを介して入射する緑の光を受光し、緑(G(Green))の画素値となる信号を出力する。右下の画素１１ｍ＋１，ｎ＋１は、図示せぬカラーフィルタを介して入射する青の光を受光し、青(B(Blue))の画素値となる信号を出力する。
なお、図９において、Rは、配列単位において、赤の画素値となるR信号を出力する左上の画素１１ｍ，ｎを表し、Grは、配列単位において、緑の画素値となるGr信号を出力する右上の画素１１ｍ，ｎ＋１を表す。また、Gbは、配列単位において、緑の画素値となるGb信号を出力する左下の画素１１ｍ＋１，ｎを表し、Bは、配列単位において、青の画素値となるB信号を出力する右下の画素１１ｍ＋１，ｎ＋１を表す。
以上のように構成されるイメージセンサ２では、図２で説明したように、垂直走査部２１は、画素部１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，Ｎを、第1行から順次駆動し、行単位で、画素１１ｍ，１ないし１１ｍ，Ｎから信号を、VSL４２１ないし４２Ｎ上に出力させる。
したがって、図９では、R信号、Gr信号、R信号、Gr信号、・・・のm行目のN個の画素値が読み出され、次の行のGb信号、B信号、Gb信号、B信号、・・・のm+1行目のN個の画素値が読み出され、以下同様に、行単位で、画素値が読み出される。
図９では、アシストVSL６１ｎような、VSL４２ｎに隣接し、VSL４２ｎに沿って配線されたアシスト信号線が存在しない。そのため、VSL４２ｎの寄生容量７１の悪影響は軽減されず、VSL４２ｎのVSL電圧のスルーレートが低下し、VSL電圧の整定時間が長くなる。
＜イメージセンサ２の第６の構成例＞
図１０は、イメージセンサ２の第６の構成例を示すブロック図である。
なお、図１０では、図９の場合と同様に、画素部１０のある4行×4列の画素１１ｍ，ｎないし１１ｍ＋３，ｎ＋３と、その4行4列の画素１１ｍ，ｎないし１１ｍ＋３，ｎ＋３に対する4本のVSL４２ｎないし４２ｎ＋３だけを図示してあり、他の部分については、図示を省略してある。
また、図１０において、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜、省略する。
図１０では、図９の場合と同様に、2行×2列の4画素１１ｍ，ｎないし１１ｍ＋１，ｎ＋１を、ベイヤ配列の配列単位として、その配列単位が、水平及び垂直方向に並んでおり、かかる点で、図１０のイメージセンサ２は、図９の場合と共通する。
但し、図１０のイメージセンサ２は、ある1列（第n列）の画素１１１，ｎないし１１Ｍ，ｎの画素に注目した場合に、その注目した画素１１１，ｎないし１１Ｍ，ｎの注目画素列のVSL４２ｎと、注目画素列から2列だけ左に並ぶ画素列のVSL４２ｎ−２、又は、右に並ぶ画素列のVSL４２ｎ＋２とが隣接する点で、図９の場合と相違する。
ここで、以下では、説明を簡単にするため、注目画素列のVSL４２ｎについて、その注目画素列から2列だけ右に並ぶ画素列のVSL４２ｎ＋２を考えることとする。
図１０のイメージセンサ２は、さらに、注目画素列のVSL４２ｎと、その注目画素列から2列だけ右に並ぶ画素列のVSL４２ｎ＋２とが、容量Cによって容量結合されている点で、図９の場合と相違する。
ここで、容量Cは、図４の容量６３ｎと同様に、VSL４２ｎとVSL４２ｎ＋２との間の寄生容量であっても良いし、実容量であっても良い。
また、以下、適宜、注目画素列を、第１注目画素列ともいい、注目画素列から2列だけ右に並ぶ画素列を、第２注目画素列ともいう。
以上のように構成される図１０のイメージセンサ２においては、第１注目画素列と第２注目画素列との同一行の画素からは、同一の色の（画素値となる）信号が出力される。
また、第１注目画素列と第２注目画素列とは、2列しか離れていないので、第１注目画素列と第２注目画素列との同一行の画素から出力される同一の色の信号は、（ほぼ）同様の信号となる。
さらに、図１０において、第１注目画素列のVSL４２ｎと、第2注目画素列のVSL４２ｎ＋２とは、隣接して配線されており、いずれもVSLであるから、VSL４２ｎ及び４２ｎ＋２のそれぞれは、他方に沿って配線される。
そして、VSL４２ｎ及び４２ｎ＋２は、容量Cによって容量結合されている。
以上のように、容量Cによって容量結合しているVSL４２ｎと４２ｎ＋２とには、同様の信号が流れる。その結果、VSL４２ｎの寄生容量、及び、VSL４２ｎ＋２の寄生容量の（悪）影響が軽減され、電流が、VSL４２ｎの寄生容量からVSL４２ｎに流れ込むこと、及び、VSL４２ｎ＋２の寄生容量からVSL４２ｎ＋２に流れ込むことに起因して、VSL４２ｎ及び４２ｎ＋２のVSL電圧の整定時間の短縮が妨げられる程度を低減することができる。
すなわち、VSL４２ｎについては、他のVSLであるVSL４２ｎ＋２が、VSL４２ｎに隣接し、VSL４２ｎに沿って配線されたアシスト信号線となる。
そして、第１注目画素列と第２注目画素列との同一行の画素からは、同一の色の信号が出力されるので、第２注目画素列の画素は、第１注目画素列の画素がVSL４２ｎに流すVSL信号と類似性のある類似信号を、VSL４２ｎ＋２に流すということができる。したがって、第１注目画素列に対して、第２注目画素列の画素は、VSL４２ｎに流れる信号と類似性のある類似信号を、アシスト信号線としてのVSL４２ｎ＋２に流す信号制御を行う信号制御部として機能する。
一方、VSL４２ｎ＋２については、他のVSLであるVSL４２ｎが、VSL４２ｎ＋２に隣接し、VSL４２ｎ＋２に沿って配線されたアシスト信号線となる。
そして、第１注目画素列と第２注目画素列との同一行の画素からは、同一の色の信号が出力されるので、第１注目画素列の画素は、第２注目画素列の画素がVSL４２ｎ＋２に流すVSL信号と類似性のある類似信号を、VSL４２ｎに流すということができる。したがって、第２注目画素列に対して、第１注目画素列の画素は、VSL４２ｎ＋２に流れる信号と類似性のある類似信号を、アシスト信号線としてのVSL４２ｎに流す信号制御を行う信号制御部として機能する。
以上のように、例えば、VSL４２ｎについて、他のVSL４２ｎ＋２を、VSL４２ｎに隣接し、VSL４２ｎに沿って配線されたアシスト信号線として利用する場合には、VSL４２１ないし４２Ｎとは別に、アシスト信号線としてのアシストVSL６１ｎや９１ｎを設ける図５や図７等の場合に比較して、イメージセンサ２の大型化を抑制することができる。
なお、イメージセンサ２は、ディジタルカメラの他、イメージセンサを搭載して画像を撮影する機能を有するスマートフォン等の携帯端末その他の、画像を撮影する機能が搭載されるあらゆる電子機器に適用可能である。
＜本技術を適用した信号伝送システムの第１実施の形態＞
図１１は、本技術を適用した信号伝送システムの第１実施の形態の構成例を示すブロック図である。
上述したように、VSL４２ｎに沿って、VSL４２ｎに隣接するアシスト信号線を配線し、そのアシスト信号線とVSL４２ｎとを容量結合して、アシスト信号線に、VSL４２ｎに流れるVSL信号と類似性のある類似信号を流すことで、VSL４２ｎの寄生容量の悪影響を、容易に低減することができる。
このように、寄生容量の悪影響を低減する方法は、イメージセンサ２の他、信号を、有線の伝送路を介して伝送する信号伝送システムに適用することができる。
図１１は、そのような信号伝送システムの第１実施の形態の構成例を示している。
図１１において、信号伝送システムは、トランスミッタ２０１、レシーバ２０２、信号伝送路２０３、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３を有する。
トランスミッタ２０１は、例えば、信号伝送路２０３で伝送するのに適した伝送信号を、信号伝送路２０３に出力し、これにより、伝送信号を、信号伝送路２０３を介して送信（伝送）する。
レシーバ２０２は、トランスミッタ２０２から送信され、信号伝送路２０３を流れてくる伝送信号を受信する。
信号伝送路２０３は、有線の伝送路で、信号伝送路２０３には、トランスミッタ２０１が出力する伝送信号が流れる。
アシスト伝送路２１１は、信号伝送路２０３に隣接し、その信号伝送路２０３に沿って配線されている有線の伝送路である。
信号制御部２１２は、トランスミッタ２０１を監視し、トランスミッタ２０１が信号伝送路２０３に出力する伝送信号と類似性のある類似信号を、アシスト伝送路２１１に流す信号制御を行う。
容量２１３は、信号伝送路２０３とアシスト伝送路２１１とを容量結合する容量である。容量２１３は、信号伝送路２０３とアシスト伝送路２１１との間の寄生容量であっても良いし、実容量であっても良い。
以上のように構成される信号伝送システムでは、信号制御部２１２が、トランスミッタ２０１を監視し、そのトランスミッタ２０１が信号伝送路２０３に流す伝送信号と類似性のある類似信号を、容量２１３によって信号伝送路２０３と容量結合しているアシスト伝送路２１１に流す。
その結果、信号伝送路２０３とアシスト伝送路２１１とについては、等ポテンシャルにより、信号伝送路２０３の寄生容量の（悪）影響が、信号のフィードバックなしに容易に軽減され、信号伝送路２０３の寄生容量に起因する、信号伝送路２０３を流れる伝送信号の信号品質の劣化を抑制することができる。
図１２は、図１１の信号伝送システムの動作の第１の例を説明する波形図である。
すなわち、図１２は、信号制御部２１２を機能させない場合の、信号伝送システムの動作の例を示している。
図１２においては、信号伝送路２０３とは容量結合していない他の信号伝送路に流れる信号W11の波形、トランスミッタ２０１が信号伝送路２０３に出力する伝送信号W12の波形、及び、レシーバ２０２が信号伝送路２０３を流れる伝送信号W12を受信することにより得られる受信信号W13の波形の例が示されている。
図１２では、信号伝送路２０３を流れる伝送信号W12は、他の信号伝送路に流れる信号W11に関係なく、信号伝送路２０３の寄生容量の影響を受け、その結果、受信信号W13は、伝送信号W12との比較で信号品質が大きく劣化した信号（スルーレートが大きく低下した信号）となる。
図１３は、図１１の信号伝送システムの動作の第２の例を説明する波形図である。
すなわち、図１３は、信号制御部２１２を機能させた場合の、信号伝送システムの動作の例を示している。
図１３においては、容量２１３によって信号伝送路２０３と容量結合しているアシスト伝送路２１１に流れる類似信号W21の波形、トランスミッタ２０１が信号伝送路２０３に出力する伝送信号W22の波形、及び、レシーバ２０２が信号伝送路２０３を流れる伝送信号W22を受信することにより得られる受信信号W23の波形の例が示されている。
図１３では、信号伝送路２０３を流れる伝送信号W22と類似性のある類似信号W21が、信号伝送路２０３と容量２１３によって容量結合しているアシスト伝送路２１１に流れることにより、信号伝送路２０３の寄生容量の影響が軽減される。
その結果、受信信号W23は、図１２の受信信号W13と比較して、信号品質の劣化が抑制された信号、すなわち、例えば、スルーレートの低下が抑制された信号となる。
＜信号伝送システムの第２実施の形態＞
図１４は、本技術を適用した信号伝送システムの第２実施の形態の構成例を示すブロック図である。
なお、図１４において、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１４の信号伝送システムは、トランスミッタ２０１、レシーバ２０２、信号伝送路２０３、信号制御部２１２、及び、容量２１３を有する点で、図１１の場合と共通する。
但し、図１４の信号伝送システムは、アシスト伝送路２１１に代えて、アシスト伝送路２２１が設けられている点で、図１１の場合と相違する。
図１１のアシスト伝送路２１１は、（直）線状の導体（伝送路）であるのに対して、図１４のアシスト伝送路２２１は、筒状の導体であり、信号伝送路２０３を囲むように配線されている点が、図１１の場合と異なる。
以上のように構成される信号伝送システムにおいては、図１１の場合と同様に、容量２１３によって容量結合している信号伝送路２０３とアシスト伝送路２２１とには、同様の信号が流れる。
その結果、信号伝送路２０３の寄生容量の（悪）影響が軽減され、その信号伝送路２０３の寄生容量に起因する、レシーバ２０２で信号伝送路２０３を介して受信される伝送信号の品質の劣化を抑制することができる。
＜信号伝送システムの第３実施の形態＞
図１５は、本技術を適用した信号伝送システムの第３実施の形態の構成例を示すブロック図である。
なお、図１５において、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜、省略する。
図１５の信号伝送システムは、トランスミッタ２０１、レシーバ２０２、及び、信号伝送路２０３を有する点で、図１１の場合と共通する。
但し、図１５の信号伝送システムは、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３が設けられておらず、トランスミッタ２３１、レシーバ２３２、信号伝送路２３３、及び、容量２４１を有する点で、図１１の場合と相違する。
トランスミッタ２３１、レシーバ２３２、及び、信号伝送路２３３は、トランスミッタ２０１、レシーバ２０２、及び、信号伝送路２０３と、それぞれ同様に構成される。
したがって、トランスミッタ２３１は、伝送信号を、信号伝送路２３３に出力し、これにより、伝送信号を、信号伝送路２３３を介して送信（伝送）する。
そして、レシーバ２３２は、トランスミッタ２３２から送信され、信号伝送路２３３を流れてくる伝送信号を受信する。
なお、信号伝送路２０３及び２３３は、それぞれ、他方に隣接し、他方に沿って配線されている。
容量２４１は、信号伝送路２０３と２３３とを容量結合する容量である。容量２１３は、信号伝送路２０３と２３３との間の寄生容量であっても良いし、実容量であっても良い。
以上のように構成される信号伝送システムでは、トランスミッタ２０１と２３１とは、例えば、同一の信号等の、互いに類似性のある類似信号を、伝送信号として出力する。
したがって、容量２４１によって容量結合している信号伝送路２０３と２３３とには、同様の信号が流れる。その結果、信号伝送路２０３の寄生容量、及び、信号伝送路２３３の寄生容量の（悪）影響が軽減され、信号伝送路２０３の寄生容量に起因する、レシーバ２０２で信号伝送路２０３を介して受信される伝送信号の品質の劣化を抑制するとともに、信号伝送路２３３の寄生容量に起因する、レシーバ２３２で信号伝送路２３３を介して受信される伝送信号の品質の劣化を抑制することができる。
ここで、信号伝送路２０３については、他の信号伝送路である信号伝送路２３３が、信号伝送路２０３に隣接し、信号伝送路２０３に沿って配線されたアシスト伝送路となる。
そして、トランスミッタ２０１とトランスミッタ２３１とからは、例えば、同一の伝送信号が出力されるので、トランスミッタ２３１は、トランスミッタ２０１が信号伝送路２０３に流す伝送信号と類似性のある類似信号を、信号伝送路２３３に流すということができる。したがって、トランスミッタ２０１に対して、トランスミッタ２３１は、信号伝送路２０３に流れる信号と類似性のある類似信号を、アシスト伝送路としての信号伝送路２３３に流す信号制御を行う信号制御部として機能する。
一方、信号伝送路２３３については、他の信号伝送路である信号伝送路２０３が、信号伝送路２３３に隣接し、信号伝送路２３３に沿って配線されたアシスト伝送路となる。
そして、トランスミッタ２０１とトランスミッタ２３１とからは、例えば、同一の伝送信号が出力されるので、トランスミッタ２０１は、トランスミッタ２３１が信号伝送路２３３に流す伝送信号と類似性のある類似信号を、信号伝送路２０３に流すということができる。したがって、トランスミッタ２３１に対して、トランスミッタ２０１は、信号伝送路２３３に流れる信号と類似性のある類似信号を、アシスト伝送路としての信号伝送路２０３に流す信号制御を行う信号制御部として機能する。
なお、図１５においては、トランスミッタ２０１及び２３１は、１個のトランスミッタで代用することができる。レシーバ２０２及び２３２も、１個のレシーバで代用することができる。
＜信号伝送システムの第４実施の形態＞
図１６は、本技術を適用した信号伝送システムの第４実施の形態の構成例を示すブロック図である。
なお、図１６において、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１６の信号伝送システムは、トランスミッタ２０１、レシーバ２０２、信号伝送路２０３、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３を有する点で、図１１の場合と共通する。
但し、図１６の信号伝送システムは、アシスト伝送路２５１、信号制御部２５２、及び、容量２５３を有する点で、図１１の場合と相違する。
アシスト伝送路２５１、信号制御部２５２、及び、容量２５３は、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３と、それぞれ同様に構成される。
すなわち、アシスト伝送路２５１は、信号伝送路２０３に隣接し、その信号伝送路２０３に沿って配線されている。
なお、図１６では、アシスト伝送路２１１は、信号伝送路２０３の右隣に配線されているが、アシスト伝送路２５１は、信号伝送路２０３の左隣に配線されている。
信号制御部２５２は、トランスミッタ２０１を監視し、トランスミッタ２０１が信号伝送路２０３に出力する伝送信号と類似性のある類似信号を、アシスト伝送路２５１に流す信号制御を行う。
容量２５３は、信号伝送路２０３とアシスト伝送路２５１とを容量結合する容量である。容量２５３は、信号伝送路２０３とアシスト伝送路２５１との間の寄生容量であっても良いし、実容量であっても良い。
以上のように構成される信号伝送システムにおいては、容量２１３によって信号伝送路２０３と容量結合しているアシスト伝送路２１１と、容量２５３によって信号伝送路２０３と容量結合しているアシスト伝送路２５１とには、信号伝送路２０３に流れる伝送信号と同様の信号が流れる。
その結果、信号伝送路２０３の寄生容量の（悪）影響がより軽減され、その信号伝送路２０３の寄生容量に起因する、レシーバ２０２で信号伝送路２０３を介して受信される伝送信号の品質の劣化を抑制することができる。
なお、図１６では、信号伝送路２０３の右側に、アシスト伝送路２１１を設けるとともに、信号伝送路２０３の左側に、アシスト伝送路２５１を設けたが、さらに、信号伝送路２０３に対しては、図面の手前側や奥側に隣接するように、アシスト伝送路２１１と同様のアシスト伝送路を設けることができる。
＜信号伝送システムの第５実施の形態＞
図１７は、本技術を適用した信号伝送システムの第５実施の形態の構成例を示すブロック図である。
なお、図１７において、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１７の信号伝送システムは、トランスミッタ２０１、レシーバ２０２、信号伝送路２０３、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３を有する点で、図１１の場合と共通する。
但し、図１７の信号伝送システムは、信号伝送路２０４、アシスト伝送路２７１、信号制御部２７２、及び、容量２７３を有する点で、図１１の場合と相違する。
信号伝送路２０４は、信号伝送路２０３と同様に構成される。信号伝送路２０４には、トランスミッタ２０１が出力する伝送信号が流れる。
ここで、図１７では、トランスミッタ２０１は、信号伝送路２０３及び２０４のうちのいずれを介することによっても、伝送信号を、レシーバ２０２に送信することができる。
トランスミッタ２０１が、信号伝送路２０３を介して送信する伝送信号と、信号伝送路２０４を介して送信する伝送信号とは、同一の信号であっても良いし、異なる信号であっても良い。
アシスト伝送路２７１、信号制御部２７２、及び、容量２７３は、アシスト伝送路２１１、信号制御部２１２、及び、容量２１３と、それぞれ同様に構成される。
すなわち、アシスト伝送路２７１は、信号伝送路２０４に隣接し、その信号伝送路２０４に沿って配線されている。
信号制御部２７２は、トランスミッタ２０１を監視し、トランスミッタ２０１が信号伝送路２０４に出力する伝送信号と類似性のある類似信号を、アシスト伝送路２７１に流す信号制御を行う。
容量２７３は、信号伝送路２０４とアシスト伝送路２７１とを容量結合する容量である。容量２７３は、信号伝送路２０４とアシスト伝送路２７１との間の寄生容量であっても良いし、実容量であっても良い。
以上のように構成される図１７の信号伝送システムにおいては、信号制御部２１２が、トランスミッタ２０１を監視し、そのトランスミッタ２０１が信号伝送路２０３に流す伝送信号と類似性のある類似信号を、容量２１３によって信号伝送路２０３と容量結合しているアシスト伝送路２１１に流す。
その結果、信号伝送路２０３とアシスト伝送路２１１とについては、等ポテンシャルにより、信号伝送路２０３の寄生容量の（悪）影響が、信号のフィードバックなしに容易に軽減され、信号伝送路２０３の寄生容量に起因する、信号伝送路２０３を流れる伝送信号の信号品質の劣化を抑制することができる。
さらに、図１７の信号伝送システムにおいては、信号制御部２７２が、トランスミッタ２０１を監視し、そのトランスミッタ２０１が信号伝送路２０４に流す伝送信号と類似性のある類似信号を、容量２７３によって信号伝送路２０４と容量結合しているアシスト伝送路２７１に流す。
その結果、信号伝送路２０４とアシスト伝送路２７１とについては、等ポテンシャルにより、信号伝送路２０４の寄生容量の（悪）影響が、信号のフィードバックなしに容易に軽減され、信号伝送路２０４の寄生容量に起因する、信号伝送路２０４を流れる伝送信号の信号品質の劣化を抑制することができる。
ここで、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は、以下の構成をとることができる。
＜１＞
画素が出力する信号が流れるVSL(Vertical Signal Line)と、
前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、
前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部と
を含むイメージセンサ。
＜２＞
複数の前記VSLを含む
＜１＞に記載のイメージセンサ。
＜３＞
前記アシスト信号線は、前記VSLと容量結合するように配線されている
＜１＞又は＜２＞に記載のイメージセンサ。
＜４＞
前記アシスト信号線と、前記VSLとは、寄生容量によって容量結合している
＜３＞に記載のイメージセンサ。
＜５＞
1本の前記VSLに対して、複数本の前記アシスト信号線が配線されている
＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
＜６＞
前記アシスト信号線は、前記VSLを囲むように配線されている
＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
＜７＞
前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLである
＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
＜８＞
ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLである
＜７＞に記載のイメージセンサ。
＜９＞
画素が出力する信号が流れるVSL(Vertical Signal Line)と、
前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と
を有するイメージセンサが、
前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す
制御方法。
＜１０＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を含み、
前記イメージセンサは、
画素が出力する信号が流れるVSL(Vertical Signal Line)と、
前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、
前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部と
を含む
電子機器。
＜１１＞
トランスミッタが出力する信号が流れる有線の信号伝送路に隣接し、前記信号伝送路に沿って配線された有線のアシスト伝送路と、
前記信号伝送路に流れる信号と類似性のある類似信号を、前記アシスト伝送路に流す信号制御部と
を含む信号伝送システム。
＜１２＞
複数の前記信号伝送路を含む
＜１１＞に記載の信号伝送システム。
＜１３＞
前記アシスト伝送路は、前記信号伝送路と容量結合するように配線されている
＜１１＞又は＜１２＞に記載の信号伝送システム。
＜１４＞
前記アシスト伝送路と、前記信号伝送路とは、寄生容量によって容量結合している
＜１３＞に記載の信号伝送システム。
＜１５＞
1本の前記信号伝送路に対して、複数本の前記アシスト伝送路が配線されている
＜１１＞ないし＜１４＞のいずれかに記載の信号伝送システム。
＜１６＞
前記アシスト伝送路は、前記信号伝送路を囲むように配線されている
＜１１＞ないし＜１４＞のいずれかに記載の信号伝送システム。
＜１７＞
前記アシスト伝送路は、他の信号伝送路である
＜１１＞ないし＜１４＞のいずれかに記載の信号伝送システム。
＜１８＞
トランスミッタが出力する信号が流れる信号伝送路に隣接し、前記信号伝送路に沿って配線されたアシスト伝送路を有する信号伝送システムが、
前記信号伝送路に流れる信号と類似性のある類似信号を、前記アシスト伝送路に流す
制御方法。
１ 光学系， ２ イメージセンサ， ３ メモリ， ４ 信号処理部， ５ 出力部， ６ 制御部， １０ 画素アレイ， １１１，１ないし１１Ｍ，Ｎ 画素， ２０ ロジック部， ２１ 垂直走査部， ２２ カラム処理部， ２３ 水平転送部， ２４ アンプ２４， ２５ 信号処理部， ３１ DAC， ３２１ないし３２Ｎ 比較器， ３３１ないし３３Ｎ カウンタ， ３４１ないし３４Ｎ 電流源， ４１１ないし４１Ｍ 画素制御線， ４２１ないし４２Ｎ VSL， ５１ PD， ５２ 転送Tr， ５３ FD， ５４ リセットTr， ５５ 増幅Tr， ５６ 選択Tr， ６１１ないし６１Ｎ アシストVSL， ６２１ないし６２Ｎ 信号制御部， ６３１ないし６３Ｎ，７１ 容量， ８１ 信号出力部， ８２，８３ FET， ８４ 負荷部， ８５ 電流源， ８６ 容量， ９１１ないし９１Ｎ アシストVSL， ９２１ないし９２Ｎ 信号制御部， ９３１ないし９３Ｎ， １０１ 信号出力部， １０２，１０３ FET， １０４ 負荷部， １０５ 電流源， １０６ 容量， ２０１ トランスミッタ， ２０２ レシーバ， ２０３，２０４ 信号伝送路， ２１１ アシスト伝送路， ２１２ 信号制御部， ２１３ 容量， ２２１ アシスト伝送路， ２３１ トランスミッタ， ２３２ レシーバ， ２３３ 信号伝送路， ２４１ 容量， ２５１ アシスト伝送路， ２５２ 信号制御部， ２５３ 容量， ２７１ アシスト伝送路， ２７２ 信号制御部， ２７３ 容量

Claims (8)

  1. 画素が出力する信号が流れるVSL(Vertical Signal Line)と、
    前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、
    前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部と
    を含み、
    前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、
    ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLである
    イメージセンサ。
  2. 複数の前記VSLを含む
    請求項１に記載のイメージセンサ。
  3. 前記アシスト信号線は、前記VSLと容量結合するように配線されている
    請求項１または２に記載のイメージセンサ。
  4. 前記アシスト信号線と、前記VSLとは、寄生容量によって容量結合している
    請求項３に記載のイメージセンサ。
  5. 1本の前記VSLに対して、複数本の前記アシスト信号線が配線されている
    請求項１乃至４のいずれかに記載のイメージセンサ。
  6. 前記アシスト信号線は、前記VSLを囲むように配線されている
    請求項１乃至４のいずれかに記載のイメージセンサ。
  7. 画素が出力する信号が流れるVSL(Vertical Signal Line)と、
    前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と
    を有し、
    前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、
    ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLである
    イメージセンサが、
    前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す
    制御方法。
  8. 光を集光する光学系と、
    光を受光し、画像を撮像するイメージセンサと
    を含み、
    前記イメージセンサは、
    画素が出力する信号が流れるVSL(Vertical Signal Line)と、
    前記VSLに隣接し、前記VSLに沿って配線されたアシスト信号線と、
    前記VSLに流れる信号と類似性のある類似信号を、前記アシスト信号線に流す信号制御部と
    を含み、
    前記アシスト信号線は、前記VSLに流れる信号と同一色の信号が流れる他のVSLであり、
    ベイヤ配列の画素が出力する信号が流れる前記VSLの前記アシスト信号線は、前記画素から2列だけ左又は右に並ぶ画素が出力する信号が流れるVSLである
    電子機器。
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