WO2015002005A1 - 固体撮像装置、制御方法、及び、電子機器 - Google Patents

固体撮像装置、制御方法、及び、電子機器 Download PDF

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WO2015002005A1
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pixel
transfer control
transfer
photoelectric conversion
control line
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隆浩 阿比留
田中　秀樹
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ソニー株式会社
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    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • the present technology relates to a solid-state imaging device, a control method, and an electronic device, and in particular, for example, a solid-state imaging device, a control method, and an electronic device that can easily improve the degree of freedom for driving pixels.
  • a solid-state imaging device a control method, and an electronic device that can easily improve the degree of freedom for driving pixels.
  • the potential of the transfer control line that is not driven may fluctuate due to coupling with the driven transfer control line, and charge may leak due to the fluctuation of the potential, thereby degrading the image quality.
  • Patent Document 1 a parallel wiring is provided in parallel with the transfer control line, and another transfer control line is driven in the arrangement of the parallel wiring, the one transfer control line, and the other transfer control line (pulses).
  • the parallel wiring is set to a constant voltage, thereby suppressing fluctuations in the potential of one transfer control line due to coupling.
  • the present technology has been made in view of such a situation, and makes it possible to easily improve the degree of freedom for driving a pixel.
  • the solid-state imaging device has a period for reading out an electrical signal corresponding to the electric charge accumulated in the photoelectric conversion element from a pixel having a photoelectric conversion element that performs photoelectric conversion and performing AD (Analog-Digital) conversion.
  • a control unit that drives two transfer control lines wired in parallel to control the transfer of the charge accumulated in the photoelectric conversion element with a drive timing shifted within one AD period.
  • a period for reading out an electrical signal corresponding to a charge accumulated in the photoelectric conversion element from a pixel having a photoelectric conversion element that performs photoelectric conversion and performing AD (Analog-Digital) conversion is referred to as an AD period.
  • the control includes a step of driving two transfer control lines wired in parallel to control transfer of charges accumulated in the photoelectric conversion element while shifting the drive timing within one AD period. Is the method.
  • An electronic apparatus includes an optical system that collects light and an image sensor that receives light and picks up an image.
  • the image sensor includes a photoelectric conversion element that performs photoelectric conversion, and a pixel that includes the photoelectric conversion element.
  • AD Analog-Digital
  • an electrical signal corresponding to the charge accumulated in the photoelectric conversion element is read out from a pixel having a photoelectric conversion element that performs photoelectric conversion, and AD (Analog Digital) )
  • AD Analog Digital
  • Another solid-state imaging device of the present technology has a period for reading out an electrical signal corresponding to the electric charge accumulated in the photoelectric conversion element from a pixel having a photoelectric conversion element that performs photoelectric conversion and performing AD (Analog-Digital) conversion.
  • AD Analog-Digital
  • a period for reading out an electrical signal corresponding to the charge accumulated in the photoelectric conversion element from a pixel having a photoelectric conversion element that performs photoelectric conversion and performing AD (Analog-Digital) conversion In the AD period, two control lines wired in parallel for the same control of the pixels are driven while shifting the drive timing within one AD period.
  • solid-state imaging device may be an independent device or may be an internal block constituting one device.
  • the degree of freedom for driving the pixels can be easily improved.
  • FIG. 2 is a block diagram illustrating a configuration example of an image sensor 2.
  • FIG. 2 is a perspective view illustrating a configuration example of an image sensor 2.
  • FIG. 3 is a block diagram illustrating a detailed configuration example of a pixel access unit 11.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel unit 41.
  • FIG. It is a figure which shows the example of arrangement
  • FIG. 10 is a diagram for explaining a wiring of a transfer control line TRG through which a transfer pulse TRG flows when the pixel array unit 21 captures the described color / sensitivity mosaic image.
  • 12 is a timing chart illustrating an example of drive timing of driving a transfer control line TRG when a color / sensitivity mosaic image is captured by the pixel array unit 21.
  • 3 is a block diagram illustrating a first configuration example of a row control unit 22.
  • FIG. 4 is a block diagram illustrating a second configuration example of the row control unit 22.
  • FIG. 10 is a block diagram illustrating a third configuration example of the row control unit 22.
  • FIG. 10 is a block diagram illustrating a fourth configuration example of the row control unit 22.
  • FIG. 7 is a flowchart for explaining driving (control) of two transfer control lines 72 1 and 72 3 in the row control unit 22.
  • 10 is a block diagram illustrating a fifth configuration example of the row control unit 22.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present technology is applied.
  • the digital camera can capture both still images and moving images.
  • the digital camera includes an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 has, for example, a zoom lens, a focus lens, a diaphragm, and the like (not shown), and makes light from the outside enter the image sensor 2.
  • the image sensor 2 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor that receives incident light from the optical system 1, performs photoelectric conversion, and outputs image data corresponding to the incident light from the optical system 1. To do.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores image data output from the image sensor 2.
  • the signal processing unit 4 performs processing such as noise removal and white balance adjustment as signal processing using the image data stored in the memory 3 and supplies the processed signal to the output unit 5.
  • the output unit 5 outputs the image data from the signal processing unit 4.
  • the output unit 5 has a display (not shown) made of, for example, liquid crystal, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the digital camera in accordance with a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data according to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 includes a pixel access unit 11, a column I / F (Interface) unit 12, a signal processing unit 13, and a timing control unit 14.
  • the pixel access unit 11 includes a pixel that performs photoelectric conversion, accesses the pixel, acquires a pixel value that is image data, and outputs the acquired pixel value.
  • the pixel access unit 11 includes a pixel array unit 21, a row control unit 22, a column processing unit 23, and a column control unit 24.
  • the pixel array unit 21 is configured by regularly arranging a plurality of pixels that output electrical signals by photoelectric conversion in two dimensions.
  • the pixel array unit 21 reads out an electrical signal from the pixels constituting the pixel array unit 21 under the control of the row control unit 22 and supplies the electrical signal to the column processing unit 23.
  • the row control unit 22 performs access control for reading electrical signals from the pixels of the pixel array unit 21.
  • the column processing unit 23 performs processing such as AD conversion of the electrical signal (voltage) supplied from the pixel array unit 21, and supplies the digital signal obtained as a result to the column I / F unit 12 as a pixel value.
  • the column control unit 24 performs column control that is control for supplying (outputting) the pixel value obtained by the processing of the column processing unit 23 to the column I / F unit 12.
  • the column I / F unit 12 functions as an interface for receiving the pixel value by temporarily storing the pixel value from the pixel access unit 11 (column processing unit 23 thereof).
  • the signal processing unit 13 uses the pixel values read from the pixel access unit 11 and stored in the column I / F unit 12 to perform predetermined signal processing such as generation of an image with a high dynamic range as described later, for example. And output to the outside of the image sensor 2 (for example, the memory 3 (FIG. 1)).
  • the timing control unit 14 generates a timing signal for controlling the operation timing of each block constituting the image sensor 2 and supplies the timing signal to a necessary block.
  • FIG. 3 is a perspective view showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 can be composed of one bare chip or can be composed of two bare chips stacked one above the other.
  • FIG. 3 is a perspective view showing a schematic configuration example of two bare chips when the image sensor 2 is constituted by two bare chips stacked one above the other.
  • the pixel array unit 21 and the row control unit 22 are formed on the upper chip 31 stacked on the upper side of the two bare chips stacked one above the other.
  • the column I / F unit 12, the signal processing unit 13, the timing control unit 14, the column processing unit 23, and the column control unit are arranged on the lower chip 32 stacked below the two bare chips. 24 is formed.
  • the image sensor 2 can be configured as a stacked image sensor by stacking the upper chip 31 and the lower chip 32 as described above.
  • FIG. 4 is a block diagram illustrating a configuration example of the pixel array unit 21 and the column processing unit 23 of FIG.
  • the pixel array unit 21 is configured by arranging two or more pixel units 41 regularly in a two-dimensional manner, that is, for example, in a matrix.
  • the pixel unit 41 is composed of pixels that output electrical signals by photoelectric conversion, and details will be described later.
  • one column signal line 42 is wired in the column direction (vertical direction) for one column of the pixel units 41.
  • the column signal line 42 of each column is connected to the pixel unit 41 of each row of the column and is connected to the column processing unit 23, and the electrical signal read from the pixel unit 41 is transmitted to the column signal line 42. To the column processing unit 23.
  • the row signal line 43 is wired in the row direction (left-right direction) for each row of the pixel unit 41, and is connected to the row control unit 22 and the pixel unit 41. .
  • the row control unit 22 controls the pixel unit 41 connected to the row signal line 43 by driving the row signal line 43, that is, supplying (flowing) a control signal to the row signal line 43. .
  • the column processing unit 23 includes a DAC (Digital-Analog-Converter) 51 and, for example, an ADC (AD-Converter) 52 that is a number X / 2 that is 1/2 the number of columns X of the pixel units 41 that constitute the pixel array unit 21. .
  • DAC Digital-Analog-Converter
  • ADC AD-Converter
  • the DAC 51 performs an analog-to-digital conversion to generate an analog reference signal having a period in which the level changes from a predetermined initial value to a predetermined final value with a constant slope such as a ramp signal, Supply to ADC52.
  • the x-th ADC 52 compares the electric signal supplied from the pixel unit 41 via the column signal line 42 with the reference signal supplied from the DAC 51 until the levels of the electric signal and the reference signal match. By counting the time required for the change in the level of the reference signal, AD conversion of the electrical signal from the pixel unit 41 is performed.
  • the ADC 52 outputs a pixel value, which is a digital electric signal obtained as a result of AD conversion or the like, to the column I / F unit 12 (FIG. 2).
  • the electric signal read from the pixel unit 41 in the 2x-1 column is supplied to the xth ADC 52 via the column signal line 42 in the 2x-1 column.
  • the electrical signal read from the pixel unit 41 in the 2x column may be supplied via the column signal line 42 in the 2x column.
  • a certain ADC 52 is supplied with an electrical signal read from the odd-numbered column pixel units 41 and when supplied with an electrical signal read from the even-numbered pixel unit 41. is there.
  • one ADC 52 is in charge of AD conversion of electrical signals for the two pixel units 41 of odd columns and even columns, so that the column processing unit 23 having X / 2 ADCs 52 has one row.
  • the AD conversion and the like of the pixel unit 41 are performed separately for the odd-numbered pixel units 41 and the even-numbered pixel units 41.
  • the column processing unit 23 is provided with the ADC 52 having a number X / 2 that is 1 ⁇ 2 of the number of columns X of the pixel units 41 constituting the pixel array unit 21.
  • the same number X of ADCs 52 as the number of columns X can be provided.
  • one ADC 52 can be in charge of AD conversion of an electric signal or the like for one column of pixel units 41. Therefore, the column processing unit 23 having X ADCs 52 has one row of pixel units. 41 AD conversion or the like can be performed simultaneously without dividing into odd and even columns.
  • an electrical signal is read from the pixel unit 41 in the odd-numbered column of the first row, and the column processing unit 23 AD conversion etc.
  • an electric signal is read out from the pixel unit 41 in the odd-numbered column of the first row and subjected to AD conversion or the like by the column processing unit 23. Thereafter, the electric units are sequentially sequentially applied from the pixel units 41 in the second row and thereafter. The signal is read out and subjected to AD conversion or the like by the column processing unit 23.
  • FIG. 5 is a circuit diagram showing a configuration example of the pixel unit 41.
  • nMOS negative channel Metal Metal Oxide Semiconductor
  • the pixel has a PD (Photo-Diode) 61 and an nMOS FET 62, and outputs an electrical signal by photoelectric conversion.
  • PD Photo-Diode
  • nMOS FET nMOS field-effect transistor
  • PD 61 is an example of a photoelectric conversion element, and performs photoelectric conversion by receiving incident light and accumulating charges corresponding to the incident light.
  • the anode of the PD 61 is connected (grounded) to the ground, and the cathode of the PD 61 is connected to the source of the FET 62.
  • the FET 62 is a transistor (Tr) for transferring the charge accumulated in the PD 61 from the PD 61 to the FD (Floating Diffusion), and is also referred to as a transfer Tr 62 hereinafter.
  • the source of the transfer Tr 62 is connected to the cathode of the PD 61, and the drain of the transfer Tr 62 is connected to the gate of the FET 64 via the FD.
  • the gate of the transfer Tr 62 is connected to the row signal line 43, and the transfer pulse TRG is supplied to the gate of the transfer Tr 62 via the row signal line 43.
  • the control signal to be sent to the row signal line 43 includes a transfer pulse TRG and a reset described later. There are a pulse RST and a selection pulse SEL.
  • the row signal line 43 includes a control line through which the transfer pulse TRG, the reset pulse RST, and the selection pulse SEL flow.
  • a control line through which the transfer pulse TRG flows is also referred to as a transfer control line TRG.
  • FD is a region formed at the connection point between the source of the FET 63 and the gate of the FET 64. In the FD, the electric charge supplied thereto is converted into a voltage like a capacitor.
  • the FET 63 is a transistor for resetting the electric charge (voltage (potential)) accumulated in the FD, and is also referred to as a reset Tr 63 hereinafter.
  • the drain of the reset Tr 63 is connected to the power supply Vdd, and the source is connected to the FD.
  • the gate of the reset Tr 63 is connected to the row signal line 43, and the reset pulse RST is supplied to the gate of the reset Tr 63 via the row signal line 43.
  • the FET 64 is a transistor for amplifying the voltage of the FD, and hereinafter also referred to as an amplifying Tr 64.
  • the gate of the amplified Tr 64 is connected to the FD, and the drain of the amplified Tr 64 is connected to the power supply Vdd.
  • the source of the amplification Tr 64 is connected to the drain of the FET 65.
  • the FET 65 is an FET for selecting an output of an electric signal (voltage) to the column signal line 42, and is hereinafter also referred to as a selection Tr 65.
  • the source of the selected Tr 65 is connected to the column signal line 42.
  • the gate of the selection Tr 65 is connected to the row signal line 43, and the selection pulse SEL is supplied to the gate of the selection Tr 65 through the row signal line 43.
  • a current source (not shown) is connected to the column signal line 42 connected to the source of the selected Tr 65, and this current source, the amplified Tr 64, and the selected Tr 65 are SF (Source follower).
  • the circuit is configured. Therefore, the FD is connected to the column signal line 42 via the SF circuit.
  • the pixel unit 41 can be configured without the selection Tr 65.
  • the PD 61 receives light incident thereon and performs photoelectric conversion to start accumulation of electric charge according to the amount of received incident light.
  • the selection pulse SEL is at the H level and the selection Tr 65 is in the ON state.
  • the row control unit 22 (FIG. 4) temporarily transfers the transfer pulse TRG (from the L (Low) level). Set to H (High) level.
  • the row control unit 22 temporarily sets the reset pulse RST to the H level before temporarily setting the transfer pulse TRG to the H level, thereby temporarily setting the reset Tr 63 to the on state.
  • the FD When the reset Tr 63 is turned on, the FD is connected to the power source Vdd via the reset Tr 63, and the charge in the FD is swept out to the power source Vdd via the reset Tr 63 and reset.
  • the fact that the FD is connected to the power supply Vdd and the charge in the FD is reset is also referred to as reset of the pixel unit 41 (or pixel).
  • the row control unit 22 After resetting the charge of FD, the row control unit 22 temporarily sets the transfer pulse TRG to the H level as described above, whereby the transfer Tr 62 is temporarily turned on.
  • the transfer Tr 62 When the transfer Tr 62 is turned on, the charge accumulated in the PD 61 is transferred to the FD after reset via the transfer Tr 62 and accumulated.
  • a voltage (potential) corresponding to the electric charge accumulated in the FD is output on the column signal line 42 as a signal line voltage (electric signal) through the amplification Tr 64 and the selection Tr 65.
  • the reset level which is the signal line voltage immediately after the pixel unit 41 is reset is AD converted.
  • the signal line voltage (the voltage corresponding to the charge accumulated in the PD 61 and transferred to the FD) after the transfer Tr 62 is temporarily turned on is a signal level (reset level, pixel value, and the like). Are converted to AD.
  • the ADC 52 performs CDS (Correlated Double Sampling) for obtaining a difference between the AD conversion result at the reset level and the AD conversion result at the signal level as a pixel value, and the electric signal obtained as a result of the CDS is converted into a pixel value.
  • CDS Correlated Double Sampling
  • the pixel value is read from the pixel of the pixel unit 41.
  • the reset Tr 63, the amplification Tr 64, the selection Tr 65, and the FD constitute a reading unit that reads an electric signal from the pixel.
  • the pixel unit 41 in FIG. 5 employs a unit pixel configuration that uses a readout unit for readout of an electrical signal from only one pixel, but the pixel unit 41 includes a plurality of pixels, A configuration of a shared pixel that shares a readout portion can be employed for reading out electrical signals from each of a plurality of pixels.
  • the electrical signals are sequentially read from the plurality of pixels by sequentially turning on the transfer Tr 62 of the plurality of pixels.
  • CDS is not considered in reading out a pixel signal, which is an electric signal serving as a pixel value, from the pixel unit 41 (pixels thereof).
  • the signal processing unit 13 uses the pixel value read from the pixel access unit 11 to generate signal processing (hereinafter referred to as HDR image generation processing) that generates an image with a high dynamic range. Say).
  • FIG. 6 is a diagram showing an example of pixel arrangement in the pixel array unit 21 (pixel unit 41 thereof) when a Bayer array is adopted as the color filter pattern.
  • R pixel a pixel that receives R (Red) component light
  • G pixel a pixel that receives G component light
  • B pixel a pixel that receives B (Blue) component light
  • R, G, and B represent an R pixel, a G pixel, and a B pixel, respectively.
  • the minimum unit is 2 ⁇ 2 pixels in which R pixels are arranged in the upper left, G pixels are arranged in the upper right and lower left, and B pixels are arranged in the lower right (horizontal ⁇ vertical). These are repeatedly arranged in each of the horizontal direction and the vertical direction.
  • the row control unit 22 controls the exposure time of the pixels as shown in FIG.
  • a pixel having a predetermined long exposure time is a long accumulation pixel (a pixel having a long charge accumulation time), and a pixel having a predetermined short exposure time is a short accumulation pixel (a charge accumulation time).
  • the row control unit 22 controls the exposure time of each pixel so that the long accumulation pixel and the short accumulation pixel are arranged in a zigzag as shown in FIG. To do.
  • the shaded rectangle represents the short accumulation pixel
  • the rectangle not shaded represents the long accumulation pixel
  • the arrangement of short accumulation pixels and long accumulation pixels arranged in a zigzag is also called a zigzag arrangement.
  • HDR image generation processing by appropriately combining the pixel values of the long accumulation pixels and short accumulation pixels as described above, an image with a higher dynamic range than an image with a dynamic range that can be obtained with only the long accumulation pixels or the short accumulation pixels. An HDR (High Dynamic Range) image is generated.
  • the pixel that is a short accumulation pixel is a pixel value corresponding to the charge accumulated in a short exposure time (hereinafter referred to as a short accumulation pixel). Only pixel values (also referred to as accumulated values) and no pixel values (hereinafter also referred to as long accumulated values) corresponding to charges accumulated in a long exposure time.
  • a pixel that is a long accumulation pixel has only a long accumulation value and no short accumulation value.
  • the signal processing unit 13 (FIG. 2) first performs the HDR image generation processing, for example, interpolating the short accumulation value for the long accumulation pixel and interpolating the long accumulation value for the short accumulation pixel. Process.
  • FIG. 7 is a diagram for explaining pixel value interpolation processing.
  • FIG. 7A is a diagram illustrating interpolation of long accumulation values for R pixels, G pixels, and B pixels that are short accumulation pixels, and B in FIG. 7 is R pixels that are long accumulation pixels, G pixels. It is a figure which shows the interpolation of the short accumulation value about each of a pixel and B pixel.
  • the signal processing unit 13 uses the same color as the attention short accumulation pixel as shown in FIG.
  • the long accumulation value of the short accumulation pixel of interest is interpolated using the long accumulation values of the four long accumulation pixels closest to the short accumulation pixel, for example.
  • the signal processing unit 13 uses the same color as the noticeable long accumulation pixel as shown in FIG.
  • the short accumulation value of the noticed long accumulation pixel is interpolated using, for example, the short accumulation values of four short accumulation pixels closest to the long accumulation pixel.
  • FIG. 8 is a diagram for explaining an image obtained by the pixel value interpolation process of FIG. 7 from an image captured by the pixel array unit 21.
  • a Bayer array is used for colors, and an image captured by the pixel array unit 21 using a zigzag array is used for the exposure time.
  • the color and sensitivity (brightness) of each pixel are in a mosaic pattern. Hereinafter, it is also referred to as a color / sensitivity mosaic image.
  • the color differs in a mosaic shape for each pixel, but the exposure time for the sensitivity is different.
  • a long image having a high sensitivity to light hereinafter also referred to as a long color accumulation mosaic image
  • an image having a short exposure time and a low sensitivity to light hereinafter also referred to as a short color accumulation mosaic image
  • FIG. 9 is a diagram for explaining a synthesis process for synthesizing the long color accumulation mosaic image and the short color accumulation mosaic image, which is performed by the signal processing unit 13 (FIG. 2) as the HDR image generation process.
  • the signal processing unit 13 performs demosaic (development) on each of the long color accumulation mosaic image and the short color accumulation mosaic image, and each pixel has R, G, and B pixel values. A long color accumulation image and a short color accumulation image are generated.
  • the signal processing unit 13 appropriately synthesizes the long color accumulation image and the short color accumulation image to generate an HDR image.
  • FIG. 10 is a diagram illustrating the wiring of the transfer control line TRG through which the transfer pulse TRG flows when the pixel array unit 21 captures a color / sensitivity mosaic image.
  • a shaded rectangle is a short accumulation pixel
  • a non-shadowed rectangle is a long accumulation pixel
  • R, G, and B are R pixel, G pixel, and B pixel are respectively represented.
  • the black circle is attached to the transfer control line TRG to which the black circle is attached and the pixel (the gate of the transfer TR62), that is, the black circle is attached via the transfer control line TRG. This means that a certain pixel is controlled.
  • the numbers with square brackets in the rectangle representing the pixel indicate the order in which the pixel signal is read from the pixel (the charge of the PD 61 is transferred).
  • a long accumulation pixel and a short accumulation pixel are mixed in one row of pixels, and as described with reference to FIG. Since it is in charge of AD conversion of the pixels (of the pixel unit 41) of the odd columns and the even columns, the three transfer control lines TRG are arranged in parallel for one row of pixels. Wired in the direction.
  • the j-th transfer control line TRG of the pixel in the i-th row (from the top) is also referred to as a transfer control line TRG (i, j). .
  • a period for reading out a pixel signal (electric signal corresponding to the electric charge accumulated in the PD 61 (FIG. 5)) from (one) pixel and performing AD conversion in the ADC 52, that is, corresponding to light received by the pixel.
  • a period for obtaining a pixel value from a pixel signal to be processed is also referred to as an AD period (1AD period).
  • one ADC 52 is in charge of AD conversion of two columns (two) of odd columns and even columns. Therefore, in order to obtain pixel values for one row of pixels, two AD periods Cost.
  • one AD period must be a period equal to or less than half of one horizontal scanning period.
  • the transfer control line TRG (1,1) is connected to the R pixel, which is a long accumulation pixel, of the pixels in the first row, and the transfer control line TRG (1,1). 2) is connected to the G pixel which is a long accumulation pixel among the pixels in the first row, and the transfer control line TRG (1, 3) is connected to the short accumulation pixel among the pixels in the first row. Connected to the R pixel.
  • the transfer control line TRG (2,1) is connected to the B pixel which is a long accumulation pixel among the pixels of the second row
  • the transfer control line TRG (2,2) is The transfer control line TRG (2,3) is connected to the G pixel that is the short accumulation pixel among the pixels in the second row, and the B that is the short accumulation pixel among the pixels in the second row. Connected to the pixel.
  • the transfer control line TRG (3,1) is connected to the R pixel that is the short accumulation pixel among the pixels in the third row, and the transfer control line TRG (3,2) Of the pixels in the third row, connected to the G pixel that is a long accumulation pixel, and the transfer control line TRG (3,3) is the long accumulation pixel of the pixels in the third row. Connected to the pixel.
  • the transfer control line TRG (4,1) is connected to the B pixel which is a short accumulation pixel among the pixels in the fourth row, and the transfer control line TRG (4,2) Of the pixels in the fourth row, connected to the G pixel, which is a short accumulation pixel, and the transfer control line TRG (4,3) is a long accumulation pixel among the pixels in the fourth row. Connected to the pixel.
  • the transfer control line TRG is connected to the pixels of each row.
  • the transfer control lines TRG (1,1) and (1,3) in the first row are driven, and the pixels in the first row
  • the pixel signal is read out from the R pixels arranged in the odd-numbered columns.
  • the transfer control line TRG (1, 2) in the first row is driven, and the pixel signal is read from the G pixels arranged in the odd-numbered columns among the pixels in the first row.
  • the transfer control line TRG (1, 2) in the second row is driven, and the pixel signal is read out from the G pixels arranged in the odd columns among the pixels in the second row.
  • the transfer control lines TRG (2, 1) and (2, 3) in the second row are driven, and pixel signals are read out from the B pixels arranged in the even columns among the pixels in the second row.
  • FIG. 11 is a timing chart showing an example of drive timing for driving the transfer control line TRG (pixels connected thereto) when a color / sensitivity mosaic image is captured by the pixel array unit 21.
  • the PD 61 In the pixel (pixel unit 41 (FIG. 5)), after operating the electronic shutter that discards the electric charge accumulated in the PD 61, the PD 61 is exposed to accumulate electric charge as a pixel value, and has a predetermined exposure time. After the elapse of time, the charge accumulated in the PD 61 during the exposure time is read (to FD).
  • the transfer control line TRG and hence the transfer Tr 62 (FIG. 5) connected to the transfer control line TRG, is transmitted from the PD 61 when the electronic shutter operates and the exposure time has elapsed in the row control unit 22 (FIG. 4). It is driven at the time of charge reading.
  • the transfer pulse TRG is caused to flow through the transfer control line TRG when the electronic shutter is operated and when the charge is read from the PD 61 after the exposure time has elapsed.
  • Transfer control line is connected to the G pixel that is a long accumulation pixels of the first row of pixels TRG (1, 2) at time t 21, is driven for electronic shutter, then, long exposure at time t 22 after the time has passed, it is driven for charge readout.
  • the first line of the transfer control line is connected to the R pixel that is the short accumulation pixels among the pixels TRG (1, 3) at time t 31, is driven for electronic shutter, then, a short ⁇ short exposure time determined for the pixel (hereinafter, also referred to as short exposure time) at time t 32 after a lapse driven for charge readout.
  • the second line of the transfer control line is connected to the B pixel that is a long accumulation pixels among the pixels TRG (2,1) at time t 41, is driven for electronic shutter, then, at time t 42 after a long exposure time has elapsed, it is driven for charge readout.
  • Second line of the transfer control line is connected to the G pixel that is a short accumulation pixels among the pixels TRG (2, 2) at time t 51, is driven for electronic shutter, then, a short-exposure at time t 52 after the time has passed, it is driven for charge readout.
  • Transfer control line is connected to the B pixel that is a short accumulation pixels of the second row of pixels TRG (2,3) at time t 61, is driven for electronic shutter, then, a short-exposure at time t 62 after the time has passed, it is driven for charge readout.
  • the long accumulation pixels and the short accumulation pixels are mixed, but the pixel signals corresponding to the electric charges read in the R pixels are converted to the same AD.
  • the transfer control line TRG (1,1) connected to the R pixel that is the long accumulation pixel arranged in the odd column of the first row and the R pixel that is the short accumulation pixel are connected. Times t 12 and t 32 at which the transfer control lines TRG (1,3) are driven to read out the charges (hereinafter also referred to as read times) are the same time.
  • pixel signals corresponding to the charges read in the G pixels are read out at the same timing in order to perform AD conversion in the same AD period.
  • one ADC 52 is responsible for AD conversion of two columns of pixels of odd columns and even columns, so that the R pixels arranged in the odd columns of the first row For the G pixels arranged in the even columns of the first row, AD conversion cannot be performed simultaneously (within the same AD period).
  • the first row of the transfer control line is connected to the G pixels arranged in even columns TRG (1, 2) are driven at a time t 22 in the AD period immediately thereafter.
  • the pixel signals corresponding to the charges read in the G pixels are read out at the same timing in order to perform AD conversion in the same AD period.
  • the long accumulation pixels and the short accumulation pixels are mixed, but the pixel signals corresponding to the electric charges read in the B pixels are transmitted in the same AD period.
  • the transfer control line TRG (2,1) connected to the B pixel that is a long accumulation pixel and the B pixel that is a short accumulation pixel arranged in the even-numbered column of the second row.
  • transfer control line TRG and (2,3) but the read time t 42 and t 62 respectively driven for charge readout, the same time.
  • one ADC 52 is in charge of AD conversion of two columns of pixels of odd columns and even columns, so that the G pixels arranged in the second odd column For the B pixels arranged in the even-numbered columns in the second row, AD conversion cannot be performed at the same time (within the same AD period).
  • the transfer control line TRG (2, 2) connected to the G pixels arranged in the odd-numbered column in the second row is connected to the G pixels arranged in the even-numbered column in the first row.
  • transfer control line TRG it is (1,2) is driven at time t 52 of the next AD period AD period including the time t 22 to be driven.
  • the outer two of the three transfer control lines TRG (2,1), TRG (2,2), and TRG (2,3) are also transferred.
  • Control lines TRG (2,1) and TRG (2,3) are driven simultaneously.
  • FIG. 12 is a block diagram illustrating a first configuration example of a portion of the row control unit 22 that drives (controls) a certain row of pixels in the pixel array unit 11.
  • the row control unit 22 has three buffers 71 1 , 71 2 , and 71 3 .
  • the transfer pulse TRG When the transfer pulse TRG is supplied to the input terminal of the buffer 71 n , the transfer pulse TRG is sent to the transfer control line 72 n connected to the output terminal, whereby the transfer control line 72 n , and thus, The pixel is driven (the transfer Tr 62 of the pixel (FIG. 5) is temporarily turned on).
  • the transfer control line 72 n to be driven is also referred to as a selected line, and the transfer control line 72 n that is not to be driven is also referred to as a non-selected line.
  • the three transfer control lines 72 1 , 72 2 , and 72 3 are transfer control lines TRG (i, 1), (i, 2) wired in the row direction in parallel to a certain row of pixels. ) And (i, 3) respectively.
  • the row control unit 22 supplies the transfer pulse TRG to the input terminal of the buffer 71 n to which the transfer control line 72 n that is the selected line is connected.
  • a transfer pulse TRG is supplied to the input terminal, the transfer pulse TRG, by flowing to the transfer control line 72 n connected to the output terminal, for driving the transfer control line 72 n.
  • the transfer pulse TRG In the pixel connected to the driven transfer control line 72 n (FIG. 5), the charge accumulated in the PD 61 is read out to the FD via the transfer Tr 62, and the pixel signal corresponding to the charge is displayed in the column.
  • the signal is supplied to the ADC 52 via the signal line 42 (FIG. 4) and is AD converted.
  • the buffer 71 n to which the transfer control line 72 n that is a non-selected line is connected outputs, for example, a constant voltage that turns off the transfer Tr 62, and therefore, the transfer control that is a non-selected line.
  • the line 72 n (potential) is at a constant voltage.
  • the transfer control line 72 n includes a wiring resistance R and parasitic capacitances C C and C P.
  • the parasitic capacitance C C is a parasitic capacitance of coupling between two adjacent transfer control lines 72 n and 72 n ′ (n ′ ⁇ n), and the parasitic capacitance C P is connected to the transfer control line 72 n . Of the parasitic capacitances that occur, these are parasitic capacitances other than the parasitic capacitance C C.
  • the transfer control lines 72 1 to 72 3 wired in parallel to one row of pixels.
  • the first and third transfer control lines 72 1 and 72 3 which are the outer two, are driven simultaneously, that is, the transfer pulse TRG flows simultaneously through the transfer control lines 72 1 and 72 3.
  • the outer two are of one eyes three th transfer control line 72 1 and 72 3, it becomes selected lines, sandwiched between them, so to speak are two first transfer control line 72 second central, non May be a selection line.
  • the transfer control line 72 1 and 72 3 are selected line, the flow transfer pulse TRG simultaneously, the transfer control line 72 2 is in a non-selected line, a constant voltage.
  • the transfer control line 72 1 and 72 3 are selected line, the transfer pulse TRG is, flows simultaneously (adjacent) being sandwiched the selected transfer control line 72 1 and 72 3 is a line, in the non-selection line in certain transfer control line 72 2, and the transfer control line 72 2, the influence of parasitic capacitance C C due to the coupling between the respective transfer control lines 72 1 and 72 3 adjacent, the rising edge of the transfer pulse TRG At the timing, the potential floats and the potential fluctuates instantaneously.
  • the transfer control lines 72 1 and 72 3 are, driven at the same time, the transfer control line 72 1 and 72 3 of both the potential of the transfer control line 72 2 adjacent to the float ⁇ (voltage), the transfer control line 72 only either one of 1 and 72 3 are compared when driven, it doubled.
  • ⁇ the potential of the transfer control line 72 2 floats is to the overall capacitance value of the parasitic capacitance C C and C P affects the transfer control line 72 2, determined by the capacitance value of the parasitic capacitance C C by coupling because, ⁇ transfer control line 72 and second potential when both of the transfer control lines 72 1 and 72 3 are driven, if any only one is driven out of the transfer control lines 72 1 and 72 3 Twice as much.
  • Amount of leakage charge flowing from PD61 is proportional to ⁇ the potential transfer control line 72 2, the transfer control line 72 1 and 72 3, when driven at the same time, to the transfer control line 72 1 and 72 3 leakage of (PD 61 is accumulated in) the charge pinched are connected to the transfer control line 72 2 pixels, if any only one is driven out of the transfer control lines 72 1 and 72 3 In comparison, it is doubled.
  • the pixel (PD 61) is compared with the case where only one of the transfer control lines 72 1 and 72 3 is driven.
  • the amount of accumulated charges, and hence the amount by which the signal amount of the pixel signal corresponding to the charges decreases, is doubled, and the image quality of the image captured by the pixel array unit 21 is degraded.
  • FIG. 13 is a diagram for explaining a first method for suppressing the fluctuation of the potential of the transfer control line TRG which is a non-selected line, which is caused by the coupling as described above.
  • FIG. 13 is a block diagram showing a second configuration example of the row control unit 22.
  • the transfer control line 72 1 and 72 3 when driven at the same time, ⁇ the potential of the transfer control line 72 2 adjacent to both the transfer control line 72 1 and 72 3 floats is , only either one of the transfer control lines 72 1 and 72 3 are compared when driven, doubled, the signal amount is large reduction in the pixel signals of the pixels connected to the transfer control line 72 2 As a result, the image quality of the image captured by the pixel array unit 21 deteriorates.
  • the uppermost transfer control line 72 1 corresponding to the second transfer control line TRG is a non-selected line and is set to a constant voltage.
  • the non-selected lines since it has the transfer control line 72 2 to suppress the floating of the potential due to the coupling, it is possible to reduce deterioration of image quality.
  • both transfer control lines 72 1 and 72 3 sandwiching the transfer control line 72 2 that is a non-selected lines can not be driven simultaneously, the transfer control line 72 1 to no freedom to drive the 72 3, and thus, reduces the degree of freedom for driving the pixel, it may be difficult to image a color / sensitivity mosaic image.
  • FIG. 14 is a diagram for explaining a second method for suppressing the fluctuation of the potential of the transfer control line TRG which is a non-selected line, caused by coupling.
  • FIG. 14 is a block diagram illustrating a third configuration example of the row control unit 22.
  • the row control unit 22 of FIG. 14 is common to the case of FIG. 12 in that it has a buffer 71 n to which the transfer control line 72 n is connected. However, the row control unit 22 of FIG. It is different from the case of.
  • the transfer control line 72 2 to suppress the floating of the potential due to the coupling, it is possible to reduce deterioration of image quality.
  • the parasitic capacitance in the pixels varies between the pixels in the row adjacent to the shield wiring 81 and the pixels in the non-adjacent row, and the image quality due to the appearance of horizontal stripes in the image captured by the pixel array unit 21. There is a risk of deterioration.
  • FIG. 15 is a diagram for explaining a third method for suppressing the fluctuation of the potential of the transfer control line TRG which is a non-selected line, caused by coupling.
  • FIG. 15 is a block diagram illustrating a fourth configuration example of the row control unit 22.
  • a transfer control line TRG among the plurality of transfer control lines TRG wired in parallel is set as a non-selected line, and the transfer control line that is the non-selected line is used.
  • the two transfer control lines TRG sandwiching TRG are used as selection lines and the two transfer control lines TRG are driven to read out charges, the two transfer control lines TRG as selection lines are 1AD It is driven by shifting the drive timing within the period.
  • the transfer control lines 72 1 and 72 3 shift the drive timing within one AD period. Driven.
  • the timing of the rising edge of the drive pulse TRG that flows through one of the transfer control lines 72 1 and 72 3 , for example, to the transfer control line 72 3 is at a predetermined timing (time) t 1 after the start of a certain AD period.
  • the timing of the rising edge of the drive pulse TRG flowing through the other transfer control line 72 1 is the timing t 2 within the same AD period shifted by a predetermined shift time T thereafter.
  • the transfer control lines 72 1 and 72 3 are connected to the pixels to be subjected to AD conversion by reading out the pixel signal within the same AD period. Therefore, the transfer control lines 72 1 and 72 3 are simultaneously selected as the selection lines. together with the transfer control line 72 2 sandwiched between the transfer control line 72 1 and 72 3, when it is in the non-selected lines, the transfer control line 72 1 and 72 3 are selective lines, in 1AD period by driving by shifting the driving timing in the transfer control line 72 2 is in a non-selected lines receive the influence of the coupling temporally shift the transfer control line 72 1 and 72 3, as a result, instantaneously The influence of the coupling received can be reduced.
  • the transfer control line 72 2 that is a non-selected lines, the change in the potential of the floating potential due to the coupling (floating), the transfer control line 72 1 and 72 3 adjacent to the transfer control line 72 2 timing when driven, that is, starts at the rising edge of the transfer pulse TRG, which flowed to the transfer control line 72 1 and 72 3, the wiring resistance R, as well as, a time constant determined by parasitic capacitance C C and C P Convergence continues for the time corresponding to.
  • the transfer control line 72 generated by coupling the shift time T for shifting the drive timing of the transfer control lines 72 1 and 72 3 , which are the selected lines, with one of the transfer control lines 72 1 and 72 3.
  • the effect of coupling the transfer control line 72 2 is received by the effect of coupling with the transfer control line 72 1, the transfer control line 72 3 Disperses with time due to coupling.
  • the transfer control line 72 2 the instantaneous, will receive only the influence of one and the coupling of the transfer control lines 72 1 and 72 3, the transfer control line 72 1 and 72 3 It is not affected by the coupling.
  • the transfer control line 72 2 a floating potential due to the coupling, as in the case of FIG. 13 and FIG. 14, the transfer This can be suppressed to the same extent as when only one of the control lines 72 1 and 72 3 is driven, and image quality deterioration can be reduced.
  • the shift time T when the less variation convergence time period, the shift time T, than when the change convergence time or longer, ⁇ the potential transfer control line 72 2 is larger However, it is still smaller than when both transfer control lines 72 1 and 72 3 are driven simultaneously.
  • the transfer Tr62 pixel adopts the nMOS of FET, the transfer control line 72 1 and 72 3, in 1AD period, only shifting time T, when driving by shifting the driving timing, the transfer control line 72 the timing of the rising edge of the transfer pulse TRG to flow to each of the 1 and 72 3 are shifted by shift time T.
  • the transfer pulse TRG to be supplied to the transfer control line 72 1 and 72 3 temporarily, the pulse is employed consisting of H level to L level, In the pixel, charges are transferred from the PD 61 at the timing of the falling edge of the transfer pulse TRG.
  • the transfer Tr62 pixel adopts the pMOS FET, the transfer control line 72 1 and 72 3, in 1AD period, only shifting time T, when driving by shifting the driving timing, the transfer control line 72 the timing of the falling edge of the transfer pulse TRG to flow to each of the 1 and 72 3 are shifted by shift time T.
  • FIG. 16 shows the second case where two transfer control lines 72 1 and 72 3 sandwiching the transfer control line 722 that is the non-selected line simultaneously become the selected line in the row control unit 22 of FIG. 14 is a flowchart illustrating driving (control) of the transfer control lines 72 1 and 72 3 of the book.
  • step S11 the line control unit 22, in 1AD period, the driving timing of the transfer control lines 72 1 and 72 3 are selected line, shifted to drive shifted by time t.
  • FIG. 17 is a block diagram illustrating a fifth configuration example of the row control unit 22.
  • the row control unit 22 in FIG. 17 has the buffers 71 1 to 71 3 in common with the case of FIG. 15, and the delay units 91 1 and 91 2 are newly provided. Is different.
  • the delay unit 91 1 is supplied with a transfer pulse TRG that flows through the transfer control line 72 1 .
  • the delay units 91 1 and 91 2 are connected in series to the input terminal of the buffer 71 1.
  • the transfer pulse TRG supplied to the delay unit 91 1 is the shift time T. Delayed and supplied to the buffer 71 1 .
  • the row control unit 22 is shifted by a shift time T as a transfer pulse TRG that drives each of the transfer control lines 72 1 and 72 3 that are selection lines (flows through the transfer control lines 72 1 and 72 3 ).
  • a transfer pulse TRG is generated in advance and supplied to buffers 71 1 and 71 2 connected to transfer control lines 72 1 and 72 3 , respectively.
  • the row control unit 22 generates the transfer pulse TRG having the same timing as the transfer pulse TRG for driving the transfer control lines 72 1 and 72 3 , and the delay unit 91 1 and the buffer 71 3. To supply.
  • the TRG supplied thereto is supplied to the transfer control line 72 3 .
  • the transfer pulse TRG supplied to the delay unit 91 1 is delayed by the shift time T and supplied to the buffer 71 1 .
  • the TRG supplied thereto is supplied to the transfer control line 72 1 .
  • the transfer pulse TRG supplied to the transfer control line 72 1 and the transfer pulse TRG supplied to the transfer control line 72 3 are shifted by the shift time T.
  • the transfer control lines 72 1 and 72 3 are Similarly to the case of 15, the driving is performed by shifting the drive timing by the shift time t in one AD period.
  • a Bayer array is adopted as the color filter pattern, but the color filter pattern is not limited to the Bayer array.
  • a transfer control line TRG among the plurality of transfer control lines TRG wired in parallel is set as a non-selected line, and the transfer control line TRG that is the non-selected line is sandwiched between the transfer control lines TRG.
  • a color / sensitivity mosaic image is captured as an example of the case where the two transfer control lines TRG are selected lines has been described as an example, but the present technology may be applied to cases other than capturing a color / sensitivity mosaic image. Can do.
  • the two transfer control lines TRG sandwiching a transfer control line TRG that is a non-selected line are selected lines and the two transfer control lines TRG are driven.
  • the two transfer control lines TRG are driven with the drive timing shifted within one AD period.
  • the two transfer control lines TRG are selected as the selection lines, and the two transfer control lines TRG are controlled. Even when the line TRG is driven, it is possible to drive the two transfer control lines TRG, which are selection lines, while shifting the drive timing within one AD period.
  • the impedance of the transfer control line TRG and hence the waveform of the transfer pulse TRG flowing through the transfer control line TRG, drives two adjacent transfer control lines TRG simultaneously, and only one of the transfer control lines TRG. It may fluctuate with the case of driving.
  • the case where a plurality of transfer control lines TRG are wired in parallel continuously is targeted.
  • this drive timing control can be applied to two control lines wired in parallel for the same control of the pixels other than the transfer control line TRG. it can.
  • this technology can be applied to PCs (Personal Computers), mobile phones, tablet terminals, smartphones, wearable cameras, and other electronic devices that can be equipped with image capturing functions. it can.
  • PCs Personal Computers
  • mobile phones tablet terminals
  • smartphones wearable cameras
  • other electronic devices that can be equipped with image capturing functions. it can.
  • this technique can take the following structures.
  • a solid-state imaging device comprising: a control unit that drives two transfer control lines wired in parallel to shift transfer timing within one AD period for controlling transfer of charges accumulated in the photoelectric conversion element.
  • ⁇ 3> The controller shifts by a time equal to or longer than a time at which a potential change of the other transfer control line caused by coupling converges when one of the two transfer control lines is driven.
  • ⁇ 4> The solid-state imaging device according to ⁇ 3>, wherein the transfer control lines of the two transfer control lines are connected to pixels of a predetermined color in one row of pixels.
  • ⁇ 5> The solid-state imaging device according to ⁇ 4>, wherein the other transfer control line is connected to a pixel having a color different from the predetermined color in the pixels of the one row.
  • the pixel of the predetermined color is an R (Red) or B (Blue) pixel
  • the exposure time differs between a pixel to which one of the two transfer control lines is connected and a pixel to which the other transfer control line is connected ⁇ 4> to ⁇ 6> The solid-state imaging device described.
  • nMOS negative channel metal oxide semiconductor
  • a pMOS (positive channel Metal Oxide Semiconductor) transistor is connected to the transfer control line, When the control unit transfers a charge accumulated in the photoelectric conversion element by supplying a pulse to the pMOS transistor via the transfer control line,
  • the solid-state imaging device according to any one of ⁇ 1> to ⁇ 7>, wherein the control unit shifts a timing of a falling edge of the pulse supplied to the two transfer control lines.
  • a control method including a step of driving two transfer control lines wired in parallel with a drive timing shifted within one AD period for controlling transfer of charge accumulated in the photoelectric conversion element.
  • An optical system that collects the light;
  • An image sensor that receives light and captures an image, The image sensor is When a period for reading out an electrical signal corresponding to the electric charge accumulated in the photoelectric conversion element from a pixel having a photoelectric conversion element that performs photoelectric conversion and performing AD (Analog Digital) conversion is an AD period,
  • An electronic apparatus comprising: a control unit configured to drive two transfer control lines wired in parallel with a drive timing shifted within one AD period for controlling transfer of charge accumulated in the photoelectric conversion element.
  • a solid-state imaging device comprising: a control unit that drives two control lines wired in parallel for the same control while shifting the drive timing within one AD period.
  • SYMBOLS 1 Optical system, 2 Image sensor, 3 Memory, 4 Signal processing part, 5 Output part, 6 Control part, 11 Pixel access part, 12 Column I / F part, 13 Signal processing part, 14 Timing control part, 21 Pixel array part , 22 row control unit, 23 column processing unit, 24 column control unit, 31 upper chip, 32 lower chip, 41 pixel unit, 42, 42 column signal line, 43, 43 row signal line, 51 DAC, 52 ADC, 61 PD , 62 to 65 FET, 71 1 to 71 3 buffer, 72 1 to 72 3 transfer control line, 81 a shield wiring 91 1, 91 2 delay portion

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Abstract

　本技術は、画素を駆動する自由度を、容易に向上させることができるようにする固体撮像装置、制御方法、及び、電子機器に関する。 光電変換を行う光電変換素子を有する画素から、光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線が、１AD期間内で駆動タイミングをずらして駆動される。本技術は、例えば、画像を撮像するイメージセンサ等に適用することができる。

Description

固体撮像装置、制御方法、及び、電子機器
　本技術は、固体撮像装置、制御方法、及び、電子機器に関し、特に、例えば、画素を駆動する自由度を、容易に向上させることができるようにする固体撮像装置、制御方法、及び、電子機器に関する。
　近年、イメージセンサの多画素化に伴い、光電変換を行う画素について、光電変換により得られる電荷の転送を制御するための転送制御線の配線間隔が狭くなっている。
　そのため、駆動されていない転送制御線の電位が、駆動された転送制御線とのカップリングにより変動し、その電位の変動に起因して、電荷が漏れて、画質が劣化することがある。
　そこで、特許文献１では、転送制御線に並行して並列配線を設け、並列配線、１の転送制御線、及び、他の転送制御線の並びにおいて、他の転送制御線を駆動する（パルスを流す）ときには、並列配線を一定電圧とすることにより、カップリングによる１の転送制御線の電位の変動を抑制する技術が提案されている。
特開2011-114324号公報
　特許文献１に記載の技術では、３本の並行の配線について、１番目及び３番目の配線（端の配線）のうちの一方の配線が駆動されるときに、他方の配線を一定電圧にする必要があるため、画素の駆動が制約され、画素を駆動する自由度が低下することがある。
　本技術は、このような状況に鑑みてなされたものであり、画素を駆動する自由度を、容易に向上させることができるようにするものである。
　本技術の固体撮像装置は、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部を備える固体撮像装置である。
　本技術の制御方法は、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動するステップを含む制御方法である。
　本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを備え、前記イメージセンサは、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部を有する電子機器である。
　本技術の固体撮像装置、制御方法、及び、電子機器においては、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線が、１AD期間内で駆動タイミングをずらして駆動される。
　本技術の他の固体撮像装置は、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記画素について、同一の制御するための、並行に配線された２本の制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部を備える固体撮像装置である。
　本技術の他の固体撮像装置においては、光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、前記画素について、同一の制御するための、並行に配線された２本の制御線が、１AD期間内で駆動タイミングをずらして駆動される。
　なお、固体撮像装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、画素を駆動する自由度を、容易に向上させることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 イメージセンサ２の構成例を示す斜視図である。 画素アクセス部１１の詳細な構成例を示すブロック図である。 画素ユニット４１の構成例を示す回路図である。 カラーフィルタのパターンとして、ベイヤ配列を採用した場合の、画素アレイ部２１の画素の配置の例を示す図である。 画素値補間処理を説明する図である。 画素アレイ部２１で撮像される画像から、画素値補間処理によって得られる画像を説明する図である。 信号処理部１３がHDR画像生成処理として行う、長蓄色モザイク画像と短蓄色モザイク画像とを合成する合成処理を説明する図である。 画素アレイ部２１で、説明した色／感度モザイク画像が撮像される場合の、転送パルスTRGが流れる転送制御線TRGの配線を説明する図である。 画素アレイ部２１で、色／感度モザイク画像が撮像される場合の、転送制御線TRGの駆動の駆動タイミングの例を示すタイミングチャートである。 行制御部２２の第１の構成例を示すブロック図である。 行制御部２２の第２の構成例を示すブロック図である。 行制御部２２の第３の構成例を示すブロック図である。 行制御部２２の第４の構成例を示すブロック図である。 行制御部２２での、２本の転送制御線７２1及び７２3の駆動（制御）を説明するフローチャートである。 行制御部２２の第５の構成例を示すブロック図である。
　＜本技術を適用したディジタルカメラの一実施の形態＞
　図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
　なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
　図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
　出力部５は、信号処理部４からの画像データを出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
　以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　図２は、図１のイメージセンサ２の構成例を示すブロック図である。
　図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。
　画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。
　すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３、並びに、列制御部２４を有する。
　画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素が２次元に規則的に配列されて構成される。
　画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素から電気信号を読み出し、カラム処理部２３に供給する。
　行制御部２２は、画素アレイ部２１の画素から電気信号の読み出すためのアクセス制御を行う。
　カラム処理部２３は、画素アレイ部２１から供給される電気信号（電圧）のAD変換等の処理を行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。
　列制御部２４は、カラム処理部２３の処理によって得られた画素値を、カラムI/F部１２に供給（出力）するための制御である列制御を行う。
　カラムI/F部１２は、画素アクセス部１１（のカラム処理部２３）からの画素値を一時記憶することで、その画素値を受け取るインターフェースとして機能する。
　信号処理部１３は、画素アクセス部１１から読み出され、カラムI/F部１２に記憶された画素値を用いて、例えば、後述するような高ダイナミックレンジの画像の生成等の所定の信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。
　タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。
　図３は、図１のイメージセンサ２の構成例を示す斜視図である。
　イメージセンサ２は、１つのベアチップで構成することもできるし、上下に積層される２つのベアチップで構成することもできる。
　図３は、イメージセンサ２を、上下に積層される２つのベアチップにより構成する場合の、その２つのベアチップの概要の構成例を示す斜視図である。
　図３では、上下に積層される２つのベアチップのうちの上側に積層される上チップ３１に、画素アレイ部２１、及び、行制御部２２が形成されている。
　さらに、図３では、２つのベアチップのうちの下側に積層される下チップ３２に、カラムI/F部１２、信号処理部１３、タイミング制御部１４、カラム処理部２３、及び、列制御部２４が形成されている。
　イメージセンサ２は、以上のような上チップ３１と下チップ３２とを積層することにより、積層型イメージセンサとして構成することができる。
　＜画素アレイ部２１、及び、カラム処理部２３の構成例＞
　図４は、図２の画素アレイ部２１、及び、カラム処理部２３の構成例を示すブロック図である。
　画素アレイ部２１は、２個以上の画素ユニット４１が２次元に規則的に、すなわち、例えば、行列状等に配列されて構成される。
　画素ユニット４１は、光電変換によって電気信号を出力する画素で構成されるが、詳細については、後述する。
　画素アレイ部２１では、画素ユニット４１の１列に対して、１本の列信号線４２が、列方向（上下方向）に配線されている。
　各列の列信号線４２は、その列の各行の画素ユニット４１に接続されるとともに、カラム処理部２３に接続されており、画素ユニット４１から読み出された電気信号は、列信号線４２を介して、カラム処理部２３に供給される。
　また、画素アレイ部２１では、画素ユニット４１の各行に対して、行信号線４３が、行方向（左右方向）に配線されており、行制御部２２、及び、画素ユニット４１に接続されている。
　行制御部２２は、行信号線４３を駆動することで、すなわち、行信号線４３に制御信号を供給する（流す）ことで、その行信号線４３に接続されている画素ユニット４１を制御する。
　カラム処理部２３は、DAC(Digital Analog Converter)５１と、例えば、画素アレイ部２１を構成する画素ユニット４１の列数Xの1/2の数X/2のADC(AD Converter)５２とを有する。
　DAC５１は、DA変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成し、ADC５２に供給する。
　X/2個のADC５２のx番目(x=1,2,...,X/2)のADC５２は、2x-1列目と2x列目の２本の列信号線４２に接続されており、したがって、x番目のADC５２には、2x-1列目の画素ユニット４１から読み出された電気信号が、2x-1列目の列信号線４２を介して供給されるときと、2x列目の画素ユニット４１から読み出された電気信号が、2x列目の列信号線４２を介して供給されるときとがある。
　x番目のADC５２は、画素ユニット４１から列信号線４２を介して供給される電気信号と、DAC５１から供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、画素ユニット４１からの電気信号のAD変換等を行う。
　そして、ADC５２は、列制御部２４の制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。
　ここで、上述したように、x番目のADC５２には、2x-1列目の画素ユニット４１から読み出された電気信号が、2x-1列目の列信号線４２を介して供給されるときと、2x列目の画素ユニット４１から読み出された電気信号が、2x列目の列信号線４２を介して供給されるときとがある。
　すなわち、ある１個のADC５２には、奇数列の画素ユニット４１から読み出された電気信号が供給されるときと、偶数列の画素ユニット４１から読み出された電気信号が供給されるときとがある。
　したがって、１個のADC５２は、奇数列と偶数列との２列の画素ユニット４１について、電気信号のAD変換等を担当するので、X/2個のADC５２を有するカラム処理部２３では、１行の画素ユニット４１のAD変換等は、奇数列の画素ユニット４１と、偶数列の画素ユニット４１とに分けて行われる。
　なお、ここでは、カラム処理部２３に、画素アレイ部２１を構成する画素ユニット４１の列数Xの1/2の数X/2のADC５２を設けることとしたが、その他、カラム処理部２３には、例えば、列数Xと同一の数XのADC５２を設けることができる。
　この場合、１個のADC５２には、１列の画素ユニット４１について、電気信号のAD変換等を担当させることができ、したがって、X個のADC５２を有するカラム処理部２３では、１行の画素ユニット４１のAD変換等は、奇数列と偶数列とに分けることなく、同時に行うことができる。
　画素アレイ部２１、及び、カラム処理部２３が、以上のように構成される画素アクセス部１１では、例えば、１行目の奇数列の画素ユニット４１から電気信号が読み出され、カラム処理部２３でAD変換等される。
　その後、１行目の奇数列の画素ユニット４１から電気信号が読み出され、カラム処理部２３でAD変換等され、以下、２行目以降の画素ユニット４１からも、同様にして、順次、電気信号が読み出され、カラム処理部２３でAD変換等される。
　＜画素ユニット４１の構成例＞
　図５は、画素ユニット４１の構成例を示す回路図である。
　図５の画素ユニット４１は、例えば、１個の画素と、nMOS(negative channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)６３，６４、及び、６５とを有する。
　画素は、PD(Photo Diode)６１とnMOSのFET６２とを有し、光電変換によって電気信号を出力する。
　PD６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
　PD６１のアノードはグランド(ground)に接続され（接地され）、PD６１のカソードは、FET６２のソースに接続されている。
　FET６２は、PD６１に蓄積された電荷を、PD６１からFD(Floating Difusion)に転送するためのトランジスタ(Tr)であり、以下、転送Tr６２ともいう。
　転送Tr６２のソースは、PD６１のカソードに接続され、転送Tr６２のドレインは、FDを介して、FET６４のゲートに接続されている。
　また、転送Tr６２のゲートは、行信号線４３に接続されており、転送Tr６２のゲートには、行信号線４３を介して、転送パルスTRGが供給される。
　ここで、行制御部２２（図４）が、行信号線４３を介して、画素ユニット４１を制御するために、行信号線４３に流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　したがって、行信号線４３としては、転送パルスTRG、リセットパルスRST、及び、選択パルスSELが流れる制御線が存在する。以下、行信号線４３のうちの、転送パルスTRGが流れる制御線を、転送制御線TRGとも記載する。
　また、FDは、FET６３のソースとFET６４のゲートとの接続点に形成された領域であり、FDでは、そこに供給された電荷が、コンデンサの如く電圧に変換される。
　FET６３は、FDに蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、リセットTr６３ともいう。
　リセットTr６３のドレインは、電源Vddに接続され、ソースは、FDに接続されている。
　また、リセットTr６３のゲートは、行信号線４３に接続されており、リセットTr６３のゲートには、行信号線４３を介して、リセットパルスRSTが供給される。
　FET６４は、FDの電圧を増幅するためのトランジスタであり、以下、増幅Tr６４ともいう。
　増幅Tr６４のゲートは、FDに接続され、増幅Tr６４のドレインは、電源Vddに接続されている。また、増幅Tr６４のソースは、FET６５のドレインに接続されている。
　FET６５は、列信号線４２への電気信号（電圧）の出力を選択するためのFETであり、以下、選択Tr６５ともいう。
　選択Tr６５のソースは、列信号線４２に接続されている。
　また、選択Tr６５のゲートは、行信号線４３に接続されており、選択Tr６５のゲートには、行信号線４３を介して、選択パルスSELが供給される。
　なお、選択Tr６５のソースに接続されている列信号線４２には、図示せぬ電流源が接続されており、この電流源と、増幅Tr６４、及び、選択Tr６５とは、SF(Source Follower)の回路を構成している。したがって、FDは、SFの回路を介して、列信号線４２に接続されている。
　また、画素ユニット４１は、選択Tr６５なしで構成することができる。
　以上のように構成される画素ユニット４１では、PD６１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr６５はオン状態であることとする。
　PD６１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、行制御部２２（図４）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
　転送パルスTRGが一時的にHレベルになることにより、転送Tr６２は、一時的に、オン状態になる。
　転送Tr６２がオン状態になると、PD６１に蓄積された電荷は、転送Tr６２を介して、FDに転送されて蓄積される。
　行制御部２２は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr６３を、一時的に、オン状態にする。
　リセットTr６３がオン状態になることにより、FDは、リセットTr６３を介して、電源Vddに接続され、FDにある電荷は、リセットTr６３を介して、電源Vddに掃き出されてリセットされる。
　ここで、以上のように、FDが、電源Vddに接続され、FDにある電荷がリセットされることを、画素ユニット４１（又は画素）のリセットともいう。
　FDの電荷のリセット後、行制御部２２は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr６２は、一時的に、オン状態になる。
　転送Tr６２がオン状態になることにより、PD６１に蓄積された電荷は、転送Tr６２を介して、リセット後のFDに転送されて蓄積される。
　そして、FDに蓄積された電荷に対応する電圧（電位）が、増幅Tr６４及び選択Tr６５を介して、信号線電圧（電気信号）として、列信号線４２上に出力される。
　列信号線４２に接続されているADC５２（図４）では、画素ユニット４１のリセットが行われた直後の信号線電圧であるリセットレベルがAD変換される。
　さらに、ADC５２では、転送Tr６２が一時的にオン状態になった後の信号線電圧（PD６１に蓄積され、FDに転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　そして、ADC５２では、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる電気信号が、画素値として、カラムI/F部１２（図２）に出力される。
　以上のようにして、画素ユニット４１の画素から画素値が読み出される。
　なお、図５において、リセットTr６３、増幅Tr６４、選択Tr６５、及び、FDが、画素から電気信号を読み出す読み出し部を構成する。
　図５の画素ユニット４１は、１個の画素だけからの電気信号の読み出しに、読み出し部を使用する単位画素の構成を採用しているが、画素ユニット４１については、複数の画素を設け、その複数の画素それぞれからの電気信号の読み出しに、読み出し部を共有する共有画素の構成を採用することができる。
　複数の画素を有する共有画素の構成を採用する画素ユニット４１については、複数の画素の転送Tr６２を順番にオン状態にすることで、複数の画素から、順番に、電気信号が読み出される。
　ここで、以下では、説明を簡単にするため、画素ユニット４１（の画素）からの、画素値となる電気信号である画素信号の読み出しには、CDSは、考慮しないこととする。
　＜HDR画像生成処理＞
　信号処理部１３（図２）は、例えば、上述したように、画素アクセス部１１から読み出された画素値を用いて、高ダイナミックレンジの画像を生成する信号処理（以下、HDR画像生成処理ともいう）を行うことができる。
　以下、HDR画像生成処理について、簡単に説明する。
　図６は、カラーフィルタのパターンとして、ベイヤ(BAYER)配列を採用した場合の、画素アレイ部２１（の画素ユニット４１）の画素の配置の例を示す図である。
　ここで、R(Red)成分の光を受光する画素をR画素と、G成分の光を受光する画素をG画素と、B(Blue)成分の光を受光する画素をB画素と、それぞれいうこととする。図６において、R，G、及び、Bは、R画素、G画素、及び、B画素を、それぞれ表す。
　ベイヤ配列では、例えば、左上にR画素が、右上及び左下にG画素が、右下にB画素が、それぞれ配置された（横×縦が）２×２画素を最小単位として、その最小単位が、水平方向と垂直方向のそれぞれに繰り返し配置される。
　HDR画像生成処理を行う場合には、行制御部２２において、画素の露光時間が、図６に示すように制御される。
　いま、所定の長時間を露光時間とする画素を、長蓄画素（電荷の蓄積時間が長い画素）ということともに、所定の短時間を露光時間とする画素を、短蓄画素（電荷の蓄積時間が短い画素）ということとすると、行制御部２２は、長蓄画素と短蓄画素とのぞれぞれが、図６に示すように、ジグザグに並ぶように、各画素の露光時間を制御する。
　ここで、図６において、影を付してある矩形が、短蓄画素を表し、影を付していない矩形が、長蓄画素を表す。
　また、図６に示したように、ジグザグに並んだ短蓄画素及び長蓄画素の配列を、ジグザグ配列ともいう。
　長蓄画素によれば、暗い被写体が、黒つぶれせずに、明るく撮像され、短蓄画素によれば、明るい被写体が、いわゆる白飛びせずに、適切な明るさで撮像される。HDR画像生成処理では、以上のような長蓄画素及び短蓄画素の画素値を適切に合成することで、長蓄画素又は短蓄画素だけでは得られるダイナミックレンジの画像よりも高ダイナミックレンジの画像であるHDR(High Dynamic Range)画像が生成される。
　ところで、図６に示したジグザグ配列の画素アレイ部２１で撮像される画像では、短蓄画素になっている画素は、短時間の露光時間で蓄積される電荷に対応する画素値（以下、短蓄値ともいう）だけを有し、長時間の露光時間で蓄積される電荷に対応する画素値（以下、長蓄値ともいう）を有しない。
　同様に、長蓄画素になっている画素は、長蓄値だけを有し、短蓄値を有しない。
　そこで、信号処理部１３（図２）は、HDR画像生成処理として、まず、例えば、長蓄画素については、短蓄値を補間し、短蓄画素については、長蓄値を補間する画素値補間処理を行う。
　図７は、画素値補間処理を説明する図である。
　図７のＡは、短蓄画素であるR画素、G画素、及び、B画素それぞれについての長蓄値の補間を示す図であり、図７のＢは、長蓄画素であるR画素、G画素、及び、B画素それぞれについての短蓄値の補間を示す図である。
　いま、長蓄値を補間する対象の短蓄画素を、注目短蓄画素ということとすると、信号処理部１３は、図７のＡに示すように、注目短蓄画素と同一の色で、注目短蓄画素に最も近い、例えば、４個の長蓄画素の長蓄値を用いて、注目短蓄画素の長蓄値を補間する。
　また、短蓄値を補間する対象の長蓄画素を、注目長蓄画素ということとすると、信号処理部１３は、図７のＢに示すように、注目長蓄画素と同一の色で、注目長蓄画素に最も近い、例えば、４個の短蓄画素の短蓄値を用いて、注目長蓄画素の短蓄値を補間する。
　図８は、画素アレイ部２１で撮像される画像から、図７の画素値補間処理によって得られる画像を説明する図である。
　ここで、色については、ベイヤ配列を採用し、露光時間については、ジグザグ配列を採用する画素アレイ部２１で撮像される画像は、色や感度（明るさ）が、画素ごとに、モザイク状に異なるので、以下、色／感度モザイク画像ともいう。
　色／感度モザイク画像を対象として、図７の画素値補間処理が行われることにより、図８に示すように、色については、画素ごとに、モザイク状に異なるが、感度については、露光時間が長く、光に対する感度が高い画像（以下、長蓄色モザイク画像ともいう）と、露光時間が短く、光に対する感度が低い画像（以下、短蓄色モザイク画像ともいう）とが得られる。
　図９は、信号処理部１３（図２）がHDR画像生成処理として行う、長蓄色モザイク画像と短蓄色モザイク画像とを合成する合成処理を説明する図である。
　信号処理部１３は、図９に示すように、長蓄色モザイク画像、及び、短蓄色モザイク画像それぞれのデモザイク（現像）を行い、各画素が、R，G、及び、Bの各画素値を有する長蓄色画像、及び、短蓄色画像を生成する。
　そして、信号処理部１３は、図９に示すように、長蓄色画像、及び、短蓄色画像を、適切に合成し、HDR画像を生成する。
　図１０は、画素アレイ部２１で、色／感度モザイク画像が撮像される場合の、転送パルスTRGが流れる転送制御線TRGの配線を説明する図である。
　なお、図１０においては、図６と同様に、影を付してある矩形が、短蓄画素を、影を付していない矩形が、長蓄画素を、R，G、及び、Bが、R画素、G画素、及び、B画素を、それぞれ表す。
　また、図１０において、黒丸は、その黒丸が付してある転送制御線TRGと画素（の転送TR６２のゲート）とが接続されていること、すなわち、転送制御線TRGを介して、黒丸を付してある画素が制御されることを表す。
　さらに、画素を表す矩形の中の角括弧付きの数字は、その画素から画素信号が読み出される（PD６１の電荷が転送される）順番を表す。
　画素アレイ部２１での色／感度モザイク画像の撮像にあたっては、１行の画素に、長蓄画素と短蓄画素とが混在し、また、図４で説明したように、１個のADC５２が、奇数列と偶数列との２列の（画素ユニット４１の）画素（の画素信号）のAD変換を担当するので、１行の画素に対して、３本の転送制御線TRGが並行して行方向に配線される。
　ここで、各行の画素の３本の転送制御線TRGのうちの、（上から）i行目の画素の、j番目の転送制御線TRGを、転送制御線TRG(i,j)とも記載する。
　また、（１個の）画素から画素信号（PD６１（図５）に蓄積された電荷に対応する電気信号）を読み出し、ADC５２においてAD変換するための期間、すなわち、画素で受光された光に対応する画素信号から、画素値を得るための期間を、AD期間（1AD期間）ともいう。
　本実施の形態では、１個のADC５２が、奇数列と偶数列との２列（２個）の画素のAD変換を担当するので、１行の画素について、画素値を得るには、2AD期間を要する。
　したがって、本実施の形態では、動画については、1AD期間は、１水平走査期間の1/2以下の期間でなければならない。
　図１０において、１行目については、転送制御線TRG(1,1)は、１行目の画素のうちの、長蓄画素になっているR画素に接続され、転送制御線TRG(1,2)は、１行目の画素のうちの、長蓄画素になっているG画素に接続され、転送制御線TRG(1,3)は、１行目の画素のうちの、短蓄画素になっているR画素に接続されている。
　２行目については、転送制御線TRG(2,1)は、２行目の画素のうちの、長蓄画素になっているB画素に接続され、転送制御線TRG(2,2)は、２行目の画素のうちの、短蓄画素になっているG画素に接続され、転送制御線TRG(2,3)は、２行目の画素のうちの、短蓄画素になっているB画素に接続されている。
　３行目については、転送制御線TRG(3,1)は、３行目の画素のうちの、短蓄画素になっているR画素に接続され、転送制御線TRG(3,2)は、３行目の画素のうちの、長蓄画素になっているG画素に接続され、転送制御線TRG(3,3)は、３行目の画素のうちの、長蓄画素になっているR画素に接続されている。
　４行目については、転送制御線TRG(4,1)は、４行目の画素のうちの、短蓄画素になっているB画素に接続され、転送制御線TRG(4,2)は、４行目の画素のうちの、短蓄画素になっているG画素に接続され、転送制御線TRG(4,3)は、４行目の画素のうちの、長蓄画素になっているB画素に接続されている。
　以下、同様に、転送制御線TRGは、各行の画素に接続されている。
　以上のように、転送制御線TRGが配線されている画素アレイ部２１では、１行目の転送制御線TRG(1,1)及び(1,3)が駆動され、１行目の画素のうちの、奇数列に配列されたR画素から画素信号が読み出される。続けて、１行目の転送制御線TRG(1,2)が駆動され、１行目の画素のうちの、奇数列に配列されたG画素から画素信号が読み出される。
　その後、２行目の転送制御線TRG(1,2)が駆動され、２行目の画素のうちの、奇数列に配列されたG画素から画素信号が読み出される。続けて、２行目の転送制御線TRG(2,1)及び(2,3)が駆動され、２行目の画素のうちの、偶数列に配列されたB画素から画素信号が読み出される。
　以下、同様にして、順次、各行の画素から、画素信号が読み出される。
　図１１は、画素アレイ部２１で、色／感度モザイク画像が撮像される場合の、転送制御線TRG（に接続された画素）の駆動の駆動タイミングの例を示すタイミングチャートである。
　画素（画素ユニット４１（図５））においては、PD６１に蓄積された電荷を捨てる電子シャッタを動作させた後、PD６１に、画素値となる電荷を蓄積する露光が行われ、所定の露光時間の経過後に、その露光時間にPD６１に蓄積された電荷が（FDに）読み出される。
　転送制御線TRG、ひいては、転送制御線TRGに接続された転送Tr６２（図５）は、行制御部２２（図４）において、電子シャッタの動作時と、露光時間が経過した後のPD６１からの電荷の読み出し時とに駆動される。
　すなわち、行制御部２２では、電子シャッタの動作時と、露光時間が経過した後のPD６１からの電荷の読み出し時とに、転送制御線TRGに、転送パルスTRGが流される。
　転送制御線TRGが、図１０に示したように配線されている画素アレイ部２１については、１行目の画素のうちの長蓄画素になっているR画素に接続されている転送制御線TRG(1,1)は、時刻t11において、電子シャッタのために駆動され、その後、長蓄画素について決められた長い露光時間（以下、長露光時間ともいう）が経過した後の時刻t12において、電荷の読み出しのために駆動される。
　１行目の画素のうちの長蓄画素になっているG画素に接続されている転送制御線TRG(1,2)は、時刻t21において、電子シャッタのために駆動され、その後、長露光時間が経過した後の時刻t22において、電荷の読み出しのために駆動される。
　１行目の画素のうちの短蓄画素になっているR画素に接続されている転送制御線TRG(1,3)は、時刻t31において、電子シャッタのために駆動され、その後、短蓄画素について決められた短い露光時間（以下、短露光時間ともいう）が経過した後の時刻t32において、電荷の読み出しのために駆動される。
　また、２行目の画素のうちの長蓄画素になっているB画素に接続されている転送制御線TRG(2,1)は、時刻t41において、電子シャッタのために駆動され、その後、長露光時間が経過した後の時刻t42において、電荷の読み出しのために駆動される。
　２行目の画素のうちの短蓄画素になっているG画素に接続されている転送制御線TRG(2,2)は、時刻t51において、電子シャッタのために駆動され、その後、短露光時間が経過した後の時刻t52において、電荷の読み出しのために駆動される。
　２行目の画素のうちの短蓄画素になっているB画素に接続されている転送制御線TRG(2,3)は、時刻t61において、電子シャッタのために駆動され、その後、短露光時間が経過した後の時刻t62において、電荷の読み出しのために駆動される。
　以下、同様に、各行の転送制御線TRGが駆動される。
　ここで、１行目の奇数列に配列されたR画素については、長蓄画素と短蓄画素とが混在するが、そのR画素において読み出された電荷に対応する画素信号を、同一のAD期間でAD変換するために、長蓄画素であるR画素と短蓄画素であるR画素とにおいて、電荷は、同一のタイミングで読み出される。したがって、１行目の奇数列に配列された長蓄画素になっているR画素に接続されている転送制御線TRG(1,1)と、短蓄画素になっているR画素に接続されている転送制御線TRG(1,3)とが、それぞれ電荷の読み出しのために駆動される時刻（以下、読み出し時刻ともいう）t12とt32とは、同一時刻である。
　さらに、１行目の偶数列に配列されたG画素については、そのG画素において読み出された電荷に対応する画素信号を、同一のAD期間でAD変換するために、同一のタイミングで読み出される。
　但し、本実施の形態では、上述したように、１個のADC５２が、奇数列と偶数列との２列の画素のAD変換を担当するので、１行目の奇数列に配列されたR画素と、１行目の偶数列に配列されたG画素とについては、同時に（同一のAD期間内に）AD変換をすることができない。
　そのため、図１１では、１行目の偶数列に配列されたG画素の読み出し時刻t22は、１行目の奇数列に配列されたR画素の読み出し時刻t12とt32が含まれるAD期間の次のAD期間の時刻になっている。
　したがって、１行目の奇数列に配列されたR画素に接続されている転送制御線TRG(1,1)とTRG(1,3)は、あるAD期間内の時刻t12＝t32に同時に駆動され、１行目の偶数列に配列されたG画素に接続されている転送制御線TRG(1,2)は、その直後のAD期間内の時刻t22に駆動される。
　また、２行目の奇数列に配列されたG画素については、そのG画素において読み出された電荷に対応する画素信号を、同一のAD期間でAD変換するために、同一のタイミングで読み出される。
　さらに、２行目の偶数列に配列されたB画素については、長蓄画素と短蓄画素とが混在するが、そのB画素において読み出された電荷に対応する画素信号を、同一のAD期間でAD変換するために、長蓄画素であるB画素と短蓄画素であるB画素とにおいて、電荷は、同一のタイミングで読み出される。したがって、２行目の偶数列に配列された長蓄画素になっているB画素に接続されている転送制御線TRG(2,1)と短蓄画素になっているB画素に接続されている転送制御線TRG(2,3)とが、それぞれ電荷の読み出しのために駆動される読み出し時刻t42とt62とは、同一時刻である。
　なお、上述したように、本実施の形態では、１個のADC５２が、奇数列と偶数列との２列の画素のAD変換を担当するので、２行目の奇数列に配列されたG画素と、２行目の偶数列に配列されたB画素とについては、同時に（同一のAD期間内に）AD変換をすることができない。
　そのため、図１１では、２行目の偶数列に配列されたB画素の読み出し時刻t42＝t62は、２行目の奇数列に配列されたG画素の読み出し時刻t52が含まれるAD期間の次のAD期間の時刻になっている。
　すなわち、図１１では、２行目の奇数列に配列されたG画素に接続されている転送制御線TRG(2,2)は、１行目の偶数列に配列されたG画素に接続されている転送制御線TRG(1,2)が駆動される時刻t22を含むAD期間の次のAD期間の時刻t52に駆動される。
　そして、２行目の偶数列に配列されたB画素に接続されている転送制御線TRG(2,1)とTRG(2,3)は、時刻t52が含まれるAD期間の直後のAD期間内の時刻t42＝t62に同時に駆動される。
　以上のように、画素アレイ部２１において、色／感度モザイク画像を撮像する場合には、１行の画素に並行に配線された３本の転送制御線TRGのうちの、２本の転送制御線TRGが同時に駆動されることがある。
　すなわち、図１０及び図１１では、例えば、１行目については、３本の転送制御線TRG(1,1)，TRG(1,2)、及び、TRG(1,3)のうちの、（上から）１本目と３本目の２本、つまり、外側の２本の転送制御線TRG(1,1)及びTRG(1,3)が、同時に駆動される。
　また、例えば、２行目については、３本の転送制御線TRG(2,1)，TRG(2,2)、及び、TRG(2,3)のうちの、やはり、外側の２本の転送制御線TRG(2,1)及びTRG(2,3)が、同時に駆動される。
　＜行制御部２２の構成例＞
　図１２は、画素アレイ部１１の、ある１行の画素を駆動（制御）する行制御部２２の部分の第１の構成例を示すブロック図である。
　図１２において、行制御部２２は、３個のバッファ７１1，７１2、及び、７１3を有する。
　バッファ７１n（ｎ＝１，２，３）の出力端子は、転送制御線TRGである転送制御線７２nに接続されており、入力端子には、転送パルスTRGが、必要に応じて供給される。
　バッファ７１nは、その入力端子に転送パルスTRGが供給されると、その転送パルスTRGを、出力端子に接続されている転送制御線７２nに流すことにより、その転送制御線７２n、ひいては、画素を駆動する（画素（図５）の転送Tr６２を一時オン状態にする）。
　ここで、駆動する対象になっている転送制御線７２nを、選択ラインともいい、駆動する対象になっていない転送制御線７２nを、非選択ラインともいう。
　３本の転送制御線７２1，７２2、及び、７２3は、ある１行の画素に対して、並行して行方向に配線された転送制御線TRG(i,1),(i,2)、及び、(i,3)に、それぞれ相当する。
　行制御部２２は、選択ラインとなった転送制御線７２nが接続されているバッファ７１nの入力端子に、転送パルスTRGを供給する。
　入力端子に転送パルスTRGが供給されたバッファ７１nは、その転送パルスTRGを、出力端子に接続されている転送制御線７２nに流すことにより、その転送制御線７２nを駆動する。駆動された転送制御線７２nに接続されている画素（図５）では、PD６１に蓄積された電荷が、転送Tr６２を介して、FDに読み出され、その電荷に対応する画素信号が、列信号線４２（図４）を介して、ADC５２に供給されて、AD変換される。
　なお、非選択ラインになっている転送制御線７２nが接続されているバッファ７１nは、例えば、転送Tr６２をオフ状態にする一定電圧を出力し、したがって、非選択ラインになっている転送制御線７２n（の電位）は、一定電圧になる。
　ここで、転送制御線７２nには、図１２に示すように、配線抵抗Rと、寄生容量CC及びCPが存在する。
　寄生容量CCは、隣接する２本の転送制御線７２nと７２n’（ｎ’≠ｎ）との間のカップリングの寄生容量であり、寄生容量CPは、転送制御線７２nに生じる寄生容量のうちの、寄生容量CC以外の寄生容量である。
　一方、図１１で説明したように、画素アレイ部２１において、色／感度モザイク画像を撮像する場合には、１行の画素に並行に配線された３本の転送制御線７２1ないし７２3のうちの、外側の２本である１本目と３本目の転送制御線７２1及び７２3が、同時に駆動されること、つまり、転送パルスTRGが、転送制御線７２1及び７２3に、同時に流れることがある。
　すなわち、外側の２本である１本目と３本目の転送制御線７２1及び７２3が、選択ラインとなり、それらの間に挟まれた、いわば中央の２本目の転送制御線７２2が、非選択ラインとなることがある。
　この場合、選択ラインである転送制御線７２1及び７２3には、転送パルスTRGが同時に流れ、非選択ラインである転送制御線７２2は、一定電圧になる。
　選択ラインである転送制御線７２1及び７２3に、転送パルスTRGが、同時に流れると、その選択ラインである転送制御線７２1及び７２3に挟まれている（隣接する）、非選択ラインである転送制御線７２2では、その転送制御線７２2と、隣接する転送制御線７２1及び７２3それぞれとの間のカップリングによる寄生容量CCの影響を受け、転送パルスTRGの立ち上がりエッジのタイミングで、瞬間的に、電位の浮く、電位の変動が生じる。
　転送制御線７２1及び７２3が、同時に駆動される場合、その転送制御線７２1及び７２3の両方に隣接する転送制御線７２2の電位が浮く浮量（電圧）は、転送制御線７２1及び７２3のうちのいずれか一方だけが駆動される場合に比較して、２倍になる。
　すなわち、転送制御線７２2の電位が浮く浮量は、その転送制御線７２2に影響する寄生容量CC及びCPの全体の容量値に対する、カップリングによる寄生容量CCの容量値で決まるため、転送制御線７２1及び７２3の両方が駆動される場合の転送制御線７２2の電位の浮量は、転送制御線７２1及び７２3のうちのいずれか一方だけが駆動される場合の２倍になる。
　ここで、上述の図１１でも、ある転送制御線TRGが駆動されたときに、その転送制御線TRGに隣接する、非選択ラインになっている他の転送制御線TRGにおいて、電位の浮きが生じている。
　そして、非選択ラインになっている他の転送制御線TRGの電位の浮きは、その非選択ラインになっている他の転送制御線TRGの上下に隣接する２本の転送制御線TRGの両方が駆動されている場合には、いずれか一方だけが駆動されている場合の２倍になっている。
　非選択ラインである転送制御線７２2の電位が浮くと、その転送制御線７２2に接続された画素（図５）のPD６１に蓄積された電荷が、転送制御線７２2に接続されている転送Tr６２を介して流れ出す。
　PD６１から電荷が流れ出す漏れ量は、転送制御線７２2の電位の浮量に比例するため、転送制御線７２1及び７２3が、同時に駆動される場合、その転送制御線７２1及び７２3に挟まれている転送制御線７２2に接続されている画素の（PD６１に蓄積された）電荷の漏れ量は、転送制御線７２1及び７２3のうちのいずれか一方だけが駆動される場合に比較して、２倍になる。
　したがって、転送制御線７２1及び７２3が、同時に駆動される場合、その転送制御線７２1及び７２3のうちのいずれか一方だけが駆動される場合に比較して、画素（のPD６１）に蓄積された電荷の電荷量、ひいては、その電荷に対応する画素信号の信号量が低下する量が２倍になり、画素アレイ部２１で撮像される画像の画質が劣化する。
　図１３は、以上のようなカップリングにより生じる、非選択ラインになっている転送制御線TRGの電位の変動を抑制する第１の方法を説明する図である。
　すなわち、図１３は、行制御部２２の第２の構成例を示すブロック図である。
　図１３の行制御部２２は、図１２の第１の構成例と同様に構成される。
　図１２で説明したように、転送制御線７２1及び７２3が、同時に駆動される場合、その転送制御線７２1及び７２3の両方に隣接する転送制御線７２2の電位が浮く浮量は、転送制御線７２1及び７２3のうちのいずれか一方だけが駆動される場合に比較して、２倍になり、転送制御線７２2に接続された画素の画素信号の信号量が大きく低下して、画素アレイ部２１で撮像される画像の画質が劣化する。
　そこで、図１３では、複数の並行に配線された転送制御線TRGについては、行制御部２２において、ある転送制御線TRGを選択ラインとして駆動するときに、選択ラインになっている注目転送制御線TRGに隣接する第１転送制御線TRGにさらに隣接する第２転送制御線TRG（注目転送制御線TRGを除く）の駆動を禁止し、その第２転送制御線TRGを、転送Tr６２がオン状態にならない一定電圧にする駆動制約が設けられている。
　かかる駆動制約によれば、図１３に示すように、３本の転送制御線７２1ないし７２3のうちの、例えば、最も下側の転送制御線７２3が選択ラインとして駆動されるときに、第２転送制御線TRGに相当する、最も上側の転送制御線７２1は、非選択ラインとされ、一定電圧にされる。
　その結果、選択ラインとなっている転送制御線７２3に隣接する転送制御線７２2が非選択ラインになっていても、その非選択ラインになっている転送制御線７２2は、選択ラインとなっている転送制御線７２3とのカップリングの影響だけを受けることになり、転送制御線７２1及び７２3の両方とのカップリングの影響は、受けない。
　したがって、駆動制約を設けない場合に比較して、非選択ラインになっている転送制御線７２2の、カップリングによる電位の浮きを抑制し、画質の劣化を低減することができる。
　但し、駆動制約を設ける場合には、非選択ラインになっている転送制御線７２2を挟む転送制御線７２1及び７２3の両方を、同時に駆動することができないため、転送制御線７２1ないし７２3を駆動する自由度、ひいては、画素を駆動する自由度が低下し、色／感度モザイク画像を撮像することが困難になることがある。
　そこで、図１４は、カップリングにより生じる、非選択ラインになっている転送制御線TRGの電位の変動を抑制する第２の方法を説明する図である。
　すなわち、図１４は、行制御部２２の第３の構成例を示すブロック図である。
　なお、図中、図１２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１４の行制御部２２は、転送制御線７２nが接続されたバッファ７１nを有する点で、図１２の場合と共通するが、シールド配線８１が新たに設けられている点で、図１２の場合と相違する。
　シールド配線８１は、行制御部２２から、３本の転送制御線７２1ないし７２3のうちの、例えば、転送制御線７２1と転送制御線７２2との間に、転送制御線７２1ないし７２3と並行して、画素アレイ部１１内に配線されている。
　そして、シールド配線８１には、行制御部２２によって、一定電圧が印加される。
　図１４では、外側の２本の転送制御線７２1及び７２3が同時に駆動されても、転送制御線７２1と転送制御線７２2との間に、一定電圧のシールド配線８１が設けられているため、転送制御線７２2には、直接的に隣接する転送制御線７２3とのカップリングの影響はあるが、シールド配線８１を介して隣接する転送制御線７２1とのカップリングの影響は、（ほとんど）ない。
　したがって、図１３の場合と同様に、転送制御線７２2の、カップリングによる電位の浮きを抑制し、画質の劣化を低減することができる。
　但し、図１４では、画素アレイ部２１内に、シールド配線８１が設けられるために、画素内の配線領域が増大し、画素の微細化、ひいては、画素アレイ部２１の小型化が困難になる。
　また、図１４では、シールド配線８１に隣接する行の画素と、隣接しない行の画素とで、画素内の寄生容量がばらつき、画素アレイ部２１で撮像される画像に、横筋が現れることによる画質の劣化が生じるおそれがある。
　そこで、図１５は、カップリングにより生じる、非選択ラインになっている転送制御線TRGの電位の変動を抑制する第３の方法を説明する図である。
　すなわち、図１５は、行制御部２２の第４の構成例を示すブロック図である。
　図１５の行制御部２２は、図１２の第１の構成例と同様に構成される。
　但し、図１５の行制御部２２では、複数の並行に配線された転送制御線TRGのうちの、ある転送制御線TRGを非選択ラインとするとともに、その非選択ラインになっている転送制御線TRGを挟む２本の転送制御線TRGを選択ラインとして、その２本の転送制御線TRGを、電荷の読み出しのために駆動するときに、選択ラインである２本の転送制御線TRGが、１AD期間内で駆動タイミングをずらして駆動される。
　図１５では、３本の転送制御線７２1ないし７２3のうちの、中央の転送制御線７２2が非選択ラインになっており、外側の２本の転送制御線７２1及び７２3が選択ラインになっている。
　そして、行制御部２２において、選択ラインである外側の２本の転送制御線７２1及び７２3を駆動するときに、その転送制御線７２1及び７２3が、１AD期間内で駆動タイミングをずらして駆動されている。
　すなわち、転送制御線７２1及び７２3の一方である、例えば、転送制御線７２3に流す駆動パルスTRGの立ち上がりエッジのタイミングが、あるAD期間の開始後の所定のタイミング（時刻）t1になっており、他方の転送制御線７２1に流す駆動パルスTRGの立ち上がりエッジのタイミングが、その後の所定のずらし時間Tだけずれた、同一のAD期間内のタイミングt2になっている。
　転送制御線７２1及び７２3が、同一のAD期間内に、画素信号を読み出してAD変換すべき画素に接続されており、したがって、転送制御線７２1及び７２3が、同時に、選択ラインにされるとともに、その転送制御線７２1及び７２3に挟まれる転送制御線７２2が、非選択ラインにされる場合には、選択ラインである転送制御線７２1及び７２3を、１AD期間内で駆動タイミングをずらして駆動することにより、非選択ラインである転送制御線７２2が受ける、転送制御線７２1及び７２3とのカップリングの影響が時間的にずれ、その結果、瞬時的に受けるカップリングの影響を低減することができる。
　すなわち、非選択ラインになっている転送制御線７２2の、カップリングによる電位の浮きとしての電位の変動（浮き）は、その転送制御線７２2に隣接する転送制御線７２1や７２3が駆動されたときのタイミング、つまり、転送制御線７２1や７２3に流された転送パルスTRGの立ち上がりエッジのタイミングで開始し、配線抵抗R、並びに、寄生容量CC及びCPで決まる時定数に対応する時間だけ続いて収束する。
　したがって、1AD期間において、選択ラインである転送制御線７２1及び７２3の駆動タイミングをずらすずらし時間Tを、転送制御線７２1及び７２3のうちの一方とのカップリングにより生じる転送制御線７２2の電位の変動が収束する時間以上の時間とすることにより、転送制御線７２2が受けるカップリングの影響は、転送制御線７２1とのカップリングによる影響と、転送制御線７２3とのカップリングの影響とに、時間的に分散する。
　その結果、転送制御線７２2は、瞬時的には、転送制御線７２1及び７２3のうちの一方とのカップリングの影響だけを受けることになり、転送制御線７２1及び７２3の両方とのカップリングの影響は、受けない。
　したがって、転送制御線７２1及び７２3の両方が同時に駆動される場合に比較して、転送制御線７２2の、カップリングによる電位の浮きを、図１３や図１４の場合と同様に、転送制御線７２1及び７２3の一方だけが駆動される場合と同程度に抑制し、画質の劣化を低減することができる。
　すなわち、駆動制約（図１３）や、シールド配線８１（図１４）を設けずに、1AD期間において、選択ラインである転送制御線７２1及び７２3の駆動タイミングをずらすだけで、カップリングによる電位の浮きを、図１３や図１４の場合と同様に抑制し、画質の劣化を低減することができる。
　したがって、画質の劣化を低減しつつ、画素を駆動する自由度を、容易に向上させることができるとともに、画素の微細化、ひいては、画素アレイ部２１の小型化を促進することができる。
　なお、ずらし時間Tを、転送制御線７２1及び７２3のうちの一方とのカップリングにより生じる転送制御線７２2の電位の変動が収束する時間（以下、変動収束時間ともいう）未満の（０より大の）時間とした場合には、転送制御線７２2が、転送制御線７２1とのカップリングによる影響と、転送制御線７２3とのカップリングの影響とを、同時に受ける期間が存在するが、その期間における転送制御線７２2の電位の浮量は、転送制御線７２1及び７２3の両方が同時に駆動される場合に比較して小さくなる。
　すなわち、ずらし時間Tを、変動収束時間未満の時間とした場合には、ずらし時間Tを、変動収束時間以上の時間とした場合よりも、転送制御線７２2の電位の浮量は、大きくなるが、それでも、転送制御線７２1及び７２3の両方が同時に駆動される場合に比較して小さくなる。
　したがって、ずらし時間Tを、変動収束時間未満の時間とした場合でも、転送制御線７２1及び７２3の両方が同時に駆動される場合との比較では、カップリングによる転送制御線７２2の電位の浮きを抑制し、画質の劣化を低減することができる。
　なお、本実施の形態では、画素（図５）の転送Tr６２として、nMOSのFETを採用しているため、転送制御線７２1及び７２3に流す転送パルスTRGとしては、一時的に、LレベルからHレベルになるパルスが採用され、画素において、転送パルスTRGの立ち上がりエッジのタイミングで、PD６１から電荷が読み出される（転送される）。
　そのため、画素の転送Tr６２として、nMOSのFETを採用し、転送制御線７２1及び７２3を、１AD期間内で、ずらし時間Tだけ、駆動タイミングをずらして駆動する場合には、転送制御線７２1及び７２3のそれぞれに流す転送パルスTRGの立ち上がりエッジのタイミングが、ずらし時間Tだけずらされる。
　画素の転送Tr６２としては、nMOSのFETの他、pMOS(positive channel MOS)のFETを採用することができるが、この場合、転送制御線７２1及び７２3を、１AD期間内で、ずらし時間Tだけ、駆動タイミングをずらして駆動するにあたっては、転送制御線７２1及び７２3のそれぞれに流す転送パルスTRGの立ち下がりエッジのタイミングが、ずらし時間Tだけずらされる。
　すなわち、画素の転送Tr６２として、pMOSのFETを採用する場合には、転送制御線７２1及び７２3に流す転送パルスTRGとしては、一時的に、HレベルからLレベルになるパルスが採用され、画素において、転送パルスTRGの立ち下がりエッジのタイミングで、PD６１から電荷が転送される。
　そのため、画素の転送Tr６２として、pMOSのFETを採用し、転送制御線７２1及び７２3を、１AD期間内で、ずらし時間Tだけ、駆動タイミングをずらして駆動する場合には、転送制御線７２1及び７２3のそれぞれに流す転送パルスTRGの立ち下がりエッジのタイミングが、ずらし時間Tだけずらされる。
　図１６は、図１５の行制御部２２において、非選択ラインになっている転送制御線７２2を挟む２本の転送制御線７２1及び７２3が同時に選択ラインになった場合の、その２本の転送制御線７２1及び７２3の駆動（制御）を説明するフローチャートである。
　ステップＳ１１において、行制御部２２は、1AD期間において、選択ラインである転送制御線７２1及び７２3の駆動タイミングを、ずらし時間tだけずらして駆動する。
　図１７は、行制御部２２の第５の構成例を示すブロック図である。
　なお、図中、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１７の行制御部２２は、バッファ７１1ないし７１3を有する点で、図１５の場合と共通し、遅延部９１1及び９１2が新たに設けられている点で、図１５の場合と相違する。
　遅延部９１1には、転送制御線７２1に流す転送パルスTRGが供給される。
　遅延部９１1及び９１2は、バッファ７１1の入力端子に、シリーズに接続されており、遅延部９１1及び９１2では、遅延部９１1に供給される転送パルスTRGが、ずらし時間Tだけ遅延されて、バッファ７１1に供給される。
　図１５では、行制御部２２は、選択ラインである転送制御線７２1及び７２3それぞれを駆動する（転送制御線７２1及び７２3それぞれに流す）転送パルスTRGとして、ずらし時間Tだけずれた転送パルスTRGをあらかじめ生成して、転送制御線７２1及び７２3に接続されたバッファ７１1及び７１2に、それぞれ供給する。
　一方、図１７では、行制御部２２は、転送制御線７２1及び７２3それぞれを駆動する転送パルスTRGとして、同一のタイミングの転送パルスTRGを生成し、遅延部９１1、及び、バッファ７１3に供給する。
　バッファ７１3では、そこに供給されたTRGが、転送制御線７２3に供給される。
　また、遅延部９１1及び９１2では、遅延部９１1に供給された転送パルスTRGが、ずらし時間Tだけ遅延されて、バッファ７１1に供給される。
　そして、バッファ７１1では、そこに供給されたTRGが、転送制御線７２1に供給される。
　したがって、転送制御線７２1に供給される転送パルスTRGと、転送制御線７２3に供給される転送パルスTRGとは、ずらし時間Tだけずれており、転送制御線７２1及び７２3は、図１５の場合と同様に、1AD期間において、駆動タイミングを、ずらし時間tだけずらして駆動される。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本実施の形態では、カラーフィルタのパターンとして、ベイヤ配列を採用したが、カラーフィルタのパターンは、ベイヤ配列に限定されるものではない。
　また、本実施の形態では、複数の並行に配線された転送制御線TRGのうちの、ある転送制御線TRGを非選択ラインとするとともに、その非選択ラインになっている転送制御線TRGを挟む２本の転送制御線TRGを選択ラインとする場合として、色／感度モザイク画像を撮像する場合を例に説明したが、本技術は、色／感度モザイク画像を撮像する場合以外にも適用することができる。
　すなわち、近年においては、イメージセンサ２に様々な機能が求められており、それに伴って画素を制御するための転送制御線TRGの駆動方法も、多種多様になっている。そのような多種多様の、転送制御線TRGの駆動方法の中に、複数の転送制御線TRGを同時に駆動する方法があるが、本技術は、複数の転送制御線TRGを同時に駆動する任意の駆動方法に適用することができる。
　例えば、本実施の形態では、非選択ラインになっている転送制御線TRGを挟む２本の転送制御線TRGを選択ラインとして、その２本の転送制御線TRGを駆動する場合に、選択ラインである２本の転送制御線TRGを、１AD期間内で駆動タイミングをずらして駆動することとしたが、その他、例えば、隣接する２本の転送制御線TRGを選択ラインとして、その２本の転送制御線TRGを駆動する場合にも、選択ラインである２本の転送制御線TRGを、１AD期間内で駆動タイミングをずらして駆動することができる。
　すなわち、隣接する２本の転送制御線TRGを同時に駆動する場合には、その２本の転送制御線TRGの電位が同時に変化するため、そのうちの１本の転送制御線TRGだけを駆動する場合に見えていた、２本の転送制御線TRGのカップリングによる寄生容量CCが見えなくなる（寄生容量CCの影響がなくなる）ことがある。
　そのため、転送制御線TRGのインピーダンス、ひいては、転送制御線TRGを流れる転送パルスTRGの波形が、隣接する２本の転送制御線TRGを同時に駆動する場合と、そのうちの１本の転送制御線TRGだけを駆動する場合とで変動することがある。
　そこで、隣接する２本の転送制御線TRGを同時に駆動する場合に、その２本の転送制御線TRGを、１AD期間内で駆動タイミングをずらして駆動することにより、転送制御線TRGを流れる転送パルスTRGの波形の変動を抑制することができる。
　また、本実施の形態では、画素を制御する行信号線４３のうちの、転送制御線TRGが複数本連続して並行に配線されている場合を対象として、その複数本の転送制御線TRGの駆動タイミングを制御することとしたが、この駆動タイミングの制御は、転送制御線TRG以外の、画素について、同一の制御するための、並行に配線された２本の制御線にも適用することができる。
　すなわち、画素について、同一の制御するための、例えば、リセットパルスRSTや選択パルスSEL等が流れる制御線を、複数本連続して平行に配線する構成が、イメージセンサ２に採用された場合には、そのようなイメージセンサ２において、画素について、同一の制御するための、並行に配線された２本の制御線を、１AD期間内で駆動タイミングをずらして駆動することができる。
　さらに、本技術は、ディジタルカメラの他、PC(Personal Computer)や、携帯電話機、タブレット端末、スマートフォン、ウェアラブルカメラ、その他の画像を撮像する機能を搭載することができるあらゆる電子機器に適用することができる。
　なお、本技術は、以下のような構成をとることができる。
　＜１＞
　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
　を備える固体撮像装置。
　＜２＞
　前記２本の転送制御線は、前記光電変換素子に蓄積された電荷の転送を制御するための他の転送制御線を挟むように配線されている
　＜１＞に記載の固体撮像装置。
　＜３＞
　前記制御部は、前記２本の転送制御線のうちの一方の転送制御線が駆動されたときにカップリングにより生じる前記他の転送制御線の電位の変動が収束する時間以上の時間だけずらして、前記２本の転送制御線を駆動する
　＜２＞に記載の固体撮像装置。
　＜４＞
　前記２本の転送制御線の転送制御線は、１行の画素の中の所定の色の画素に接続されている
　＜３＞に記載の固体撮像装置。
　＜５＞
　前記他の転送制御線は、前記１行の画素の中の前記所定の色とは異なる色の画素に接続されている
　＜４＞に記載の固体撮像装置。
　＜６＞
　前記所定の色の画素は、R(Red)又はB(Blue)の画素であり、
　前記所定の色とは異なる色の画素は、G(Green)の画素である
　＜５＞に記載の固体撮像装置。
　＜７＞
　前記２本の転送制御線のうちの一方の転送制御線が接続された画素と、他方の転送制御線が接続された画素とで、露光時間が異なる
　＜４＞ないし＜６＞のいずれかに記載の固体撮像装置。
　＜８＞
　前記転送制御線に、nMOS(negative channel Metal Oxide Semiconductor)トランジスタが接続され、
　前記制御部が、前記転送制御線を介して、パルスを、前記nMOSトランジスタに供給することにより、前記光電変換素子に蓄積された電荷が転送される場合に、
　前記制御部は、前記２本の転送制御線に供給する前記パルスの立ち上がりエッジのタイミングをずらす
　＜１＞ないし＜７＞のいずれかに記載の固体撮像装置。
　＜９＞
　前記転送制御線に、pMOS(positive channel Metal Oxide Semiconductor)トランジスタが接続され、
　前記制御部が、前記転送制御線を介して、パルスを、前記pMOSトランジスタに供給することにより、前記光電変換素子に蓄積された電荷が転送される場合に、
　前記制御部は、前記２本の転送制御線に供給する前記パルスの立ち下がりエッジのタイミングをずらす
　＜１＞ないし＜７＞のいずれかに記載の固体撮像装置。
　＜１０＞
　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する
　ステップを含む制御方法。
　＜１１＞
　光を集光する光学系と、
　光を受光し、画像を撮像するイメージセンサと
　を備え、
　前記イメージセンサは、
　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
　を有する
　電子機器。
　＜１２＞
　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
　前記画素について、同一の制御するための、並行に配線された２本の制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
　を備える固体撮像装置。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６制御部，　１１　画素アクセス部，　１２　カラムI/F部，　１３　信号処理部，　１４　タイミング制御部，　２１　画素アレイ部，　２２　行制御部，　２３　カラム処理部，　２４　列制御部，　３１　上チップ，　３２　下チップ，　４１　画素ユニット，　４２，４２　列信号線，　４３，４３　行信号線，　５１　DAC，　５２　ADC，　６１　PD，　６２ないし６５　FET，　７１1ないし７１3　バッファ，　７２1ないし
７２3　転送制御線，　８１　シールド配線，　９１1，９１2　遅延部

Claims (12)

  1. 　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
    　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
    　を備える固体撮像装置。
  2. 　前記２本の転送制御線は、前記光電変換素子に蓄積された電荷の転送を制御するための他の転送制御線を挟むように配線されている
    　請求項１に記載の固体撮像装置。
  3. 　前記制御部は、前記２本の転送制御線のうちの一方の転送制御線が駆動されたときにカップリングにより生じる前記他の転送制御線の電位の変動が収束する時間以上の時間だけずらして、前記２本の転送制御線を駆動する
    　請求項２に記載の固体撮像装置。
  4. 　前記２本の転送制御線の転送制御線は、１行の画素の中の所定の色の画素に接続されている
    　請求項３に記載の固体撮像装置。
  5. 　前記他の転送制御線は、前記１行の画素の中の前記所定の色とは異なる色の画素に接続されている
    　請求項４に記載の固体撮像装置。
  6. 　前記所定の色の画素は、R(Red)又はB(Blue)の画素であり、
    　前記所定の色とは異なる色の画素は、G(Green)の画素である
    　請求項５に記載の固体撮像装置。
  7. 　前記２本の転送制御線のうちの一方の転送制御線が接続された画素と、他方の転送制御線が接続された画素とで、露光時間が異なる
    　請求項６に記載の固体撮像装置。
  8. 　前記転送制御線に、nMOS(negative channel Metal Oxide Semiconductor)トランジスタが接続され、
    　前記制御部が、前記転送制御線を介して、パルスを、前記nMOSトランジスタに供給することにより、前記光電変換素子に蓄積された電荷が転送される場合に、
    　前記制御部は、前記２本の転送制御線に供給する前記パルスの立ち上がりエッジのタイミングをずらす
    　請求項３に記載の固体撮像装置。
  9. 　前記転送制御線に、pMOS(positive channel Metal Oxide Semiconductor)トランジスタが接続され、
    　前記制御部が、前記転送制御線を介して、パルスを、前記pMOSトランジスタに供給することにより、前記光電変換素子に蓄積された電荷が転送される場合に、
    　前記制御部は、前記２本の転送制御線に供給する前記パルスの立ち下がりエッジのタイミングをずらす
    　請求項３に記載の固体撮像装置。
  10. 　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
    　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する
    　ステップを含む制御方法。
  11. 　光を集光する光学系と、
    　光を受光し、画像を撮像するイメージセンサと
    　を備え、
    　前記イメージセンサは、
    　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
    　前記光電変換素子に蓄積された電荷の転送を制御するための、並行に配線された２本の転送制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
    　を有する
    　電子機器。
  12. 　光電変換を行う光電変換素子を有する画素から、前記光電変換素子に蓄積された電荷に対応する電気信号を読み出してAD(Analog Digital)変換するための期間を、AD期間とする場合に、
    　前記画素について、同一の制御するための、並行に配線された２本の制御線を、１AD期間内で駆動タイミングをずらして駆動する制御部
    　を備える固体撮像装置。
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