JP6161599B2 - イメージセンサ、及び、イメージセンサの制御方法 - Google Patents

イメージセンサ、及び、イメージセンサの制御方法 Download PDF

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Description

本技術は、イメージセンサ、及び、イメージセンサの制御方法に関し、特に、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができるようにするイメージセンサ、及び、イメージセンサの制御方法に関する。
画素に回路を追加することなく、周囲光を検出して、照度を計測するイメージセンサとしては、例えば、特許文献１で提案されているCMOS(Complementary Metal Oxide Semiconductor)画像センサがある。
特開2002-33881号公報
特許文献１に記載のCMOS画像センサでは、複数の色の画素を共有している場合に、色ごとの照度の計測を行うことが困難である。
本技術は、このような状況に鑑みてなされたものであり、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができるようにするものである。
本技術の一側面のイメージセンサは、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタとを有する複数の画素ユニットを備え、前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給するイメージセンサである。
本技術の一側面の制御方法は、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタとを有する複数の画素ユニットを備えるイメージセンサの前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給するステップを含むイメージセンサの制御方法である。
本技術の一側面においては、画素ユニットが、画素と、電荷をリセットするリセットトランジスタとを有し、画素が、色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、色ごとに制御可能な転送トランジスタを含んでいる。リセットトランジスタには、AD変換を行うAD変換部が接続されている。そして、前記転送トランジスタの制御により、前記光電変換部から前記電荷が、前記転送トランジスタ及び前記リセットトランジスタを介して読み出され、その電荷に対応する電圧が、前記リセットトランジスタに接続されている前記AD変換部に供給される。
なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術の一側面によれば、イメージセンサにおいて、色ごとの照度の計測を行うことができる。特に、複数の色の画素を共有しているかどうかにかかわらず、かつ、画素に回路を追加することなく、色ごとの照度の計測を行うことができる。
本技術を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。 画素ユニット１１ｍ，ｎの構成例を示す回路図である。 撮像モード時の画素ユニット１１ｍ，ｎの状態を示す図である。 照度計モード時の画素ユニット１１ｍ，ｎの状態を示す図である。 変換制御部３１の構成例を示すブロック図である。 照度計モード時のイメージセンサの動作を説明するタイミングチャートである。 照度計モードにおいて、色ごとの照度データを得る場合の、転送トランジスタ６２に与える制御信号TRGを示すタイミングチャートである。 制御線TRGと電源線５１とのカップリングにより発生するノイズを説明する図である。 電源線５１に、電圧VDD#1を降圧した電圧VDD#2が印加される場合の、電源線５１の電圧の変化を示す図である。 クランプ部３２を説明する図である。 クランプ部３２の構成例を示す回路図である。 画素駆動部２１に接続されている画素制御線４１ｍを説明する図である。 画素駆動部２１の第１の構成例を示すブロック図である。 照度計モードにおいて、色ごとの照度データを得る場合の制御線TRGの電圧（制御信号TRG）を示すタイミングチャートである。 画素駆動部２１の第２の構成例を示すブロック図である。 画素駆動部２１の動作を説明する図である。 照度計モードにおいて、色ごとの照度データを得る場合の、TRGドライバ１００ｑにより制御される制御線TRGの電圧を示すタイミングチャートである。 図１の画素ユニット１１ｍ，ｎの他の構成例を示す回路図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
［本技術を適用したイメージセンサの一実施の形態］
図１は、本技術を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
ここで、図１のイメージセンサは、例えば、ディジタルスチルカメラやディジタルビデオカメラ等に用いられるCMOS(Complementary Metal Oxide Semiconductor)センサであるが、本技術を適用したイメージセンサは、CMOSセンサに限定されるものではない。
図１において、イメージセンサは、例えば、1チップの半導体チップであり、画素アレイ１０、画素駆動部２１、セレクタ２２及び２３、ADC２４１ないし２４Ｎ、変換制御部３１、クランプ部３２、及び、ADC(Analog to Digital Converter)３３を有する。
画素アレイ１０は、M×N個（M及びNは、1以上の整数）の画素ユニット１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有する。
M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎは、M行N列の行列（格子）状に配置されており、電力を供給するための電源線５１及び５２に接続されている。
さらに、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素ユニット１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素ユニット１１１，ｎないし１１Ｍ，ｎには、列方向に延びる垂直信号線４２ｎが接続されている。
画素ユニット１１ｍ，ｎは、後述する画素を有し、その画素において、光電変換を行う。さらに、画素ユニット１１ｍ，ｎは、画素の光電変換によって得られる電荷（に対応する電圧）を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従って出力する。
なお、画素ユニット１１ｍ，ｎが有する画素は、例えば、ベイヤ配列等の色フィルタを介して入射する所定の色の光の光電変換を行う。
ここで、色フィルタは、ベイヤ配列の色フィルタに限定されるものではないが、以下では、色フィルタとして、ベイヤ配列の色フィルタを採用することとする。
ベイヤ配列では、例えば、左上に、R(Red)が、右上と左下に、G(Green)が、右下に、B(Blue)が、それぞれ配置された、横×縦が2×2画素の4画素を、いわば、ベイヤ配列の単位として、そのベイヤ配列の単位が、行方向と列方向とのそれぞれに繰り返し配置される。
ここで、ベイヤ配列の単位である4画素の中には、人の視覚特性を考慮して、Gが2個存在するが、以下、適宜、その2個のGのうちの、Rの右隣（ベイヤ配列の単位の右上）のGを、Grと記載し、Bの左隣（ベイヤ配列の単位の左下）のGを、Gbと記載する。
なお、イメージセンサが有する画素としては、外部からの光が入射する画素（開口画素）と、入射しない画素（非開口画素）とがあるが、本技術は、光が入射する開口画素のみを対象とする。
画素駆動部２１は、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素ユニット１１ｍ，１ないし１１ｍ，Ｎを制御する。
なお、画素駆動部２１は、電圧VDD#1の電源（アナログ電源）（以下、電源VDD#1とも記載する）から、電力の供給を受けて動作する。電源VDD#1は、イメージセンサの、いわばメインの電源である。
セレクタ２２は、電圧VDD#1の電源（電源VDD#1）と、電圧VDD#3の電源（電源VDD#3）とに接続されている。なお、電圧VDD#3は、電圧VDD#1よりも低い電圧である。
また、セレクタ２２は、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎと接続された電源線５２と接続されている。
セレクタ２２は、イメージセンサの動作モードに応じて、電源VDD#1及びVDD#3のうちの一方を選択して、電源線５２に接続し、これにより、電源VDD#1及びVDD#3のうちの、電源線５２に接続した方の電源から、電源線５２を介して、画素ユニット１１１，１ないし１１Ｍ，Ｎに、電圧（電力）を供給する。
ここで、本実施の形態において、イメージセンサの動作モードとしては、画像の撮像（通常の撮像）を行う撮像モードと、イメージセンサを、照度を計測する照度計として機能させる照度計モードとがある。
セレクタ２２は、撮像モードでは、電源VDD#1を選択し、照度計モードでは、電源VDD#3を選択する。
なお、イメージセンサの動作モードは、例えば、外部から指示することができる。
セレクタ２３は、電源VDD#3と、N個のADC２４１，２４２，・・・，２４Ｎとに接続されている。
また、セレクタ２３は、列方向に並ぶM個の画素ユニット１１１，ｎないし１１Ｍ，ｎと接続された垂直信号線４１ｎと接続されている。
セレクタ２３は、イメージセンサの動作モードに応じて、電源VDD#3、及び、N個のADC２４１ないし２４Ｎのうちの一方を選択し、垂直信号線４１１ないし４１Ｎと接続する。
すなわち、セレクタ２３は、撮影モードでは、N個のADC２４１ないし２４Ｎを選択し、ADC２４ｎと、垂直信号線４１ｎとを接続する。その結果、画素ユニット１１ｍ，ｎが有する画素が、垂直信号線４１ｎ上に出力する、画素で蓄積された電荷に対応する電圧が、セレクタ２３を介して、ADC２４ｎに供給される。
また、セレクタ２３は、照度計モードでは、電源VDD#3を選択し、その電源VDD#3と、垂直信号線４１１ないし４１Ｎとを接続する。
ADC２４ｎは、画素ユニット１１ｍ，ｎが有する画素から、垂直信号線４１ｎ、及び、セレクタ２３を介して供給される電圧のCDS(Correlated Double Sampling)、及び、AD変換を行い、その結果得られるディジタルデータを、画素ユニット１１ｍ，ｎが有する画素の色の画素値（画素データ）として出力する。
変換制御部３１は、電源VDD#1と、電源線５１とに接続されている。
変換制御部３１は、撮像モードでは、電源VDD#1と電源線５１とを接続し、これにより、電源線５１に接続されたM×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎに、電源VDD#1（の電力）を供給する。
また、変換制御部３１は、照度計モードでは、電源線５１をフローティング状態にし、そのフローティング状態の電源線５１に、電源線５１に接続された画素ユニット１１ｍ，ｎが有する画素で蓄積された電荷を流入させることにより、その電荷を、対応する電圧に変換する電圧変換を行う。変換制御部３１による電圧変換によって得られた電圧は、電源線５１に接続された、後述するADC３３に供給される。
クランプ部３２は、電圧VDD#4の電源（電源VDD#4）と、電源線５１とに接続されており、照度計モードにおいて、電源線５１を、電圧VDD#4にクランプする。なお、電圧VDD#4は、電圧VDD#1よりも低い電圧であるが、電圧VDD#3との大小関係は、特に限定されない。本実施の形態では、電圧VDD#3とVDD#4とは、同一の電圧になっている。
ADC３３は、電源線５１に接続されている。ADC３３は、電源VDD#1から電力の供給を受けて動作し、照度計モードにおいて、電源線５１を介して供給される、画素ユニット１１ｍ，ｎが有する画素で蓄積された電荷に対応する電圧のCDS(Correlated Double Sampling)、及び、AD変換を行う。そして、ADC３３は、CDS及びAD変換の結果得られるディジタルデータを、周囲の光の照度を表す照度データとして出力する。
［画素ユニット１１ｍ，ｎの構成例］
図２は、図１の画素ユニット１１ｍ，ｎの構成例を示す回路図である。
図２において、画素ユニット１１ｍ，ｎは、1個の画素６０、並びに、例えば、nMOS(negative channel MOS)のFET(Field Effect Transistor)であるリセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５を有する。
画素６０は、PD(Photo Diode)６１及び転送トランジスタ６２を有する。
ここで、画素駆動部２１（図１）に接続された画素制御線４１ｍには、リセットトランジスタ６３を制御する制御線RST、転送トランジスタ６２を制御する制御線TRG、及び、選択トランジスタ６５を制御する制御線SELがある。
制御線RSTは、リセットトランジスタ６３のゲートに接続され、制御線TRGは、転送トランジスタ６２のゲートに接続されている。制御線SELは、選択トランジスタ６５のゲートに接続されている。
以下、制御線RST上を流れる、リセットトランジスタ６３を制御する制御信号を、制御信号RSTともいう。同様に、制御線TRG上を流れる、転送トランジスタ６２を制御する制御信号を、制御信号TRGともいい、制御線SEL上を流れる、選択トランジスタ６５を制御する制御信号を、制御信号SELともいう。
画素６０において、PD６１のアノードは、GND(ground)に接地されており、そのカソードは、例えば、転送トランジスタ６２のソースに接続されている。
転送トランジスタ６２は、例えば、nMOSのFETであり、そのドレインは、増幅トランジスタ６４のゲートに接続されている。
リセットトランジスタ６３のソースは、転送トランジスタ６２のドレインに接続されており、リセットトランジスタ６３のドレインは、電源線５１に接続されている。
増幅トランジスタ６４のドレインは、電源線５２に接続されており、増幅トランジスタ６４のソースは、選択トランジスタ６５のドレインに接続されている。
選択トランジスタ６５のソースは、垂直信号線４２ｎに接続されている。
図３は、撮像モード時の画素ユニット１１ｍ，ｎの状態を示す図である。
撮像モードでは、セレクタ２２が、電源VDD#1を選択し、電源線５２と接続する。
したがって、増幅トランジスタ６４のドレインには、電源線５２を介して、電圧VDD#1が印加される。
さらに、撮影モードでは、変換制御部３１が、電源VDD#1を、電源線５１と接続し、これにより、リセットトランジスタ６３のドレインには、電源線５１を介して、電圧VDD#1が印加される。なお、ここでは、リセットトランジスタ６３、及び、増幅トランジスタ６４のドレインに、同一の電圧VDD#1を印加することとしたが、撮影モードにおいて、リセットトランジスタ６３、及び、増幅トランジスタ６４のドレインに印加する電圧は、同一の電圧である必要はない。すなわち、例えば、増幅トランジスタ６４のドレインには、電圧VDD#1を印加し、リセットトランジスタ６３のドレインには、電圧VDD#1を昇圧した、電圧VDD#1よりも高い電圧を印加することができる。
また、撮影モードでは、セレクタ２３が、ADC２４ｎを選択し、垂直信号線４２ｎと接続する。
画素６０では、PD６１が、そこに入射する色の光を受光し、光電変換を行うことによって、受光した光の光量に応じた電荷を蓄積する。
転送トランジスタ６２は、制御信号TRGとしての、一時的に、L(Low)レベルからH(High)レベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
転送トランジスタ６２がオン状態になると、PD６１に蓄積された電荷は、転送トランジスタ６２のソースからドレインに転送される。
ここで、転送トランジスタ６２のドレインは、増幅トランジスタ６４のゲートに接続されており、この接続点は、FD(Floating Diffusion)と呼ばれる。したがって、PD６１に蓄積された電荷は、転送トランジスタ６２を介して、FDに転送される。
リセットトランジスタ６３は、制御信号RSTとしての、一時的にLレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
リセットトランジスタ６３は、転送トランジスタ６２がオン状態になる直前にオン状態になり、PD６１からFDに電荷が転送されるの先だって、FDにある電荷を、リセットトランジスタ６３、及び、電源線５１を介して、電源VDD#1に掃き出すことによりリセットする。
増幅トランジスタ６４は、電源線５２を介して、ドレインに印加されている電圧VDD#1を電源として動作する。
すなわち、増幅トランジスタ６４は、リセット直後のFDの電位（電圧）を、リセットレベルとして、ソースに出力し、その後、PD６１から電荷が転送された直後のFDの電位を、リセットレベルを基準とする画素値に対応する電圧（信号レベル）として、ソースに出力する。
選択トランジスタ６５は、制御信号SELとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
選択トランジスタ６５のドレインは、上述したように、増幅トランジスタ６４のソースに接続されており、選択トランジスタ６５は、増幅トランジスタ６４のソースに出力される（現れる）リセットレベル、及び、信号レベルを、選択トランジスタ６５のソースに接続されている垂直信号線４２ｎ上に出力する。
垂直信号線４２ｎ上に出力されたリセットレベル、及び、信号レベルは、ADC２４ｎに供給される。ADC２４ｎでは、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素データとして出力される。
図４は、照度計モード時の画素ユニット１１ｍ，ｎの状態を示す図である。
照度計モードでは、セレクタ２２が、電源VDD#3を選択し、電源線５２と接続する。
したがって、増幅トランジスタ６４のドレインには、電源線５２を介して、電圧VDD#3が印加される。
さらに、照度計モードでは、変換制御部３１が、電源線５１を、一時、フローティング状態にする。
また、照度計モードでは、セレクタ２３が、電源VDD#3を選択し、垂直信号線４２ｎと接続する。
したがって、垂直信号線４２ｎに接続されている選択トランジスタ６５のソースには、電圧VDD#3が印加される。
その結果、増幅トランジスタ６４のドレイン、及び、選択トランジスタ６５のソースには、同一の電圧VDD#3が印加された状態になる。
そして、増幅トランジスタ６４のソースと、選択トランジスタ６５のドレインとが接続されているため、増幅トランジスタ６４、及び、選択トランジスタ６５は、いわば機能しない状態になる。
なお、増幅トランジスタ６４のドレイン、及び、選択トランジスタ６５のソースに、同一の電圧を印加することにより、増幅トランジスタ６４、及び、選択トランジスタ６５は機能しない状態になるので、増幅トランジスタ６４のドレイン、及び、選択トランジスタ６５のソースに、電圧VDD#3ではなく、その電圧VDD#3よりも高い電圧VDD#1を印加しても、増幅トランジスタ６４、及び、選択トランジスタ６５を機能しない状態にすることができる。
しかしながら、増幅トランジスタ６４のドレイン、及び、選択トランジスタ６５のソースに、高い電圧を印加すると、増幅トランジスタ６４のゲートの容量が変動し、その容量の変動が、リセットトランジスタ６３を介して、電源線５１の電圧に影響を与えることがある。
そこで、本実施の形態では、照度計モードにおいて、電圧VDD#1よりも低い電圧VDD#3を、増幅トランジスタ６４のドレイン、及び、選択トランジスタ６５のソースに印加することとしている。
照度計モードでは、制御信号RST及びSELは、常時、Hレベルとされ、その結果、リセットトランジスタ６３、及び、選択トランジスタ６５は、常時、オン状態になる。
また、転送トランジスタ６２は、制御信号TRGとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
照度計モードでは、リセットトランジスタ６３が常時オン状態になっているため、転送トランジスタ６２がオン状態になると、PD６１に蓄積された電荷は、転送トランジスタ６２、リセットトランジスタ６３、及び、電源線５１を介して、変換制御部３１（の後述する電源VDD#2）に掃き出され、PD６１はリセットされる。
そして、PD６１がリセットされたときの電源線５１の電圧が、リセットレベルとして、電源線５１に接続されているADC３３に供給される。
その後、転送トランジスタ６２は、再び、制御信号TRGとしての、一時的に、LレベルからHレベルになるパルスが、ゲートに与えられることによって、一時的にオン状態になる。
また、変換制御部３１は、転送トランジスタ６２が再びオン状態になる直前に、電源線５１をフローティング状態にする。
電源線５１がフローティング状態になった後、転送トランジスタ６２がオン状態になると、PD６１に蓄積された電荷が、転送トランジスタ６２、及び、リセットトランジスタ６３を介して、電源線５１に流入し、対応する電圧に変換される。
その結果、PD６１に蓄積された電荷に対応する電圧、すなわち、リセットレベルを基準とする、照度に対応する電圧（信号レベル）が、電源線５１に接続されているADC３３に供給される。
ADC３３では、電源線５１からの信号レベルのCDS及びAD変換が、電源線５１からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、照度データとして出力される。
ここで、照度計モードでは、一時的にLレベルからHレベルになる制御信号TRGを転送トランジスタ６２に与える画素を選択することにより、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０（のPD６１）すべてで蓄積された電荷や、R，G（Gr及びGbのそれぞれ又は両方）、又は、Bの画素（R，G、又は、Bの光を受光する画素）等の一部の画素６０で蓄積された電荷だけを、電源線５１に流入させ、対応する電圧を、ADC３３に供給することができる。
したがって、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべての転送トランジスタ６２に与えることにより、色に関係ない照度データを得ることができる。
また、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０のうちの、R，G、又は、Bの画素の転送トランジスタ６２に与えることにより、色ごとの照度、つまり、R，G、又は、Bの光の照度データを得ることができる。
［変換制御部３１の構成例］
図５は、変換制御部３１の構成例を示すブロック図である。
なお、図５には、変換制御部３１の他、画素ユニット１１ｍ，ｎも図示してあるが、画素ユニット１１ｍ，ｎにおいては、増幅トランジスタ６４及び選択トランジスタ６５の図示を、省略してある。
変換制御部３１は、スイッチ部７０及び電圧降圧部７３を有する。
スイッチ部７０は、外部から供給される（例えば、図示せぬ制御部からの）読み出しイネーブル信号SWENに従ってオン、オフし、電源線５１と電圧降圧部７３との間を接続し、又は、切断する。
図５では、スイッチ部７０は、インバータ７１及びFET７２を有する。
インバータ７２には、イネーブル信号SWENが入力される。インバータ７２は、そこに入力されるイネーブル信号SWENを反転し、FET７２のゲートに印加する。
FET７２は、pMOS(positive channel MOS)のFETであり、ドレインが、電源線５１に接続され、ソースが、電圧降圧部７３に接続されている。
また、FET７２のサブストレートは、電源VDD#1に接続されている。
電圧降圧部７２には、電圧VDD#1が印加される。電圧降圧部７２は、動作モードに応じて、電圧VDD#1を、その電圧VDD#1より低い電圧（降圧電圧）VDD#2に降圧し、又は、降圧せずに、そのままの電圧VDD#1を、スイッチ部７０（のFET７２）に供給する。
すなわち、電圧降圧部７２は、撮像モードでは、電圧VDD#1を降圧せずに、そのまま、スイッチ部７０に供給する。また、電圧降圧部７２は、照度計モードでは、電圧VDD#1を、電圧VDD#2に降圧し、スイッチ部７０に供給する。
したがって、スイッチ部７０（より電源線５１側）から、電圧降圧部７３を見た場合、電圧降圧部７３は、電圧VDD#1の電源、又は、電圧VDD#2の電源（電源#2）として機能する。
なお、クランプ部３２（図１）が電源線５１をクランプする電圧VDD#4は（本実施の形態では、電圧VDD#4と同一の電圧VDD＃3も同様）、電圧VDD#2未満の所定の電圧である。
以上のように構成される変換制御部３１では、撮像モード時には、常時Hレベルの読み出しイネーブル信号SWENが、インバータ７１に供給される。
この場合、インバータ７１の出力は、Lレベルになり、そのLレベルが、FET７２のゲートに印加され、FET７２は、オン状態になる。
撮像モードでは、上述したように、電圧降圧部７２は、電圧VDD#1を降圧せずに、そのまま、スイッチ部７０に供給する。したがって、スイッチ部７０に供給された電圧VDD#1は、オン状態のFET７２を介して、電源線５１に印加され、これにより、電源線５１を介して、電源としての電圧VDD#1が、リセットトランジスタ６３のドレインに印加される。
一方、照度計モードでは、上述したように、電圧降圧部７２は、電圧VDD#1を、電圧VDD#2に降圧し、スイッチ部７０に供給する。
また、照度計モードでは、読み出しイネーブル信号SWENは、当初はHレベルとされ、その後、Lレベルとされる。
したがって、照度計モードでは、Hレベルの読み出しイネーブル信号SWENが、インバータ７１に供給されている間は、インバータ７１の出力は、Lレベルになり、そのLレベルが、FET７２のゲートに印加されることによって、FET７２は、オン状態になる。
FET７２がオン状態である場合、スイッチ部７０に供給された電圧VDD#2は、オン状態のFET７２を介して、電源線５１に印加される。
その後、読み出しイネーブル信号SWENがLレベルになると、インバータ７１の出力は、Hレベルになり、そのHレベルが、FET７２のゲートに印加されることによって、FET７２は、オフ状態になる。
FET７２がオフ状態である場合、スイッチ部７０に供給された電圧VDD#2は、電源線５１に印加されない。そして、FET７２がオフ状態であることにより、そのFET７２に接続されている電源線５１は、フローティング状態となる。
［照度計モード時のイメージセンサの動作］
図６は、照度計モード時のイメージセンサの動作を説明するタイミングチャートである。
すなわち、図６は、照度計モード時の読み出しイネーブル信号SWEN、制御信号RST，SEL、及び、TRG、並びに、電源線５１の電圧を示している。
照度計モードにおいて、照度データを得る処理には、時間順に、シャッタフェーズ、蓄積フェーズ、及び、読み出しフェーズがある。
照度計モードでは、制御信号RST及びSELは、シャッタフェーズ、蓄積フェーズ、及び、読み出しフェーズのいずれにおいても、Hレベルとされ、その結果、リセットトランジスタ６３、及び、選択トランジスタ６５は、常時、オン状態になる。
そして、シャッタフェーズでは、読み出しイネーブル信号SWENが、Hレベルにされ、制御信号TRGが、一時的に、LレベルからHレベルにされる。
シャッタフェーズにおいて、読み出しイネーブル信号SWENが、Hレベルにされることにより、FET７２（図５）はオン状態となり、電圧降圧部７３で降圧された電圧VDD#2が、電源線５１に印加される。すなわち、電源VDD#2が、電源線５１に接続される。
また、シャッタフェーズにおいて、制御信号TRGが、一時的に、LレベルからHレベルにされることにより、その制御信号TRGが供給される転送トランジスタ６２は、一時的にオン状態になる。
照度計モードでは、リセットトランジスタ６３が常時オン状態になっているため、シャッタフェーズにおいて、転送トランジスタ６２がオン状態になると、PD６１に蓄積された電荷は、転送トランジスタ６２、リセットトランジスタ６３、及び、電源線５１を介して、変換制御部３１の、電源線５１に接続されている電源VDD#2に掃き出され、PD６１はリセットされる。
そして、PD６１がリセットされたときの電源線５１の電圧は、その電源線５１に接続されている電源VDD#2の電圧である電圧VDD#2となり、その電圧VDD#2が、リセットレベルとして、電源線５１に接続されているADC３３に供給される。
シャッタフェースの後の蓄積フェーズでは、読み出しイネーブル信号SWENが、Hレベルのままとされ、制御信号TRGは、Lレベル（のまま）とされる。
読み出しイネーブル信号SWENが、Hレベルであることにより、FET７２（図５）はオン状態となり、シャッタフェーズと同様に、電圧降圧部７３（図５）で電圧VDD#1を降圧することにより得られる電源VDD#2が、電源線５１に接続される。
したがって、電源線５１の電圧は、シャッタフェースと同様に、電圧VDD#2となり、その電圧VDD#2が、リセットレベルとして、電源線５１に接続されているADC３３に供給される。
また、制御信号TRGが、Lレベルであることにより、転送トランジスタ６２はオフ状態となり、PD６１には、電荷が蓄積される。
蓄積フェースの後の読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされ、制御信号TRGは、読み出しイネーブル信号SWENがHレベルからLレベルにされた直後に、一時的に、LレベルからHレベルにされる。
そして、読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされる直前に、図６において影を付して示すように、ADC３３は、電源線５１の電圧の1回目の読み出しを行い、その電源線５１の電圧をリセットレベルとして取得する。
ここで、読み出しイネーブル信号SWENが、HレベルからLレベルにされる直前においては、FET７２（図５）はオン状態になっており、電源線５１には、電源#2が接続されていることから、ADC３３での、電源線５１の電圧の1回目の読み出しでは、電圧VDD#2が、リセットレベルとして取得される。
その後、読み出しフェーズでは、読み出しイネーブル信号SWENが、HレベルからLレベルにされ、さらに、制御信号TRGが、一時的に、LレベルからHレベルにされ、Lレベルに戻された後に、図６において影を付して示すように、ADC３３は、電源線５１の電圧の2回目の読み出しを行い、その電源線５１の電圧を、リセットレベルを基準とする、照度に対応する電圧（信号レベル）として取得する。
ここで、読み出しイネーブル信号SWENが、HレベルからLレベルにされることにより、FET７２（図５）はオフ状態になる。その結果、電源線５１は、フローティング状態になる。
また、制御信号TRGが、一時的に、LレベルからHレベルにされることにより、その制御信号TRGがゲートに供給される転送トランジスタ６２は、一時的にオン状態になる。
転送トランジスタ６２がオン状態になると、蓄積フェーズ（正確には、制御信号TRGが、シャッタフェーズにおいてLレベルになってから、読み出しフェーズにおいて、Hレベルになるまで）にPD６１に蓄積された電荷が、転送トランジスタ６２、及び、リセットトランジスタ６３を介して、電源線５１に流入し、対応する電圧に変換される。
その結果、フローティング状態の電源線５１の電圧は、直前の電圧VDD#2から、PD６１に蓄積された電荷に対応する電圧（照度信号）だけ変動（降下）し、ADC３３での、電源線５１の電圧の2回目の読み出しでは、その変動後の電圧が、信号レベル（リセットレベルを基準とする、照度に対応する電圧）として取得される。
ADC３３では、2回目の読み出しで取得した電源線５１の電圧である信号レベルのCDS及びAD変換が、1回目の読み出しで取得した電源線５１の電圧（電圧VDD#2）であるリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、照度データとして出力される。
ここで、図１のイメージセンサでは、照度計モードにおいて、画素駆動部２１（図１）は、M行の画素ユニット１１１，ｎないし１１Ｍ，ｎのすべてに、制御信号RST及びSELを、同時に供給し、リセットトランジスタ６３及び選択トランジスタ６５を、同時にオン状態にする。
また、画素駆動部２１は、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０の転送トランジスタ６２に対して、画素６０が受光する光の色ごとに、制御信号TRGを供給し、各画素６０の転送トランジスタ６２を、色ごとに制御することができる。
画素駆動部２１が、シャッタフェーズ及び読み出しフェーズにおいて、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべての転送トランジスタ６２に、同時に供給すること、すなわち、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべての転送トランジスタ６２を、同時に、一時的にオン状態にすることにより、ADC３３では、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべてで受光された光の、色に関係ない照度データ（各色の光を加算した照度データ）を得ることができる。
また、画素駆動部２１が、シャッタフェーズ及び読み出しフェーズにおいて、一時的にLレベルからHレベルになる制御信号TRGを、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０のうちの、例えば、Rの画素６０、Gの画素６０、及び、Bの画素６０の転送トランジスタ６２に、別個のタイミングで供給すること、すなわち、Rの画素６０、Gの画素６０、及び、Bの画素６０の転送トランジスタ６２を、別個のタイミングで、一時的にオン状態にすること（転送トランジスタ６２を、画素６０が受光する色ごとに制御すること）により、ADC３３では、Rの画素６０、Gの画素６０、及び、Bの画素６０それぞれで受光された光の、R,G、及び、Bの色ごとの照度データを得ることができる。
図７は、照度計モードにおいて、色ごとの照度データを得る場合の、転送トランジスタ６２に与える制御信号TRGを示すタイミングチャートである。
ここで、本実施の形態では、ベイヤ配列の色フィルタを採用することから、R，Gr，Gb、及び、Bの画素６０（R，Gr，Gb、及び、Bそれぞれの光を受光する画素６０）が存在する。
図７は、R，Gr，Gb、及び、Bそれぞれの色ごとの照度データを得る場合の、転送トランジスタ６２に与える制御信号TRGを示している。
ここで、以下では、Rの画素６０の転送トランジスタ６２に与える制御信号TRGを、制御信号TRG(R)とも記載する。同様に、Gr，Gb、及び、Bの画素６０の転送トランジスタ６２に与える制御信号TRGを、それぞれ、制御信号TRG(Gr)，TRG(Gb)、及び、TRG(B)とも記載する。
照度計モードにおいて、色ごとの照度データを得る場合、シャッタフェーズは、例えば、時間順に、Rシャッタフェーズ、Grシャッタフェーズ、Gbシャッタフェーズ、及び、Bシャッタフェーズに区分される。同様に、読み出しフェーズも、例えば、時間順に、R読み出しフェーズ、Gr読み出しフェーズ、Gb読み出しフェーズ、及び、B読み出しフェーズに区分される。
そして、Rシャッタフェーズ及びR読み出しフェーズでは、制御信号TRG(R)，TRG(Gr)，TRG(Gb)、及び、TRG(B)のうちの、制御信号TRG(R)だけが、一時的に、LレベルからHレベルにされる。
同様に、Grシャッタフェーズ及びGr読み出しフェーズでは、制御信号TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズでは、制御信号TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズでは、制御信号TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされる。
以上により、ADC３３では、図６で説明した場合と同様にして、R，Gr，Gb、及び、Bそれぞれの色ごとの照度データを、時分割で得ることができる。
なお、色に関係ない照度データや、色ごとの照度データは、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０で得られた電荷に対応する電圧を、垂直信号線４２１ないし４２Ｎ、及び、セレクタ２３（図１）を介して、ADC２４１ないし２４Ｎに供給し、そのADC２４１ないし２４ＮでのCDS及びAD変換によって得られる画素データを、すべて加算することや、色ごとに加算することでも得ることができる。
しかしながら、この場合、照度データを得るのに、N個のADC２４１ないし２４Ｎのすべてを動作させる必要があり、消費電力が大になる。
一方、画素６０で得られた電荷に対応する電圧を、電源線５１を介して、ADC３３に供給し、そのADC３３でのCDS及びAD変換によって、照度データを得る場合には、照度データを得るのに動作させる必要のあるADCは、ADC３３の1つだけであり、N個のADC２４１ないし２４Ｎのすべてを動作させる場合に比較して、消費電力を大きく低減することができる。
［制御線TRGと電源線５１とのカップリングにより発生するノイズに対する対策］
図８は、制御線TRGと電源線５１とのカップリングにより発生するノイズを説明する図である。
すなわち、図８は、照度計モード時の読み出しイネーブル信号SWEN、制御信号RST，SEL、及び、TRG、並びに、電源線５１の電圧を示している。なお、図８では、説明を簡単にするため、PD６１に蓄積された電荷（信号電荷）が0である（PD６１に光が入射せず、いわゆるダーク(dark)状態になっている）こととしてある。
ここで、本実施の形態では、読み出しイネーブル信号SWENが、Hレベルになっている場合（電源線５１がフローティング状態でない場合）、電源線５１には、電圧降圧部７３（図５）で、電圧VDD#1を降圧した電圧VDD#2が印加されるが、図８では、電源線５１に、電圧VDD#2ではなく、電圧VDD#1が印加されることとしてある。
照度計モードでは、図６で説明したように、読み出しフェーズにおいて、電源線５１がフローティング状態にされた後（読み出しイネーブル信号SWENが、HレベルからLレベルにされた後）、転送トランジスタ６２に与える制御信号TRGが、一時的に、LレベルからHレベルにされる。
イメージセンサにおいて、制御信号TRGが流れる画素制御線４１ｍの制御線TRGと、電源線５１とが隣接して配線されている場合、制御線TRGを流れる制御信号TRGが一時的にHレベルになったときに、図８に示すように、制御線TRGと、フローティング状態になっている電源線５１とのカップリングにより、電源線５１上にノイズが発生すること、すなわち、電源線５１の電圧が、制御信号TRGが一時的にHレベルになることに連動して、一時的に上昇することがある。
電源線５１をフローティング状態にするためのスイッチ部７０が、図５に示したように、pMOSのFET７２を含んで構成される場合、そのFET７２のドレインに接続されている電源線５１の電圧が上昇すると、FET７２のゲートと、電源線５１（が接続されているFET７２のドレイン）との間の電位差が大になって（FET７２の電源線５１が接続されている部分がソースのように見え）、FET７２がオン状態になるため、電源線５１から、FET７２（のソース）に電流が流れる。
この場合、電源線５１に流入した電荷が、電源線５１からオン状態のFET７２を介して抜けてしまい、ADC３３で得られる照度データの精度が劣化する。
読み出しイネーブル信号SWENが、Hレベルになっている場合に、図８に示したように、電源線５１に、電圧VDD#2ではなく、電圧VDD#1が印加されているときには、上述のように、制御線TRGと電源線５１とのカップリングにより、フローティング状態の電源線５１が持ち上がると、電源線５１の電圧は、FET７２のサブストレートの電圧VDD#1を超え、その結果、ADC３３で得られる照度データの精度が劣化する。
そこで、本実施の形態では、制御線TRGと電源線５１とのカップリングにより発生するノイズに対する対策として、電源線５１に、電圧降圧部７３（図５）で、電圧VDD#1を降圧した電圧VDD#2を印加することが行われる。
図９は、電源線５１に、電圧VDD#1を降圧した電圧VDD#2が印加される場合の、電源線５１の電圧の変化を示す図である。なお、図９でも、図８と同様に、説明を簡単にするため、PD６１に蓄積された電荷が0であることとしてある。
電圧降圧部７３（図５）において電圧VDD#1を降圧した電圧VDD#2が、電源線５１に印加される場合には、読み出しフェーズで、電源線５１がフローティング状態になっているときに、制御線TRGを流れる制御信号TRGが一時的にHレベルになって、制御線TRGと電源線５１とのカップリングにより、電源線５１の電圧が一時的に上昇しても、図９に示すように、電源線５１の電圧が、FET７２のゲートの電圧VDD#1を超えることを防止することができる。
ここで、電圧VDD#2は、制御線TRGと電源線５１とのカップリングにより上昇する、電源線５１の電圧の、その上昇分の電圧以上の電圧だけ、電圧VDD#1よりも低い電圧であることが望ましい。
但し、図６で説明したように、フローティング状態の電源線５１の電圧は、読み出しフェーズにおいて、電圧VDD#2から、PD６１に蓄積された電荷に対応する電圧（照度信号）だけ降下する。
したがって、電圧VDD#2を低い電圧にしすぎると、照度計モードにおいて、電源線５１の電圧が、電圧VDD#2から、PD６１に蓄積された電荷に対応する電圧だけ降下することができず、実質的に、照度の計測に用いる画素すべてのPD６１に蓄積可能な電荷量の総量（飽和電荷量）、ひいては、照度データのダイナミックレンジが制限される。
そこで、電圧VDD#2は、制御線TRGと電源線５１とのカップリングによる、電源線５１の電圧の上昇分と、飽和電荷量との両方を考慮して決定することが望ましい。
なお、図５の電圧降圧部７３としては、電圧VDD#1を降圧する降圧幅（降下幅）が可変な回路を採用することができる。
この場合、電圧降圧部７３での降圧幅は、例えば、外部からの制御に従って調整することができる。
また、電圧降圧部７３では、制御線TRGとのカップリングによる電源線５１の電圧の上昇分を計測し、その上昇分、又は、その上昇分に所定のマージンを加えた値に、降圧幅を調整することができる。
電圧降圧部７３での降圧幅を調整することにより、照度データの精度の劣化を防止し、電源線５１の電圧を、ADC３３の入力として適切な電圧レンジとすることができる。
［クランプ部３２の説明］
図１０は、図１のクランプ部３２を説明する図である。
すなわち、図１０は、照度計モード時の制御信号TRG、及び、電源線５１の電圧を示すタイミングチャートである。
照度計モードでは、図６及び図７で説明したように、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべての転送トランジスタ６２を、同時にオン状態にすることや、Rの画素６０、Grの画素６０、Gbの画素６０、又は、Bの画素６０だけの転送トランジスタ６２を、同時にオン状態にすることによって、色に関係ない照度データや、R，Gr，Gb、又は、Bの照度データを得ることができる。
ところで、照度計モードでは、読み出しフェーズにおいて、転送トランジスタ６２がオンされることにより、M×N個の画素ユニット１１１，１ないし１１Ｍ，Ｎの画素６０すべてや、画素６０のうちの、Rの画素６０、Grの画素６０、Gbの画素６０、又は、Bの画素６０から、PD６１に蓄積された電荷（電子）が、一斉に、フローティング状態の電源線５１に流入する。
以上のように、フローティング状態の電源線５１に、画素６０すべてや、Rの画素６０、Grの画素６０、Gbの画素６０、又は、Bの画素６０のような多数の画素６０から、電荷が流入すると、電源線５１の電圧が、図１０に点線で示すように、電圧VDD#2から大幅に降下することがある。
照度計モードでは、上述したように、リセットトランジスタ６３は、常時オン状態になっているため、電源線５１の電圧が大幅に降下した場合、画素ユニット１１ｍ，ｎ（図２）のFDの電圧（電位）、すなわち、転送トランジスタ６２のドレインや、増幅トランジスタ６４のゲートの電圧も、電源線５１が接続されているリセットトランジスタ６３を介して、大幅に降下し、その結果、増幅トランジスタ６４のゲートの電圧が、その性能を保証する性能保証電圧の範囲を超えることがあり得る。
そして、増幅トランジスタ６４のゲートの電圧が、その性能を保証する性能保証電圧の範囲を超えることは、画素ユニット１１ｍ，ｎ、ひいては、イメージセンサの信頼性を損ねるおそれがある。
そこで、クランプ部３２（図１）は、電源線の電圧を、電圧VDD#2未満の性能保証電圧の最小値以上の電圧VDD#4にクランプする。
図１１は、図１のクランプ部３２の構成例を示す回路図である。
図１１において、クランプ部３２は、nMOSのFET８１を有する。
クランプ部３２において、FET８１のソースは、電源線５１に接続され、ゲート及びドレインは、電源VDD#4に接続されている。
図１１のクランプ部３２では、FET８１のゲートが電源VDD#4に接続されているので、FET８１のソースに接続されている電源線５１の電圧が、電圧VDD#4未満（正確には、電圧VDD#4から、FET８１のゲートとソースとの間の電圧VGSを減算した電圧以下）となると、FET８１がオン状態になる。その結果、電源線５１は、FET８１を介して、電源VDD#4に接続され、電圧VDD#4にクランプされる。
以上のように、電源線５１は、電圧VDD#2未満の性能保証電圧の最小値以上の電圧VDD#4にクランプされるので、電源線５１の電圧が、電圧VDD#2から、一定以上降下して性能保証電圧の範囲を超えること、ひいては、画素ユニット１１ｍ，ｎのFD（増幅トランジスタ６４のゲート）の電圧が性能保証電圧の範囲を超えることを防止することができる。
なお、クランプ部３２において、電源線５１がクランプされる場合には、イメージセンサにおいて、照度の計測がエラーである旨を、外部に報知することができる。
［画素駆動部２１の構成例］
図１２は、図１の画素駆動部２１に接続されている画素制御線４１ｍを説明する図である。
なお、図１２では、画素ユニット１１ｍ，ｎは、１つの画素６０を有することとし、以下、適宜、Rの画素６０を画素６０Ｒと、Grの画素６０を画素６０Ｇｒと、Gbの画素６０を画素６０Ｇｂと、Bの画素６０を画素６０Ｂと、それぞれいうこととする。
また、画素駆動部２１が、制御信号TRG(R)，TRG(Gr)，TRG(Gb)、及び、TRG(B)を流す制御線TRGを、それぞれ、制御線TRG(R)，TRG(Gr)，TRG(Gb)、及び、TRG(B)とも記載する。
図１２のベイヤ配列では、奇数行である2k-1行目（k＝1,2,・・・,M/2）には、Rの画素６０Ｒ、Grの画素６０Ｇｒ、Gbの画素６０Ｇｂ、及び、Bの画素６０Ｂのうちの、Rの画素６０Ｒ、及び、Grの画素６０Ｇｒだけが存在する。また、偶数行である2k行目には、Gbの画素６０Ｇｂ、及び、Bの画素６０Ｂだけが存在する。
したがって、奇数行である2k-1行目の画素制御線４１２ｋ−１には、制御線TRGとして、2本の制御線TRG(R)及びTRG(Gr)が含まれ、偶数行である2k行目の画素制御線４１２ｋには、制御線TRGとして、2本の制御線TRG(Gb)及びTRG(B)が含まれる。
以上のように、奇数行の画素制御線４１２ｋ−１には、2本の制御線TRG(R)及びTRG(Gr)が含まれ、偶数行の画素制御線４１２ｋには、2本の制御線TRG(Gb)及びTRG(B)が含まれるので、M本の画素制御線４１１ないし４１Ｍの中には、制御線TRG(R)，TRG(Gr)，TRG(Gb)、及び、TRG(B)として、2M本の制御線TRGが含まれる。
R，Gr，Gb、及び、Bそれぞれの色ごとの照度データを得る場合、図７で説明したように、Rシャッタフェーズ及びR読み出しフェーズにおいて、制御信号TRG(R)だけが、Grシャッタフェーズ及びGr読み出しフェーズにおいて、制御信号TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズにおいて、制御信号TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズにおいて、制御信号TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされる。
すなわち、Rシャッタフェーズ及びR読み出しフェーズでは、奇数行の画素制御線４１２ｋ−１に含まれる制御線TRG(R)（を流れる制御信号TRG(R))だけが、一時的にHレベルになり、Grシャッタフェーズ及びGr読み出しフェーズでは、奇数行の画素制御線４１２ｋ−１に含まれる制御線TRG(Gr)だけが、一時的にHレベルになる。
また、Gbシャッタフェーズ及びGb読み出しフェーズでは、偶数行の画素制御線４１２ｋに含まれる制御線TRG(Gb)だけが、一時的にHレベルになり、Bシャッタフェーズ及びB読み出しフェーズでは、偶数行の画素制御線４１２ｋに含まれる制御線TRG(B)だけが、一時的にHレベルになる。
図１３は、図１の画素駆動部２１の第１の構成例を示すブロック図である。
すなわち、図１３は、画素駆動部２１のうちの、転送トランジスタ６２を制御する部分の第１の構成例を示している。
図１３において、画素駆動部２１は、2M個のTRGドライバ９０１ないし９０２Ｍと、2M個のドライバ制御部９６１ないし９６２Ｍを有する。
TRGドライバ９０４ｋ−３は、2k-1行目の画素６０Ｒ及び６０Ｇｒのうちの、画素６０Ｒの転送トランジスタ６２を、画素制御線４１２ｋ−１に含まれる制御線TRG(R)上に、制御信号TRG(R)を流すことで制御する。
TRGドライバ９０４ｋ−２は、2k-1行目の画素６０Ｒ及び６０Ｇｒのうちの、画素６０Ｇｒの転送トランジスタ６２を、画素制御線４１２ｋ−１に含まれる制御線TRG(Gr)上に、制御信号TRG(Gr)を流すことで制御する。
TRGドライバ９０４ｋ−１は、2k行目の画素６０Ｇｂ及び６０Ｂのうちの、画素６０Ｇｂの転送トランジスタ６２を、画素制御線４１２ｋに含まれる制御線TRG(Gb)上に、制御信号TRG(Gb)を流すことで制御する。
TRGドライバ９０４ｋは、2k行目の画素６０Ｇｂ及び６０Ｂのうちの、画素６０Ｂの転送トランジスタ６２を、画素制御線４１２ｋに含まれる制御線TRG(B)上に、制御信号TRG(B)を流すことで制御する。
TRGドライバ９０ｑは（q＝1,2,・・・,2M）は、ドレインどうしが接続されるとともに、ゲートどうしが接続されたpMOSのFET９１ｑとnMOSのFET９２ｑとを有する。
そして、FET９１ｑ及び９２ｑのドレインどうしの接続点は、制御線TRGに接続されており、FET９１ｑ及び９２ｑのゲートどうしの接続点は、ドライバ制御部９６ｑに接続されている。
なお、FET９１ｑ及び９２ｑのドレインどうしの接続点は、TRGドライバ９０ｑの出力端子になっており、FET９１ｑ及び９２ｑのゲートどうしの接続点は、TRGドライバ９０ｑの入力端子になっている。
また、pMOSのFET９１ｑのソースは、複数の抵抗rが直列に接続された直列回路を介して、電源VDD#1に接続されており、nMOSのFET９２ｑのソースは、複数の抵抗（電源配線抵抗）Rが直列に接続された直列回路を介して、GND（グランド）に接続されている。
ここで、TRGドライバ９０ｑにおいて、nMOSのFET９２ｑのソースと、複数の抵抗Rが直列に接続された直列回路との接続点を、ノード９３ｑともいう。
TRGドライバ９６ｑは、例えば、外部からの指令や、あらかじめ決められたシーケンス等に従って、TRGドライバ９０ｑを制御する。
すなわち、TRGドライバ９６ｑは、例えば、Hレベル又はLレベルを、TRGドライバ９０ｑのFET９１ｑ及び９２ｑのゲートに印加する。
FET９１ｑ及び９２ｑのゲートに、Hレベルが印加された場合、pMOSのFET９１ｑはオフ状態になり、nMOSのFET９２ｑはオン状態になるので、TRGドライバ９０ｑの出力端子でもあるFET９１ｑ及び９２ｑのドレインどうしの接続点は、オン状態のFET９２ｑを介して、ノード９３ｑに接続される。
ノード９３ｑは、複数の抵抗Rが直列に接続された直列回路を介して、GNDに接続されており、ノード９３ｑの電圧（電位）は、複数の抵抗Rが直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
したがって、オン状態のFET９２ｑを介して、ノード９３ｑに接続されたTRGドライバ９０ｑの出力端子（FET９１ｑ及び９２ｑのドレインどうしの接続点）は、Lレベル（GNDの電位）になり、TRGドライバ９０ｑの出力端子に接続されている制御線TRGも、Lレベルになる。
一方、FET９１ｑ及び９２ｑのゲートに、Lレベルが印加された場合、pMOSのFET９１ｑはオン状態になり、nMOSのFET９２ｑはオフ状態になるので、TRGドライバ９０ｑの出力端子でもあるFET９１ｑ及び９２ｑのドレインどうしの接続点は、オン状態のFET９１ｑを介して、電源VDD#1に接続される。
したがって、TRGドライバ９０ｑの出力端子（FET９１ｑ及び９２ｑのドレインどうしの接続点）は、Hレベル（電圧VDD#1）になり、TRGドライバ９０ｑの出力端子に接続されている制御線TRGも、Hレベルになる。
以上のように構成される画素駆動部２１では、例えば、図７に示したように、R，Gr，Gb、及び、Bそれぞれの色ごとの照度データを得る場合に、R，Gr，Gb、及び、Bのうちの、例えば、Rの画素６０ＲのPD６１から電荷を転送するときについては、TRGドライバ９０４ｋ−３において、Rの画素６０Ｒの転送トランジスタ６２に接続された制御線TRG(R)すべてが、一時的に、一斉にHレベルにされる。
そして、転送トランジスタ６２に接続された制御線TRG(R)が、Hレベルにされた後、再び、Lレベルにされるが、制御線TRG(R)がLレベルになるということは、TRGドライバ９０４ｋ−３のnMOSのFET９２４ｋ−３がオン状態になる。
この場合、制御線TRG(R)に接続されたRの画素６０Ｒの転送トランジスタ６２のゲートの電荷が、制御線TRG(R)、及び、オン状態のFET９２４ｋ−３を介し、ノード９３４ｋ−３、さらには、ノード９３４ｋ−３に接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
以上のような状況が、Rの画素６０Ｒすべてについて、制御線TRG(R)が一時的にHレベルになった直後のLレベルにおいて、一斉に生じるため、複数の抵抗Rが直列に接続された直列回路において、その直列回路の抵抗Rを流れる電荷（電流）によって、相応の電圧降下（いわゆるIRドロップ）が生じる。
複数の抵抗Rが直列に接続された直列回路でのIRドロップによって、一時的にHレベルになった制御線TRG(R)に接続されたTRGドライバ９０４ｋ−３のノード９３４ｋ−３の他、Hレベルになっていない（Lレベルのままの）制御線TGR(Gr)に接続されたTRGドライバ９０４ｋ−２のノード９３４ｋ−２、制御線TGR(Gb)に接続されたTRGドライバ９０４ｋ−１のノード９３４ｋ−１、及び、制御線TGR(B)に接続されたTRGドライバ９０４ｋのノード９３４ｋの電圧（電位）は、GNDの電位から変動する。
すなわち、制御線TRG(R)が一時的に一斉にHレベルとなり、その後、Lレベルになると、複数の抵抗Rが直列に接続された直列回路でIRドロップが生じる。その結果、制御線TRG(R)に接続されたTRGドライバ９０４ｋ−３のノード９３４ｋ−３の他、Hレベルになっていない（Lレベルのままの）制御線TGR(Gr)に接続されたTRGドライバ９０４ｋ−２のノード９３４ｋ−２、制御線TGR(Gb)に接続されたTRGドライバ９０４ｋ−１のノード９３４ｋ−１、及び、制御線TGR(B)に接続されたTRGドライバ９０４ｋのノード９３４ｋの電圧は、単純には、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
ノード９３ｑの電圧が、GNDの電圧から上昇すると、ソースがノード９３ｑに接続しているFET９２ｑのドレイン、ひいては、そのドレインに接続している制御線TRGの電圧も上昇する。
すなわち、いまの場合、制御線TRG(R)だけを、一時的にHレベルにしたのにもかかわらず、複数の抵抗Rが直列に接続された直列回路で生じるIRドロップによって、他の制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)の電圧が上昇する。
例えば、制御線TRG(Gr)の電圧が上昇すると、その制御線TRG(Gr)が接続しているGrの画素６０Ｇｒの転送トランジスタ６２がオン状態になり、PD６１に蓄積された電荷が、オン状態の転送トランジスタ６２を介して漏れ出し、ADC３３で得られるGrの色の照度データの精度が劣化する。
同様にして、Gb、及び、Bの各色の照度データの精度も劣化する。
以上のように、R,Gr,Gb、及び、Bのうちの、ある1色の画素６０に接続する制御線TRGだけを、一時的にHレベルにした場合に、複数の抵抗Rが直列に接続された直列回路で生じるIRドロップが、他の色の画素６０に、いわばノイズとなって伝搬するため、各色の照度データの精度が劣化する。
図１４は、照度計モードにおいて、色ごとの照度データを得る場合の制御線TRGの電圧（制御信号TRG）を示すタイミングチャートである。
例えば、制御線TRG(R)（の電圧）を一時的にHレベルにした場合、その制御線TRG(R)が、HレベルからLレベルに戻るときに、図１３で説明したIRドロップが生じ、他の制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)の電圧が上昇する。
また、例えば、制御線TRG(Gr)を一時的にHレベルにした場合、その制御線TRG(Gr)が、HレベルからLレベルに戻るときに、図１３で説明したIRドロップが生じ、他の制御線TRG(R)，TRG(Gb)、及び、TRG(B)の電圧が上昇する。
以上のように、制御線TRG(R)，TRG(Gr)，TRG(Gb)、及び、TRG(B)のうちのいずれか1色の制御線TRGを一時的にHレベルにした場合、その制御線TRGが、HレベルからLレベルに戻るときに、図１３で説明したIRドロップが生じる。
そして、そのIRドロップによって、他の色の制御線TRGの電圧が上昇し、PD６１に蓄積された電荷が漏れ出すことによって、ADC３３で得られるR，Gr，Gb、及び、Bの各色の照度データの精度が劣化する。
そこで、図１５は、図１の画素駆動部２１の第２の構成例を示すブロック図である。
すなわち、図１５は、画素駆動部２１のうちの、転送トランジスタ６２を制御する部分の第２の構成例を示している。
図１５において、画素駆動部２１は、2M個のTRGドライバ１００１ないし１００２Ｍと、2M個のドライバ制御部１１１１ないし１１１２Ｍを有する。
TRGドライバ１００４ｋ−３は、2k-1行目の画素６０Ｒ及び６０Ｇｒのうちの、画素６０Ｒの転送トランジスタ６２を、画素制御線４１２ｋ−１に含まれる制御線TRG(R)上に、制御信号TRG(R)を流すことで制御する。
TRGドライバ１００４ｋ−２は、2k-1行目の画素６０Ｒ及び６０Ｇｒのうちの、画素６０Ｇｒの転送トランジスタ６２を、画素制御線４１２ｋ−１に含まれる制御線TRG(Gr)上に、制御信号TRG(Gr)を流すことで制御する。
TRGドライバ１００４ｋ−１は、2k行目の画素６０Ｇｂ及び６０Ｂのうちの、画素６０Ｇｂの転送トランジスタ６２を、画素制御線４１２ｋに含まれる制御線TRG(Gb)上に、制御信号TRG(Gb)を流すことで制御する。
TRGドライバ１００４ｋは、2k行目の画素６０Ｇｂ及び６０Ｂのうちの、画素６０Ｂの転送トランジスタ６２を、画素制御線４１２ｋに含まれる制御線TRG(B)上に、制御信号TRG(B)を流すことで制御する。
TRGドライバ１００ｑは（q＝1,2,・・・,2M）は、pMOSのFET１０１ｑ、並びに、nMOSのFET１０２ｑ、及び、１０３ｑを有する。
FET１０１ｑ，１０２ｑ、及び、１０３ｑのドレインどうしは、互いに接続されており、そのドレインどうしの接続点は、制御線TRGに接続されている。なお、FET１０１ｑ，１０２ｑ、及び、１０３ｑのドレインどうしの接続点は、TRGドライバ１００ｑの出力端子になっている。
また、pMOSのFET１０１ｑのソースは、複数の抵抗rが直列に接続された直列回路を介して、電源VDD#1に接続されており、nMOSのFET１０２ｑのソースは、複数の抵抗（電源配線抵抗）Rが直列に接続された直列回路を介して、GNDに接続されている。さらに、nMOSのFET１０３ｑのソースは、複数の抵抗（電源配線抵抗）R'が直列に接続された直列回路を介して、GND（グランド）に接続されている。
ここで、以下、適宜、TRGドライバ１００ｑにおいて、nMOSのFET１０２ｑのソースと、複数の抵抗Rが直列に接続された直列回路との接続点を、ノード１０４ｑというとともに、nMOSのFET１０３ｑのソースと、複数の抵抗R'が直列に接続された直列回路との接続点を、ノード１０５ｑという。
また、ノード１０４ｑの電圧（電位）を、GND#1と記載するとともに、ノード１０５ｑの電圧（電位）を、GND#2と記載する。
ノード１０４ｑは、複数の抵抗Rが直列に接続された直列回路を介して、GNDに接続されており、したがって、ノード１０４ｑの電圧GND#1は、複数の抵抗Rが直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
同様に、ノード１０５ｑは、複数の抵抗R'が直列に接続された直列回路を介して、GNDに接続されており、ノード１０５ｑの電圧GND#2は、複数の抵抗R'が直列に接続された直列回路に電流が流れない限り、GNDの電位に等しい。
TRGドライバ１１１ｑは、例えば、外部からの指令や、あらかじめ決められたシーケンス等に従って、TRGドライバ１００ｑを制御する。
すなわち、TRGドライバ１１１ｑは、TRGドライバ１００ｑを構成するFET１０１ｑ，１０２ｑ、及び、１０３ｑそれぞれのゲートに、Hレベル又はLレベルを印加することにより、FET１０１ｑ，１０２ｑ、及び、１０３ｑを、オン状態、又は、オフ状態に制御する。
例えば、FET１０１ｑがオン状態にされ、FET１０２ｑ及び１０３ｑがオフ状態にされた場合、TRGドライバ１００ｑの出力端子（FET１０１ｑ，１０２ｑ、及び、１０３ｑのドレインどうしの接続点）は、オン状態のFET１０１ｑを介して、電源VDD#1に接続される。
したがって、TRGドライバ１００ｑの出力端子は、Hレベル（電圧VDD#1）になり、TRGドライバ１００ｑの出力端子に接続されている制御線TRGも、Hレベルになる。
また、例えば、FET１０１ｑ、及び、FET１０３ｑがオフ状態にされ、FET１０２ｑがオン状態にされた場合、TRGドライバ１００ｑの出力端子は、オン状態のFET１０２ｑを介して、ノード１０４ｑに接続される。
したがって、TRGドライバ１００ｑの出力端子は、Lレベル（ノード１０４ｑの電圧GND#1）になり、TRGドライバ１００ｑの出力端子に接続されている制御線TRGも、Lレベルになる。
さらに、例えば、FET１０１ｑ、及び、FET１０２ｑがオフ状態にされ、FET１０３ｑがオン状態にされた場合、TRGドライバ１００ｑの出力端子は、オン状態のFET１０３ｑを介して、ノード１０５ｑに接続される。
したがって、TRGドライバ１００ｑの出力端子は、Lレベル（ノード１０５ｑの電圧GND#2）になり、TRGドライバ１００ｑの出力端子に接続されている制御線TRGも、Lレベルになる。
図１６は、図１５の画素駆動部２１の動作を説明する図である。
すなわち、図１６は、R，Gr，Gb、及び、Bそれぞれの色ごとの照度データを得る場合において、R，Gr，Gb、及び、Bのうちの1色である、例えば、Rの画素６０ＲのPD６１から電荷を転送するときと、他の1色である、例えば、Bの画素６０ＢのPD６１から電荷を転送するときとの制御線（制御信号）TRGの電圧、及び、TRGドライバ１００ｑを構成するFET１０１ｑないし１０３ｑの状態を示している。
Rの画素６０ＲのPD６１から電荷を転送するときについては、TRGドライバ１００４ｋ−３において、Rの画素６０Ｒの転送トランジスタ６２に接続された制御線TRG(R)が、一時的にHレベルにされる。
すなわち、この場合、図１６に示すように、ドライバ制御部１１１４ｋ−３において、Rの画素６０Ｒを制御するTRGドライバ１００４ｋ−３のFET１０１４ｋ−３は、オフ状態からオン状態にされ、その後、オフ状態にされる。
また、FET１０２４ｋ−３は、FET１０１４ｋ−３の状態とは逆の状態、つまり、オン状態からオフ状態にされ、その後、オン状態にされる。
さらに、FET１０３４ｋ−３は、オフ状態（のまま）にされる。
したがって、Rの画素６０ＲのPD６１から電荷を転送するときには、まず、FET１０１４ｋ−３がオフ状態に、FET１０２４ｋ−３がオン状態に、FET１０３４ｋ−３がオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋ−３の出力端子は、オン状態のFET１０２４ｋ−３を介して、ノード１０４４ｋ−３に接続されるので、TRGドライバ１００４ｋ−３の出力端子に接続されている制御線TRG(R)の電圧は、ノード１０４４ｋ−３の電位GND#1、つまり、Lレベルになる。
Rの画素６０ＲのPD６１から電荷を転送するときには、次に、FET１０１４ｋ−３がオン状態に、FET１０２４ｋ−３がオフ状態に、FET１０３４ｋ−３がオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋ−３の出力端子は、オン状態のFET１０１４ｋ−３を介して、電源VDD#1に接続されるので、TRGドライバ１００４ｋ−３の出力端子に接続されている制御線TRG(R)の電圧は、Lレベルから、電圧VDD#1、つまり、Hレベルになる。
Rの画素６０ＲのPD６１から電荷を転送するときには、その後、FET１０１４ｋ−３がオフ状態に、FET１０２４ｋ−３がオン状態に、FET１０３４ｋ−３がオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋ−３の出力端子は、オン状態のFET１０２４ｋ−３を介して、ノード１０４４ｋ−３に接続されるので、TRGドライバ１００４ｋ−３の出力端子に接続されている制御線TRG(R)の電圧は、Hレベルから、ノード１０４４ｋ−３の電圧GND#1、つまり、Lレベルになる。
以上のように、制御線TRG(R)の電圧が、HレベルからLレベル（ノード１０４４ｋ−３の電位GND#1）になるとき、FET１０１４ｋ−３ないし１０３４ｋ−３のうちの、FET１０２４ｋ−３だけがオン状態になっており、この場合、図１３及び図１４で説明したようにして、制御線TRG(R)に接続されたRの画素６０Ｒの転送トランジスタ６２のゲートの電荷が、制御線TRG(R)、及び、オン状態のFET１０２４ｋ−３を介し、ノード１０４４ｋ−３、さらには、ノード１０４４ｋ−３に接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
その結果、複数の抵抗Rが直列に接続された直列回路において、相応の電圧降下（IRドロップ）が生じ、Rの画素６０Ｒを制御するTRGドライバ１００４ｋ−３のノード１０４４ｋ−３の他、Grの画素６０Ｇｒを制御するTRGドライバ１００４ｋ−２のノード１０４４ｋ−２、Gbの画素６０Ｇｂを制御するTRGドライバ１００４ｋ−１ノード１０４４ｋ−１、及び、Bの画素６０Ｂを制御するTRGドライバ１００４ｋのノード１０４４ｋの電圧GND#1は、いずれも、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
Rの画素６０ＲのPD６１から電荷を転送するときについては、そのR以外の色の、例えば、Bの画素６０Ｂを制御するTRGドライバ１００４ｋでは、図１６に示すように、ドライバ制御部１１１４ｋの制御の下、FET１０１４ｋはオフ状態に、FET１０２４ｋはオフ状態に、FET１０３４ｋは、オン状態に、それぞれされる。
以上のように、FET１０１４ｋないし１０３４ｋのうちの、FET１０３４ｋだけがオン状態になっている場合、TRGドライバ１００４ｋの出力端子は、オン状態のFET１０３４ｋを介して、ノード１０５４ｋに接続される。したがって、TRGドライバ１００４ｋの出力端子に接続されている制御線TRG(B)の電圧は、ノード１０５４ｋの電位GND#2、つまり、Lレベルになる。
Rの画素６０ＲのPD６１から電荷を転送するときには、ノード１０４ｑ（ノード１０４４ｋ−３，１０４４ｋ−２，１０４４ｋ−１，１０４４ｋ）の電圧GND#1は、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇するが、Rの画素６０ＲではないBの画素６０Ｂを制御するTRGドライバ１００４ｋの出力端子は、ノード１０４４ｋではなく、ノード１０５４ｋに接続されるため、そのTRGドライバ１００４ｋの出力端子に接続されている制御線TRG(B)の電圧は、IRドロップの分だけ上昇するノード１０４４ｋの電圧GND#1の影響を受けない。
Grの画素６０Ｇｒを制御するTRGドライバ１００４ｋ−２の出力端子に接続されている制御線TRG(Gr)、及び、Gbの画素６０Ｇｂを制御するTRGドライバ１００４ｋ−１の出力端子接続されている制御線TRG(Gb)についても、同様である。
したがって、Rの画素６０Ｒに接続された制御線TRG(R)を、一時的にHレベルにすることによって、他の色の制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)の電圧が上昇することはないので、図１３で説明したような、制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)の電圧が上昇し、Grの画素６０Ｇｒ、Gbの画素６０Ｂｒ、及び、Bの画素６０Ｂに蓄積された電荷が漏れ出すことによって、各色の照度データの精度が劣化することを防止することができる。
R以外の画素６０から、電荷を転送するときも、TRGドライバ１００ｑでは、Rの画素６０Ｒから電荷を転送するときと同様の処理が行われる。
すなわち、R以外の、例えば、Bの画素６０Ｂから電荷を転送するときについては、TRGドライバ１００４ｋにおいて、Bの画素６０Ｂの転送トランジスタ６２に接続された制御線TRG(R)が、一時的にHレベルにされる。
すなわち、図１６に示すように、ドライバ制御部１１１４ｋにおいて、Bの画素６０Ｂを制御するTRGドライバ１００４ｋのFET１０１４ｋは、オフ状態からオン状態にされ、その後、オフ状態にされる。
また、FET１０２４ｋは、FET１０１４ｋの状態とは逆の状態、つまり、オン状態からオフ状態にされ、その後、オン状態にされる。
さらに、FET１０３４ｋは、オフ状態にされる。
したがって、Bの画素６０Ｂから電荷を転送するときには、上述の、Rの画素６０Ｒから電荷を転送するときと同様に、まず、FET１０１４ｋがオフ状態に、FET１０２４ｋがオン状態に、FET１０３４ｋがオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋの出力端子は、オン状態のFET１０２４ｋを介して、ノード１０４４ｋに接続されるので、TRGドライバ１００４ｋの出力端子に接続されている制御線TRG(B)の電圧は、Lレベルとしての、ノード１０４４ｋの電位GND#1になる。
Bの画素６０Ｂから電荷を転送するときには、次に、FET１０１４ｋがオン状態に、FET１０２４ｋがオフ状態に、FET１０３４ｋがオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋの出力端子は、オン状態のFET１０１４ｋを介して、電源VDD#1に接続されるので、TRGドライバ１００４ｋの出力端子に接続されている制御線TRG(B)の電圧は、Lレベルから、Hレベルとしての電圧VDD#1になる。
Bの画素６０Ｂから電荷を転送するときには、その後、FET１０１４ｋがオフ状態に、FET１０２４ｋがオン状態に、FET１０３４ｋがオフ状態に、それぞれなる。この場合、TRGドライバ１００４ｋの出力端子は、オン状態のFET１０２４ｋを介して、ノード１０４４ｋに接続されるので、TRGドライバ１００４ｋの出力端子に接続されている制御線TRG(B)の電圧は、Hレベルから、Lレベルとしてのノード１０４４ｋの電圧GND#1になる。
以上のように、制御線TRG(B)の電圧が、HレベルからLレベル（ノード１０４４ｋの電位GND#1）になるとき、FET１０１４ｋないし１０３４ｋのうちの、FET１０２４ｋだけがオン状態になっており、この場合、図１３及び図１４で説明したようにして、制御線TRG(B)に接続されたBの画素６０Ｂの転送トランジスタ６２のゲートの電荷が、制御線TRG(B)、及び、オン状態のFET１０２４ｋを介し、ノード１０４４ｋ、さらには、ノード１０４４ｋに接続された、複数の抵抗Rが直列に接続された直列回路に流れる。
その結果、複数の抵抗Rが直列に接続された直列回路において、IRドロップが生じ、Bの画素６０Ｂを制御するTRGドライバ１００４ｋのノード１０４４ｋの他、Rの画素６０Ｒを制御するTRGドライバ１００４ｋ−３のノード１０４４ｋ−３、Grの画素６０Ｇｒを制御するTRGドライバ１００４ｋ−２のノード１０４４ｋ−２、及び、Gbの画素６０Ｇｂを制御するTRGドライバ１００４ｋ−１ノード１０４４ｋ−１の電圧GND#1は、いずれも、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇する。
Bの画素６０Ｂから電荷を転送するときについては、そのB以外の色の、例えば、Rの画素６０Ｒを制御するTRGドライバ１００４ｋ−３では、図１６に示すように、ドライバ制御部１１１４ｋ−３の制御の下、FET１０１４ｋ−３はオフ状態に、FET１０２４ｋ−３はオフ状態に、FET１０３４ｋ−３は、オン状態に、それぞれされる。
以上のように、FET１０１４ｋ−３ないし１０３４ｋ−３のうちの、FET１０３４ｋ−３だけがオン状態になっている場合、TRGドライバ１００４ｋ−３の出力端子は、オン状態のFET１０３４ｋ−３を介して、ノード１０５４ｋ−３に接続される。したがって、TRGドライバ１００４ｋ−３の出力端子に接続されている制御線TRG(R)の電圧は、Lレベルとしてのノード１０５４ｋ−３の電位GND#2になる。
すなわち、Bの画素６０Ｂから電荷を転送するときには、上述の、Rの画素６０Ｒから電荷を転送するときと同様に、ノード１０４ｑ（ノード１０４４ｋ−３，１０４４ｋ−２，１０４４ｋ−１，１０４４ｋ）の電圧GND#1は、複数の抵抗Rが直列に接続された直列回路でのIRドロップの分だけ上昇するが、Bの画素６０ＢではないRの画素６０Ｒを制御するTRGドライバ１００４ｋ−３の出力端子は、ノード１０４４ｋ−３ではなく、ノード１０５４ｋ−３に接続されるため、そのTRGドライバ１００４ｋ−３の出力端子に接続されている制御線TRG(R)の電圧は、IRドロップの分だけ上昇するノード１０４４ｋ−３の電圧GND#1の影響を受けない。
Grの画素６０Ｇｒを制御するTRGドライバ１００４ｋ−２の出力端子に接続されている制御線TRG(Gr)、及び、Gｂの画素６０Ｇｂを制御するTRGドライバ１００４ｋ−１の出力端子接続されている制御線TRG(Gb)についても、同様である。
したがって、Bの画素６０Ｂに接続された制御線TRG(B)を、一時的にHレベルにすることによって、他の色の制御線TRG(R)，TRG(Gr)、及び、TRG(Gb)の電圧が上昇することはないので、図１３で説明したような、制御線TRG(R)，TRG(Gr)、及び、TRG(Gb)の電圧が上昇し、Rの画素６０Ｒ、Grの画素６０Ｇｒ、及び、Gbの画素６０Ｂｒに蓄積された電荷が漏れ出すことによって、各色の照度データの精度が劣化することを防止することができる。
以上のように、図１５の画素駆動部２１では、TRGドライバ１００ｑが、その出力端子に接続されている制御線TRG、ひいては、制御線TRGに接続されている画素６０の転送トランジスタ６２（のゲート）を、GNDに接続する複数としての2個のノード１０４ｑ及び１０５ｑ（GNDへの第１の経路と第２の経路）を有する。
さらに、TRGドライバ１００ｑのうちの、電荷の転送を行うように、転送トランジスタ６２を制御しているTRGドライバ１００ｑ’は、2個のノード１０４ｑ’及び１０５ｑ’のうちの１のノードである、例えば、ノード１０４ｑ’を使用する。すなわち、電荷の転送を行うように、転送トランジスタ６２を制御しているTRGドライバ１００ｑ’は、その出力端子と転送トランジスタ６２（のゲート）とを接続する制御線TRGの電圧を、Lレベルにするときに、制御線TRGを、電圧GND#1のノード１０４ｑ’に接続する。
また、TRGドライバ１００ｑのうちの、電荷の転送を行うように、転送トランジスタ６２を制御していないTRGドライバ１００ｑ’’は、2個のノード１０４ｑ’’及び１０５ｑ’’のうちの他の１のノードである、例えば、ノード１０５ｑ’’を使用する。すなわち、電荷の転送を行うように、転送トランジスタ６２を制御していないTRGドライバ１００ｑ’’は、その出力端子と転送トランジスタ６２（のゲート）とを接続する制御線TRGを、ノード１０５ｑ’’に接続することにより、制御線TRGの電圧を、Lレベルとしてのノード１０５ｑ’’の電圧GND#2とする。
その結果、ノード１０４ｑ’（及び１０４ｑ’’）の電圧GND#1が、IRドロップにより上昇しても、電圧GND#2のノード１０５ｑ’’に接続されている制御線TRG、さらには、その制御線TRGに接続されている転送トランジスタ６２に影響はなく、電荷の転送を行うように、転送トランジスタ６２を制御していないTRGドライバ１００ｑ’’が制御する転送トランジスタ６２を有する画素６０において、図１３で説明したように、電荷が漏れ出すことはない。
したがって、図１３で説明したような、電荷が漏れ出すことによる、各色の照度データの精度の劣化を防止することができる。
図１７は、照度計モードにおいて、色ごとの照度データを得る場合の、図１５のTRGドライバ１００ｑにより制御される制御線TRGの電圧（制御信号TRG）を示すタイミングチャートである。
図７で説明したように、色ごとの照度データを得る場合、Rシャッタフェーズ及びR読み出しフェーズにおいて、制御線TRG(R)だけが、Grシャッタフェーズ及びGr読み出しフェーズにおいて、制御線TRG(Gr)だけが、Gbシャッタフェーズ及びGb読み出しフェーズにおいて、制御線TRG(Gb)だけが、Bシャッタフェーズ及びB読み出しフェーズにおいて、制御線TRG(B)だけが、それぞれ、一時的に、LレベルからHレベルにされ、R,Gr,Gb,Bの各色の画素６０に蓄積された電荷が、順次転送される。
例えば、Rの画素６０Ｒから電荷を転送する場合において、制御線TRG(R)（の電圧）をLレベルにするときには、制御線TRG(R)は、TRGドライバ１００４ｋ−３において、ノード１０４４ｋ−３に接続され、そのノード１０４４ｋ−３の電圧GND#1とされる。
一方、他の制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)は、TRGドライバ１００４ｋ−２，１００４ｋ−１、及び、１００４ｋにおいて、それぞれ、ノード１０５４ｋ−２，１０５４ｋ−１、及び、１０５４ｋに接続され、ノード１０５４ｋ−２，１０５４ｋ−１、及び、１０５４ｋの電圧GND#2とされる。
Rの画素６０Ｒから電荷を転送する場合に、制御線TRG(R)が、一時的にHレベルにされ、HレベルからLレベルに戻るときに、図１３で説明したIRドロップが生じても、そのIRドロップは、電圧GND#2のノード１０５４ｋ−２，１０５４ｋ−１、及び、１０５４ｋにそれぞれ接続されている他の制御線TRG(Gr)，TRG(Gb)、及び、TRG(B)の電圧に影響しない。
他のGr，Gb、又は、Grの画素６０から電荷を転送する場合も同様である。
以上のように、電荷の転送を行うように、転送トランジスタ６２を制御しているTRGドライバ１００ｑ’と、電荷の転送を行うように、転送トランジスタ６２を制御していないTRGドライバ１００ｑ’’とで、複数の抵抗Rが直列に接続された直列回路を介してGNDと接続されたノード１０４ｑ’と、複数の抵抗R'が直列に接続された直列回路を介してGNDと接続されたノード１０５ｑ’’という、いわば、別系統のGNDを使用するので、ノード１０４ｑ’（及び１０４ｑ’’）の電圧GND#1が、IRドロップにより上昇しても、そのIRドロップは、電圧GND#2のノード１０５ｑ’’に接続されている制御線TRG、さらには、その制御線TRGに接続されている転送トランジスタ６２に影響しない。
したがって、図１３で説明したような、PD６１に蓄積された電荷が、転送トランジスタ６２から漏れ出すことによる、各色の照度データの精度の劣化を防止することができる。
また、図１３の画素駆動部２１については、例えば、IRドロップをなるべく小さくするようなGNDの設計をする必要があるのに対して、図１５の画素駆動部２１については、IRドロップに特に配慮することなく（容易に）、GNDの設計をすることができる。
［画素ユニット１１ｍ，ｎの他の構成例］
図１８は、図１の画素ユニット１１ｍ，ｎの他の構成例を示す回路図である。
なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１８において、画素ユニット１１ｍ，ｎは、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５を有する点で、図２の場合と共通する。
但し、図１８の画素ユニット１１ｍ，ｎは、1個の画素６０に代えて、複数としての、例えば、4個の画素１３０１，１３０２，１３０３、及び、１３０４を有する点で、図２の場合と相違する。
すなわち、図１８の画素ユニット１１ｍ，ｎは、複数である4個の画素１３０１ないし１３０４が、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５を共有する共有画素の構成を採用している点で、1個の画素６０が、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５を使用する図２の場合と相違する。
図１８において、4個の画素１３０１ないし１３０４は、2行2列（2×2）に配置されている。すなわち、画素１３０１は、2行2列の左上の位置に、画素１３０２は、2行2列の右上の位置に、画素１３０３は、2行2列の左下の位置に、画素１３０４は、2行2列の右下の位置に、それぞれ配置されている。
なお、画素１３０１は、例えば、ベイヤ配列のRの光を受光するRの画素であり、画素１３０２は、例えば、ベイヤ配列のGrの光を受光するGrの画素である。また、画素１３０３は、例えば、ベイヤ配列のGbの光を受光するGbの画素であり、画素１３０４は、例えば、ベイヤ配列のBの光を受光するBの画素である。
画素１３０ｉは（i＝1,2,3,4）、図２の画素６０と同様に、PD１３１ｉ及び転送トランジスタ１３２ｉを有する。
ここで、画素駆動部２１（図１）に接続された画素制御線４１ｍには、リセットトランジスタ６３を制御する制御線RST、選択トランジスタ６５を制御する制御線SEL、及び、転送トランジスタ１３２ｉを制御する制御線TRGがある。
制御線RSTは、リセットトランジスタ６３のゲートに接続され、制御線SELは、選択トランジスタ６５のゲートに接続されている。制御線TRGは、転送トランジスタ１３２ｉのゲートに接続されている。
制御線TRGとしては、Rの画素１３０１の転送トランジスタ１３２１に接続される制御線TRG(R)、Grの画素１３０２の転送トランジスタ１３２２に接続される制御線TRG(Gr)、Gbの画素１３０３の転送トランジスタ１３２３に接続される制御線TRG(Gb)、及び、Bの画素１３０４の転送トランジスタ１３２４に接続される制御線TRG(B)がある。
画素１３０ｉにおいて、PD１３１ｉのアノードは、GNDに接地されており、そのカソードは、転送トランジスタ１３２ｉのソースに接続されている。
転送トランジスタ１３２ｉは、nMOSのFETであり、そのドレインは、リセットトランジスタ６３のソースと、増幅トランジスタ６４のゲートとの接続点に接続されている。
以上のように構成される画素ユニット１１ｍ，ｎでは、画素１３０ｉにおいて、PD１３１ｉが、そこに入射する色の光を受光し、光電変換を行うことによって、受光した光の光量に応じた電荷を蓄積する。
そして、撮像モードでは、図３で説明したのと同様の処理が行われる。
すなわち、撮影モードでは、リセットトランジスタ６３のゲートに、制御線RSTを介して、一時的にHレベルが与えられ、リセットトランジスタ６３が一時的にオン状態にされる。これにより、PD１３１ｉからFD（転送トランジスタ１３２ｉのドレインと、増幅トランジスタ６４のゲートとの接続点）に電荷が転送されるの先だって、FDにある電荷を、リセットトランジスタ６３、及び、電源線５１を介して、電源VDD#1に掃き出すリセットが行われる。
その後、転送トランジスタ１３２１ないし１３２４のうちの、例えば、Rの画素１３０１の転送トランジスタ１３２１のゲートに、制御線TRG(R)を介して、一時的にHレベルが与えられ、転送トランジスタ１３２１が、一時的にオン状態にされる。
その結果、PD１３１１に蓄積された電荷は、転送トランジスタ１３２１を介して、FDに転送される。
一方、増幅トランジスタ６４は、リセット直後のFDの電位に対応する電圧を、リセットレベルとして、ソースに出力し、その後、PD１３１１から電荷が転送された直後のFD電位に対応する電圧を、リセットレベルを基準とする画素値に対応する電圧（信号レベル）として、ソースに出力する。
増幅トランジスタ６４のソースに出力されたリセットレベル、及び、信号レベルは、選択トランジスタ６５を介して、垂直信号線４２ｎ上に出力される。
垂直信号線４２ｎ上に出力されたリセットレベル、及び、信号レベルは、ADC２４ｎに供給される。ADC２４ｎでは、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、Rの画素１３０１の画素データとして出力される。
その後、再び、リセットトランジスタ６３が一時的にオン状態にされ、FDにある電荷を、リセットトランジスタ６３、及び、電源線５１を介して、電源VDD#1に掃き出すリセットが行われる。
そして、転送トランジスタ１３２１ないし１３２４のうちの、例えば、Grの画素１３０２の転送トランジスタ１３２２のゲートに、制御線TRG(Gr)を介して、一時的にHレベルが与えられ、転送トランジスタ１３２１が、一時的にオン状態にされる。
その結果、PD１３１２に蓄積された電荷は、転送トランジスタ１３２２を介して、FDに転送される。
増幅トランジスタ６４は、リセット直後のFDの電位に対応する電圧を、リセットレベルとして、ソースに出力し、その後、PD１３１２から電荷が転送された直後のFD電位に対応する電圧を、リセットレベルを基準とする画素値に対応する信号レベルとして、ソースに出力する。
増幅トランジスタ６４のソースに出力されたリセットレベル、及び、信号レベルは、選択トランジスタ６５を介して、垂直信号線４２ｎ上に出力される。
垂直信号線４２ｎ上に出力されたリセットレベル、及び、信号レベルは、ADC２４ｎに供給される。ADC２４ｎでは、信号レベルのCDS及びAD変換が、リセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、Grの画素１３０２の画素データとして出力される。
以下、Gbの画素１３０３、及び、Bの画素１３０４についても、同様の処理が行われ、これにより、ADC２４ｎでは、画素ユニット１１ｍ，ｎが有する画素１３０１ないし１３０４の画素データが、時系列に（時分割で）出力される。
一方、照度計モードでは、図４で説明したのと同様の処理が行われる。
すなわち、照度計モードでは、制御信号RST及びSELは、常時、Hレベルとされ、その結果、リセットトランジスタ６３、及び、選択トランジスタ６５は、常時、オン状態になる。
そして、画素１３０１ないし１３０４のうちの、例えば、Rの画素１３０１の転送トランジスタ１３２１に接続された制御線TRG(R)が、シャッタフェーズにおいて、一時的にHレベルにされ、転送トランジスタ１３２１が、一時的にオン状態にされる。
照度計モードでは、リセットトランジスタ６３が常時オン状態になっているため、転送トランジスタ１３２１がオン状態になると、Rの画素１３０１のPD１３１１に蓄積された電荷は、転送トランジスタ１３２１、リセットトランジスタ６３、及び、電源線５１を介して、変換制御部３１（の電源VDD#2）（図５）に掃き出され、PD１３１１はリセットされる。
そして、PD１３１１がリセットされたときの電源線５１の電圧が、リセットレベルとして、電源線５１に接続されているADC３３に供給される。
その後、再び、画素１３０１の転送トランジスタ１３２１に接続された制御線TRG(R)が、読み出しフェーズにおいて、一時的にHレベルにされ、転送トランジスタ１３２１が、一時的にオン状態にされる。
また、変換制御部３１は、転送トランジスタ１３２１が再びオン状態になる直前に、電源線５１をフローティング状態にする。
電源線５１がフローティング状態になった後、転送トランジスタ１３２１がオン状態になると、PD１３１１に蓄積された電荷が、転送トランジスタ１３２１、及び、リセットトランジスタ６３を介して、電源線５１に流入し、対応する電圧に変換される。
その結果、PD１３１１に蓄積された電荷に対応する電圧が、リセットレベルを基準とする、照度に対応する電圧（信号レベル）として、電源線５１に接続されているADC３３に供給される。
ADC３３では、電源線５１からの信号レベルのCDS及びAD変換が、電源線５１からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素１３０１が受光するRの光の照度データとして出力される。
照度計モードでは、シャッタフェーズの別のタイミング（Grシャッタフェーズ）で、Grの画素１３０２の転送トランジスタ１３２２に接続された制御線TRG(Gr)が、一時的にHレベルにされ、転送トランジスタ１３２２が、一時的にオン状態にされる。
照度計モードでは、リセットトランジスタ６３が常時オン状態になっているため、転送トランジスタ１３２２がオン状態になると、Grの画素１３０２のPD１３１２に蓄積された電荷は、転送トランジスタ１３２２、リセットトランジスタ６３、及び、電源線５１を介して、変換制御部３１（の電源VDD#2）（図５）に掃き出され、PD１３１２はリセットされる。
そして、PD１３１１がリセットされたときの電源線５１の電圧が、リセットレベルとして、電源線５１に接続されているADC３３に供給される。
その後、読み出しフェーズの別のタイミング（Gr読み出しフェーズ）で、再び、画素１３０２の転送トランジスタ１３２２に接続された制御線TRG(Gr)が、一時的にHレベルにされ、転送トランジスタ１３２２が、一時的にオン状態にされる。
また、変換制御部３１は、転送トランジスタ１３２２が再びオン状態になる直前に、電源線５１をフローティング状態にする。
電源線５１がフローティング状態になった後、転送トランジスタ１３２２がオン状態になると、PD１３１２に蓄積された電荷が、転送トランジスタ１３２２、及び、リセットトランジスタ６３を介して、電源線５１に流入し、対応する電圧に変換される。
その結果、PD１３１２に蓄積された電荷に対応する電圧が、リセットレベルを基準とする、照度に対応する信号レベルとして、電源線５１に接続されているADC３３に供給される。
ADC３３では、電源線５１からの信号レベルのCDS及びAD変換が、電源線５１からのリセットレベルを用いて行われ、その信号レベルのCDS及びAD変換の結果得られるディジタルデータが、画素１３０２が受光するGrの光の照度データとして出力される。
照度計モードでは、Gbの画素１３０３の転送トランジスタ１３２３に接続された制御線TRG(Gb)、及び、Bの画素１３０４の転送トランジスタ１３２４に接続された制御線TRG(B)も、異なるタイミングで、一時的にHレベルされることによって、ADC３３において、画素１３０３が受光するGbの光の照度データ、及び、画素１３０４が受光するBの光の照度データが取得される。
以上のように、PD１３１ｉに蓄積された電荷を転送する転送トランジスタ１３２ｉを、R，Gr，Gb、及び、Bの色ごとに制御し、異なるタイミングで、一時的にオン状態にすることにより、R，Gr，Gb、及び、Bの色ごとの照度データを得ることができる。
すなわち、画素ユニット１１ｍ，ｎが、共有画素の構成を採用している場合であっても、図２に示した、画素ユニット１１ｍ，ｎが1個の画素６０を有する場合と同様に、色ごとの照度データを得ることができる。
したがって、イメージセンサにおいて、複数の色の画素を共有しているかどうかにかかわらず、色ごとの照度の計測を行うことができる。また、色ごとの照度の計測を行うにあたって、そのための回路を、画素に追加する必要はない。
なお、図１８において、PD１３１ｉに蓄積された電荷を転送する転送トランジスタ１３２ｉを、R，Gr，Gb、及び、Bの色に関係なく、同一のタイミングで、一斉に、一時的にオン状態にすることにより、色に関係ない照度データを得ることができる。また、図１８では、画素ユニット１１ｍ，ｎが、2×2画素（画素１３０１ないし１３０４）の共有画素の構成となっているが、本技術は、その他、2×4画素等の、任意の複数の数の画素を共有する、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び、選択トランジスタの4トランジスタ構成の画素ユニットに適用することができる。
［本技術を適用したコンピュータの説明］
次に、上述したイメージセンサは、コンピュータ上でシミュレーションすることができる。
イメージセンサを、コンピュータ上でシミュレーションする場合には、コンピュータを、イメージセンサ、すなわち、画素アレイ１０、画素駆動部２１、セレクタ２２及び２３、ADC２４１ないし２４Ｎ、変換制御部３１、クランプ部３２、及び、ADC３３として機能させるためのシミュレーション用のプログラムが、コンピュータにインストールされる。
図１９は、シミュレーション用のプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク２０５やROM２０３に予め記録しておくことができる。
あるいはまた、プログラムは、リムーバブル記録媒体２１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体２１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体２１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
なお、プログラムは、上述したようなリムーバブル記録媒体２１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク２０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
コンピュータは、CPU(Central Processing Unit)２０２を内蔵しており、CPU２０２には、バス２０１を介して、入出力インタフェース２１０が接続されている。
CPU２０２は、入出力インタフェース２１０を介して、ユーザによって、入力部２０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)２０３に格納されているプログラムを実行する。あるいは、CPU２０２は、ハードディスク２０５に格納されたプログラムを、RAM(Random Access Memory)２０４にロードして実行する。
これにより、CPU２０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU２０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース２１０を介して、出力部２０６から出力、あるいは、通信部２０８から送信、さらには、ハードディスク２０５に記録等させる。
なお、入力部２０７は、キーボードや、マウス、マイク等で構成される。また、出力部２０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、本実施の形態では、照度データを得るためのADCとしては、1個のADC３３だけを設けるようにしたが、照度データを得るためのADCとしては、例えば、Rの画素と接続されるADC、G（Gr及びGbのそれぞれ又は両方）の画素と接続されるADC、及び、Bの画素と接続されるADC等の、複数個のADCを設けることができる。例えば、Rの画素と接続されるADC、Gの画素と接続されるADC、及び、Bの画素と接続されるADCの3個のADCを設けた場合、R,G、及び、Bの各色の照度データを同時に得ることが可能となる。
但し、照度データを得るためのADCとして、多数のADCを設けると、装置規模が大になり、また、照度データを得るときの消費電力が大になるため、照度データを得るためのADCの数は、装置規模、及び、消費電力の観点からは、少ない方が望ましい。本実施の形態のイメージセンサ（図１）では、照度データを得るためのADCとして、1個のADC３３だけが設けられ、その1個のADC３３に、画素アレイ１０を構成する（開口）画素６０のすべてで受光された光に対応する信号（の加算値）が供給されてAD変換される。したがって、本実施の形態のイメージセンサは、一度のAD変換で、イメージセンサの全（開口）画素の信号を読み出せる回路を有している、ということができる。
さらに、例えば、画素ユニット１１ｍ，ｎは、選択トランジスタ６５なしで構成することができる。
なお、本技術は、以下のような構成をとることができる。
［１］
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備え、
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
イメージセンサ。
［２］
前記転送トランジスタを、色ごとに制御することにより、前記色ごとに、前記電荷に対応する電圧を、前記AD変換部に供給する
［１］に記載のイメージセンサ。
［３］
前記AD変換部は、前記リセットトランジスタのドレインと電源とを接続する電源線に接続され、
前記電源線をフローティング状態にし、そのフローティング状態の前記電源線に、前記リセットトランジスタを介して、前記電荷を流入させることにより、その電荷を電圧に変換し、前記電源線に接続された前記AD変換部に供給する変換制御部をさらに備える
［１］又は［２］に記載のイメージセンサ。
［４］
前記転送トランジスタを制御することにより、前記光電変換部から前記電荷を転送させるドライバと、
前記転送トランジスタのゲートをGNDに接続する複数のノードと
をさらに備え、
前記電荷の転送を行うように、前記転送トランジスタを制御しているドライバは、前記複数ノードのうちの１のノードを使用し、
前記電荷の転送を行うように、前記転送トランジスタを制御していないドライバは、前記複数のノードのうちの他の１のノードを使用する
［３］に記載のイメージセンサ。
［５］
前記変換制御部は、
前記電源の電圧を降圧した降圧電圧を生成する降圧部を有し、
前記降圧電圧を、オン状態の前記リセットトランジスタと接続された前記電源線に印加し、その後、前記電源線をフローティング状態にする
［３］又は［４］に記載のイメージセンサ。
［６］
前記電源線を、前記降圧電圧未満の所定の電圧にクランプするクランプ部をさらに備える
［５］に記載のイメージセンサ。
［７］
前記画素ユニットは、
複数の画素を有し、
前記複数の画素で、前記リセットトランジスタを共有する
［１］ないし［６］のいずれかに記載のイメージセンサ。
［８］
色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
を有する複数の画素ユニットを備えるイメージセンサの
前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
ステップを含むイメージセンサの制御方法。
１０ 画素アレイ， １１１，１ないし１１Ｍ，Ｎ 画素ユニット， ２１ 画素駆動部， ２２，２３ セレクタ， ２４１ないし２４Ｎ ADC， ３１ 変換制御部， ３２ クランプ部， ３３ ADC， ４１１ないし４１Ｍ 画素制御線， ４２１ないし４２Ｎ 垂直信号線， ５１，５２ 電源線， ６０ 画素， ６１ PD， ６２ 転送トランジスタ， ６３ リセットトランジスタ， ６４ 増幅トランジスタ， ６５ 選択トランジスタ， ７０ スイッチ部， ７１ インバータ， ７２ FET， ７３ 電圧降圧部， ８１ FET， ９０１ないし９０２Ｍ TRGドライバ， ９１１ないし９１２Ｍ，９２１ないし９２２Ｍ FET， ９３１ないし９３２Ｍ ノード， ９６１ないし９６２Ｍ ドライバ制御部， １００１ないし１００２Ｍ TRGドライバ， １０１１ないし１０１２Ｍ，１０２１ないし１０２２Ｍ，１０３１ないし１０３２Ｍ FET， １０４１ないし１０４２Ｍ，１０５１ないし１０５２Ｍ ノード， １１１１ないし１１１２Ｍ ドライバ制御部， １３０１ないし１３０４ 画素， １３１１ないし１３１４ PD， １３２１ないし１３２４ 転送トランジスタ， ２０１ バス， ２０２ CPU， ２０３ ROM， ２０４ RAM， ２０５ ハードディスク， ２０６ 出力部， ２０７ 入力部， ２０８ 通信部， ２０９ ドライブ， ２１０ 入出力インタフェース， ２１１ リムーバブル記録媒体

Claims (8)

  1. 色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
    AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
    を有する複数の画素ユニットを備え、
    前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
    イメージセンサ。
  2. 前記転送トランジスタを、色ごとに制御することにより、前記色ごとに、前記電荷に対応する電圧を、前記AD変換部に供給する
    請求項１に記載のイメージセンサ。
  3. 前記AD変換部は、前記リセットトランジスタのドレインと電源とを接続する電源線に接続され、
    前記電源線をフローティング状態にし、そのフローティング状態の前記電源線に、前記リセットトランジスタを介して、前記電荷を流入させることにより、その電荷を電圧に変換し、前記電源線に接続された前記AD変換部に供給する変換制御部をさらに備える
    請求項２に記載のイメージセンサ。
  4. 前記転送トランジスタを制御することにより、前記光電変換部から前記電荷を転送させるドライバと、
    前記転送トランジスタのゲートをGNDに接続する複数のノードと
    をさらに備え、
    前記電荷の転送を行うように、前記転送トランジスタを制御しているドライバは、前記複数ノードのうちの１のノードを使用し、
    前記電荷の転送を行うように、前記転送トランジスタを制御していないドライバは、前記複数のノードのうちの他の１のノードを使用する
    請求項３に記載のイメージセンサ。
  5. 前記変換制御部は、
    前記電源の電圧を降圧した降圧電圧を生成する降圧部を有し、
    前記降圧電圧を、オン状態の前記リセットトランジスタと接続された前記電源線に印加し、その後、前記電源線をフローティング状態にする
    請求項３に記載のイメージセンサ。
  6. 前記電源線を、前記降圧電圧未満の所定の電圧にクランプするクランプ部をさらに備える
    請求項５に記載のイメージセンサ。
  7. 前記画素ユニットは、
    複数の画素を有し、
    前記複数の画素で、前記リセットトランジスタを共有する
    請求項３に記載のイメージセンサ。
  8. 色フィルタを介して入射する所定の色の光の光電変換を行う光電変換部、及び、前記光電変換部の光電変換によって得られる電荷を転送する、色ごとに制御可能な転送トランジスタを含む画素と、
    AD(Analog to Digital)変換を行うAD変換部に接続され、前記電荷をリセットするリセットトランジスタと
    を有する複数の画素ユニットを備えるイメージセンサの
    前記転送トランジスタの制御により、前記光電変換部から前記電荷を、前記転送トランジスタ及び前記リセットトランジスタを介して読み出し、その電荷に対応する電圧を、前記リセットトランジスタに接続されている前記AD変換部に供給する
    ステップを含むイメージセンサの制御方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI527450B (zh) * 2012-05-01 2016-03-21 Sony Corp Image sensor, and image sensor control method
WO2015002613A1 (en) * 2013-07-03 2015-01-08 Nanyang Technological University Image sensor and method of controlling the same
KR102083776B1 (ko) * 2013-09-03 2020-04-16 삼성전자 주식회사 조도 변화에 따라 다른 전압을 픽셀들로 공급할 수 있는 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치
US9712774B1 (en) * 2016-01-14 2017-07-18 Omnivision Technologies, Inc. Method and system for implementing dynamic ground sharing in an image sensor with pipeline architecture
JP6646824B2 (ja) * 2016-01-22 2020-02-14 パナソニックＩｐマネジメント株式会社 撮像装置
JP2018046447A (ja) * 2016-09-15 2018-03-22 ソニーセミコンダクタソリューションズ株式会社 撮像素子および駆動方法、並びに電子機器
WO2018230113A1 (ja) * 2017-06-14 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 制御装置、及び撮像装置
US11205382B2 (en) 2018-11-22 2021-12-21 Novatek Microelectronics Corp. Sensing circuit for OLED driver and OLED driver using the same
US11218659B2 (en) * 2019-12-09 2022-01-04 Omnivision Technologies, Inc. Image sensor with voltage supply grid clamping
JP7419500B2 (ja) * 2020-04-06 2024-01-22 オリンパス株式会社 撮像装置および内視鏡システム
JP2022158525A (ja) 2021-04-02 2022-10-17 キヤノン株式会社 光電変換装置、機器、基板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4078707B2 (ja) * 1998-03-19 2008-04-23 株式会社ニコン 撮像装置
US6469289B1 (en) 2000-01-21 2002-10-22 Symagery Microsystems Inc. Ambient light detection technique for an imaging array
JP3950715B2 (ja) * 2002-03-05 2007-08-01 富士フイルム株式会社 固体撮像素子およびこれを用いた撮像装置
KR100574891B1 (ko) * 2003-01-13 2006-04-27 매그나칩 반도체 유한회사 클램프 회로를 갖는 이미지센서
JP2005175986A (ja) * 2003-12-12 2005-06-30 Canon Inc 画像入力装置
KR100790969B1 (ko) * 2005-08-23 2008-01-02 삼성전자주식회사 화질 개선을 위하여 자동 교정된 램프 신호를 이용한이미지 센서 및 방법
JP4696877B2 (ja) * 2005-11-29 2011-06-08 ヤマハ株式会社 固体撮像装置
JP4833010B2 (ja) * 2006-09-25 2011-12-07 浜松ホトニクス株式会社 固体撮像装置
JP4971834B2 (ja) * 2007-03-01 2012-07-11 キヤノン株式会社 撮像装置及び撮像システム
US8144226B2 (en) * 2008-01-04 2012-03-27 AltaSens, Inc Two-by-two pixel structure in an imaging system-on-chip
JP5260076B2 (ja) * 2008-02-14 2013-08-14 株式会社メガチップス 光起電力装置および機器
GB2457716A (en) * 2008-02-22 2009-08-26 Cmosis Nv Active pixel sensor (APS) array with selective passive pixel (charge binning) mode
US8093541B2 (en) * 2008-06-05 2012-01-10 Aptina Imaging Corporation Anti-blooming protection of pixels in a pixel array for multiple scaling modes
JP5212022B2 (ja) * 2008-10-30 2013-06-19 ソニー株式会社 固体撮像装置、撮像装置、画素駆動電圧適正化装置、画素駆動電圧適正化方法
JP5282690B2 (ja) * 2009-07-23 2013-09-04 ソニー株式会社 画素回路、固体撮像素子、およびカメラシステム
JP5166469B2 (ja) * 2010-03-24 2013-03-21 株式会社東芝 固体撮像装置
TWI527450B (zh) * 2012-05-01 2016-03-21 Sony Corp Image sensor, and image sensor control method

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