JP4883192B2 - 画素アレイ装置及び画素アレイ装置の駆動方法 - Google Patents

Description

本発明は、画素アレイ装置および画素アレイ装置の駆動方法に関し、特に光電変換素子を含む画素、あるいは電気光学素子を含む画素が行列状に配置されてなる画素アレイ装置および当該画素アレイ装置の駆動方法に関する。

画素アレイ装置として、例えば、光電変換素子を含む画素が行列状に配置されてなる固体撮像装置が知られている。この固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置とに大別される。

これら固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラなど、各種の映像機器においてその撮像デバイスとして利用されている。特に、近年、半導体技術の進歩によって数百万クラスの多画素の固体撮像装置が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどのカメラ装置（撮像装置）に多用されている。

固体撮像装置、例えばＣＭＯＳイメージセンサにおいて、画素の各々は、光電変換素子に加えて、当該画素の駆動制御を行うための画素トランジスタを有している。この画素トランジスタは、画素が行列状に２次元配置されてなる画素アレイ部に行ごとに配線された制御信号線に接続され、画素アレイ部の片側に配置された垂直駆動回路によって当該制御信号線を介してオン／オフ制御が行われることになる。

ここで、高解像度化に伴って多画素化が進むと、制御信号線に接続される画素トランジスタの数が増加するとともに、制御信号線の長さが長くなることによって当該制御信号線の配線抵抗や寄生容量が増加するため垂直駆動回路の負荷が増大する。それに伴い、画素アレイ部の片側に配置された垂直駆動回路によって画素を駆動する際に、画素トランジスタを駆動する駆動信号に伝搬遅延が生じ、その遅延時間が垂直駆動回路から画素が遠くなる程大きくなるため、垂直駆動回路に近い画素と遠い画素との間で駆動タイミングに差が生じ、垂直駆動回路から遠い側の画素では画素信号を十分に読み出させない場合が生じ、シェーディング（撮像画面上の大域的なむら）やノイズが発生する要因となる。

そのため、従来は、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、これら駆動回路から各行ごとの制御信号線に対して同じ駆動信号を与え、画素の各々を画素アレイ部の両側から駆動することにより、制御信号線の配線抵抗や寄生容量などに起因する伝搬遅延を小さくするようにしていた（例えば、特許文献１参照）。

特開平６−３２６９２８号公報

ところで、近年、ＣＭＯＳイメージセンサ等の固体撮像装置では、より高精細化の要求に伴って画素数がますます増加する傾向にあり、また画素信号を読み出す速度が高速化する傾向にある。このため、上述した従来技術のように、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、画素の各々を画素アレイ部の両側から駆動する構成を採った場合でも、制御信号線の配線長が長くなることにより、図６に示すように、制御信号線の配線抵抗Ｒや寄生容量Ｃなどに起因する伝搬遅延により、画素アレイ部の中央部では駆動パルスの立ち上がりが悪化する。図７に、画素アレイ部の両端部の駆動パルスの波形（Ａ）と中央部の駆動パルスの波形（Ｂ）を示す。このように、画素アレイ部の中央部では駆動パルスの立ち上がりが悪化することにより、画素アレイ部の両端部の画素に比べて、中央部の画素では画素信号の読み出し特性が悪化し、画素信号を十分に読み出せないことにより、シェーディングやノイズが発生する可能性がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動信号の伝搬遅延を抑え、シェーディングやノイズの低減を可能にした画素アレイ装置および画素アレイ装置の駆動方法を提供することにある。

上記目的を達成するために、本発明では、画素が行列状に配置されてなる画素アレイ部と、この画素アレイ部を挟んで当該画素アレイ部の両側に配置され、画素の各々を駆動する第１及び第２の垂直駆動手段と、第１及び第２の垂直駆動手段間に画素アレイ部の行ごとに配線された第１の制御信号線と、画素アレイ部の列に沿って配線され、第１及び第２の垂直駆動手段から第１の制御信号線と同じ駆動信号が与えられる第２の制御信号線と、第１の制御信号線と第２の制御信号線との間に画素アレイ部の各行ごとに接続され、所定のタイミングでオン状態となることによって駆動信号を第２の制御信号線に供給するスイッチ手段と、を備えている。

また、本発明の画素アレイ装置の駆動方法は、上記画素アレイ装置の駆動を制御する制御信号線の各々に、第１及び第２の垂直駆動手段の各駆動負荷が同じになるように各行の画素を接続し、前記第１及び第２の垂直駆動手段により前記少なくとも２本の制御信号線の各々を介して各行の画素を駆動することを特徴としている。

本発明によれば、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動信号の伝搬遅延を抑え、画素アレイ部の中央部の画素でも両端部の画素と同程度の読出し特性を得ることができるため、駆動信号の伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。 実施例１に係る画素アレイ部および画素の駆動系の構成の一例を示す回路図である。 選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧのタイミング関係を示すタイミングチャートであり、（Ａ）はシャッタ行を、（Ｂ）は読み出し行をそれぞれ示している。 実施例２に係る画素アレイ部および画素の駆動系の構成の一例を示す回路図である。 グローバルシャッタ時のタイミング関係を示すタイミングチャートである。 画素アレイ部のある行の等価回路図である。 画素アレイ部の両端部と中央部における駆動パルスの波形を比較して示す波形図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される画素アレイ装置の一種である固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すブロック図である。図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、画素アレイ部１１、垂直駆動回路１２Ａ，１２Ｂ、カラム信号処理回路１３、水平駆動回路１４、アナログアンプ１５、タイミングジェネレータ１６、ＡＤＣ（アナログ−デジタル変換）回路１７およびデジタルアンプ１８などを有する構成となっている。

画素アレイ部１１は、光電変換素子を含む画素１１１が、所定の繰り返し周期で行列状に２次元配置されるとともに、当該画素の行列状配列に対して列ごとに垂直信号線１１２が配線された構成となっており、画素１１１の各々において被写体（図示せず）からの入射光を所定の期間だけその光量に応じた電荷量の信号電荷に光電変換する。画素アレイ部１１のより具体的な構成については後述する。

垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１を挟んで左右両側にそれぞれ配置されている。垂直駆動回路１２Ａは、垂直走査用シフトレジスタ１２１Ａ、電子シャッタ用シフトレジスタ１２２Ａおよび画素ドライバ１２３Ａによって構成されている。同様に、垂直駆動回路１２Ｂも、垂直走査用シフトレジスタ１２１Ｂ、電子シャッタ用シフトレジスタ１２２Ｂおよび画素ドライバ１２３Ｂによって構成されている。

これら垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１の各画素１１１を駆動する駆動手段であり、垂直走査用シフトレジスタ１２１Ａ，１２１Ｂによる走査により、画素１１１の各々を行単位で選択し、当該選択行の画素１１１をリセットしたり、画素１１１から信号を読み出したりする動作を行い、また電子シャッタ用シフトレジスタ１２２Ａ，１２２Ｂによる走査により、電子シャッタ行を選択して、当該選択行の画素１１１に対して電子シャッタ動作、即ち画素１１１の光電変換素子に溜まっている電荷を掃き出す動作を行うことにより、各行（ライン）ごとに画素１１１の露光時間（信号電荷の蓄積時間）を制御する動作を行う。電子シャッタ用シフトレジスタ１２２Ａ，１２２Ｂにおいて、同じ画素行について垂直走査用シフトレジスタ１２１Ａ，１２１Ｂとの駆動間隔を制御することで、所望の露光時間が設定される。

垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１の各画素１１１を当該画素アレイ部１１の両側から駆動することにより、後述する制御信号線の配線抵抗や寄生容量に起因する駆動信号の伝搬遅延を最小限に抑えるようにしている。垂直駆動回路１２Ａ，１２Ｂによる駆動時には、選択行の画素１１１の各々からは、リセットレベルと信号レベルとが順に出力される。具体的には、画素１１１のフローティングディフュージョンがリセットされたときに、当該フローティングディフュージョンの電位がリセットレベルとして出力され、また光電変換素子からフローティングディフュージョンに信号電荷が転送されたときには、当該フローティングディフュージョンの電位が信号レベルとして出力される。

カラム信号処理回路１３は、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路１３１およびラインメモリ１３２を、例えば画素アレイ部１１の行列状配列の列ごとに有する構成となっている。ＣＤＳ回路１３１は、垂直駆動回路１２Ａ，１２Ｂによって選択された行の画素１１１から出力される信号に対してノイズ除去のためのＣＤＳ処理を行う。具体的には、先述したように、選択行の画素１１１から順に出力されるリセットレベルと信号レベルを順に受け取り、両者の差をとることにより、画素ごとの固定パターンノイズを除去する。ラインメモリ１３２は、例えばサンプルホールドキャパシタによって構成され、ＣＤＳ処理後の信号を１行（ライン）分だけ保持する。

水平駆動回路１４は、シフトレジスタなどによって構成されており、ラインメモリ１３２を画素列ごとに順に選択し、当該ラインメモリ１３２に保持されている１ライン分の信号を水平信号線１９に順次出力させる。アナログアンプ１５は、ラインメモリ１３２から水平信号線１９を通して供給される各画素の信号を適当なゲインで増幅（減衰を含む）する。タイミングジェネレータ１６は、上記各回路部分で用いる各種のタイミングパルスを生成し、各回路部分に対して供給する。

ここまでに説明した各回路部分、即ち垂直駆動回路１２Ａ，１２Ｂ、カラム信号処理回路１３、水平駆動回路１４、アナログアンプ１５およびタイミングジェネレータ１６は、画素１１１が行列状に配置されてなる画素アレイ部１１と同じチップ（半導体基板）２０上に集積され、以下に説明する回路部分、即ちＡＤＣ回路１７およびデジタルアンプ２８は、チップ２０の外部に設けられている。

ＡＤＣ回路１７は、チップ２０内のアナログアンプ１５からチップ２０外に出力されるアナログ信号をデジタル信号に変換する。デジタルアンプ１８は、ＡＤＣ回路１７から出力されるデジタル信号を適当なゲインで増幅（減衰を含む）する。なお、ＡＤＣ回路１７とデジタルアンプ１８の間に、ＡＤＣ回路１７から出力されるデジタル信号に対して各種の信号処理を施すためのＤＳＰ(Digital Signal Processor;デジタル信号処理)回路を設けることも可能である。

上記構成のＣＭＯＳイメージセンサ１０において、本発明では、画素アレイ部１１の各画素１１１を駆動する駆動系の構成およびその駆動方法を特徴としている。以下に、当該駆動系の具体的な実施例について説明する。

［実施例１］
図２は、実施例１に係る画素アレイ部１１および画素１１１の駆動系の構成の一例を示す回路図である。ここでは、図面の簡略化のため、画素１１１が４行４列分配置されている場合を示している。

図２において、画素１１１は、光電変換素子、例えばフォトダイオードＰＤに加えて、当該画素１１１の駆動トランジスタ（画素トランジスタ）、例えば、フォトダイオードＰＤで光電変換して得られる信号電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタＱ１と、当該フローティングディフュージョンの電位を制御するリセットトランジスタＱ２と、フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタＱ３との３つのトランジスタを有する構成となっている。

なお、ここでは、転送トランジスタＱ１、リセットトランジスタＱ２および増幅トランジスタＱ３としてＮｃｈのＭＯＳトランジスタを用いた構成を例に挙げて示しているが、ＰｃｈのＭＯＳトランジスタを用いることも可能である。また、画素１１１としては、上記３トランジスタ構成のものに限られるものではなく、画素選択を行うための専用の選択トランジスタを、増幅トランジスタＱ３と垂直信号線１１２との間に接続してなる４トランジスタ構成のものなどであっても良い。

かかる構成の画素１１１に対して、画素アレイ部１１の左右の画素ドライバ１２３Ａ，１２３Ｂからは画素１１１を駆動するための例えば３つの駆動パルス（駆動信号）、具体的には選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧが適宜与えられる。これら選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧを伝送するために、画素ドライバ１２３Ａ，１２３Ｂ間には１つの駆動パルスにつき複数、例えば２本の制御信号線、具体的にはドレイン線２１Ａ，２１Ｂ、リセット線２２Ａ，２２Ｂおよび転送線２３Ａ，２３Ｂが行ごとに配線されている。

これらドレイン線２１Ａと２１Ｂ、リセット線２２Ａと２２Ｂおよび転送線２３Ａと２３Ｂについては、同じメタルの配線としてそれぞれ平行に配線しても良いし、また違うメタルの配線で実現しても良い。

ドレイン線２１Ａ，２１Ｂ、リセット線２２Ａ，２２Ｂおよび転送線２３Ａ，２３Ｂのうち、一方のドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａは、例えば画素１１１の全てに対して接続されている。具体的には、全画素１１１において、ドレイン線２１ＡはリセットトランジスタＱ２および増幅トランジスタＱ３の各ドレインに接続され、リセット線２２ＡはリセットトランジスタＱ２のゲートに接続され、転送線２３Ａは転送トランジスタＱ１のゲートに接続されている。これにより、画素ドライバ１２３Ａ，１２３Ｂから出力される選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧは、各画素１１１に対して画素アレイ部１１の両側からドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａを通して供給されることになる。

他方のドレイン線２１Ｂ、リセット線２２Ｂおよび転送線２３Ｂは、一方のドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａに対して水平方向の画素数の半分に相当する中間位置Ａで電気的に接続されている。これらドレイン線２１Ｂ、リセット線２２Ｂおよび転送線２３Ｂに対しても、ドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａと同様に選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧが画素ドライバ１２３Ａ，１２３Ｂから与えられる。これにより、画素ドライバ１２３Ａ，１２３Ｂから出力される選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧは、各画素１１１に対して中間位置Ａから画素アレイ部１１の両側に向かってドレイン線２１Ｂ、リセット線２２Ｂおよび転送線２３Ｂを通して供給されることになる。

ここで、一方のドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａには画素１１１の全てが接続されているのに対して、他方のドレイン線２１Ｂ、リセット線２２Ｂおよび転送線２３Ｂには画素１１１が直接接続されていない。しかし、垂直駆動回路１２３Ａは画素アレイ部１１の真ん中から左側の画素についてその両側から駆動し（選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧを供給し）、垂直駆動回路１２３Ｂは画素アレイ部１１の真ん中から右側の画素についてその両側から駆動することになるため、ドレイン線２１Ａ、リセット線２２Ａおよび転送線２３Ａおよびドレイン線２１Ｂ、リセット線２２Ｂおよび転送線２３Ｂには、垂直駆動回路１２Ａ，１２Ｂの各駆動負荷が同じになるように画素１１１が接続されていることになる。

画素１１１の各々において、リセットトランジスタＱ２および増幅トランジスタＱ３の各ドレインには、画素ドライバ１２３Ａ，１２３Ｂからドレイン線２１Ａ，２１Ｂを介して選択パルスＳＥＬが共通に与えられる。リセットトランジスタＱ２のゲートには、画素ドライバ１２３Ａ，１２３Ｂからリセット線２２Ａ，２２Ｂを介してリセットパルスＲＳＴが与えられる。これにより、フローティングディフュージョンＦＤがリセットされ、画素１１１が行単位で選択される。転送トランジスタＱ１のゲートには、画素ドライバ１２３Ａ，１２３Ｂから転送線２３Ａ，２３Ｂを介して転送パルスＴＲＧが与えられる。これにより、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。図３に、（Ａ）シャッタ行と（Ｂ）読み出し行のタイミングチャートを示す。

上述したように、実施例１に係る画素１１１の駆動系では、１つの駆動パルスにつき複数本ずつ、本例では２本ずつ制御信号線を配線し、選択行の各画素１１１に対して一方の制御信号線を通して画素アレイ部１１の両側から駆動パルスを供給するとともに、他方の信号線を通して画素アレイ部１１の中間位置Ａから両側に向かって同じ駆動パルスを供給することにより、画素アレイ部１１の真ん中から左側の画素については画素ドライバ１２３Ａによって２本の制御信号線を介して両側（左側と真ん中側）から駆動し、画素アレイ部１１の真ん中から右側の画素については画素ドライバ１２３Ｂによって２本の制御信号線を介して両側（右側と真ん中側）から駆動することになるため、２本の制御信号線の各々には垂直駆動回路１２Ａ，１２Ｂの各駆動負荷が同じになるように画素１１１が接続されていることになる。

このように、２本の制御信号線の各々には垂直駆動回路１２Ａ，１２Ｂの各駆動負荷が同じになるように画素１１１が接続されていることにより、垂直駆動回路１２Ａ，１２Ｂの各駆動負荷は、各行の画素が１本の制御信号線に接続されている場合に比べて小さくなる。これにより、垂直駆動回路１２Ａ，１２Ｂから各画素、特に画素アレイ部１１の中央部の画素に与えられる駆動パルスの配線抵抗や寄生容量などに起因する伝搬遅延が、１本の制御信号線を介して供給する場合に比べて抑えられるため、画素アレイ部１１の中央部の画素に与えられる駆動パルスが、垂直駆動回路１２Ａ，１２Ｂに近い両端部の画素に与えられる駆動パルスと同程度の立ち上がりを示すことになる。

その結果、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動パルスの伝搬遅延を抑えることができることにより、画素アレイ部１１の中央部の画素のみならず、水平方向の画素位置に関係なく各行の画素全てについて両端部の画素とほぼ同程度の読出し特性を得ることができるため、駆動パルスの伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。

なお、上記実施例１では、１つの駆動パルスにつき２本ずつ制御信号線を設け、一方の制御信号線については各行の画素の全てを接続し、他方の制御信号線については画素アレイ部１１の水平方向の画素数の半分に相当する中間位置Ａで一方の制御信号線に接続するとしたが、これは一例に過ぎない。すなわち、制御信号線については３本以上ずつ設けても良く、また各行の画素を連続する同じ画素数ずつ、あるいは飛び飛びの同じ画素数ずつ複数のグループに分けて、各グループの画素を複数本の制御信号線にそれぞれ接続するようにしても良い。

このような構成を採った場合にも、複数本の制御信号線の各々には同じ数の画素が接続されることになるため、垂直駆動回路１２Ａ，１２Ｂの各駆動負荷は同じになる。制御信号線の本数や、グループ化する画素数は、画素アレイ部１１の水平方向の画素数、応答速度、制御信号線の配線抵抗（負荷抵抗）、寄生容量（負荷容量）などによって決まることになる。

また、上記実施例１では、画素１１１が例えば３トランジスタ構成の場合において、ドレイン２１、リセット線２２および転送線２３の各制御信号線について複数本ずつ配線するとしたが、必ずしも全ての制御信号線について複数本ずつ配線する必要はなく、少なくとも１つの制御信号線について複数本配線する構成を採ることも可能である。

具体的には、例えば選択パルスＳＥＬに比べてリセットパルスＲＳＴおよび転送パルスＴＲＧの方が伝搬遅延を受けたときの画素信号に対する影響の度合いが大きいと考えられることから、リセットパルスＲＳＴを伝送するリセット線２２と、転送パルスＴＲＧを転送する転送線２３を複数本配線する、あるいは転送パルスＴＲＧに比べてリセットパルスＲＳＴの方が時間的に余裕を持たせて良い場合があることから、そのような場合には転送線２３のみについて複数本配線することが考えられる。

このように、全ての制御信号線ではなく、一部の制御信号線について複数本配線する構成を採ることにより、全ての制御信号線について複数本ずつ配線する場合に比べて領域の拡大を最小限に抑えつつ、駆動パルスの伝搬遅延を抑え、当該伝搬遅延に起因する特に中央部の画素の読み出し特性が悪化することによって生ずるシェーディングやノイズを低減することができる。

［実施例２］
図４は、実施例２に係る画素アレイ部１１および画素１１１の駆動系の構成の一例を示す回路図である。ここでは、図面の簡略化のため、画素１１１が４行４列分配置されている場合を示し、また全画素について同一のタイミングで露光を行うグローバルシャッタ機能を持つＣＭＯＳイメージセンサに適用した場合を例に挙げて示している。

図４において、画素アレイ部１１については、実施例１の場合と基本的に同じ構成となっている。この画素アレイ部１１には、左右の画素ドライバ１２３Ａ，１２３Ｂから出力される選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧを伝送するために、ドレイン線２１、リセット線２２および転送線２３が１本ずつ行ごとに配線されている。ここで、本例に係るＣＭＯＳイメージセンサがグローバルシャッタ機能を持つものであることから、選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＧは行に関係なく、全画素に対して同じタイミングで画素ドライバ１２３Ａ，１２３Ｂから出力されることになる。

一方、画素アレイ部１１の水平方向の画素数の半分に相当する中間位置Ａには、第２の転送線２３Ｃが例えば１本、転送線２３に対して垂直な方向、即ち縦方向に配線されている。この第２の転送線２３Ｃの両端には、画素ドライバ１２３Ａ，１２３Ｂから出力される転送パルスＴＲＧが与えられる。第２の転送線２３Ｃと行ごとに配線された転送線２３の各々との間には、スイッチ素子、例えばＮｃｈのＭＯＳトランジスタ（以下、スイッチトランジスタと記す）Ｑｓが接続されている。

スイッチトランジスタＱｓのゲートは、第２の転送線２３Ｃと平行に配線された制御線２４に対して各行共通に接続されている。この制御線２４の両端には、図５のタイミングチャートに示すように、例えばタイミングジェネレータ１６から、リセットパルスＲＳＴと同じタイミングで出力されるスイッチパルスＳＷＰが与えられる。このスイッチパルスＳＷＰが制御線２４を通して各行のスイッチトランジスタＱｓのゲートに印加されることにより、当該スイッチトランジスタＱｓがオン状態となる。

このスイッチトランジスタＱｓのオン期間において、画素ドライバ１２３Ａ，１２３Ｂから転送パルスＴＲＧが各行同じタイミングで出力されると、当該転送パルスＴＲＧは行ごとの転送線２３を通して画素アレイ部１１の両側から各画素１１に対して供給されるとともに、第２の転送線２３Ｃにその両端から入力され、各行のスイッチトランジスタＱｓを介して画素アレイ部１１の中間部から両端部に向かって各画素１１に対して供給されることになる。

上述したように、グローバルシャッタ機能を持つＣＭＯＳイメージセンサにおいて、画素アレイ部１１の例えば中間位置Ａに第２の転送線２３Ｃを縦方向に配線し、グローバルシャッタ時に画素ドライバ１２３Ａ，１２３Ｂから出力される転送パルスＴＲＧを、は行ごとの転送線２３を通して画素アレイ部１１の両側から各画素１１に対して供給するとともに、第２の転送線２３Ｃおよび各行のスイッチトランジスタＱｓを通して画素アレイ部１１の中間部から両端部に向かって各画素１１に対して供給することにより、特に画素アレイ部１１の中央部の画素に与えられる転送パルスＴＲＧの配線抵抗や寄生容量などに起因する伝搬遅延が、１本の転送線２３を介して供給する場合に比べて抑えられるため、画素アレイ部１１の中央部の画素に与えられる転送パルスＴＲＧが、両端部の画素に与えられる転送パルスＴＲＧと同程度の立ち上がりを示すことになる。

その結果、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、転送線２３の配線抵抗や寄生容量などに起因する転送パルスＴＲＧの伝搬遅延を抑えることができることにより、画素アレイ部１１の中央部の画素のみならず、水平方向の画素位置に関係なく各行の画素全てについて両端部の画素とほぼ同程度の読出し特性を得ることができるため、転送パルスＴＲＧの伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。

なお、上記実施例２では、第２の転送線２３Ｃを画素アレイ部１１の中間位置Ａに１本だけ配線するとしたが、画素１１を水平方向において領域的に分割して各分割領域ごとに第２の転送線２３Ｃを複数本配線する構成を採ることも可能である。さらに、転送パルスＴＲＧについての第２の転送線に限られるものではなく、実施例１の場合と同様に、選択パルスＳＥＬについての第２のドレイン線や、リセットパルスＲＳＴについて第２のリセット線を配線する構成を採ることも可能である。

また、上記実施例２では、グローバルシャッタ機能を持つＣＭＯＳイメージセンサに適用する場合を例に挙げて説明したが、これに限られるものではない。実施例１と同様な一般的なＣＭＯＳイメージセンサに適用する場合には、１本の制御線２４に対してスイッチトランジスタＱｓのゲートを各行共通に接続するのではなく、制御線２４を行数分だけ配線するとともに、各行のスイッチトランジスタＱｓのゲートを対応する行の制御線２４にそれぞれ接続し、行数分の制御線２４の各両端には垂直駆動回路１２Ａ，１２Ｂの垂直走査に同期して各行の転送パルスＴＲＧを与えるようにすれば良い。

以上説明した実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、ＣＭＯＳイメージセンサへの適用に限られるものではなく、ＣＣＤイメージセンサに適用可能である。ＣＣＤイメージセンサに適用する場合には、画素列ごとに配される垂直転送部を転送駆動する複数相の垂直転送クロックを各垂直転送部に伝送する制御信号線について、複数本ずつ配線するようにすれば良い。また、画素が行列状に２次元配置されてなるエリアセンサへの適用に限られるものではなく、行列状配列の行が一行、即ち画素が１次元配置されてなるリニアセンサ（ラインセンサ）にも適用可能である。

さらには、画素アレイ装置としては、光電変換素子を含む画素が行列状に配置されてなる固体撮像装置に限られるものではなく、電気光学素子を含む画素が行列状に配置されてなる表示装置、例えば電気光学素子が液晶セルである液晶表示装置や、電気光学素子がＥＬ(electro luminescence) 素子であるＥＬ表示装置など、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、画素アレイ部の両側から各画素を駆動する構成の画素アレイ装置全般に適用可能である。

上記実施形態に係るＣＭＯＳイメージセンサ等の固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラ等、各種の映像機器、特に高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどのカメラ装置（撮像装置）においてその撮像デバイスとして用いて好適なものである。

１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２Ａ，１２Ｂ…垂直駆動回路、１３…カラム信号処理回路、１４…水平駆動回路、１５…アナログアンプ、１６…タイミングジェネレータ、１９…水平信号線、２１，２１Ａ，２１Ｂ…ドレイン線、２２，２２Ａ，２２Ｂ…リセット線、２３，２３Ａ，２３Ｂ，２３Ｃ…転送線、２４…制御線、１１１…画素、１１２…垂直信号線、ＳＥＬ…選択パルス、ＲＳＴ…リセットパルス、ＴＲＧ…転送パルス、ＳＷＰ…スイッチパルス

Claims (4)

1. 画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部を挟んで当該画素アレイ部の両側に配置され、前記画素の各々を駆動する第１及び第２の垂直駆動手段と、
   前記第１及び第２の垂直駆動手段間に前記画素アレイ部の行ごとに配線された第１の制御信号線と、前記画素アレイ部の列に沿って配線され、前記第１及び第２の垂直駆動手段から前記第１の制御信号線と同じ駆動信号が与えられる第２の制御信号線と、
   前記第１の制御信号線と前記第２の制御信号線との間に前記画素アレイ部の各行ごとに接続され、所定のタイミングでオン状態となることによって前記駆動信号を前記第２の制御信号線に供給するスイッチ手段と、
   を備えたことを特徴とする画素アレイ装置。
2. 前記画素は、入射光をその光量に応じた電荷量の電荷に変換する光電変換素子と、前記光電変換素子で光電変換して得られる信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電位を制御するリセットトランジスタと、前記フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタとを少なくとも有し、
   前記第１及び第２の制御信号線は、前記第１及び第２の垂直駆動手段から前記転送トランジスタに対して駆動信号を伝送する転送線である
   ことを特徴とする請求項１に記載の画素アレイ装置。
3. 前記第１，第２の垂直駆動手段は、前記駆動信号を前記画素アレイ部の各行に対して同じタイミングで出力し、
   前記スイッチ手段は、前記画素アレイ部の各行について全て同じタイミングでオン状態になる、
   ことを特徴とする請求項２記載の画素アレイ装置。
4. 画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部を挟んで当該画素アレイ部の両側に配置され、前記画素の各々を駆動する第１及び第２の垂直駆動手段と、
   前記第１及び第２の垂直駆動手段間に前記画素アレイ部の行ごとに配線された第１の制御信号線と、前記画素アレイ部の列に沿って配線され、前記第１及び第２の垂直駆動手段から前記第１の制御信号線と同じ駆動信号が与えられる第２の制御信号線と、
   前記第１の制御信号線と前記第２の制御信号線との間に前記画素アレイ部の各行ごとに接続され、所定のタイミングでオン状態となることによって前記駆動信号を前記第２の制御信号線に供給するスイッチ手段と、を備えた画素アレイ装置画素の駆動方法であって、
   前記第１及び第２の制御信号線の各々に、前記第１及び第２の垂直駆動手段の各駆動負荷が同じになるように各行の画素を接続し、前記第１及び第２の垂直駆動手段により前記第１及び第２の制御信号線の各々を介して各行の画素を駆動する
   ことを特徴とする画素アレイ装置の駆動方法。

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