JP2011097540A - 固体撮像素子およびカメラシステム - Google Patents

Abstract

【課題】１フレーム期間中でのシャッター段差によって発生する画像にノイズを抑制するために用いるダミーシャッターの数を大幅に削減することが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の画素が行列状に配列された画素部１１０と、複数のダミー画素が行列状に配列されたダミー画素部１２０と、画素部およびダミー画素部の電子シャッター動作、および読み出しを行うように画素の動作を制御する画素駆動部１３０〜１５０と、を有し、画素駆動部は、行単位で電子シャッターを行うローリングシャッター方式で電子シャッターを行う場合、読み出し中のフレームのシャッターと、次のフレームのシャッターが同時並列的に行われる否かを判定し、どの水平読み出し期間にダミー画素部のシャッターを行うかを決定する。
【選択図】図４

Description

本発明は、ローリングシャッター方式でシャッター動作を行う固体撮像素子およびカメラシステムに関するものである。

光電変換素子をマトリックス状に配置したイメージセンサでは、電子シャッターの方式として、グローバルシャッター方式とローリングシャッター（フォーカルプレーンシャッター）方式が知られている。
グローバルシャッター方式では全ての画素に同時にシャッター動作を行うのに対し、ローリングシャッター方式では１〜数行ずつの単位で電子シャッター動作を行う。
多くの場合、グローバルシャッター方式でもローリングシャッター方式でも、リードは１〜数行ずつの単位で行う。ローリングシャッター方式における電子シャッターを行う行と、リードを行う行は時間とともにシフトしていく。

図１は、ローリングシャッター方式におけるシャッターとリードの動作を、便宜的に表した図である。
図１において、横軸は時間を、縦軸はリード動作を行っているリード行とシャッター動作を行っているシャッター行のアドレスを示している。横軸の単位は１行の読み出し期間である水平読み出し期間（Ｈ）である。

図１の例では、蓄積時間はＴｉｎｔであり、同じ行アドレスにアクセスするタイミングは、シャッター行とリード行とで時間Ｔｉｎｔだけずれている。
シャッター行とリード行はそれぞれ、アドレスＬＳからアドレスＬＥまでのＬｎ行を、１水平読み出し期間（１Ｈ）毎にシフトして、順次選択して行く。
この場合、シャッター動作はリードよりも時間Ｔｉｎｔ分だけ早く終了することになる。

以上のように、シャッターがリードよりも先に終了してしまうと、アドレスによって、リードとシャッターが同時に行われる行と、リードだけが行われる行ができてしまう。
図１の例では、期間ｔ１ではシャッターとリードを同時に行い、期間ｔ２ではリードのみが行われる。

このように、リードの途中でシャッターの数が変わると、シャッター段差またはＦＩＢＡＲ(Fixed Integration bar)と呼ばれる横帯状のノイズが発生することが知られている。
これはシャッターと読み出しが同時に行われる場合と、リードのみが行われる場合とで、電源負荷が変わり、読み出される出力値が変わってしまうことに起因する。

それに対して、ダミー行のシャッター動作を行うことで電源負荷を一定にする方法が、特許文献１に記載されている。
この方法では、図１に示すように、アドレスＬＳ〜ＬＥまでのシャッター動作が終了した後に、ダミー行のシャッター動作を行い、リードを行う期間ｔ１とｔ２で、電源負荷が一定になるようにしている。

特許文献１に記載の方法は、連続するフレーム間で、常に蓄積時間が一定の場合には有効である。
しかしながら、フレーム間で蓄積時間を変えた場合には、行によってリードと共に切られるシャッターの数が変わってしまい、シャッター段差が発生するという不利益がある。

それに対して、２フレーム分のシャッター数以上のダミー画素を設け、常に２フレーム分のシャッター動作を行うことでシャッター数を一定にする方法が特許文献２に記載されている。

図２は、常に２フレーム分のシャッター動作を行う場合の、シャッターとリードの動作の例を示す図である。
この場合、ダミーシャッターＤＳＴ１に加えてダミーシャッターＤＳＴ２を設けることで、常に２フレーム分のシャッター動作を行っている。

ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ）は、ＣＣＤ（Charge Coupled Devise）イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」などの機能を備えたセンサが広く使用されている。

イメージセンサでは、飽和したフォトダイオード（以下、ＰＤ）から隣接するＰＤに信号電荷があふれ出して信号量が変わってしまう、ブルーミングと呼ばれる現象が知られている。
特に、ローリングシャッター方式を採用している場合、「間引き」動作時には、読み出さない画素に蓄積された電荷を適宜捨てないとブルーミングが発生し、画質が低下してしまう。

それに対して、読み出さない画素から電荷を捨てるためのシャッター（以下ブルーミング防止シャッター）を切ることで、ブルーミングを抑制する方法が提案されている（特許文献３参照）。
「間引き」動作時にブルーミング防止シャッターを切る場合や「加算」動作では複数行を同時に選択する。

図３は、２行を「加算」し、半分の行を「間引き」した場合のリード、シャッター行アドレスの一例を示す図である。
図３において、横軸の単位は１行の読み出し期間である水平読み出し期間（Ｈ）である。

図３において、時刻ｔ５では、行アドレス“ｎ＋９”と“ｎ＋１１”を同時に選択し、加算して読み出している。
行アドレス“ｎ＋１７”と“ｎ＋１９”は、読み出しフレームのシャッター、行アドレス“ｎ”と“ｎ＋２”は次フレームのシャッター、行アドレス“ｎ＋２１”と“ｎ＋２３”および“ｎ＋４”と“ｎ＋６”はブルーミング防止シャッターである。

特開２００１−８１０９号公報 特開２００５−２６９０９８号公報 特開２００８−１９３６１８号公報

以上のように、「加算」や「間引き」の動作を行うＣＭＯＳイメージセンサでは、１フレームあたりのシャッター行数が多くなる。
たとえば、図１の時刻ｔ５では、シャッターは８行に対して行われている。「加算」する画素や「間引き」の割合が大きくなると、シャッター数は多くなる。
そのため、特許文献２に記載されているように、２フレーム分のシャッター行数に相当するダミー画素を設けると、ダミー画素が多くなってしまい、コストや消費電力が高くなるという不利益がある。

本発明は、１フレーム期間中でのシャッター段差によって発生する画像にノイズを抑制するために用いるダミーシャッターの数を大幅に削減することが可能な固体撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の画素が行列状に配列された画素部と、複数のダミー画素が行列状に配列されたダミー画素部と、上記画素部および上記ダミー画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、上記画素駆動部は、行単位で電子シャッターを行うローリングシャッター方式で電子シャッターを行う場合、読み出し中のフレームのシャッターと、次のフレームのシャッターが同時並列的に行われる否かを判定し、どの水平読み出し期間に上記ダミー画素部のシャッターを行うかを決定する。

本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の画素が行列状に配列された画素部と、複数のダミー画素が行列状に配列されたダミー画素部と、上記画素部および上記ダミー画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を含み、上記画素駆動部は、行単位で電子シャッターを行うローリングシャッター方式で電子シャッターを行う場合、読み出し中のフレームのシャッターと、次のフレームのシャッターが同時並列的に行われる否かを判定し、どの水平読み出し期間に上記ダミー画素部のシャッターを行うかを決定する。

本発明によれば、１フレーム期間中でのシャッター段差によって発生する画像にノイズを抑制するために用いるダミーシャッターの数を大幅に削減することができる。

ローリングシャッター方式におけるシャッターとリードの動作を、便宜的に表した図である。 常に２フレーム分のシャッター動作を行う場合の、シャッターとリードの動作の例を示す図である。 ２行を「加算」し、半分の行を「間引き」した場合のリード、シャッター行アドレスの一例を示す図である。 本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係る画素回路の一例を示す図である。 本実施形態に係るダミー画素回路の一例を示す図である。 本実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。 本実施形態に係る画素の信号のリード（読み出し）と、シャッターの説明図である。 本実施形態におけるシャッターとリードの動作を便宜的に表して示す図である。 本発明の第２の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の構成例）
２．第２の実施形態（カメラシステムの構成例）

＜１．第１の実施形態＞
図４は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、ダミー画素アレイ部１２０、行選択回路１３０、ダミー選択回路１４０、行選択制御回路１５０、および読み出し回路（ＡＦＥ）１６０を有する。
行選択回路１３０、ダミー選択回路１４０、および行選択制御回路１５０により画素駆動部が構成される。

また、ＣＭＯＳイメージセンサ１００は、動作モード選択信号ＭＤＳの入力端子Ｔ１０１、データ出力端子Ｔ１０２、画素電源端子Ｔ１０３、および行選択回路電源端子Ｔ１０４を有する。

本ＣＭＯＳイメージセンサ１００の画素アレイ部１１０、ダミー画素アレイ部１２０、行選択回路１３０、およびとダミー選択回路１４０には、画素電源端子Ｔ１０３、および行選択回路電源端子Ｔ１０４を通して外部の電源１７０から電力が供給されている。
理想的には、電源１７０とＣＭＯＳイメージセンサ１００を構成する各ブロックの間には、配線のインピーダンスがないことが望ましい。
しかしながら、実際には有限のインピーダンスＺａｌｌ、ＺｐｘおよびＺｒｓが存在するため、行選択回路１３０が動作するとノイズが画素電源に伝播してしまうおそれがある。
図４の構成例では、画素電源と行選択回路電源を別々のＰＡＤ(端子)１０３，１０４から供給しているが、ＣＭＯＳイメージセンサ１００内で２つの電源を接続して、外部からは１つのＰＡＤで供給しても良い。

画素アレイ部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。

図５は、本実施形態に係る画素回路の一例を示す回路図である。

この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）を有する。
そして、この１個の光電変換素子ＰＤに対して、転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、増幅トランジスタＡＭＰ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。

光電変換素子ＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
また、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

転送トランジスタＴＲＧ−Ｔｒは、光電変換素子ＰＤとＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）の間に接続され、制御線ＴＲＧを通じて制御される。
転送トランジスタＴＲＧ−Ｔｒは、制御信号ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤに転送する。

リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとＦＤの間に接続され、制御線ＲＳＴと通して制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨの期間に選択されて導通状態となり、ＦＤを電源線ＶＲｓｔの電位にリセットする。

増幅トランジスタＡＭＰ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に接続されている。
増幅トランジスタＡＭＰ−ＴｒのゲートにはＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御されている。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、増幅トランジスタＡＭＰ−ＴｒはＦＤの電位に応じた信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。

画素アレイ部１１０には、画素回路１１０ＡがＭ行×Ｎ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれＭ本、信号ＶＳＬの垂直信号線ＬＳＧＮはＮ本ある。

ダミー画素アレイ部１２０は、ダミー画素回路がＭＤ行×Ｎ列のマトリクス状に配置されている。

図６は、本実施形態に係るダミー画素回路の一例を示す図である。

このダミー画素回路１２０Ａは、少なくともダミー転送トランジスタＤＴＲＧ−ＴｒとダミーリセットトランジスタＤＲＳＴ−Ｔｒとを含む。
また、ダミー画素回路１２０Ａは、ダミー光電変換素子ＤＰＤ、ダミー選択トランジスタＤＳＥＬ−Ｔｒ、ダミー増幅トランジスタＤＡＭＰ−Ｔｒを備えていることが好ましい。

ダミー転送トランジスタＤＴＲＧ−Ｔｒは、ダミー光電変換素子ＤＰＤとＦＤの間に接続され、制御線ＤＵＭＭＹ＿ＴＲＧを通じて制御される。
転送トランジスタＤＴＲＧ−Ｔｒは、制御線ＤＵＭＭＹ＿ＴＲＧがＨの期間に選択されて導通状態となり、ダミー光電変換素子ＤＰＤで光電変換された電子をＦＤに転送する。

ダミーリセットトランジスタＤＲＳＴ−Ｔｒは、電源線ＶＲｓｔとＦＤの間に接続され、制御線ＤＵＭＭＹ＿ＲＳＴと通して制御される。
ダミーリセットトランジスタＤＲＳＴ−Ｔｒは、制御線ＤＵＭＭＹ＿ＲＳＴがＨの期間に選択されて導通状態となり、ＦＤを電源線ＶＲｓｔの電位にリセットする。

以上のような構成とすることで、制御線ＤＵＭＭＹ＿ＲＳＴの負荷（抵抗・容量）は、制御線ＲＳＴと同程度になる。また、制御線ＤＵＭＭＹ＿ＴＲＧの負荷（抵抗・容量）は、制御線ＴＲＧと同程度になる。
制御線ＤＵＭＭＹ＿ＲＳＴと制御線ＲＳＴ、制御線ＤＵＭＭＹ＿ＴＲＧと制御線ＴＲＧの負荷がそれぞれ同程度であれば、ダミー光電変換素子ＤＰＤ、ダミー選択トランジスタＤＳＥＬ−Ｔｒ、ダミー増幅トランジスタＤＡＭＰ−Ｔｒは、なくても構わない。

行選択回路１３０は、行選択制御回路１５０からの行選択制御信号ＳＣＴＬに従い画素アレイ部１１０の画素を選択する。
行選択回路１３０は、シャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または全画素同時に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う機能を有する。

ダミー選択回路１４０は、行選択制御回路１５０からの行選択制御信号ＳＣＴＬに従いダミー画素アレイ部１２０のダミー画素を選択する。

行選択制御回路１５０は、外部からの制御信号である動作モード選択信号ＭＤＳに従い、いずれの行を選択するかを制御する。
行選択制御回路１５０は、ローリングシャッター方式で電子シャッターを行う場合、フレーム内の最大シャッター行数を判定してダミー画素のシャッター行数を決定する機能を有する。
行選択制御回路１５０は、フレーム内で読み出し中のフレームのシャッターと次のフレームのシャッターが同時に行われる場合には、フレーム内のリード期間におけるシャッター行数が常に２フレーム分になるようにダミー画素のシャッター動作を制御する。
行選択制御回路１５０は、フレーム内で読み出し中のフレームと次のフレームのシャッターが同時に切られることが無い場合には、フレーム内のリード期間におけるシャッター行数が常に１フレーム分になるようにダミー画素のシャッター動作を制御する。
なお、本実施形態においては、ダミーシャッターは、フレームのシャッター行数分だけ設けられている。

読み出し回路１６０は、行選択回路１３０の駆動により選択された読み出し行の各画素回路１１０Ａからの垂直信号線ＬＳＧＮを通して出力される信号ＶＳＬに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。
読み出し回路１６０は、たとえば垂直信号線ＬＳＧＮを通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいは読み出し回路１６０は、サンプルホールド回路を含み、ＣＤＳ（相関二重サンプリング）処理により、リセットノイズや増幅トランジスタの閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、読み出し回路１６０は、アナログデジタル（ＡＤ）変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。

図７は、以上の構成を有する本実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。
図７では１水平読み出し期間（１Ｈ期間）について示している。

リード行ＲＤＲは、制御線ＳＥＬをＨにして、信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。次に、制御線ＲＳＴをＨにしてＦＤをＶＲｓｔにリセットする。
その後、制御線ＲＳＴをローレベル（Ｌ）にして、リセットレベルを読み出す。
そして、制御線ＴＲＧをＨにして光電変換素子ＰＤで光電変換された電荷をＦＤに転送する。転送後に制御線ＴＲＧをＬにして、信号ＶＳＬを読み出す。

シャッター行ＳＴＲＲは、水平読み出し期間のいずれかのタイミングで制御線ＲＳＴと制御線ＴＲＧを同時にＨにし、光電変換素子ＰＤをＶＲｓｔにリセットする。
また、ダミーシャッター行ＤＳＴＲＲは、シャッター行ＳＴＲＲの制御線ＲＳＴと同じタイミングでダミー制御線ＤＵＭＭＹ＿ＲＳＴを、制御線ＴＲＧと同じタイミングでダミー制御線ＤＵＭＭＹ＿ＴＲＧをＨにする。
これにより、フレームＦＲＭ内でシャッター行数が変化した場合でも、電源負荷を一定にし、シャッター段差の発生を防止する。

図８は、本実施形態に係る画素の信号のリード（読み出し）と、シャッターの説明図である。
この図８は、２つの画素を「加算」して同時に読み出す「２画素加算」場合について示している。
また、半分の画素を読み飛ばす「１／２間引き」動作を行う場合について示している。 図８において、横軸は時間を、縦軸は画素アレイの行アドレスを示している。時間の単位は水平読み出し期間（Ｈ）である。

図中の白丸で示した行はリード行ＲＤＲを、黒丸で示した行は次フレームのシャッターＮＦＳＴＲの行を示し、ハッチングを付した丸で示した行は読み出しシャッターＲＦＳＴＲの行を表し、それぞれ図７に示した動作が行われる。

時刻ｔ５では、行アドレス“ｎ＋９”と“ｎ＋１１”を同時にリード行ＲＤＲとして選択し、加算して読み出している。
また、行アドレス“ｎ＋１７”、“ｎ＋１９”、“ｎ＋２１”、“ｎ＋２３”、“ｎ”、“ｎ＋２”、“ｎ＋４”および“ｎ＋６”ではシャッター動作を行っている。
行アドレス“ｎ＋１７”および“ｎ＋１９”は、読み出し中のフレームに対するシャッターであり、行アドレス“ｎ”および“ｎ＋２”は次のフレームに対するシャッターである。
行アドレス“ｎ＋２１”、“ｎ＋２３”、“ｎ＋４”および“ｎ＋６”は、読み飛ばした行に対するブルーミング防止シャッターである。

図９は、本実施形態におけるシャッターとリードの動作を便宜的に表して示す図である。
図９において、縦軸は行番号、横軸は時間を表している。時間の単位は水平読み出し期間である。

行番号は、シャッター行およびリード行に、１フレーム期間内で、アクセスされる順番に番号を振ったものである。
「２画素加算」かつ「１／２間引き」動作を行う場合を例に行番号について説明する。
図８にて、行アドレスｎから読み出しを行っているとする。
このとき、リード行については、行アドレス“ｎ”、“ｎ＋２”を行番号０、“ｎ＋１”、“ｎ＋３”を行番号“ｎ＋８”、“ｎ＋１０”を行番号３とする。
シャッター行については、ブルーミング防止シャッターを除いて、リード行と同じ行アドレスになるように、行番号を決める。
すなわち、行アドレス“ｎ”、“ｎ＋２”、“ｎ＋４”、“ｎ＋６”にアクセスしている時、行番号０にアクセスしているとする。
同様に、行アドレス“ｎ＋１”、“ｎ＋３”、“ｎ＋５”、“ｎ＋７”を行番号１、“ｎ＋８”、“ｎ＋１０”、“ｎ＋１２”、“ｎ＋１４”を行番号２とする。
以上のように、シャッター行、リード行に、読み出す順に、それぞれ番号を振っていったものを行番号と定義する。

本実施形態のＣＭＯＳイメージセンサ１００では、いずれの行番号においても、シャッター行数およびリード行数は一定である。
たとえば「２画素加算」かつ「１／２間引き」動作では、各行番号におけるシャッター行数は常に４行、リード行数は常に２行である。

図９の例では、フレームＦＲＭ１の蓄積時間をＴｉｎｔ１、フレームＦＲＭ２の蓄積時間をＴｉｎｔ２、フレームＦＲＭ３の蓄積時間をＴｉｎｔ３として、フレーム毎に蓄積時間を変えている。
本実施形態では、フレーム間で蓄積時間を変えた時、フレーム内の最大のシャッター行数から、ダミー画素へのシャッターをどの水平読み出し期間で行うかを決定する。
具体的には、あるフレーム内で、読み出し中のフレームと次のフレームのシャッター動作を同時に行う水平読み出し期間がある場合には、シャッター行数が常に２フレーム分になるように、ダミー画素のシャッター動作を行う。
あるフレーム内で、読み出し中のフレームと次のフレームのシャッター動作を同時に行う水平読み出し期間がない場合には、シャッター行数が常に１フレーム分になるように、ダミー画素のシャッター動作を行う。
たとえば、フレームＦＲＭ１の期間Ｔ２では、読み出しフレームであるフレームＦＲＭ１と次のフレームであるフレームＦＲＭ２のシャッター動作を同時に行っている。

それに対して期間Ｔ１ではフレームＦＲＭ１のシャッター、期間Ｔ３ではフレームＦＲＭ２のシャッター動作のみが行われている。
よって、フレームＦＲＭ１では、期間Ｔ２で最も多くの行でシャッター動作が行われ、その行数は２フレーム分のシャッター行数に相当する。
そこで、フレームＦＲＭ１では、常に２フレーム分のシャッター動作が行われるように、ダミー画素のシャッター動作を行う。
具体的には、期間Ｔ１と期間ｔＴで、１フレーム分のシャッター行数に相当する数のダミー画素に対して、シャッター動作を行う。

それに対してフレームＦＲＭ２では、読み出しフレームであるフレームＦＲＭ２と次のフレームであるフレームＦＲＭ３のシャッター動作が同時に行われることは無い。
期間Ｔ４ではフレームＦＲＭ２のシャッター動作のみが、期間Ｔ６ではフレームＦＲＭ３のシャッター動作のみが行われ、期間Ｔ５ではシャッター動作は行われない。
よって、フレームＦＲＭ２では最大でも１フレーム分のシャッター行数のみでシャッター動作を行う。そこでフレームＦＲＭ２では、常に１フレーム分のシャッターが行われるようにダミー画素のシャッター動作を行う。
具体的には、期間Ｔ５で、１フレーム分のシャッター行数に相当する数のダミー画素に対して、ダミー画素のシャッター動作を行う。

なお、図９の例ではフレーム内でシャッター行数が一定になるようにしたが、最低限、同一フレーム内で、リードを行っている期間に一定になっていれば良い。
リード動作を行っていなければ、シャッター行数が変化することで電源電圧が変動しても、信号を読み出さないので影響しない。

フレーム内の最大のシャッター行数が、１フレーム分になるか２フレーム分になるかは、次の式で判定することができる。

Ｌｎ ≦ Ｔｄｉｎｔ の時 シャッター行数＝１フレーム分
Ｌｎ ＞ Ｔｄｉｎｔ の時 シャッター行数＝２フレーム分
ここで、Ｌｎは読み出し／シャッター行数、Ｔｄｉｎｔは読み出しフレームと次のフレームのシャッターの間隔を示している。

Ｔｄｉｎｔは、１フレームの期間と、読み出しフレームおよび次のフレームの蓄積時間から算出できる。
たとえば図９のフレームＦＲＭ１では、Ｔｄｉｎｔは次式で算出される。

Ｔｄｉｎｔ ＝ Ｔｆｒｍ＋Ｔｉｎｔ１−Ｔｉｎｔ２
ここで、Ｔｆｒｍは１フレームの期間、Ｔｉｎｔ１はフレームＦＲＭ１の蓄積時間、Ｔｉｎｔ２は次のフレームの読み出し期間である。

以上のような駆動をすることで、フレーム内でのシャッター行数を一定にし、シャッター段差の発生を防止する。
さらに、本実施形態の駆動方法によれば、ダミー画素は、１フレーム分のシャッター行数分だけ設けておけば良い。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
すなわち、本実施形態によれば、１フレームのシャッター行数分だけダミー画素を設けることで、同一フレームの各リード動作時におけるシャッター行数を一定にし、シャッター段差を防止することができる。
必要なダミー画素数が従来に比べて少なくて済むので、チップサイズを縮小し、消費電力を削減し、チップ単価を低減することができる。特に「加算」や「間引き」動作を行う場合には、１フレームあたりのシャッター数が多くなるので、効果が大きい。

なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。

上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜２．第２の実施形態＞
図１０は、本発明の第２の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図１０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０を有する。
さらに、カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。

１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・ダミー画素アレイ部、１２０Ａ・・・ダミー画素回路、１３０・・・行選択回路、１４０・・・ダミー選択回路、１５０・・・行選択制御回路、１６０・・・読み出し回路、１７０・・・電源、ＰＤ・・・光電変換素子、ＴＲＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＡＭＰ−Ｔｒ・・・増幅トランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、ＤＴＲＧ−Ｔｒ・・・ダミー転送トランジスタ、ＤＲＳＴ−Ｔｒ・・・ダミーリセットトランジスタ、ＤＡＭＰ−Ｔｒ・・・ダミー増幅トランジスタ、ＤＳＥＬ−Ｔｒ・・・ダミー選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。

Claims (9)

1. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の画素が行列状に配列された画素部と、
   複数のダミー画素が行列状に配列されたダミー画素部と、
   上記画素部および上記ダミー画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を有し、
   上記画素駆動部は、
   行単位で電子シャッターを行うローリングシャッター方式で電子シャッターを行う場合、読み出し中のフレームのシャッターと、次のフレームのシャッターが同時並列的に行われる否かを判定し、どの水平読み出し期間に上記ダミー画素部のシャッターを行うかを決定する
   固体撮像素子。
2. 上記画素駆動部は、
   フレーム内で読み出し中のフレームのシャッターと次のフレームのシャッターが同時並列に行われる場合には、フレーム内の読み出し期間におけるシャッター行数が２フレーム分になるようにダミー画素部のシャッター動作を行う
   請求項１記載の固体撮像素子。
3. 上記画素駆動部は、
   フレーム内で読み出し中のフレームと次のフレームのシャッターが同時並列的に行われることが無い場合には、フレーム内のリード期間におけるシャッター行数が１フレーム分になるようにダミー画素部のシャッター動作を行う
   請求項１記載の固体撮像素子。
4. 上記画素駆動部は、
   フレーム内で読み出し中のフレームのシャッターと次のフレームのシャッターが同時並列に行われる場合には、フレーム内の読み出し期間におけるシャッター行数が２フレーム分になるようにダミー画素部のシャッター動作を行い、
   フレーム内で読み出し中のフレームと次のフレームのシャッターが同時並列的に行われることが無い場合には、フレーム内のリード期間におけるシャッター行数が１フレーム分になるようにダミー画素部のシャッター動作を行う
   請求項１記載の固体撮像素子。
5. 上記ダミー画素部は、
   １フレーム分のシャッター行数分だけ設けられている
   請求項１から４のいずれか一に記載の固体撮像素子。
6. 上記画素は、
   出力ノードと、
   光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
   転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、
   リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含む
   請求項１から５のいずれか一に記載の固体撮像素子。
7. 固体撮像素子と、
   上記固体撮像素子に被写体像を結像する光学系と、
   上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
   上記固体撮像素子は、
   光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の画素が行列状に配列された画素部と、
   複数のダミー画素が行列状に配列されたダミー画素部と、
   上記画素部および上記ダミー画素部の電子シャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、を含み、
   上記画素駆動部は、
   行単位で電子シャッターを行うローリングシャッター方式で電子シャッターを行う場合、読み出し中のフレームのシャッターと、次のフレームのシャッターが同時並列的に行われる否かを判定し、どの水平読み出し期間に上記ダミー画素部のシャッターを行うかを決定する
   カメラシステム。
8. 上記画素駆動部は、
   フレーム内で読み出し中のフレームのシャッターと次のフレームのシャッターが同時並列に行われる場合には、フレーム内の読み出し期間におけるシャッター行数が２フレーム分になるようにダミー画素部のシャッター動作を行い、
   フレーム内で読み出し中のフレームと次のフレームのシャッターが同時並列的に行われることが無い場合には、フレーム内のリード期間におけるシャッター行数が１フレーム分になるようにダミー画素部のシャッター動作を行う
   請求項７記載のカメラシステム。
9. 上記ダミー画素部は、
   １フレーム分のシャッター行数分だけ設けられている
   請求項７または８記載のカメラシステム。

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