JP2008288904A - イメージセンサ - Google Patents

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Abstract

【課題】より簡単な構成で、ブルーミング対策を行うことができるようにする。
【解決手段】画素が垂直方向と水平方向に２次元配列されている画素アレイ部１１を有し、ローリングシャッタ方式により各画素の露光時間を制御するイメージセンサ１において、センサコントローラ１６は、アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、１水平走査期間に同時に電子シャッタを行う行数である、１水平走査期間の電子シャッタ発生本数を決定し、その決定された電子シャッタ発生本数となるように電子シャッタを制御する。本発明は、例えば、ローリングシャッタ方式により露光時間を制御するイメージセンサに適用できる。
【選択図】図５

Description

本発明は、イメージセンサに関し、特に、より簡単な構成で、ブルーミング対策を行うことができるようにするイメージセンサに関する。
デジタルカメラでは、イメージセンサの主な電子シャッタ方式として、グローバルシャッタ方式とローリングシャッタ方式がある。グローバルシャッタ方式は、画素が２次元配列された画素アレイに対して全画素同時にシャッタ動作を行う方式であり、ローリングシャッタ方式は、全画素同時ではなく、シャッタ動作を行う画素が時間とともに行単位でシフトしていく方式である。
また、デジタルカメラでは、イメージセンサの全画素アレイの読み出しを行って、静止画画像を撮像する前に、ピントや画角の調整、露出の調整などを行うプレビューモードと呼ばれる画像調整用の動作モードがある。
プレビューモードでは、例えば、ユーザに画像の状況を確認させるために、デジタルカメラ本体に設けられている液晶画面に、いまイメージセンサが捉えている画像を表示させることが行われるが、液晶画面の画素数はイメージセンサの全画素数よりも少ないので、イメージセンサの全画素で取得された画像を、液晶画面の画素数に対応した、画素数の少ない画像に変換する画素数圧縮変換を行う必要がある。
この場合、イメージセンサの全画素を読み出し、画素数圧縮変換をデジタル信号処理で行って液晶画面に表示させる方式を採用すると、画像の圧縮変換演算、センサの全画素の動作などによって消費電流が大きくなってしまうので、一般的には、センサ内部の圧縮回路のV方向（垂直方向）およびH方向（水平方向）の圧縮機能を用いて、イメージセンサ内部で圧縮を行う方式が採用されている。
例えば、CMOS（Complementary Mental Oxide Semiconductor）イメージセンサでは、V方向に対しては、V間引きと呼ばれる、飛び飛びの行（画素の並び）を選択してあいだの行を読み飛ばす画素間引きを行うことによって、画素数圧縮を施した間引き画像が生成される。
図１を参照して、ローリングシャッタ方式のイメージセンサにおけるV間引きの動作について説明する。図１は、V方向に１／２の間引きを行う１／２間引きモードの例である。
図１において、横軸は、画素アレイ部の水平方向に並んだ１行を走査する時間である１水平走査期間（１［H］）を単位とする時間を表し、縦軸は、V方向に並んだ画素行のアドレスである行アドレスを表す。また、図１において、光（電荷）の蓄積時間（露光時間）は、５［H］とする。
なお、以下において、イメージセンサのR（赤）,G（緑）,B（青）の画素は、ベイヤー配列で配列されているものとする。
行アドレスｎの行（の画素）が、ある時刻ｔ［H］において電荷の読み出しを行うとすると、蓄積時間が５［H］なので、５［H］前の時刻（ｔ−５）［H］においてシャッタ動作、即ち、電荷の掃き出し動作が行われる。また、行アドレス（ｎ＋１）の行（の画素）では、時刻（ｔ＋１）［H］の読み出しに対応して、時刻（ｔ−４）［H］においてシャッタ動作が行われる。なお、以下では、シャッタ動作を行うことを、単にシャッタを行う、または、シャッタの発生とも称する。
時刻（ｔ＋２）［H］では、行アドレス（ｎ＋２）および（ｎ＋３）の行が読み飛ばされ、行アドレス（ｎ＋４）の行が読み出される。時刻（ｔ−３）［H］には、それに対応して行アドレス（ｎ＋４）の行でシャッタが行われる。また、時刻（ｔ＋３）［H］には、行アドレス（ｎ＋５）の行が読み出されるので、時刻（ｔ−２）［H］には、それに対応して行アドレス（ｎ＋５）の行でシャッタが行われる。
時刻ｔ［H］に読み出される行アドレスｎの行を基点に、読み出される行の行アドレスを追っていくと、行アドレスｎの行の次に読み出される行は、行アドレスを１だけ移動した行アドレス（ｎ＋１）の行であり、その行アドレス（ｎ＋１）の行の次に読み出される行は、行アドレス（ｎ＋１）から３だけ移動した行アドレス（ｎ＋４）の行である。
同様に、行アドレス（ｎ＋４）の行の次に読み出される行は、行アドレス（ｎ＋４）から１だけ移動した行アドレス（ｎ＋５）の行であり、その行アドレス（ｎ＋５）の行の次に読み出される行は、行アドレス（ｎ＋５）から３だけ移動した行アドレス（ｎ＋８）の行である。
即ち、V方向の読み出される行は、１，３，１，３，１，３，・・・の移動量で順次移動した行となっている。したがって、このようなV間引き動作をアドレス加算量（１，３）のV間引き動作と記述する。
アドレス加算量（１，３）のV間引き動作を行うことにより、読み出す行と読み飛ばす行がV方向に２行ずつ交互に存在することになる。読み出す行と読み飛ばす行がV方向に２行ずつとなるようにするのは、イメージセンサがベイヤー配列となっているためである。
即ち、ベイヤー配列は、GとBの画素が交互に並んだGB行と、GとRの画素が交互に並んだGR行がV方向に交互に配列されている。従って、GB行と、それに隣接するGR行とをセットで電荷を読み出す必要があるため、読み出す行と読み飛ばす行が２行ずつ交互に設定される。
なお、GB行どうし、または、GR行どうしを連続して読み出さないようにすればよいだけで、必ずしも隣接するGB行とGR行を読み出さなければならないわけではない。
ところで、図１を参照して説明したアドレス加算量（１，３）のV間引き動作では、１フレーム期間に一度も読み出されない行が存在する。具体的には、例えば、行アドレス（ｎ＋２）や行アドレス（ｎ＋３）などである。そして、このような１フレーム期間に一度も読み出されない行が存在するとき、その読み出されない行から、飽和した電荷があふれ出し、読み出し行に漏れこむブルーミングという現象が発生し、画質を劣化させることがある。ここで、１フレーム期間は、１フレームの画像を読み出す時間であり、１［H］×（V方向の行数）に等しい。１秒間に１５フレーム読み出すような設定（１５ｆｐｓ）では、１フレーム期間は、約６３msecである。
そこで、ブルーミング対策を施した読み出し動作も従来から行われている。
図２は、図１で説明したアドレス加算量（１，３）の１／２間引き動作にブルーミング対策を施した読み出し動作の例である。
ブルーミング対策としては、１フレーム期間に一度も読み出されない行に対してもシャッタが行われる。アドレス加算量（１，３）の１／２間引き動作では、図２に示すように、露光を規定する本来の電子シャッタ（以下、適宜、露光規定シャッタと称する）を行う行アドレスに＋２行シフトした行アドレスの画素に対して、露光規定シャッタと同時に、ブルーミング対策として実行される電子シャッタ（以下、適宜、ブルーミング対策シャッタと称する）が行われる。図２においては、露光規定シャッタが図１と同様の二重丸印（◎）で、ブルーミング対策シャッタが黒丸印（●）で示されている。
このように、露光規定シャッタと同時にブルーミング対策シャッタを実行することにより、ブルーミングを防止することができる。
次に、その他のV間引きの動作モードとして、アドレス加算量（３，５）の１／４間引きモードに、ブルーミング対策を施した例について、図３を参照して説明する。
アドレス加算量が（３，５）なので、V方向の読み出される行は、３，５，３，５，３，５，・・・と行アドレスを移動した行の画素となる。
即ち、行アドレスｎの行が、時刻ｔ［H］において電荷の読み出しを行うとすると、その５［H］前の時刻（ｔ−５）［H］に露光規定シャッタが実行される。次の時刻（ｔ＋１）［H］に読み出される行は、その前に読み出された行アドレスｎから３だけ移動した行アドレス（ｎ＋３）の行であり、時刻（ｔ＋１）［H］の５［H］前の時刻（ｔ−４）［H］に、行アドレス（ｎ＋３）の行で露光規定シャッタが実行される。
さらに次の時刻（ｔ＋２）［H］に読み出される行は、その前に読み出された行アドレス（ｎ＋３）から５だけ移動した行アドレス（ｎ＋８）の行であり、時刻（ｔ＋２）［H］の５［H］前の時刻（ｔ−３）［H］に、行アドレス（ｎ＋８）の行で露光規定シャッタが実行される。
従って、ブルーミング対策シャッタは、時刻（ｔ−５）［H］においては、次の時刻（ｔ−４）［H］に露光規定シャッタが実行される行アドレス（ｎ＋３）の行までの間の読み飛ばされる行である行アドレス（ｎ＋１）と（ｎ＋２）の行で、行アドレスｎで実行される露光規定シャッタと同時に実行される。
同様に、時刻（ｔ−４）［H］において行アドレス（ｎ＋３）で実行される露光規定シャッタと同時に、次の時刻（ｔ−３）［H］に露光規定シャッタが実行される行アドレス（ｎ＋８）の行までの間の読み飛ばされる行である行アドレス（ｎ＋４），（ｎ＋５），（ｎ＋６）、および（ｎ＋７）の行で、ブルーミング対策シャッタが実行される。
以上のようにして、アドレス加算量（３，５）の１／４間引きモードにおいても、ブルーミング対策を施すことが可能である。
なお、１／４間引き画像は、図３に示したアドレス加算量（３，５）以外に、アドレス加算量（５，３）、（１，７）、または（７，１）であっても生成することができる。
また、１／２間引き画像は、図２に示したアドレス加算量（１，３）以外に、アドレス加算量（３，１）であっても生成することができる。
さらに図示は省略するが、１／８間引き画像を生成するためには、アドレス加算量の組み合わせが、（１，１５）、（３，１３）、（５，１１）、（７，９）、（９，７）、（１１，５）、（１３，３）、または（１５，１）の８種類ある。
また、１／３間引き画像は、アドレス加算量として１つの値３を繰り返すアドレス加算量（３）の間引き動作によって生成することができる。
近年、間引き画像は、プレビューモード時のみならず、動画像を撮像するときの画像としても利用されることが多くなってきており、そのため、V間引き後の画像であっても高画質な画像とすることの要求が高まっている。
また、携帯電話向けのデジタルカメラなどでは、液晶画面サイズが多様化し、それに合わせて、１つのイメージセンサで多種類の液晶画面サイズに対応することができるように、V間引きの動作モードの種類が多様化する傾向がある。
従来、１つのイメージセンサで多種類の液晶画面サイズに対応することができるように、様々な間引きモードに対応可能とする場合、上述のアドレス加算量の組み合わせと、そのときのブルーミング対策シャッタの位置をテーブルとして記憶しておき、所定の間引き画像を生成する場合に、生成する間引き画像に応じてテーブルから必要な情報を取得してV間引き動作を実行するようになされていた。従って、多数の組み合わせに対応するため、容量の大きなテーブルをロジック回路に搭載する必要があり、ゲート規模の削減とチップサイズの縮小の妨げとなっていた。
さらに、大きな光量が入射される状況下において短時間露光を行うような場合には、上述したようなブルーミング対策シャッタを実行しても、露光規定シャッタの対象行の隣接行からのブルーミングが発生し、画質劣化が発生することもあった。
また、読み飛ばし行がなく、ブルーミング対策シャッタが必要ないと考えられる全画素読み出しを行う場合においても、露光規定シャッタの対象行の隣接行からのブルーミングが発生し、画質劣化が発生することもある。
図４を参照して、蓄積時間が３［H］で、全画素読み出しを行う場合における、露光規定シャッタの対象行の隣接行からのブルーミングの発生について説明する。
図４の例では、時刻ｔ［H］において、時刻ｔ＋３［H］で読み出される行アドレスｎの露光規定シャッタが実行される。この露光規定シャッタが実行される行アドレスｎの隣接行として、行アドレス（ｎ−１）と（ｎ＋１）の２行がある。行アドレス（ｎ−１）の行は、その前の時刻（ｔ−１）［H］で掃き出し動作を行っているため、フォトダイオードの電荷は飽和状態でないことが多く、ブルーミングが発生する可能性は低い。
一方、行アドレス（ｎ＋１）のフォトダイオードは、その前に行った掃き出し動作が約１フレーム期間前になるために、飽和電荷の状態である場合が多く、電荷が溢れやすい状況にある。そのため、行アドレスｎの露光規定シャッタの直後から、図４において矢印で示されるように、行アドレス（ｎ＋１）から行アドレスｎへのブルーミングが発生する可能性がある。特に行アドレス（ｎ＋１）がベイヤー配列のGR行で、かつ入射する光量が長波長成分（赤い光）が強い場合には、GR行のR画素からGB行のG画素への漏れ出しが激しくなり、GR行のG画素とGB行のG画素の差、および、ブルーミングによる偽色つきのような画質劣化が発生する。
従来の、ブルーミングの対策に関連する技術としては、非読み出し領域からのブルーミングを回避するために、非読み出し領域に電子シャッタ（ブルーミング対策シャッタ）を行うようにしたものがある（例えば、特許文献１）。
また、フローティングディフュージョンを電源等にリセットし続け、フローティングディフュージョンに漏れこんだ電荷を電源等に捨てて隣接画素へのブルーミングを軽減させるものや、非蓄積期間に画素のフォトダイオードをリセットするスイッチを追加してブルーミングを回避する方式もある（例えば、特許文献２）。
特開２００６−３１０９３２号公報 特開２００４−１１５９０号公報
しかしながら、特許文献１で提案されている技術では、図４を参照して説明したような読み出し行から読み出し行へのブルーミングを回避することができず、また、特許文献２のような、ブルーミング回避のためのスイッチを設けることは、画素の微細化に不向きであるという問題がある。
従って、従来のブルーミング対策技術では、一部のブルーミングを回避することが困難であったり、容量の大きなテーブルをロジック回路に搭載したり、スイッチを設ける必要があるため、ゲート規模の削減とチップサイズの縮小が難しいという問題があった。
本発明は、このような状況に鑑みてなされたものであり、より簡単な構成で、ブルーミング対策を行うことができるようにするものである。
本発明の第１の側面のイメージセンサは、画素が垂直方向と水平方向に２次元配列されている画素アレイ部を有し、ローリングシャッタ方式により各画素の露光時間を制御するイメージセンサにおいて、各画素において電荷読み出しに対応して実行される、露光を規定する電子シャッタである露光規定シャッタの、１水平走査期間ごとの画素アレイ部の垂直方向のアドレスの移動量がアドレス加算量（P1，P2，P3，・・・，PN）の繰り返しとして表されるとき、前記アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、１水平走査期間に同時に電子シャッタを行う行数である、１水平走査期間の電子シャッタ発生本数を決定する制御手段を備える。
前記制御手段には、前記電子シャッタ発生本数がいずれの１水平走査期間においても同一となるように、前記１水平走査期間の電子シャッタ発生本数を決定させることができる。
前記制御手段には、１フレームに相当する期間に発生する電子シャッタの回数が、垂直方向の各行で同一となるように、前記１水平走査期間の電子シャッタ発生本数を決定させることができる。
前記制御手段には、前記アドレス加算量（P1，P2，P3，・・・，PN）に従い垂直方向または水平方向の画素数を間引いた間引き画像を生成する場合、アドレス加算量P1，P2，P3，・・・，PNそれぞれの絶対値の最大値Qに基づいて、前記１水平走査期間の電子シャッタ発生本数を決定させることができる。
前記制御手段には、さらに、前記露光規定シャッタの対象行から、決定された前記１水平走査期間の電子シャッタ発生本数だけ連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
前記制御手段には、前記露光規定シャッタの対象行からQ個以上の連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
前記制御手段には、前記露光規定シャッタの対象行からQ＋２個の連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
前記制御手段には、前記アドレス加算量（P1，P2，P3，・・・，PN）に従い垂直方向または水平方向の画素数を間引いた間引き画像を生成する場合、互いに隣接する行のアドレス加算量どうしを加算した最隣接加算量P1＋P2，P2＋P3，P3＋P4，・・・，PN-1＋PN，PN＋P1それぞれの絶対値の最大値Rに基づいて、前記１水平走査期間の電子シャッタ発生本数を決定させることができる。
前記制御手段には、さらに、前記露光規定シャッタの対象行から、１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
前記制御手段には、前記露光規定シャッタの対象行からR／２個以上の１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
前記制御手段には、前記露光規定シャッタの対象行から（R＋２）／２個の１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御させることができる。
本発明の第１の側面においては、アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、１水平走査期間に同時に電子シャッタを行う行数である、１水平走査期間の電子シャッタ発生本数が決定される。
本発明の第２の側面のイメージセンサは、画素が垂直方向と水平方向に２次元配列されている画素アレイ部を有し、画素に蓄積された電荷の読み出しと、その読み出し前に実行される、不要電荷の掃き出し動作である露光規定シャッタとを、垂直方向の行単位で順次行うイメージセンサにおいて、前記露光規定シャッタの前に、不要電荷の掃き出し動作であるプレシャッタを行う。
本発明の第２の側面においては、露光規定シャッタの前に、不要電荷の掃き出し動作であるプレシャッタが行われる。
本発明の第１および第２の側面によれば、より簡単な構成で、ブルーミング対策を行うことができる。
また、本発明の第１および第２の側面によれば、ゲート規模を削減し、チップサイズを縮小することができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の第１の側面のイメージセンサは、画素が垂直方向と水平方向に２次元配列されている画素アレイ部（例えば、図５の画素アレイ部１１）を有し、ローリングシャッタ方式により各画素の露光時間を制御するイメージセンサ（例えば、図５のイメージセンサ１）において、各画素において電荷読み出しに対応して実行される、露光を規定する電子シャッタである露光規定シャッタの、１水平走査期間ごとの画素アレイ部の垂直方向のアドレスの移動量がアドレス加算量（P1，P2，P3，・・・，PN）の繰り返しとして表されるとき、前記アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、１水平走査期間に同時に電子シャッタを行う行数である、１水平走査期間の電子シャッタ発生本数を決定する制御手段（例えば、図５のセンサコントローラ１６）を備える。
以下、図を参照して、本発明の実施の形態について説明する。
図５は、本発明を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。
図５のイメージセンサ１は、XYアドレスアクセス方式の固体撮像装置であり、例えば、CMOSイメージセンサである。
イメージセンサ１は、画素アレイ部１１、V選択回路１２、アナログフロントエンド回路１３−１乃至１３−M、水平選択回路１４、出力アンプ回路１５、およびセンサコントローラ１６により構成される。
画素アレイ部１１には、画素としての光電変換素子（不図示）が垂直方向にN行、水平方向にM列（N行×M列）の２次元に配置されている。画素アレイ部１１の各画素は、そこに入射された光を光電変換し、その結果得られる撮像信号を出力する。V選択回路１２は、センサコントローラ１６の制御に基づいて、画素アレイ部１１の画素の電荷の読み出し動作および掃き出し動作を行単位で行う。画素アレイ部１１の読み出し動作および掃き出し動作が行われる行は、時間とともに順次シフトする。即ち、イメージセンサ１は、ローリングシャッタ方式のイメージセンサである。V選択回路１２によって選択された行の各画素から出力された撮像信号は、その画素の水平方向の位置が対応しているアナログフロントエンド回路１３−１乃至１３−Mに供給される。
アナログフロントエンド回路１３−１乃至１３−Mそれぞれは、画素アレイ部１１の画素から供給される撮像信号に対して、CDS（Correlated Double Sampling：相関２重サンプリング）処理およびA/D（Analog to Digital）変換処理を行う。
なお、アナログフロントエンド回路１３−１乃至１３−MではCDS処理のみを行うようにして、アナログ信号をデジタル信号に変換するADコンバータを出力アンプ回路１５の前段に設けるようにしてもよい。
水平選択回路１４は、アナログフロントエンド回路１３−１乃至１３−Mの撮像信号を順次選択して読み出させ、出力アンプ回路１５に供給させる。出力アンプ回路１５は、入力される撮像信号を増幅して出力する。
センサコントローラ１６は、V選択回路１２および水平選択回路１４などの動作タイミングを制御する。また、センサコントローラ１６は、必要に応じて、欠陥画素を補正する欠陥補正処理やAGC処理なども行う。
また、センサコントローラ１６には、イメージセンサ１を制御する図１２に後述するDSP(Digital Signal Processor)５１から、画素アレイ部１１の全画素数よりも少ない画素数の液晶画面などに合わせるためなどの間引き画像を生成するときのアドレス加算量が供給され、指定される。センサコントローラ１６は、指定されたアドレス加算量でV選択回路１２が画素アレイ部１１の各行を選択または非選択するようにV選択回路１２を制御する。
例えば、DSP５１から、図１を参照して説明したように、アドレス加算量（１，３）が供給されると、イメージセンサ１は１／２間引き画像を生成する。また、アドレス加算量（３，１）が供給された場合も、１／２間引き画像が生成される。
同様に、アドレス加算量（３，５）、（５，３）、（１，７）、または（７，１）のいずれかがDSP５１から指定された場合には、イメージセンサ１は１／４間引き画像を生成し、アドレス加算量（１，１５）、（３，１３）、（５，１１）、（７，９）、（９，７）、（１１，５）、（１３，３）、または（１５，１）のいずれかがDSP５１から指定された場合には、イメージセンサ１は１／８間引き画像を生成する。
また、１／３間引き画像または１／５間引き画像を生成する場合には、DSP５１から指定されるアドレス加算量のパラメータは、それぞれ、（３）または（５）の１つでもよい。
なお、アドレス加算量（３，３）と指定された場合でも、１／３間引き画像を同様に生成することができ、アドレス加算量（３，５，３，５）と指定された場合でも１／４間引き画像を生成することができる。
即ち、一般化すると、所定の間引き画像を生成する場合、DSP５１からセンサコントローラ１６には、アドレス加算量（P1，P2，P3，・・・，PN）（N≧１）が供給されると言うことができる。なお、間引きをしない全画素読み出しも、アドレス加算量（P1，P2，P3，・・・，PN）＝（1，1，1，・・・，1）で表すことができる。
従って、センサコントローラ１６は、DSP５１から指定されたアドレス加算量（P1，P2，P3，・・・，PN）に応じて、露光規定シャッタを実行する所定の行（行アドレス）を選択するようにV選択回路１２を制御する。
また、センサコントローラ１６は、露光規定シャッタ以外に、ブルーミングを回避するブルーミング対策シャッタまたは後述するプリシャッタの動作についても、V選択回路１２を制御する。センサコントローラ１６は、１回の水平走査期間内（１［H］）に電子シャッタを発生させる行数（以下、適宜、電子シャッタ発生本数と称する）を、DSP５１から指定されたアドレス加算量（P1，P2，P3，・・・，PN）に基づいて演算し、その演算結果に応じて、V選択回路１２を制御する。
以下、センサコントローラ１６がV選択回路１２に、どのように電子シャッタを行わせるかについて、図６乃至図１１を参照して説明する。
［第１実施の形態］
図６は、センサコントローラ１６による電子シャッタ発生本数の制御の第１実施の形態を示している。
図６は、DSP５１からアドレス加算量（１）が指定された場合、即ち、イメージセンサ１が全画素読み出しを行う場合に、露光規定シャッタ以外に、露光規定シャッタを実行する行（露光規定シャッタの対象行）へのブルーミングを抑制する働きを持つシャッタであるプリシャッタをV選択回路１２に実行させる例を示している。
図６は、図４に示した場合と同様に、イメージセンサ１が、蓄積時間３［H］で全画素読み出しを行う例である。
図６において、例えば、時刻ｔ［H］において、時刻（ｔ＋３）［H］で読み出される行アドレスｎの露光規定シャッタが実行されるが、V選択回路１２は、センサコントローラ１６の制御にしたがい、時刻ｔ［H］において、行アドレスｎの露光規定シャッタとともに、行アドレス（ｎ＋１）に対して、プリシャッタを実行する。
これにより、例えば、行アドレスｎの下側の行である行アドレス（ｎ−１）の行は、その前の時刻（ｔ−１）［H］で掃き出し動作を行い、露光中であるため、行アドレス（ｎ−１）の行からのブルーミングは抑制される。また、行アドレスｎの上側の行である行アドレス（ｎ＋１）の行は、プリシャッタにより、それまでに蓄積された不要な電荷が掃き出されるので、行アドレス（ｎ＋１）の行からのブルーミングも抑制される。
従って、図４において矢印で示したような行アドレス（ｎ＋１）から行アドレスｎへのブルーミングを防止することができる。
このプリシャッタ制御は、露光規定シャッタ制御とともに、１［H］ごとに順次行アドレスを＋１ずつ移動して行われる。
また、プリシャッタ制御を行に注目すると、各行では、露光規定シャッタを実行する前に、プリシャッタを実行することにより、それまでに蓄積された不要な電荷を掃き出すと言うことができる。
なお、図６に示した例では、プリシャッタを行うタイミングは、露光規定シャッタを行う１［H］前としているが、必ずしも露光規定シャッタを行う１［H］前とは限らず、例えば、露光規定シャッタを行う３［H］前などでもよい。即ち、１つ前の行が露光している間には漏れ出さない程度に事前に電荷を掃き出していればよい。しかしながら、プリシャッタ後からどれくらいの時間で電荷が漏れ出すかは、状況によって変わってくるので、図６に示すように、１つ前の行の露光規定シャッタと同タイミングでプリシャッタを行うのが最も良い。
ところで、イメージセンサにおいて、露光時間（蓄積時間）は、画素に入射される光量に応じて変化させるのが一般的である。
図７は、図６の横軸の時間方向を長く取り、数フレーム期間のシャッタ制御について示した図である。
図７の実線３１乃至３５は、図６において丸印（○）で示される読み出し動作に対応し、一点鎖線３２’乃至３５’は、図６の二重丸印（◎）に対応するものであって、実線３１乃至３５の読み出し動作に対応する露光規定シャッタである。なお、図７では、プリシャッタの図示は省略されている。また、V方向全体に亘る１回の走査が１フレームの画像に対応するので、図７の１本の実線３２または３３が１フレームの画像に対応する。
図７に示されるように、露光時間（蓄積時間）が、画素に入射される光量に応じて変化した結果、実線３２に対応する画像の露光時間L３２、実線３３に対応する画像の露光時間L３３、実線３４に対応する画像の露光時間L３４、および、実線３５に対応する画像の露光時間L３５は、それぞれ異なる時間となっている。
図７において、１水平走査期間の電子シャッタ発生本数、即ち、１回の水平走査期間（１［H］）に電子シャッタを動作させる行数は、点線で示される水平走査期間では、３本（図示せぬプリシャッタを含めると４本）であり、それ以外の水平走査期間では、１本または２本（図示せぬプリシャッタを含めると２本または３本）である。
このように、１［H］あたりの電子シャッタ発生本数が各水平走査期間によって異なると、水平走査期間毎に電源にかかる負荷が異なるために、高いゲインをかけた場合などに横方向の筋を発生させる可能性がある。
そこで、センサコントローラ１６は、最大の電子シャッタ発生本数に合わせて、それより少ないところではダミーの電子シャッタを挿入することにより、電子シャッタ発生本数がいずれの水平走査期間においても同一となるようにV選択回路１２を制御する。これにより、電子シャッタによる負荷が各水平走査期間で均一となり、上述した筋の発生を防止し、高品質の画像を生成することが可能となる。
また、センサコントローラ１６は、各行に着目し、１フレームに相当する期間に発生する電子シャッタの回数が、画素アレイ部１１の各行で同一になるようにも制御することが可能である。プレシャッタやダミーの電子シャッタによる負荷が増大し、不完全転送（転送不良）が発生しやすくなることが考えられるが、１フレームに相当する期間に発生する電子シャッタの回数を画素アレイ部１１の各行で同一とすることで、不完全転送による影響を画質として目立たせなくすることができる。
［第２実施の形態］
図８は、センサコントローラ１６による電子シャッタ発生本数の制御の第２実施の形態を示している。
第２実施の形態では、センサコントローラ１６は、DSP５１からアドレス加算量（P1，P2，P3，・・・，PN）が指定された場合、アドレス加算量P1，P2，P3，・・・，PNそれぞれの絶対値の最大値に基づいて、１水平走査期間の電子シャッタ発生本数を決定する。
より具体的には、アドレス加算量P1，P2，P3，・・・，PNそれぞれの絶対値の最大値をQとすると、センサコントローラ１６は、１水平走査期間の電子シャッタ発生本数をQ本以上として、露光規定シャッタの対象行の行アドレスを基準にQ個以上の連続した行アドレスの行に対して電子シャッタを行わせる。
１水平走査期間にブルーミング対策シャッタを動作させる行数（以下、適宜、ブルーミング対策シャッタの同時発生本数と称する）は、間引き率が高いほど、換言すれば、アドレス加算量P1，P2，P3，・・・，PNそれぞれの絶対値の最大値が大きいほど、多くなる。
いま例えば、時刻ｔ［H］で露光規定シャッタが行われてから、時刻（ｔ＋１）［H］で露光規定シャッタを行うときに最大値Qの行アドレス移動がなされる場合の例を図８に示す。
時刻ｔ［H］に露光規定シャッタが行われる行アドレスｎの行の画素に、電荷が漏れ込まないようにブルーミング対策が必要な行は、図８に示されるように、行アドレスｎの行と、行アドレス（ｎ＋Q）の行の間に挟まれた行アドレス（ｎ＋１）から行アドレス（ｎ＋Q−１）の行までであり、その行数は、（Q−１）行である。従って、時刻ｔ［H］のタイミングで最低限行う必要のある電子シャッタ発生本数としては、行アドレス（ｎ＋１）から行アドレス（ｎ＋Q−１）までの（Q−１）行に、行アドレスｎの露光規定シャッタを含めたQ本である。
従って、１回の水平走査期間内の電子シャッタ発生本数をQ本以上とすることで、ブルーミングによる画質劣化を抑制することができる。
［第３実施の形態］
図９は、センサコントローラ１６による電子シャッタ発生本数の制御の第３実施の形態を示している。
第３実施の形態では、センサコントローラ１６は、DSP５１からアドレス加算量（P1，P2，P3，・・・，PN）が指定された場合、互いに隣接する行のアドレス加算量どうしを加算した最隣接加算量P1＋P2，P2＋P3，P3＋P4，・・・，PN-1＋PN，PN＋P1それぞれの絶対値の最大値に基づいて、１水平走査期間の電子シャッタ発生本数を決定する。
より具体的には、最隣接加算量P1＋P2，P2＋P3，P3＋P4，・・・，PN-1＋PN，PN＋P1それぞれの絶対値の最大値をRとすると、センサコントローラ１６は、１水平走査期間の電子シャッタ発生本数をR／２本以上として、露光規定シャッタを実行すべき行の行アドレスを基準にR／２個以上の１行飛ばしの飛び飛びの行アドレスの行に対して電子シャッタを行わせる。
第２実施の形態と同様に、間引き率が高いほど、最隣接加算量P1＋P2，P2＋P3，P3＋P4，・・・，PN-1＋PN，PN＋P1の絶対値の最大値も大きくなり、それらが大きいほど、１水平走査期間のブルーミング対策シャッタの同時発生本数は多くなる。
いま例えば、DSP５１からアドレス加算量（P1，P2）が指定されたとすると、最隣接加算量はP1＋P2となり、その値（絶対値の最大値）がRであるとする。
時刻ｔ［H］から時刻（ｔ＋１）［H］への行アドレス移動がP1行で、時刻（ｔ＋１）［H］から時刻（ｔ＋２）［H］への行アドレス移動P2行である場合の例を図９に示す。
センサコントローラ１６は、時刻ｔ［H］の露光規定シャッタの対象行の行アドレスｎと、時刻（ｔ＋２）［H］の露光規定シャッタの対象行の行アドレス（ｎ＋R）の間に挟まれた（R−１）行を、時刻ｔ［H］と時刻（ｔ＋１）［H］の２水平走査期間に分割してブルーミング対策シャッタを行わせる。
従って、露光規定シャッタの対象行も含めると、1水平走査期間に最低限行う必要のある電子シャッタ発生本数は（R／２）本であり、それぞれの水平走査期間で露光規定シャッタを含めて（R／２）個以上の１行飛ばしの飛び飛びの行アドレスの行に対して電子シャッタを行うことにより、ブルーミングによる画質劣化を抑制することができる。
なお、（R／２）が割り切れない値である場合、その小数点以下は切り捨てでよい。
［第４実施の形態］
図１０は、センサコントローラ１６による電子シャッタ発生本数の制御の第４実施の形態を示している。
第４実施の形態は、図８を参照して説明した第２実施の形態に、第１実施の形態のプリシャッタの概念を付加した実施の形態である。
時刻ｔ［H］において、プリシャッタは、時刻（ｔ＋１）［H］の露光規定シャッタの対象行である行アドレス（ｎ＋Q）の隣接行にあたる行アドレス（ｎ＋Q＋１）の行に発生される必要がある。このため、時刻ｔ［H］における電子シャッタ発生本数は、露光規定シャッタおよびブルーミング対策シャッタのQ本にプリシャッタの２本を足した（Q＋２）本となる。
従って、１回の水平走査期間内の電子シャッタ発生本数を（Q＋２）本以上とすることで、ブルーミングによる画質劣化を抑制することができる。
なお、１水平走査期間の電子シャッタ発生本数は（Q＋２）本以上であればよいが、電子シャッタ発生本数が多いほど、消費電流が大きくなったり転送不良が発生しやすくなるので、１水平走査期間の電子シャッタ発生本数は（Q＋２）本が最も良い。
上述した第４実施の形態は間引きモードの例であるが、このブルーミング対策シャッタとプレシャッタの概念は、全画素読み出しにも適用することができる。全画素読み出しの場合にはQ=１となるので、１水平走査期間の電子シャッタ発生本数は３本である。
［第５実施の形態］
図１１は、センサコントローラ１６による電子シャッタ発生本数の制御の第５実施の形態を示している。
第５実施の形態は、図９を参照して説明した第３実施の形態に、第１実施の形態のプリシャッタの概念を付加した実施の形態である。
時刻ｔ［H］と時刻（ｔ＋１）［H］において、プリシャッタは、時刻（ｔ＋２）［H］の露光規定シャッタの対象行である行アドレス（ｎ＋R）の隣接行にあたる行アドレス（ｎ＋R＋１）の行に発生される必要がある。また、時刻ｔ［H］と時刻（ｔ＋１）［H］の２水平走査期間に分割してプリシャッタも行えばよいため、１水平走査期間あたりに最低限行う必要のある電子シャッタ発生本数は、（（R＋２）／２）本となる。
従って、１水平走査期間の電子シャッタ発生本数を（（R＋２）／２）本以上とし、１行飛ばしの飛び飛びの行アドレスの行に対して電子シャッタを行うことで、ブルーミングによる画質劣化を抑制することができる。
なお、１水平走査期間の電子シャッタ発生本数は（（R＋２）／２）本以上であればよいが、電子シャッタ発生本数が多いほど、消費電流が大きくなったり転送不良が発生しやすくなるので、１水平走査期間の電子シャッタ発生本数は（（R＋２）／２）本が最も良い。
上述した第５実施の形態は間引きモードの例であるが、このブルーミング対策シャッタとプレシャッタの概念は、全画素読み出しにも適用することができる。全画素読み出しの場合には、R=２となるので、１水平走査期間の電子シャッタ発生本数は２本である。
上述した第４および第５実施の形態において、図１０および図１１を参照して分かるように、プリシャッタは、ブルーミング対策シャッタを、その同一の規則（連続するアドレスまたは１行飛ばしの飛び飛びのアドレス）で延長したように配置されるので、ブルーミング対策シャッタとしての機能も兼用していると言うことができる。従って、プリシャッタは、プリシャッタ兼ブルーミング対策シャッタであるとも言える。
上述した第２乃至第５実施の形態においても、第１実施の形態において図７を参照して説明したように、１水平走査期間の電子シャッタ発生本数、または、１フレームに相当する期間に発生する電子シャッタの回数を均一とすることで、高品質の画像を生成することが可能である。
以上のように、イメージセンサ１は、アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、露光規定シャッタに、プリシャッタまたはブルーミング対策シャッタを含めた１水平走査期間の電子シャッタ発生本数を決定し、その決定された電子シャッタ本数となるように制御する。従って、アドレス加算量（P1，P2，P3，・・・，PN）が指定されれば演算で１水平走査期間の電子シャッタ発生本数を決定することができるので、従来実施していたような、多種類の間引き画像に対応するための大容量のテーブルを用意する必要がないので、ゲート規模を削減し、チップサイズを縮小することができる。即ち、より簡単な構成で、ブルーミング対策を行うことができる。
なお、上述した例では、DSP５１からセンサコントローラ１６にアドレス加算量（P1，P2，P3，・・・，PN）が指定され、センサコントローラ１６が、それに基づく電子シャッタ発生本数の演算を行うとして説明したが、図１２に示すように、DSP５１がアドレス加算量（P1，P2，P3，・・・，PN）をセンサコントローラ１６に供給する前に、１水平走査期間の電子シャッタ発生本数の演算を行い、アドレス加算量（P1，P2，P3，・・・，PN）とともに、１水平走査期間の電子シャッタ発生本数を、レジスタ通信によってセンサコントローラ１６に供給するようにしてもよい。このようなイメージセンサ１とDSP５１とからなるイメージセンサシステムの構成であっても同様の効果が得られる。
イメージセンサ１では、アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により１水平走査期間の電子シャッタ発生本数を制御（抑制）するので、不要な電子シャッタの発生本数を減らすことができ、電源負荷の増大による転送不良が抑制されるので、ひいてはイメージセンサ１の歩留まりが向上する。また、低消費電力化にも貢献する。さらに、間引きモード時に必要な読み出し行のブルーミングを抑制することで、間引きモードでも高品質の画像を生成することができる。
また、プリシャッタを実行することにより、高品質の画像を生成することができ、特に、大光量時の短時間露光に発生する色つきを抑制する。プリシャッタを行うかどうかは、上述したように、プリシャッタを行わない場合のアドレス加算量の絶対値の最大値Qまたは最隣接加算量の絶対値の最大値Rに２を加えて演算するだけなので、容易に、プリシャッタを含めた電子シャッタ発生本数の制御を行うことができる。
なお、上述した電子シャッタ発生本数の制御は、全画素読み出し、１／２間引き、１／３間引き、１／４間引き、１／５間引き、１／８間引きなどすべての画像サイズにおける場合に適用することができる。即ち、本発明は、特定のイメージセンサ１の画素数および生成される間引き画像のサイズ等には限定されない。
また、上述した例では、V方向の間引きのみについて説明したが、H方向の間引きであっても同様に行うことが可能である。
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
１／２間引きモードの動作について説明する図である。 １／２間引き動作にブルーミング対策を施した例の図である。 １／４間引き動作にブルーミング対策を施した例の図である。 全画素読み出しのときのブルーミングの発生について説明する図である。 本発明を適用したイメージセンサの一実施の形態の構成例を示すブロック図である。 電子シャッタ発生本数制御の第１実施の形態を示す図である。 数フレーム期間のシャッタ制御について示した図である。 電子シャッタ発生本数制御の第２実施の形態を示す図である。 電子シャッタ発生本数制御の第３実施の形態を示す図である。 電子シャッタ発生本数制御の第４実施の形態を示す図である。 電子シャッタ発生本数制御の第５実施の形態を示す図である。 本発明を適用したイメージセンサのその他の実施の形態の構成例を示すブロック図である。
符号の説明
１ イメージセンサ， １１ 画素アレイ部， １６ センサコントローラ

Claims (12)

  1. 画素が垂直方向と水平方向に２次元配列されている画素アレイ部を有し、ローリングシャッタ方式により各画素の露光時間を制御するイメージセンサにおいて、
    各画素において電荷読み出しに対応して実行される、露光を規定する電子シャッタである露光規定シャッタの、１水平走査期間ごとの画素アレイ部の垂直方向のアドレスの移動量がアドレス加算量（P1，P2，P3，・・・，PN）の繰り返しとして表されるとき、前記アドレス加算量（P1，P2，P3，・・・，PN）に基づく演算により、１水平走査期間に同時に電子シャッタを行う行数である、１水平走査期間の電子シャッタ発生本数を決定する制御手段
    を備えるイメージセンサ。
  2. 前記制御手段は、前記電子シャッタ発生本数がいずれの１水平走査期間においても同一となるように、前記１水平走査期間の電子シャッタ発生本数を決定する
    請求項１に記載のイメージセンサ。
  3. 前記制御手段は、１フレームに相当する期間に発生する電子シャッタの回数が、垂直方向の各行で同一となるように、前記１水平走査期間の電子シャッタ発生本数を決定する
    請求項１に記載のイメージセンサ。
  4. 前記制御手段は、前記アドレス加算量（P1，P2，P3，・・・，PN）に従い垂直方向または水平方向の画素数を間引いた間引き画像を生成する場合、アドレス加算量P1，P2，P3，・・・，PNそれぞれの絶対値の最大値Qに基づいて、前記１水平走査期間の電子シャッタ発生本数を決定する
    請求項１に記載のイメージセンサ。
  5. 前記制御手段は、さらに、前記露光規定シャッタの対象行から、決定された前記１水平走査期間の電子シャッタ発生本数だけ連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項４に記載のイメージセンサ。
  6. 前記制御手段は、前記露光規定シャッタの対象行からQ個以上の連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項５に記載のイメージセンサ。
  7. 前記制御手段は、前記露光規定シャッタの対象行からQ＋２個の連続した垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項６に記載のイメージセンサ。
  8. 前記制御手段は、前記アドレス加算量（P1，P2，P3，・・・，PN）に従い垂直方向または水平方向の画素数を間引いた間引き画像を生成する場合、互いに隣接する行のアドレス加算量どうしを加算した最隣接加算量P1＋P2，P2＋P3，P3＋P4，・・・，PN-1＋PN，PN＋P1それぞれの絶対値の最大値Rに基づいて、前記１水平走査期間の電子シャッタ発生本数を決定する
    請求項１に記載のイメージセンサ。
  9. 前記制御手段は、さらに、前記露光規定シャッタの対象行から、１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項８に記載のイメージセンサ。
  10. 前記制御手段は、前記露光規定シャッタの対象行からR／２個以上の１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項９に記載のイメージセンサ。
  11. 前記制御手段は、前記露光規定シャッタの対象行から（R＋２）／２個の１行飛ばしの飛び飛びの垂直方向のアドレスの行に対して電子シャッタが行われるように制御する
    請求項１０に記載のイメージセンサ。
  12. 画素が垂直方向と水平方向に２次元配列されている画素アレイ部を有し、画素に蓄積された電荷の読み出しと、その読み出し前に実行される、不要電荷の掃き出し動作である露光規定シャッタとを、垂直方向の行単位で順次行うイメージセンサにおいて、
    前記露光規定シャッタの前に、不要電荷の掃き出し動作であるプレシャッタを行う
    イメージセンサ。
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