JP3357797B2 - 増幅型固体撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は増幅型固体撮像装
置の画素構成に関し、より詳細には微細画素構造を構築
可能な画素構成に関するものである。

【０００２】

【従来の技術】光電変換により発生した信号電荷で信号
電荷蓄積部の電位を変調し、その電位により画素内部の
増幅トランジスタを変調することで画素内部に増幅機能
を持たせた固体撮像装置は、増幅型固体撮像装置と称さ
れる。この増幅型固体撮像装置は、画素数の増加やイメ
ージサイズの縮小による画素サイズの縮小に適した固体
撮像装置として期待されている。

【０００３】増幅型固体撮像装置に於ける基本的な画素
は、図１５に示されるように、光電変換のためのフォト
ダイオード１０１と、このフォトダイオード１０１の電
圧を初期化するためのリセットトランジスタ１０２と、
増幅のためのトランジスタ１０３と、ライン選択のため
のトランジスタ１０４、或いは容量結合、そしてフォト
ダイオード１０１と増幅トランジスタ１０３のゲートと
を接続する配線１０５で構成される。尚、１０６は活性
領域、１０７は素子分離領域である。

【０００４】更に、光電変換した信号電荷を一時蓄積す
る場合には、フォトダイオードとは異なる領域に蓄積ダ
イオードを設け、フォトダイオードと蓄積ダイオードと
の間には転送ゲートを設ける。

【０００５】

【発明が解決しようとする課題】これまでの増幅型固体
撮像装置の画素構成では、光電変換に関わる活性領域、
すなわちフォトダイオード、転送ゲート、蓄積ダイオー
ド、リセットトランジスタから成る活性領域と、増幅ト
ランジスタを構成する活性領域を独立に配置を行ってき
た。しかしながら、こうした構成では、１画素内部に２
個の活性領域が存在するために、素子分離領域による有
効面積の低下が問題となっていた。

【０００６】そこで、光電変換に関わる活性領域のリセ
ットのためのドレインと、増幅トランジスタを構成する
活性領域のドレインとを共有する配置が考えられた。し
かしながら、１画素内に１個の活性領域を設ける方法に
於いても、蓄積ダイオードと増幅ゲートを配線すること
による画素内ゲート配線長の存在により、画素サイズの
微細化は困難なものであった。

【０００７】この発明は上記実状に鑑みてなされたもの
で、素子分離領域によって有効面積が低下することな
く、画素サイズの微細化を実現することのできる増幅型
固体撮像装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】すなわちこの発明は、光
電変換を行うフォトダイオードと、上記フォトダイオー
ドによる信号電荷を蓄積する蓄積手段と、蓄積した信号
電荷をリセットするリセットトランジスタと、上記蓄積
した信号電荷により変調される増幅トランジスタと、を
備えた単位画素が行列配置された増幅型固体撮像装置で
あって、前記単位画素内に行方向に隣接して２つの活性
領域が形成され、一方の活性領域は列方向の第１の方向
に隣接する単位画素と共有され、他方の活性領域は第１
の方向と逆方向の第２の方向に隣接する単位画素と共有
され、各々の活性領域には、同一単位画素内のフォトダ
イオード及びリセットトランジスタと該単位画素に対し
第１又は第２の方向に隣接する単位画素内の増幅トラン
ジスタが形成され、該増幅トランジスタのゲートは同一
単位画素領域内の別の活性領域に接続されていることを
特徴とする。

【０００９】

【００１０】

【００１１】この発明によれば、蓄積ダイオードと増幅
ゲートとの接続のための画素内ゲート配線を隣接活性領
域間に設けることで、画素内ゲート配線を垂直方向に過
剰に拡大しないことが可能となる。

【００１２】また、増幅型固体撮像装置を構成する増幅
ゲート、共通ゲート及び共通配線、アドレス線等の配置
を、各々の目的に合わせて最適化することで、短工程で
製造可能なセルや、微細構造のセルを得ることが可能と
なる。

【００１３】更に、活性領域内部のフォトダイオード、
蓄積ダイオード、リセットドレイン、信号出力部の配置
を最適化したルールを設けることで微細構造に適した信
号配線構造とドレイン配線構造を提供している。

【００１４】この発明の増幅型固体撮像装置に於いて
は、活性領域を画素内部に複数個有し、且つ該活性領域
は上下に隣接する画素間で共有され、画素固有の活性領
域は無く、増幅トランジスタは左右に隣接する活性領域
に接続されている。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明の第１の実施
の形態に係る増幅型固体撮像装置の画素部のセル構造を
示したもので、（ａ）は平面パターン図、（ｂ）は回路
図であり、それぞれ４行２列の８画素の構成を示してい
る。

【００１６】図１に示されるように、活性領域１は、素
子分離領域２により分離されて各画素に２個存在してお
り、各々の活性領域は上下に隣接する２画素間で共有さ
れている。上記活性領域１は全て同一の構造であり、図
に於いて、上から順に、光電変換を行うと同時に信号電
荷を蓄積するためのフォトダイオード３、このフォトダ
イオード３の電位リセットするためのリセットゲート
４、フォトダイオード３の電位リセットのためのドレイ
ンと増幅トランジスタのドレインを兼用するドレイン
５、隣接するフォトダイオード電位により増幅トランジ
スタを変調する増幅ゲート６、そして増幅トランジスタ
からの信号電流を出力するためのソース７の、５種類の
構成要素により構成されている。

【００１７】この第１の実施の形態に於いては、画素の
選択のために増幅ゲート６及びフォトダイオード３に接
続されているアドレスキャパシタ８とアドレスライン９
との容量結合が用いられている。そして、アドレスパル
スが印加されたアドレスライン９と容量結合されたライ
ンが、選択される。

【００１８】同実施の形態のゲート構造を実現するため
の一例を示せば、増幅ゲート６とリセットゲート４を第
１のポリシリコン層で形成し、アドレスライン９を第２
のポリシリコン層で形成し、最後にアドレスキャパシタ
８を第３のポリシリコン層で形成すれば良い。

【００１９】尚、図１（ｂ）に於いて、１０はドレイン
ラインであり、１１は信号ラインである。次に、第１の
実施の形態の動作の一例について、第３行第１列の画素
を例に図２のタイミングチャートを参照して説明する。

【００２０】初めに、フォトダイオード３の電位をリセ
ットするためにリセットゲート４がオンされた後に、リ
セットゲート４がオフにされる。撮像のための一定の期
間にフォトダイオード３において光電変換された信号電
荷は、フォトダイオード３の電位を変調する。そして、
この信号電荷を読出すために、フォトダイオード３及び
増幅ゲート６と接続されたアドレスキャパシタ８と容量
結合されたアドレスライン９にアドレス電圧が印加され
る。このアドレスパルスにより選択された増幅ゲート６
により、フォトダイオード３電位により増幅トランジス
タが変調され、ソース７からの出力信号が変調されるこ
とで信号電荷に応じた出力信号を得ることができる。必
要に応じて、例えばノイズキャンセル動作のためには、
再度フォトダイオード３の電位がリセットされた後、リ
セット状態での増幅トランジスタ出力信号をソース７か
ら得ることもできる。

【００２１】この第１の実施の形態では、活性領域１を
１画素内に２個配置し、これらの活性領域１を上下２画
素で共有するという配置を行っている。そして、画素内
部での光電変換及びリセット動作を行う活性領域と、増
幅トランジスタを構成する活性領域とを異なる活性領域
とすることで、増幅ゲート６を画素内部の水平方向に極
めて短い配線長でフォトダイオード３と接続可能となっ
ている。

【００２２】そのために、従来では増幅ゲートと異なる
層で形成するか、或いは増幅ゲートと異なる層の配線を
必要とした増幅ゲートとリセットゲートの形成を、１つ
の層によって形成可能であり、画素構造を大幅に微細化
することができる。

【００２３】また、同実施の形態に於いては、１ライン
毎にフォトダイオード３と増幅ゲート６とが画素内で左
右逆転しており、画素領域を構成する最小単位は２行１
列となる。しかしながら、その結果としてフォトダイオ
ード３の配列が水平方向では１ライン毎に１／２画素ず
れた位置に配置された、いわゆる画素ずらし配置となっ
ている。

【００２４】そのため、水平方向でのサンプリング点が
２倍となり、水平解像度の向上が可能となる。したがっ
て、同実施の形態によれば、微細画素を構成しながら、
更に大幅に解像度を向上することができる。

【００２５】更に、図１には示されていないが、第１の
実施の形態に於いて、ドレインライン１０及び信号ライ
ン１１を配置すると、ドレイン５と接続するドレインラ
イン１０は水平方向に直線的に配置され、ソース７と接
続する信号ライン１１は垂直方向の配線となる。

【００２６】そして、図１の増幅ゲート６は、必ず信号
ライン１１の下層に位置することになる。したがって、
全ての増幅ゲート６が信号ライン１１との容量結合によ
り受ける影響は等しく現れることになるので、増幅トラ
ンジスタの特性にばらつきを生じにくいという特長も有
しており、雑音を大幅に抑制することができる。

【００２７】また、同実施の形態に於いては、水平方向
で共通に使用している共通ゲートであるリセットゲート
４及びその配線は、直線状に配置されている。これは、
垂直２画素で共有する活性領域１を隣性活性領域間で垂
直方向に１画素ずらして配置することで、容易に実現す
ることができる。

【００２８】このような共通ゲート及び共通配線配置に
よれば、画素領域外部に存在するゲート電圧印加回路
（図示せず）との距離は最短となり、且つその配線抵抗
及び配線容量を最小とすることができ、配線の遅延特性
を大幅に改善することができる。

【００２９】更に、第１の実施の形態では、アドレスラ
イン９もリセットゲート４と同様に水平方向に直線状に
形成されており、まったく同様の効果を得ることができ
る。そして、同実施の形態では、画素領域に於いては、
アドレスライン９はリセットゲート４上に積層した構造
となっている。この構造により、アドレスライン９が下
層構造の段差、例えばリセットゲート４端部での段差や
増幅ゲート６端部での段差の影響を全く受けないことに
なり、デバイス製造上で問題となり得る、段差形状部で
の段切れや、エッチング残りという問題がなく、極めて
安定に製造が可能となる。

【００３０】次に、この発明の第２の実施の形態を説明
する。図３は、この発明の第２の実施の形態に係る増幅
型固体撮像装置の画素領域のセル構造を説明する図であ
り、（ａ）は平面パターン図、（ｂ）は回路図であり、
４行２列の８画素構成となっている。

【００３１】この第２の実施の形態では、活性領域１の
配置、活性領域１内の構成要素、画素内部でのリセット
ゲート４の配置及びライン選択のためのアドレスライン
９の配置は、上述した第１の実施の形態と同様であり、
増幅ゲート６の配置のみ異なっている。

【００３２】図３に於いて、増幅ゲート６はフォトダイ
オード３との接続を、必ずゲートの左に隣接する活性領
域１にて行っている。したがって、第１の実施の形態で
は１ライン毎に反転していた増幅ゲート６の形状が、第
２の実施の形態に於いては、全ての画素に於いて同一の
形状で、同一の方向に配置されている。そのため、画素
領域を構成する最小単位は１行１列の１画素構造とな
る。この最小単位を１ライン毎に１／２画素水平方向に
ずらして配置することで、画素領域が構成されている。

【００３３】尚、この第２の実施の形態では、増幅ゲー
ト６からフォトダイオード３への接続を左に隣接する活
性領域で行っているが、逆に右側に隣接する活性領域へ
接続することも勿論可能である。この場合には、図３
（ａ）、（ｂ）の構造を、それぞれ左右反転した構造で
実現することができる。

【００３４】第２の実施の形態は、その基本構造が上述
した第１の実施の形態と同等であるので、動作の説明に
ついては省略するが、第１の実施の形態と同様に、従来
構造では構築不可能な微細画素の構築が可能となるだけ
でなく、その製造工程は極めて安定な方法で実現可能で
あり、水平方向の解像度を大幅に向上可能で、リセット
ゲート４及びアドレスライン９の遅延特性を大幅に向上
可能である。

【００３５】更に第２の実施の形態では、全ての画素に
於ける増幅ゲート６が同一の形状で、且つ同一の方向に
配置されていることから、製造プロセスに於ける加工形
状の乱れ、例えばフォトリソグラフィによる増幅ゲート
６の形成工程に於ける活性領域１との合わせずれの影響
を、全ての増幅ゲート６が均等に受けることで増幅ゲー
ト６の特性の均一性を著しく向上可能である。したがっ
て、増幅ゲート形状により大きく変化する増幅トランジ
スタ特性を均一に製造可能であり、低雑音の増幅型固体
撮像装置を得ることができる。

【００３６】次に、この発明の第３の実施の形態につい
て説明する。図４は、この発明の第３の実施の形態に係
る増幅型固体撮像装置の画素部の構成を説明する図で、
（ａ）は平面パターン図、（ｂ）は回路図であり、図４
では４行２列の８行素構成が示されている。

【００３７】第３の実施の形態では、活性領域１の配置
方法、リセットゲート４の配置方法、増幅ゲート６の配
置方法、アドレスライン９及びアドレスキャパシタ８の
配置方法等については、上述した第１の実施の形態と同
様である。また、その画素領域を構成する最小単位は２
行１列の２画素構成であり、第１の実施の形態と同様に
高解像度、低雑音で、遅延特性に優れた極めて微細な構
造の画素を、安定な製造プロセスで構成可能である。

【００３８】更に、同実施の形態では、活性領域１内部
の構成要素を、上述した第１及び第２の実施の形態より
も１ゲート、１ダイオード増加することで、より高機能
な微細画素を実現可能としている。

【００３９】図４に示される活性領域１の構成要素は、
全ての活性領域に於いて同一であり、図に於いて上から
順に、蓄積ダイオード１２、転送ゲート１３、フォトダ
イオード３、リセットゲート４、ドレイン５、増幅ゲー
ト６、ソース７の７つの構成要素により構成されてい
る。

【００４０】この第３の実施の形態と上述した第１及び
第２の実施の形態との差異は、蓄積ダイオード１２及び
転送ゲート１３の存在であり、これらの構成要素を取り
入れることで増幅型撮像装置としての機能は大幅に向上
している。

【００４１】以下、図５のタイミングチャートを参照し
て、その効果と共に動作を説明する。尚、説明を簡単に
するために、以下の説明に於いてはアドレスラインによ
るライン選択についての説明を省略し、特にことわらな
い限り、選択されたラインの画素についてのみの説明と
する。

【００４２】先ず、転送ゲート１３とリセットゲート４
がオンされて、フォトダイオード３、蓄積ダイオード１
２の電位がリセットされる。次いで、転送ゲート１３と
リセットゲート４がオフされ、撮像のための蓄積期間の
間フォトダイオード３に於いて光電変換が行われてフォ
トダイオード３の電位が変調される。

【００４３】蓄積期間終了後に転送ゲート１３がオンさ
れると、変調されたフォトダイオード３の電位に応じ
て、蓄積ダイオード１２の電位が変化する。それと同時
に、蓄積ダイオード１２に接続された増幅ゲート６の電
位も変化し、その増幅ゲート電位の変化に応じて、変調
された信号電流がソース７から出力される。

【００４４】更に、必要に応じて、再度蓄積ダイオード
１２がリセットされて、暗時レベルに相当する信号電流
を得ることも可能である。以上の動作に於いて、蓄積開
始前のリセットと、蓄積期間終了後のフォトダイオード
３から蓄積ダイオード１２への信号電荷転送は、全ての
画素で同時に行うことが可能であり、増幅トランジスタ
からの信号電流の読出しは、その後順次行うことができ
る。

【００４５】したがって、同実施の形態に於いては、全
ての画素の蓄積期間を同時に設定可能であるので、上述
した第１及び第２の実施の形態のような、画素毎の蓄積
期間のタイミングが異なる場合に発生してしまう、速い
動きの被写体を撮像する際の再生像の流れの問題は発生
しない。

【００４６】この第３の実施の形態を実現するための一
例としては、増幅ゲート６とリセットゲート４を同層
の、例えば第１ポリシリコン層で形成し、次にアドレス
ライン９と転送ゲート１３を増幅ゲート６とは異なる層
である第２ポリシリコン層で形成し、アドレスキャパシ
タ８を第３ポリシリコン層で形成すれば良い。

【００４７】更に、同実施の形態に於いても、共通ゲー
ト及びアドレスラインは水平方向に直線状に形成されて
おり、その遅延特性は優れたものとなる。また、同実施
の形態に於いては、増幅ゲート６と転送ゲート１３とを
相互に隣接する位置に配置した上で、転送ゲート１３の
ための共通配線を増幅ゲート６上に積層することによ
り、新たな構成要素の追加による画素面積の増加を極力
少なくしており、微細画素の構成として非常に適した構
造を実現している。

【００４８】尚、第３の実施の形態の変形例として、上
記活性領域を、上から、フォトダイオード、転送ゲー
ト、蓄積ダイオード、リセットゲート、ドレイン、増幅
ゲート、ソースという順序で構成することも可能であ
る。このような構成の場合、その動作は同実施の形態を
僅かに変更することで実現可能である。

【００４９】しかし、活性領域の形成方法として、一般
的な素子分離方法であるＬＯＣＯＳ（Local Oxidation
of Silicon）方を使用する場合には、活性領域端部のコ
ーナー部分が丸まることが知られている。したがって、
上記の変形例に於いては、活性領域端部に形成されるフ
ォトダイオードが、上記した丸めの影響を直接受けるた
めに、その光電変換のためのフォトダイオード面積が変
化し、縮小してしまう、或いはばらついてしまうという
可能性が高い。

【００５０】一方、第３の実施の形態によれば、フォト
ダイオード３は、活性領域１端部に位置しておらず、上
記素子分離に於ける活性領域端部の丸めの影響を受ける
ことなく安定にフォトダイオードを形成可能である。

【００５１】次に、図６及び図７を参照して、この発明
の第４の実施の形態を説明する。図６は、この発明の第
４の実施の形態に係る増幅型固体撮像装置の画素領域の
構成を説明するためのもので、（ａ）は平面パターン
図、（ｂ）は回路図であり、４行２列の８画素の構成を
示している。また、図７は、第４の実施の形態の動作を
説明するタイミングチャートである。

【００５２】第４の実施の形態の活性領域１の内部構
成、活性領域１の配置は、上述した第３の実施の形態と
同一であり、第３の実施の形態での効果は、全く同様に
得ることができる。

【００５３】第４の実施の形態に於いては、アドレスラ
イン９の機能を転送ゲート１３に持たせており、第３の
実施の形態に於けるアドレスライン９及びアドレスキャ
パシタ８は形成する必要がない。

【００５４】すなわち、増幅ゲート６上に積層して形成
されている転送ゲート１３の共通配線が、その積層部分
に於いて容量結合８を形成しており、転送ゲート１３に
対してライン選択信号を印加することで同様の機能を実
現できる。

【００５５】但し、ライン選択のための印加電圧は、転
送ゲート１３をオンするための電圧よりも低電圧になる
よう、転送ゲート１３のゲート絶縁膜の膜厚、チャネル
不純物濃度及び容量結合部８の層間絶縁膜の膜厚、積層
領域面積を適当に設定することが必要である。

【００５６】このように、第４の実施の形態によれば、
多層ゲート構造を実現するための工程を大幅に簡単化で
きる。すなわち、増幅ゲート６とリセットゲート４を第
１のポリシリコン層で形成した後に、転送ゲート１３を
増幅ゲート６と異なる層の第２ポリシリコン層で形成す
れば良いので、その工程数を大幅に削減可能であり、同
時に歩留りも大幅に向上する。

【００５７】また、画素領域の周辺に存在する駆動回路
との接続線となる共通ゲート及びアドレスラインの数が
従来の３／４となるので、駆動回路の構成が容易になる
という効果もある。

【００５８】次に、この発明の第５の実施の形態を説明
する。図８は、この発明の第５の実施例に係る増幅型固
体撮像装置の画素構成を説明するもので、（ａ）は平面
パターン図、（ｂ）は同図（ａ）のＡ−Ａ′線に沿った
部分断面図、（ｃ）は同図（ａ）の回路図であり、
（ａ）及び（ｃ）は４行２列の８画素構成を示してい
る。

【００５９】この第５の実施の形態に於いては、活性領
域１の配置及び共通ゲートの配置は、上述した第３、４
の実施の形態と同一であり、その効果も全く同様に得る
ことができる。

【００６０】第５の実施の形態では、ライン選択の方法
をアドレスゲート１４により行っている。したがって、
アドレスゲート１４を設けることによって、図４に於け
るアドレスライン９やアドレスキャパシタ８は不要な構
造となる。

【００６１】すなわち、活性領域１の内部構成として
は、上から順に、蓄積ダイオード１２、転送ゲート１
３、フォトダイオード３、リセットゲート４、ドレイン
５、増幅ゲート６、アドレスゲート１４、ソース７とい
う順序で、８つの構成要素を配置しており、アドレスゲ
ート１４が新たな構成要素として加えられている。

【００６２】このアドレスゲート１４は、転送ゲート１
３の共通配線が増幅ゲート６上に積層する部分に於い
て、増幅ゲート６のゲート長を転送ゲート配線幅より短
くし、且つその位置を適当に配置することで、２層ゲー
トのいわゆるダブルゲート構造として設けられている。

【００６３】同実施の形態の動作は、上述した第３の実
施の形態の動作とほぼ同様であり、ライン選択のために
は転送ゲート１３にライン選択のための電圧を印加する
ことでアドレスゲート１４をオンすることが必要であ
る。

【００６４】ここで、第５の実施の形態を実現するため
の一例を説明する。先ず、第１のポリシリコン層で増幅
ゲート６とリセットゲート７を形成する。そして、それ
に続く工程でアドレスゲート１４を兼用する転送ゲート
１３を形成する。したがって、製造工程は大幅に短縮さ
れており、同時に製造歩留まりも向上する。

【００６５】更に、上述した第３の実施の形態では、転
送ゲート１３のゲート絶縁膜厚の制御と増幅ゲート６と
の層間絶縁膜厚の制御を独立に行う必要があるが、第５
の実施の形態によれば、制御の対象は転送ゲート１３と
アドレスゲート１４のゲート絶縁膜厚の制御のみとな
り、製造プロセスの管理が簡単化するという効果もあ
る。

【００６６】もちろん、第５の実施の形態に於いても、
アドレスゲート１４がオンする電圧は転送ゲート１３が
オンする電圧より低い電圧とするためのプロセス制御が
必要である。しかしながら、同実施の形態では、両者共
に同層で形成されているゲートであるので、チャネル不
純物濃度の制御のみで容易に実現することができる。

【００６７】次に、この発明の第６の実施の形態につい
て説明する。図９は、この発明の第６の実施の形態に係
る増幅型固体撮像装置の画素構成を説明するためのもの
で、（ａ）は平面パターン図、（ｂ）回路図であり、２
行１列の２画素構成を示している。

【００６８】第６の実施の形態に於いては、活性領域１
は、上述した第１乃至第５の実施の形態と同様に、１画
素内に２個存在しているが、上下に隣接する画素との共
有方法、活性領域１の配置方法及び活性領域１の内部構
成が異なっている。

【００６９】第６の実施の形態では、隣接する活性領域
１は、垂直方向で同一の位置に配置されているが、活性
領域１の内部構成が左右に隣接する活性領域間で、相互
に上下対称の構造を有している。図９に示される例に於
いては、画素内部の左側の活性領域１では、上からソー
ス７、増幅ゲート６、ドレイン５（ドレインライン１
０）、リセットゲート４、フォトダイオード３、転送ゲ
ート１３、蓄積ダイオード１２という順序で構成されて
いる。一方、画素内部の右側の活性領域１では、逆に下
から順に同様の構成になっている。

【００７０】図９に於けるライン選択のための構造は、
上述した第４の実施の形態と同様に、転送ゲート１３の
配線が増幅ゲート６と積層している領域に形成された容
量結合であり、転送ゲート１３にライン選択電圧を印加
することでライン選択が行われる。したがって、アドレ
スライン及びアドレスキャパシタは不要である。

【００７１】尚、第６の実施の形態に於いても、増幅ゲ
ート６が隣接活性領域間で極めて短い配線長で接続でき
ることや、共通ゲートのリセットゲート４及び転送ゲー
ト１３が水平方向に直線状に形成されていること等は、
上述した第１乃至第５の実施の形態と全く同様の効果が
あ留。したがって、極めて微細な画素の構成が可能であ
ると同時に、水平解像度特性、雑音特性に優れた素子を
簡単なプロセスにより製造することができる。

【００７２】また、第６の実施の形態では、図９に示さ
れるように、第１層、例えば第１ポリシリコン層で同時
に形成する増幅ゲート６、リセットゲート７の間隔を拡
大できるという特長がある。その最大のポイントは、増
幅ゲート６が蓄積ダイオード１２と接続する部分での同
層パターン間隔の拡大である。図９に於いては、素子分
離領域２を挟んで上下に隣接する画素間に存在する、増
幅ゲート６と蓄積ダイオード１２との接続する部分での
同層パターン間隔が問題となる。そして、図９に於いて
は、上記の同層パターン間隔は素子分離間隔と等しく配
置されており、製造プロセスに於ける加工が容易な間隔
となっている。したがって、デバイス製造が容易であ
り、高い製造歩留まりを得ることが可能である。

【００７３】更に、同実施の形態に於いては、図９に示
されるように、活性領域１を共有する上下に隣接する２
画素でリセットゲート４を共用している。これにより、
水平方向の共通ゲート配線及びアドレスラインという画
素領域と周辺回路との接続線が従来構造の１／２にな
り、周辺回路の構成はさらに容易になる。同時に、配線
本数が１／２になることで、更に製造歩留まりが向上す
る。

【００７４】尚、図９に示される第６の実施の形態の動
作は、上述した第４の実施の形態の動作とほぼ同様であ
る。すなわち、図１０のタイミングチャートに示される
ように、蓄積に関連するリセット動作を全画素で同時に
行い、ライン毎のリセットは、リセットゲート４と転送
ゲート１３とを同時にオンするという特徴を利用してい
る。

【００７５】また、図９に示されるように、ドレイン５
が近接されており、その間にソース７が存在しないこと
を利用すれば、上下に隣接する画素間でドレインライン
１０を共有することが可能であり、周辺回路との接続点
を従来の１／２に減少することも可能である。

【００７６】更に、第６の実施の形態では、活性領域の
内部構成が左右に隣接する活性領域間で相互に上下対称
の構造を有しているが、必要に応じてその内部構成を変
更することも、もちろん可能である。

【００７７】図１１は、この発明の第７の実施の形態に
係る増幅型固体撮像装置の画素構成を説明するための平
面パターン図であり、２行１列の２画素構成を示してい
る。第７の実施の形態では、図１１に示されるように、
上下に隣接する画素間の素子分離領域２上に、ゲート或
いは配線としての機能を持たないダミーゲート配線１５
が配設されている。これにより、画素領域内部の高低差
を抑制することも可能である。

【００７８】同実施の形態を実現するには、例えば図１
１に示されるように、転送ゲート１３の形成時に、該転
送ゲート１３と同層の第２ポリシリコンで形成すれば良
い。上記ダミーゲート配線１５の存在による配線ショー
ト発生率は、ダミーゲート配線１５が機能している従来
構造での配線ショート発生率の平方根であり、その構造
に起因する歩留まりの低下は無視できる。

【００７９】逆に、ダミーゲート配線１５の存在によ
り、画素領域内部での高低差が緩和されることで、製造
工程に於けるフォトリソグラフィ工程では、より均一な
露光が可能となり、加工精度が向上すると同時に歩留ま
りも向上する。

【００８０】次に、この発明の第８の実施の形態につい
て説明する。図１２は、この発明の第８の実施の形態を
示す増幅型固体撮像装置の画素構成、特に信号ラインと
ドレインラインの配置を説明するための平面パターン図
であり、４行２列の８画素構成が示されている。図１２
では、図示されていない活性領域、ゲート及びアドレス
ライン等が、図１、図３、図４、図６、図８の何れの場
合に於いても整合する構造である。

【００８１】図１２に示される第８の実施の形態に於い
ては、画素内部のドレインと周辺回路を接続するドレイ
ンライン１０が下層配線、例えば第１アルミ配線として
形成されており、更にアドレス配線が水平方向に直線状
に形成されている。尚、１６はドレインコンタクトであ
り、１７はソースコンタクトである。

【００８２】同実施の形態によれば、ドレインライン１
０は周辺回路と最短の距離で配線されるので、その遅延
特性は極めて良好になる。また、ドレインライン１０が
下層配線で形成されることにより、上層配線で形成され
る画素内部のソース７からの出力電流のための信号ライ
ン１１の配置の自由度が大幅に向上している。

【００８３】従来は、ドレインラインが上層配線であ
り、信号ラインが下層配線であった。垂直方向の配線で
ある信号ラインは、画素の水平方向幅内で隣接する信号
線と適当な間隔を保ちながら配置される必要があり、同
時に光電変換を行うフォトダイオード上に配置してはな
らない。

【００８４】更に、ドレインラインとドレインの接続点
にも配線が存在するので、信号ラインはドレインとフォ
トダイオードの間に、ドレインと適当な間隔を保ちなが
ら配置する必要があった。したがって、信号ラインを極
めて細く加工するか、或いは画素寸法を大きくする必要
があり、微細画素の構成には適当ではなかった。

【００８５】第８の実施の形態によれば、ドレインライ
ン１０が下層配線により形成されているために、信号ラ
イン１１を十分な幅としても微細な画素を構成可能であ
る。また、後述する図１４に示される構造の、光電変換
層を積層したタイプの増幅型固体撮像装置に於いては、
ドレインライン１０を下層配線とすることが極めて重要
となる。

【００８６】すなわち、画素内で隣接するフォトダイオ
ード３とドレイン５の両者に下層配線パターンが存在し
た場合には、信号ライン１１がこれらの下層配線パター
ン間に配置されることにより、微細画素構成に於いては
信号ライン１１の配置は極めて困難である。

【００８７】第８の実施の形態によれば、図１２に示さ
れるように、フォトダイオード３上の下層配線パターン
とも十分な間隔を有した信号ライン１１が配置可能とな
り、光電変換膜積層型の増幅型固体撮像装置に於いて
も、配線ルールの４行４列相当の寸法の微細画素の構築
が可能となる。

【００８８】図１３は、この発明の第９の実施の形態に
係る増幅型固体撮像装置の画素構成、特に信号ラインと
ドレインラインの配置を説明するための平面パターン図
であり、４行２列の８画素構成が示されている。

【００８９】図１３に於いて、ドレインライン遮光膜１
８によってフォトダイオード３が覆われ、入射光を遮蔽
した画素が複数個設けられることで、配線とは異なる層
により遮光層を形成することなく、常時、暗時出力を得
ることが可能となる。

【００９０】同実施の形態によれば、従来、配線とは別
工程で形成していた遮光層が配線と同時に形成可能であ
るので、その製造工程を大幅に短縮可能である。或い
は、従来の遮光層形成工程と併用することで、より確実
に暗時信号を得ることが可能となる。

【００９１】次に、この発明の第１０の実施の形態につ
いて説明する。図１４は、この発明の第１０の実施の形
態に係る増幅型固体撮像装置の画素部の断面構造を説明
するための模式図である。

【００９２】図１４に於いて、ｐ型基板１９に形成され
た光電変換のためのフォトダイオード３上に引出し配線
が形成され、画素毎に分離された画素電極２０とフォト
ダイオード３とが接続されている。更に、画素電極２０
が形成された後に、光電変換膜２１及び透明電極２２が
形成される。尚、２３は絶縁層である。

【００９３】この第１０の実施の形態に於いては、外部
から透明電極２２に電圧が印加されて光電変換膜２１内
部に電界が形成される。そして、光電変換膜２１内部で
発生された信号電荷がフォトダイオード３に収集され、
収集された信号電荷によりフォトダイオード３の電位が
変調される。この入射光によりフォトダイオード３の電
位が変調された以降は、上述した第１乃至第７の実施の
形態の動作により、出力信号が得られる。

【００９４】同実施の形態によれば、微細画素構造の構
成に伴うフォトダイオード面積縮小による感度低下を防
止可能であり、非常に高感度な増幅型固体撮像装置を得
ることができる。その他、本発明の主旨を逸脱しない範
囲で、種々変形実施可能である。

【００９５】

【発明の効果】以上のようにこの発明によれば、素子分
離領域によって有効面積が低下することなく、画素サイ
ズの微細化を実現することのできる増幅型固体撮像装置
を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る増幅型固体
撮像装置の画素部のセル構造を示したもので、（ａ）は
平面パターン図、（ｂ）は回路図である。

【図２】第１の実施の形態の動作の一例について説明す
るタイミングチャートである。

【図３】この発明の第２の実施の形態に係る増幅型固体
撮像装置の画素領域のセル構造を説明するもので、
（ａ）は平面パターン図、（ｂ）は回路図である。

【図４】この発明の第３の実施の形態に係る増幅型固体
撮像装置の画素部の構成を説明する図で、（ａ）は平面
パターン図、（ｂ）は回路図である。

【図５】第３の実施の形態の動作及び効果を説明するタ
イミングチャートである。

【図６】この発明の第４の実施の形態に係る増幅型固体
撮像装置の画素領域の構成を説明するためのもので、
（ａ）は平面パターン図、（ｂ）は回路図である。

【図７】第４の実施の形態の動作を説明するタイミング
チャートである。

【図８】この発明の第５の実施例に係る増幅型固体撮像
装置の画素構成を説明するもので、（ａ）は平面パター
ン図、（ｂ）は同図（ａ）のＡ−Ａ′線に沿った部分断
面図、（ｃ）は同図（ａ）の回路図である。

【図９】この発明の第６の実施の形態に係る増幅型固体
撮像装置の画素構成を説明するためのもので、（ａ）は
平面パターン図、（ｂ）回路図である。

【図１０】第６の実施の形態の動作を説明するタイミン
グチャートである。

【図１１】この発明の第７の実施の形態に係る増幅型固
体撮像装置の画素構成を説明するための平面パターン図
である。

【図１２】この発明の第８の実施の形態を示す増幅型固
体撮像装置の画素構成、特に信号ラインとドレインライ
ンの配置を説明するための平面パターン図である。

【図１３】この発明の第９の実施の形態に係る増幅型固
体撮像装置の画素構成、特に信号ラインとドレインライ
ンの配置を説明するための平面パターン図である。

【図１４】この発明の第１０の実施の形態に係る増幅型
固体撮像装置の画素部の断面構造を説明するための模式
図である。

【図１５】従来の増幅型固体撮像装置の構造を説明する
セルの平面パターン図である。

【符号の説明】

１ 活性領域、 ２ 素子分離領域、 ３ フォトダイオード、 ４ リセットゲート、 ５ ドレイン、 ６ 増幅ゲート、 ７ ソース、 ８ アドレスキャパシタ、 ９ アドレスライン、 １０ ドレインライン、 １１ 信号ライン、 １２ 蓄積ダイオード、 １３ 転送ゲート、 １４ アドレスゲート、 １５ ダミーゲート配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 鉄也 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平３−66163（ＪＰ，Ａ) 特開 平３−211769（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/146 H04N 5/335

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】光電変換を行うと共に信号電荷を蓄積する
   ためのフォトダイオードと、蓄積した信号電荷をリセッ
   トするリセットトランジスタと、上記蓄積した信号電荷
   により変調される増幅トランジスタと、を備えた単位画
   素が行列配置された増幅型固体撮像装置であって、 前記単位画素内に行方向に隣接して２つの活性領域が形
   成され、一方の活性領域は列方向の第１の方向に隣接す
   る単位画素と共有され、他方の活性領域は第１の方向と
   逆方向の第２の方向に隣接する単位画素と共有され、 各々の活性領域には、同一単位画素内のフォトダイオー
   ド及びリセットトランジスタと該単位画素に対し第１又
   は第２の方向に隣接する単位画素内の増幅トランジスタ
   が形成され、該増幅トランジスタのゲートは同一単位画
   素領域内の別の活性領域に接続されている ことを特徴と
   する増幅型固体撮像装置。
2. 【請求項２】光電変換を行うフォトダイオードと、上記
   フォトダイオードによる信号電荷を蓄積する蓄積ダイオ
   ードと、蓄積した信号電荷をリセットするリセットトラ
   ンジスタと、上記蓄積した信号電荷により変調される増
   幅トランジスタと、を備えた単位画素が行列配置された
   増幅型固体撮像装置であって、 前記単位画素内に行方向に隣接して２つの活性領域が形
   成され、一方の活性領域は列方向の第１の方向に隣接す
   る単位画素と共有され、他方の活性領域は第１の方向と
   は逆方向の第２の方向に隣接する単位画素と共有され、 各々の活性領域には、同一単位画素内のフォトダイオー
   ド，蓄積ダイオード，及びリセットトランジスタと、該
   単位画素に対し第１又は第２の方向に隣接する単位画素
   内の増幅トランジスタが形成され、該増幅トランジスタ
   のゲートは同一単位画素領域内の別の活性領域に接続さ
   れている ことを特徴とする増幅型固体撮像装置。
3. 【請求項３】行方向に配置される活性領域間で共通に使
   用する前記リセットトランジスタのゲートと、前記リセ
   ットトランジスタのドレイン及び前記増幅トランジスタ
   のド レインに接続されるドレイン共通配線と、が行方向
   に直線状に形成されていることを特徴とする請求項１又
   は２記載の増幅型固体撮像装置。
4. 【請求項４】前記ドレイン共通配線は、前記リセットト
   ランジスタのゲートより下層の配線で形成されることを
   特徴とする請求項３記載の増幅型固体撮像装置。