JP2001244448A - リニアイメージセンサおよびその使用方法 - Google Patents
リニアイメージセンサおよびその使用方法Info
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Abstract
(57)【要約】
【課題】低解像度で情報を読み込むときの時間を短縮す
ることができ、かつ、ゲートパルス配線数を減少させる
ことにより半導体チップコストの増大を防ぎ実用的に有
効なリニアイメージセンサを得る。 【解決手段】多数の画素を一方向に配列した受光部１
と、受光部１の一方の側に設けられた第１の信号電荷読
み出し部２Ａ及びＣＣＤシフトレジスタによる第１の信
号電荷転送部３Ａを有する高解像度モード手段と、受光
部１の他方の側に設けられた第２の信号電荷読み出し部
２Ｂ及びＣＣＤシフトレジスタによる第２の信号電荷転
送部３Ｂを有する低解像度モード手段とを具備するリニ
アイメージセンサ。
ることができ、かつ、ゲートパルス配線数を減少させる
ことにより半導体チップコストの増大を防ぎ実用的に有
効なリニアイメージセンサを得る。 【解決手段】多数の画素を一方向に配列した受光部１
と、受光部１の一方の側に設けられた第１の信号電荷読
み出し部２Ａ及びＣＣＤシフトレジスタによる第１の信
号電荷転送部３Ａを有する高解像度モード手段と、受光
部１の他方の側に設けられた第２の信号電荷読み出し部
２Ｂ及びＣＣＤシフトレジスタによる第２の信号電荷転
送部３Ｂを有する低解像度モード手段とを具備するリニ
アイメージセンサ。
Description
【０００１】
【発明の属する技術分野】本発明はリニアイメージセン
サおよびその使用方法に関する。
サおよびその使用方法に関する。
【０００２】
【従来の技術】半導体基板上に形成された、電荷転送機
能を持つＣＣＤリニアイメージセンサは、光を光電変換
により信号電荷に変換し順次出力する機能をもち、スキ
ャナやコピー機の光学読みとり部分のキーデバイスとし
て広く用いられている。
能を持つＣＣＤリニアイメージセンサは、光を光電変換
により信号電荷に変換し順次出力する機能をもち、スキ
ャナやコピー機の光学読みとり部分のキーデバイスとし
て広く用いられている。
【０００３】従来のリニアイメージセンサの構成例を図
１１に示す全体構成図である。１は受光部列、２は受光
部で光電変換され、蓄積された信号電荷を近接した信号
電荷転送部３に読み出す信号電荷読み出し部である。
１１に示す全体構成図である。１は受光部列、２は受光
部で光電変換され、蓄積された信号電荷を近接した信号
電荷転送部３に読み出す信号電荷読み出し部である。
【０００４】信号電荷転送部３は通常２層駆動のＣＣＤ
シフトレジスタからなっており、その２層駆動パルス
（φ１、φ２）を供給するためのパルスラインＬ１、Ｌ
２が信号電荷転送部に近接して配置されている。
シフトレジスタからなっており、その２層駆動パルス
（φ１、φ２）を供給するためのパルスラインＬ１、Ｌ
２が信号電荷転送部に近接して配置されている。
【０００５】信号電荷転送部３によって順次転送された
信号電荷（Ｑ１，Ｑ２・・・ＱＬ）は浮遊拡散領域によ
って形成され、信号電荷を信号電圧に変換する信号電荷
検出部とソースホロワ、インバータ等のアナログ回路か
らなる出力回路４によって外部に出力され信号を得る。
信号電荷（Ｑ１，Ｑ２・・・ＱＬ）は浮遊拡散領域によ
って形成され、信号電荷を信号電圧に変換する信号電荷
検出部とソースホロワ、インバータ等のアナログ回路か
らなる出力回路４によって外部に出力され信号を得る。
【０００６】図１２に信号読みだし部２に印可されるパ
ルスφＴＧと信号出力Ｖｏｕｔの関係を示す。受光部１
からの信号電荷はこのパルスがＬｏｗレベルの期間に蓄
積され（蓄積時間ｔＴＧ）、Ｈｉｇｈレベルの期間に信
号電荷転送部に読み出される。ここでそれぞれの信号出
力は、受光部において第１画素（信号電荷Ｑ１に対応）
から最終画素（信号電荷ＱＬに対応）まですべての画素
からの信号が順番に並んでライン出力となっており、こ
れらの画素において基準レベル（光入力遮断時）からの
平均信号電圧をＶｓｉｇとする。
ルスφＴＧと信号出力Ｖｏｕｔの関係を示す。受光部１
からの信号電荷はこのパルスがＬｏｗレベルの期間に蓄
積され（蓄積時間ｔＴＧ）、Ｈｉｇｈレベルの期間に信
号電荷転送部に読み出される。ここでそれぞれの信号出
力は、受光部において第１画素（信号電荷Ｑ１に対応）
から最終画素（信号電荷ＱＬに対応）まですべての画素
からの信号が順番に並んでライン出力となっており、こ
れらの画素において基準レベル（光入力遮断時）からの
平均信号電圧をＶｓｉｇとする。
【０００７】実際のスキャナやコピー機ではリニアイメ
ージセンサを受光部の配列方向（主走査方向）に対して
垂直に（副走査方向）機械的な走査を行い、被写体上の
所定の場所における画像に対する色情報を得ている。す
なわちライン出力１，２，３・・・を用いて被写体全体
のそれぞれの場所における画像に対する色情報を得てい
る。
ージセンサを受光部の配列方向（主走査方向）に対して
垂直に（副走査方向）機械的な走査を行い、被写体上の
所定の場所における画像に対する色情報を得ている。す
なわちライン出力１，２，３・・・を用いて被写体全体
のそれぞれの場所における画像に対する色情報を得てい
る。
【０００８】例えば、高解像度のスキャナやコピー機に
用いられている１０６００画素クラスのリニアイメージ
センサでは、１画素を１０００ｎｓ（１ＭＨｚ相当）で
転送すると最終画素（１０６００画素）が出力されるま
でには、１０６００画素×１０００ｎｓ＝１０．６ｍｓ
の時間が必要となる。すなわち１ラインの画訴情報を取
り込むのに１０．６ｍｓ以上の時間が必要となる。
用いられている１０６００画素クラスのリニアイメージ
センサでは、１画素を１０００ｎｓ（１ＭＨｚ相当）で
転送すると最終画素（１０６００画素）が出力されるま
でには、１０６００画素×１０００ｎｓ＝１０．６ｍｓ
の時間が必要となる。すなわち１ラインの画訴情報を取
り込むのに１０．６ｍｓ以上の時間が必要となる。
【０００９】一方、特開平６−２７６３６５号公報に
は、複数の受光素子のそれぞれにスイッチング素子を接
続し、複数のスイッチング素子のそれぞれにゲートパル
ス配線を接続し、スイッチング素子の出力側を共通信号
線に共通に接続し、ゲートパルス配線にそれぞれ印加す
るパルス信号を制御するにより低解像度の画像を得る画
像読み取り装置が開示されている。
は、複数の受光素子のそれぞれにスイッチング素子を接
続し、複数のスイッチング素子のそれぞれにゲートパル
ス配線を接続し、スイッチング素子の出力側を共通信号
線に共通に接続し、ゲートパルス配線にそれぞれ印加す
るパルス信号を制御するにより低解像度の画像を得る画
像読み取り装置が開示されている。
【００１０】
【発明が解決しようとする課題】しかしながら図１１お
よび図１２に示す従来の技術には次のような問題点を有
する。
よび図１２に示す従来の技術には次のような問題点を有
する。
【００１１】すなわち、実際のスキャナやコピー機で
は、高解像度モードだけではなく、それよりも解像度を
落とした低解像度モードも存在する。
は、高解像度モードだけではなく、それよりも解像度を
落とした低解像度モードも存在する。
【００１２】例えば、１０６００画素クラスのリニアイ
メージセンサは、１２００ｄｐｉ／Ａ４用に用いられて
いる。６００ｄｐｉ／Ａ４や３００ｄｐｉ／Ａ４で画像
を取り込む場合は、６００ｄｐｉ／Ａ４なら半分の５３
００画素、３００ｄｐｉ／Ａ４ならさらに半分の２６５
０画素程度の画素情報があれば十分である。
メージセンサは、１２００ｄｐｉ／Ａ４用に用いられて
いる。６００ｄｐｉ／Ａ４や３００ｄｐｉ／Ａ４で画像
を取り込む場合は、６００ｄｐｉ／Ａ４なら半分の５３
００画素、３００ｄｐｉ／Ａ４ならさらに半分の２６５
０画素程度の画素情報があれば十分である。
【００１３】６００ｄｐｉで画像を取り込もうとしたと
き、６００ｄｐｉ／Ａ４用に作られた５３００画素クラ
スのリニアイメージセンサなら上記した例に当てはめて
１画素を１０００ｎｓで転送した場合、５３００画素×
１０００ｎｓ＝５．３ｍｓと半分の時間で１ラインの画
素情報を得ることが出来る。
き、６００ｄｐｉ／Ａ４用に作られた５３００画素クラ
スのリニアイメージセンサなら上記した例に当てはめて
１画素を１０００ｎｓで転送した場合、５３００画素×
１０００ｎｓ＝５．３ｍｓと半分の時間で１ラインの画
素情報を得ることが出来る。
【００１４】また、３００ｄｐｉで画像を取り込もうと
した場合でも３００ｄｐｉ／Ａ４用に作られた２６５０
画素クラスのリニアイメージセンサなら２６５０画素×
１０００ｎｓ＝２．６５ｍｓと４分の１の時間で１ライ
ンの画素情報を得ることが出来る。
した場合でも３００ｄｐｉ／Ａ４用に作られた２６５０
画素クラスのリニアイメージセンサなら２６５０画素×
１０００ｎｓ＝２．６５ｍｓと４分の１の時間で１ライ
ンの画素情報を得ることが出来る。
【００１５】しかし、１２００ｄｐｉ／Ａ４用の１０６
００画素クラスのリニアイメージセンサで６００ｄｐｉ
や３００ｄｐｉで画素情報を得ようとした場合、隣り合
う画素情報を足しあわせたり平均化したり（６００ｄｐ
ｉ：２画素、３００ｄｐｉ：４画素）必要ない画素情報
を間引いたり（６００ｄｐｉ：１／２、３００ｄｐｉ：
１／４）する必要がある。
００画素クラスのリニアイメージセンサで６００ｄｐｉ
や３００ｄｐｉで画素情報を得ようとした場合、隣り合
う画素情報を足しあわせたり平均化したり（６００ｄｐ
ｉ：２画素、３００ｄｐｉ：４画素）必要ない画素情報
を間引いたり（６００ｄｐｉ：１／２、３００ｄｐｉ：
１／４）する必要がある。
【００１６】ところが図１１に示した全体構成図からわ
かるように全画素の情報を全て取り込んでからでないと
上記の操作は出来ないので、１ラインの読みとり時間
は、１画素の転送時間が変わらないとすると１２００ｄ
ｐｉで取り込むときと同じ１０．６ｍｓかかってしま
う。
かるように全画素の情報を全て取り込んでからでないと
上記の操作は出来ないので、１ラインの読みとり時間
は、１画素の転送時間が変わらないとすると１２００ｄ
ｐｉで取り込むときと同じ１０．６ｍｓかかってしま
う。
【００１７】全画素の情報を取り込まないでも信号電荷
転送部や電荷検出部で加算をしたり、間引いたりする駆
動方法は知られているが、１画素の転送時間が変わらな
ければ１ラインの取り込み時間を短くすることは出来な
い。
転送部や電荷検出部で加算をしたり、間引いたりする駆
動方法は知られているが、１画素の転送時間が変わらな
ければ１ラインの取り込み時間を短くすることは出来な
い。
【００１８】上記説明したとおり、図１１および図１２
に示す従来の技術の高解像度のリニアイメージセンサを
低解像度で使用した場合１ラインの読みとり時間が長く
なってしまう。
に示す従来の技術の高解像度のリニアイメージセンサを
低解像度で使用した場合１ラインの読みとり時間が長く
なってしまう。
【００１９】一方、上記公開公報に開示された技術には
次のような問題点を有する。
次のような問題点を有する。
【００２０】すなわち、共通信号線を用いて順次各画素
の電荷を読み出しているので画素数分の読み出しゲート
パルス配線を必要としている。
の電荷を読み出しているので画素数分の読み出しゲート
パルス配線を必要としている。
【００２１】これは、高解像度のリニアイメージセンサ
を作る上では半導体チップ面積の増大や多数の信号入力
端子を必要としリニアイメージセンサとしてのコストア
ップになる。
を作る上では半導体チップ面積の増大や多数の信号入力
端子を必要としリニアイメージセンサとしてのコストア
ップになる。
【００２２】また、読み出しゲートパルス配線を１本も
しくは使う解像度のみの複数本として各画素に対応する
記憶用コンデンサを設ければ、読み出しゲートパルス配
線を減らすことができ、且つ信号入力端子も減らすこと
ができる。
しくは使う解像度のみの複数本として各画素に対応する
記憶用コンデンサを設ければ、読み出しゲートパルス配
線を減らすことができ、且つ信号入力端子も減らすこと
ができる。
【００２３】しかしながら、この場合は、各画素に対応
する記憶用コンデンサの容量のばらつきが問題となる。
基本的には、受光素子で発生した電荷Ｑは、記憶用コン
デンサのＣによりＶ＝Ｑ／Ｃの関係により出力電圧に変
換される。
する記憶用コンデンサの容量のばらつきが問題となる。
基本的には、受光素子で発生した電荷Ｑは、記憶用コン
デンサのＣによりＶ＝Ｑ／Ｃの関係により出力電圧に変
換される。
【００２４】上記公開公報のように共通信号線の配線容
量で電圧に変換する場合は、変換容量Ｃはどの画素でも
共通なので同じ量の発生電荷は同じ電圧に変換される。
量で電圧に変換する場合は、変換容量Ｃはどの画素でも
共通なので同じ量の発生電荷は同じ電圧に変換される。
【００２５】しかしながら、読み出しゲートパルス配線
を減らし信号入力端子を減らすために各画素ごとに記憶
用コンデンサを設ける構成にするとそれぞれの容量Ｃの
ばらつきによって同じ量の電荷が同じ電圧Ｖへ変換され
ないでばらついてしまう。よって、リニアイメージセン
サにおいて画像のむらやばらつきになって現れてしまい
好ましくない。
を減らし信号入力端子を減らすために各画素ごとに記憶
用コンデンサを設ける構成にするとそれぞれの容量Ｃの
ばらつきによって同じ量の電荷が同じ電圧Ｖへ変換され
ないでばらついてしまう。よって、リニアイメージセン
サにおいて画像のむらやばらつきになって現れてしまい
好ましくない。
【００２６】したがって本発明の目的は、上記した従来
技術の問題点を解消した有効はリニアイメージセンサを
提供することである。
技術の問題点を解消した有効はリニアイメージセンサを
提供することである。
【００２７】本発明の他の目的は、このリニアイメージ
センサの使用方法を提供することである。
センサの使用方法を提供することである。
【００２８】
【課題を解決するための手段】本発明の特徴は、多数の
画素を一方向に配列した受光部と、受光部の一方の側に
設けられた第１の信号電荷読み出し部及びＣＣＤシフト
レジスタによる第１の信号電荷転送部を有する高解像度
モード手段と、受光部の他方の側に設けられた第２の信
号電荷読み出し部及びＣＣＤシフトレジスタによる第２
の信号電荷転送部を有する低解像度モード手段とを具備
するリニアイメージセンサにある。
画素を一方向に配列した受光部と、受光部の一方の側に
設けられた第１の信号電荷読み出し部及びＣＣＤシフト
レジスタによる第１の信号電荷転送部を有する高解像度
モード手段と、受光部の他方の側に設けられた第２の信
号電荷読み出し部及びＣＣＤシフトレジスタによる第２
の信号電荷転送部を有する低解像度モード手段とを具備
するリニアイメージセンサにある。
【００２９】ここで、第２の信号電荷読み出し部によ
り、隣り合うＮ（Ｎは２以上の正の整数）個の画素の電
荷を足し合わせて読み出すことができる。またこの場
合、第２の信号電荷転送部のＣＣＤシフトレジスタの段
数は、第１の信号電荷転送部のＣＣＤシフトレジスタの
段数の１／Ｎであることができる。例えば、隣り合う２
個の画素の電荷を足し合わせて読み出し、第２の信号電
荷転送部のＣＣＤシフトレジスタの段数を第１の信号電
荷転送部のＣＣＤシフトレジスタの段数の１／２にする
ことが好ましい。
り、隣り合うＮ（Ｎは２以上の正の整数）個の画素の電
荷を足し合わせて読み出すことができる。またこの場
合、第２の信号電荷転送部のＣＣＤシフトレジスタの段
数は、第１の信号電荷転送部のＣＣＤシフトレジスタの
段数の１／Ｎであることができる。例えば、隣り合う２
個の画素の電荷を足し合わせて読み出し、第２の信号電
荷転送部のＣＣＤシフトレジスタの段数を第１の信号電
荷転送部のＣＣＤシフトレジスタの段数の１／２にする
ことが好ましい。
【００３０】あるいは、第２の信号電荷読み出し部によ
り、隣接するＮ個の画素（Ｎは２以上の正の整数）のう
ち一部の画素の電荷のみを読み出すことができる。この
場合、一部の画素は１個の画素であり、第２の信号電荷
転送部のＣＣＤシフトレジスタの段数は、第１の信号電
荷転送部のＣＣＤシフトレジスタの１／Ｎであることが
できる。例えば、隣り合う２個の画素のうち１個の画素
の電荷のみを読み出し、第２の信号電荷転送部のＣＣＤ
シフトレジスタの段数を第１の信号電荷転送部のＣＣＤ
シフトレジスタの段数の１／２にすることが好ましい。
り、隣接するＮ個の画素（Ｎは２以上の正の整数）のう
ち一部の画素の電荷のみを読み出すことができる。この
場合、一部の画素は１個の画素であり、第２の信号電荷
転送部のＣＣＤシフトレジスタの段数は、第１の信号電
荷転送部のＣＣＤシフトレジスタの１／Ｎであることが
できる。例えば、隣り合う２個の画素のうち１個の画素
の電荷のみを読み出し、第２の信号電荷転送部のＣＣＤ
シフトレジスタの段数を第１の信号電荷転送部のＣＣＤ
シフトレジスタの段数の１／２にすることが好ましい。
【００３１】本発明の他の特徴は、上記したリニアイメ
ージセンサの第２の信号電荷読み出し部をオフ状態に固
定し、第１の信号電荷読み出し部にゲートパルスを印加
することにより高解像度モードにするリニアイメージセ
ンサの使用方法にある。
ージセンサの第２の信号電荷読み出し部をオフ状態に固
定し、第１の信号電荷読み出し部にゲートパルスを印加
することにより高解像度モードにするリニアイメージセ
ンサの使用方法にある。
【００３２】あるいは本発明の他の特徴は、第１の信号
電荷読み出し部をオフ状態に固定し、第２の信号電荷読
み出し部にゲートパルスを印加することにより低解像度
モードにするリニアイメージセンサの使用方法にある。
電荷読み出し部をオフ状態に固定し、第２の信号電荷読
み出し部にゲートパルスを印加することにより低解像度
モードにするリニアイメージセンサの使用方法にある。
【００３３】このような本発明では、ＣＣＤシフトレジ
スタを用いることにより使う解像度のみの複数本のみの
読み出しゲートパルス配線だけを使用しチップコストの
増大を防ぎまた、電荷検出容量を各解像度ごと１つ、も
しくはＣＣＤシフトレジスタの合成により全体として１
つにすることも可能なので容量のばらつきによる電圧の
ばらつきを防ぐことができ画像のむらやばらつきを発生
しないリニアイメージセンサを構成することができる。
スタを用いることにより使う解像度のみの複数本のみの
読み出しゲートパルス配線だけを使用しチップコストの
増大を防ぎまた、電荷検出容量を各解像度ごと１つ、も
しくはＣＣＤシフトレジスタの合成により全体として１
つにすることも可能なので容量のばらつきによる電圧の
ばらつきを防ぐことができ画像のむらやばらつきを発生
しないリニアイメージセンサを構成することができる。
【００３４】
【発明の実施の形態】以下図面を参照して本発明を説明
する。図１乃至図６は本発明の第１の実施の形態を示す
図である。図１はリニアイメージセンサの全体の構成を
示す平面図であり、図２は図１において点線Ｘ１で囲ん
だ箇所を拡大して示した平面図である。図３は図２のＡ
−Ａ部の断面図である。図４（Ａ）は図２のＢ−Ｂ部の
断面図、図４（Ｂ）は図２のＣ−Ｃ部の断面図、図４
（Ｃ）は図２のＤ−Ｄ部の断面図である。
する。図１乃至図６は本発明の第１の実施の形態を示す
図である。図１はリニアイメージセンサの全体の構成を
示す平面図であり、図２は図１において点線Ｘ１で囲ん
だ箇所を拡大して示した平面図である。図３は図２のＡ
−Ａ部の断面図である。図４（Ａ）は図２のＢ−Ｂ部の
断面図、図４（Ｂ）は図２のＣ−Ｃ部の断面図、図４
（Ｃ）は図２のＤ−Ｄ部の断面図である。
【００３５】図５（Ａ）は図２のＥ−Ｅ部の断面図、図
５（Ｂ）は図２のＦ−Ｆ部の断面図、図５（Ｃ）は図２
のＧ−Ｇ部の断面図である。
５（Ｂ）は図２のＦ−Ｆ部の断面図、図５（Ｃ）は図２
のＧ−Ｇ部の断面図である。
【００３６】また、図６は第１の実施の形態におけるゲ
ートパルスと信号出力との関係を示すタイムチャートで
ある。
ートパルスと信号出力との関係を示すタイムチャートで
ある。
【００３７】先ず図１を参照して、多数の画素（フォト
ダイオード）５を一方向に配列した受光部１の一方の側
（図で下側）に第１の信号電荷読み出し部２Ａ、２層駆
動ＣＣＤシフトレジスタによる第１の信号電荷転送部３
Ａ、第１の出力回路４Ａ、第１の信号電荷転送部３Ａの
２層駆動のＣＣＤシフトレジスタに２層駆動パルス（φ
１Ａ、φ２Ａ）を供給するためのパルスラインＬ１Ａ、
Ｌ２Ａを具備して高解像度モード用の手段を構成してい
る。
ダイオード）５を一方向に配列した受光部１の一方の側
（図で下側）に第１の信号電荷読み出し部２Ａ、２層駆
動ＣＣＤシフトレジスタによる第１の信号電荷転送部３
Ａ、第１の出力回路４Ａ、第１の信号電荷転送部３Ａの
２層駆動のＣＣＤシフトレジスタに２層駆動パルス（φ
１Ａ、φ２Ａ）を供給するためのパルスラインＬ１Ａ、
Ｌ２Ａを具備して高解像度モード用の手段を構成してい
る。
【００３８】受光部１のそれぞれの画素５で光電変更さ
れ、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・
ＱＬのそれぞれが、第１の信号電荷読み出し部２Ａによ
り近接した第１の信号電荷転送部３Ａに読み出される。
れ、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・
ＱＬのそれぞれが、第１の信号電荷読み出し部２Ａによ
り近接した第１の信号電荷転送部３Ａに読み出される。
【００３９】第１の信号電荷転送部３Ａによって順次転
送された信号電荷（Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・Ｑ
Ｌ）は浮遊拡散領域によって形成され、信号電荷を信号
電圧に変換する信号電荷検出部とソースホロワ、インバ
ータ等のアナログ回路からなる第１の出力回路４Ａによ
って外部に出力され信号を得る。
送された信号電荷（Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・Ｑ
Ｌ）は浮遊拡散領域によって形成され、信号電荷を信号
電圧に変換する信号電荷検出部とソースホロワ、インバ
ータ等のアナログ回路からなる第１の出力回路４Ａによ
って外部に出力され信号を得る。
【００４０】また、受光部１の他方の側（図で上側）に
第２の信号電荷読み出し部２Ｂ、２層駆動ＣＣＤシフト
レジスタによる第２の信号電荷転送部３Ｂ、第２の出力
回路４Ｂ、第２の信号電荷転送部３Ｂの２層駆動のＣＣ
Ｄシフトレジスタに２層駆動パルス（φ１Ｂ、φ２Ｂ）
を供給するためのパルスラインＬ１Ｂ、Ｌ２Ｂを具備し
て低解像度モード用の手段を構成している。
第２の信号電荷読み出し部２Ｂ、２層駆動ＣＣＤシフト
レジスタによる第２の信号電荷転送部３Ｂ、第２の出力
回路４Ｂ、第２の信号電荷転送部３Ｂの２層駆動のＣＣ
Ｄシフトレジスタに２層駆動パルス（φ１Ｂ、φ２Ｂ）
を供給するためのパルスラインＬ１Ｂ、Ｌ２Ｂを具備し
て低解像度モード用の手段を構成している。
【００４１】受光部１のそれぞれの画素５で光電変更さ
れ、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・
・ＱＬは、隣接する２つの画素からの電荷を足し合わせ
て、すなわち、Ｑ１＋Ｑ２、Ｑ３＋Ｑ４・・・・Ｑ（Ｌ
−１）＋ＱＬにして、第２の信号電荷読み出し部２Ｂに
より近接した第２の信号電荷転送部３Ｂに読み出され
る。
れ、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・
・ＱＬは、隣接する２つの画素からの電荷を足し合わせ
て、すなわち、Ｑ１＋Ｑ２、Ｑ３＋Ｑ４・・・・Ｑ（Ｌ
−１）＋ＱＬにして、第２の信号電荷読み出し部２Ｂに
より近接した第２の信号電荷転送部３Ｂに読み出され
る。
【００４２】第２の信号電荷転送部３Ｂによって順次転
送された信号電荷（Ｑ１＋Ｑ２、Ｑ３＋Ｑ４・・・Ｑ
（Ｌ−１）＋ＱＬ）は浮遊拡散領域によって形成され、
信号電荷を信号電圧に変換する信号電荷検出部とソース
ホロワ、インバータ等のアナログ回路からなる第２の出
力回路４Ｂによって外部に出力され信号を得る。
送された信号電荷（Ｑ１＋Ｑ２、Ｑ３＋Ｑ４・・・Ｑ
（Ｌ−１）＋ＱＬ）は浮遊拡散領域によって形成され、
信号電荷を信号電圧に変換する信号電荷検出部とソース
ホロワ、インバータ等のアナログ回路からなる第２の出
力回路４Ｂによって外部に出力され信号を得る。
【００４３】図２は図１において点線Ｘ１で囲んだ箇所
を拡大して示した平面図であり、この図２において、右
上斜線のハッチングを付してある箇所は全てＰ+ 型素子
分離領域８が形成されている領域である。
を拡大して示した平面図であり、この図２において、右
上斜線のハッチングを付してある箇所は全てＰ+ 型素子
分離領域８が形成されている領域である。
【００４４】受光部１は、図３の断面図に示すように、
Ｎ型半導体基板３１のＰウエル３２の表面のＰ+ 型素子
分離領域８により区画された箇所にＮ型領域６とＰ型領
域７を形成し、これによるＰＮ接合フォトダイオード５
を画素５として、Ｐ+ 型素子分離領域８を間に挟んで一
方向（図で横方向）に配列している。
Ｎ型半導体基板３１のＰウエル３２の表面のＰ+ 型素子
分離領域８により区画された箇所にＮ型領域６とＰ型領
域７を形成し、これによるＰＮ接合フォトダイオード５
を画素５として、Ｐ+ 型素子分離領域８を間に挟んで一
方向（図で横方向）に配列している。
【００４５】そして全体がゲート酸化膜３４，３５及び
層間酸化膜３３により被覆され、画像光はこれらのシリ
コン酸化膜３３，３５，３４を通してフォトダイオード
５に入射して光電変換される。
層間酸化膜３３により被覆され、画像光はこれらのシリ
コン酸化膜３３，３５，３４を通してフォトダイオード
５に入射して光電変換される。
【００４６】第１の信号電荷読み出し部２Ａは、図４
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８によりチャネル領域が区画され、第１の信号
電荷読み出し部の全体にゲート酸化膜３４，３５を介し
て二層目の多結晶シリコン膜による多結晶シリコンゲー
ト電極２４Ａが形成され、ゲートパルスφＴＧＡが印加
されるアルミニウム配線２３Ａが層間酸化膜３３に形成
されたコンタクトホール２５Ａにおいて多結晶シリコン
ゲート電極２４Ａに接続している。
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８によりチャネル領域が区画され、第１の信号
電荷読み出し部の全体にゲート酸化膜３４，３５を介し
て二層目の多結晶シリコン膜による多結晶シリコンゲー
ト電極２４Ａが形成され、ゲートパルスφＴＧＡが印加
されるアルミニウム配線２３Ａが層間酸化膜３３に形成
されたコンタクトホール２５Ａにおいて多結晶シリコン
ゲート電極２４Ａに接続している。
【００４７】第１の信号電荷転送部３ＡのＣＣＤシフト
レジスタは、図４（Ｂ）に示すように、Ｐウエル３２に
設けられたＮウエル３０の表面にＣＣＤバリア領域とな
るＰ型領域９Ａが一定の間隔を有して配列され、ゲート
酸化膜３４を介して一層目の多結晶シリコン膜の多結晶
シリコン電極１１Ａおよび１３ＡがＰ型領域９Ａ間上に
形成され、その間にゲート酸化膜３５を介して二層目の
多結晶シリコン膜の多結晶シリコン電極１２Ａおよび１
４Ａが形成されている。
レジスタは、図４（Ｂ）に示すように、Ｐウエル３２に
設けられたＮウエル３０の表面にＣＣＤバリア領域とな
るＰ型領域９Ａが一定の間隔を有して配列され、ゲート
酸化膜３４を介して一層目の多結晶シリコン膜の多結晶
シリコン電極１１Ａおよび１３ＡがＰ型領域９Ａ間上に
形成され、その間にゲート酸化膜３５を介して二層目の
多結晶シリコン膜の多結晶シリコン電極１２Ａおよび１
４Ａが形成されている。
【００４８】多結晶シリコン電極１１Ａおよび１２Ａに
は駆動パルスφ１Ａが印加され、多結晶シリコン電極１
３Ａおよび１４Ａには駆動パルスφ２Ａが印加される。
は駆動パルスφ１Ａが印加され、多結晶シリコン電極１
３Ａおよび１４Ａには駆動パルスφ２Ａが印加される。
【００４９】図２において、Ｐ+ 型素子分離領域（右上
斜線のハッチングで示す）８が全面に形成された箇所上
に駆動パルスφ１ＡのパルスラインＬ１Ａおよび駆動パ
ルスφ２ＡのパルスラインＬ２Ａが形成されている。
斜線のハッチングで示す）８が全面に形成された箇所上
に駆動パルスφ１ＡのパルスラインＬ１Ａおよび駆動パ
ルスφ２ＡのパルスラインＬ２Ａが形成されている。
【００５０】パルスラインＬ１Ａにおいて、駆動パルス
φ１Ａが印加されるアルミニウム配線２１Ａは層間酸化
膜３３およびゲート酸化膜３５に形成されたコンタクト
ホール１５Ａにおいて多結晶シリコン電極１１Ａに接続
され、多結晶シリコン電極１２Ａと多結晶シリコン電極
１１Ａとはゲート酸化膜３５に形成されたコンタクトホ
ール１６Ａにおいて互いに接続している。
φ１Ａが印加されるアルミニウム配線２１Ａは層間酸化
膜３３およびゲート酸化膜３５に形成されたコンタクト
ホール１５Ａにおいて多結晶シリコン電極１１Ａに接続
され、多結晶シリコン電極１２Ａと多結晶シリコン電極
１１Ａとはゲート酸化膜３５に形成されたコンタクトホ
ール１６Ａにおいて互いに接続している。
【００５１】同様に、パルスラインＬ２Ａにおいて、駆
動パルスφ２Ａが印加されるアルミニウム配線２２Ａは
層間酸化膜３３およびゲート酸化膜３５に形成されたコ
ンタクトホール１７Ａにおいて多結晶シリコン電極１３
Ａに接続され、多結晶シリコン電極１４Ａと多結晶シリ
コン電極１３Ａとはゲート酸化膜３５に形成されたコン
タクトホール１８Ａにおいて互いに接続している。
動パルスφ２Ａが印加されるアルミニウム配線２２Ａは
層間酸化膜３３およびゲート酸化膜３５に形成されたコ
ンタクトホール１７Ａにおいて多結晶シリコン電極１３
Ａに接続され、多結晶シリコン電極１４Ａと多結晶シリ
コン電極１３Ａとはゲート酸化膜３５に形成されたコン
タクトホール１８Ａにおいて互いに接続している。
【００５２】図４（Ｃ）は、受光部１から第１の信号電
荷読み出し部２Ａを通って第１の信号電荷転送部３Ａに
到る部分を示す断面図である。同図に示すように、第１
の信号電荷読み出し部２ＡはＮチャンネル型ＦＥＴ構成
になっているから、アルミニウム配線２３Ａを通して多
結晶シリコンゲート電極２４Ａに印加されるゲートパル
スφＴＧＡがＨｉｇｈ（Ｈ）レベルの時はオン（導通）
状態となり、Ｌｏｗ（Ｌ）レベルの時はオフ（遮断）状
態になる。
荷読み出し部２Ａを通って第１の信号電荷転送部３Ａに
到る部分を示す断面図である。同図に示すように、第１
の信号電荷読み出し部２ＡはＮチャンネル型ＦＥＴ構成
になっているから、アルミニウム配線２３Ａを通して多
結晶シリコンゲート電極２４Ａに印加されるゲートパル
スφＴＧＡがＨｉｇｈ（Ｈ）レベルの時はオン（導通）
状態となり、Ｌｏｗ（Ｌ）レベルの時はオフ（遮断）状
態になる。
【００５３】第２の信号電荷読み出し部２Ｂは、図５
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８により、図４（Ａ）よりも幅広（チャネル幅
が大きい）のチャネル領域が区画され、第２の信号電荷
読み出し部の全体にゲート酸化膜３４，３５を介して二
層目の多結晶シリコン膜による多結晶シリコンゲート電
極２４Ｂが形成され、ゲートパルスφＴＧＢが印加され
るアルミニウム配線２３Ｂが層間酸化膜３３に形成され
たコンタクトホール２５Ｂにおいて多結晶シリコンゲー
ト電極２４Ｂに接続している。
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８により、図４（Ａ）よりも幅広（チャネル幅
が大きい）のチャネル領域が区画され、第２の信号電荷
読み出し部の全体にゲート酸化膜３４，３５を介して二
層目の多結晶シリコン膜による多結晶シリコンゲート電
極２４Ｂが形成され、ゲートパルスφＴＧＢが印加され
るアルミニウム配線２３Ｂが層間酸化膜３３に形成され
たコンタクトホール２５Ｂにおいて多結晶シリコンゲー
ト電極２４Ｂに接続している。
【００５４】第２の信号電荷転送部３ＢのＣＣＤシフト
レジスタは、図５（Ｂ）に示すように、Ｐウエル３２に
設けられたＮウエル３０の表面にＣＣＤバリア領域とな
るＰ型領域９Ｂが一定の間隔を有して配列され、ゲート
酸化膜３４を介して一層目の多結晶シリコン膜の多結晶
シリコン電極１１Ｂおよび１３ＢがＰ型領域９Ｂ間上に
形成され、その間にゲート酸化膜３５を介して二層目の
多結晶シリコン膜の多結晶シリコン電極１２Ｂおよび１
４Ｂが形成されている。
レジスタは、図５（Ｂ）に示すように、Ｐウエル３２に
設けられたＮウエル３０の表面にＣＣＤバリア領域とな
るＰ型領域９Ｂが一定の間隔を有して配列され、ゲート
酸化膜３４を介して一層目の多結晶シリコン膜の多結晶
シリコン電極１１Ｂおよび１３ＢがＰ型領域９Ｂ間上に
形成され、その間にゲート酸化膜３５を介して二層目の
多結晶シリコン膜の多結晶シリコン電極１２Ｂおよび１
４Ｂが形成されている。
【００５５】図５（Ｂ）に示すＣＣＤシフトレジスタの
段数は、図４（Ｂ）に示すＣＣＤシフトレジスタの段数
の段数の半分になっているから、図５（Ｂ）に示すＣＣ
Ｄシフトレジスタの各電極の幅は、図４（Ｂ）に示すＣ
ＣＤシフトレジスタの各電極の幅よりも広くなってい
る。
段数は、図４（Ｂ）に示すＣＣＤシフトレジスタの段数
の段数の半分になっているから、図５（Ｂ）に示すＣＣ
Ｄシフトレジスタの各電極の幅は、図４（Ｂ）に示すＣ
ＣＤシフトレジスタの各電極の幅よりも広くなってい
る。
【００５６】多結晶シリコン電極１１Ｂおよび１２Ｂに
は駆動パルスφ１Ｂが印加され、多結晶シリコン電極１
３Ｂおよび１４Ｂには駆動パルスφ２Ｂが印加される。
は駆動パルスφ１Ｂが印加され、多結晶シリコン電極１
３Ｂおよび１４Ｂには駆動パルスφ２Ｂが印加される。
【００５７】図２において、Ｐ+ 型素子分離領域（右上
斜線のハッチングで示す）８が全面に形成された箇所上
に駆動パルスφ１ＢのパルスラインＬ１Ｂおよび駆動パ
ルスφ２ＢのパルスラインＬ２Ｂが形成されている。
斜線のハッチングで示す）８が全面に形成された箇所上
に駆動パルスφ１ＢのパルスラインＬ１Ｂおよび駆動パ
ルスφ２ＢのパルスラインＬ２Ｂが形成されている。
【００５８】パルスラインＬ１Ｂにおいて、駆動パルス
φ１Ｂが印加されるアルミニウム配線２１Ｂは層間酸化
膜３３およびゲート酸化膜３５に形成されたコンタクト
ホール１５Ｂにおいて多結晶シリコン電極１１Ｂに接続
され、多結晶シリコン電極１２Ｂと多結晶シリコン電極
１１Ｂとはゲート酸化膜３５に形成されたコンタクトホ
ール１６Ｂにおいて互いに接続している。
φ１Ｂが印加されるアルミニウム配線２１Ｂは層間酸化
膜３３およびゲート酸化膜３５に形成されたコンタクト
ホール１５Ｂにおいて多結晶シリコン電極１１Ｂに接続
され、多結晶シリコン電極１２Ｂと多結晶シリコン電極
１１Ｂとはゲート酸化膜３５に形成されたコンタクトホ
ール１６Ｂにおいて互いに接続している。
【００５９】同様に、パルスラインＬ２Ｂにおいて、駆
動パルスφ２Ｂが印加されるアルミニウム配線２２Ｂは
層間酸化膜３３およびゲート酸化膜３５に形成されたコ
ンタクトホール１７Ｂにおいて多結晶シリコン電極１３
Ｂに接続され、多結晶シリコン電極１４Ｂと多結晶シリ
コン電極１３Ｂとはゲート酸化膜３５に形成されたコン
タクトホール１８Ｂにおいて互いに接続している。
動パルスφ２Ｂが印加されるアルミニウム配線２２Ｂは
層間酸化膜３３およびゲート酸化膜３５に形成されたコ
ンタクトホール１７Ｂにおいて多結晶シリコン電極１３
Ｂに接続され、多結晶シリコン電極１４Ｂと多結晶シリ
コン電極１３Ｂとはゲート酸化膜３５に形成されたコン
タクトホール１８Ｂにおいて互いに接続している。
【００６０】図５（Ｃ）は、受光部１から第１の信号電
荷読み出し部２Ａを通って第１の信号電荷転送部３Ａに
到る部分と、受光部１から第２の信号電荷読み出し部２
Ｂを通って第２の信号電荷転送部３Ｂに到る部分とを示
す断面図である。同図に示すように、第２の信号電荷読
み出し部２Ｂも、第１の信号電荷読み出し部２Ａと同様
に、Ｎチャンネル型ＦＥＴ構成になっているから、アル
ミニウム配線２３Ｂを通して多結晶シリコンゲート電極
２４Ｂに印加されるゲートパルスφＴＧＢがＨｉｇｈ
（Ｈ）レベルの時はオン（導通）状態となり、Ｌｏｗ
（Ｌ）レベルの時はオフ（遮断）状態になる。
荷読み出し部２Ａを通って第１の信号電荷転送部３Ａに
到る部分と、受光部１から第２の信号電荷読み出し部２
Ｂを通って第２の信号電荷転送部３Ｂに到る部分とを示
す断面図である。同図に示すように、第２の信号電荷読
み出し部２Ｂも、第１の信号電荷読み出し部２Ａと同様
に、Ｎチャンネル型ＦＥＴ構成になっているから、アル
ミニウム配線２３Ｂを通して多結晶シリコンゲート電極
２４Ｂに印加されるゲートパルスφＴＧＢがＨｉｇｈ
（Ｈ）レベルの時はオン（導通）状態となり、Ｌｏｗ
（Ｌ）レベルの時はオフ（遮断）状態になる。
【００６１】次に図６を参照して第１の実施の形態の動
作について説明する。図６は第１および第２の信号電荷
読み出し部２Ａ，２Ｂにそれぞれ印加されるゲートパル
スφＴＧＡ、φＴＧＢと信号出力Ｖｏｕｔの関係を示す
タイムチャートである。
作について説明する。図６は第１および第２の信号電荷
読み出し部２Ａ，２Ｂにそれぞれ印加されるゲートパル
スφＴＧＡ、φＴＧＢと信号出力Ｖｏｕｔの関係を示す
タイムチャートである。
【００６２】高解像度モード時は、図６（Ａ）に示すよ
うに、第２の信号電荷読み出し部２Ｂに印可されるゲー
トパルスφＴＧＢを連続的にＬｏｗに固定する。
うに、第２の信号電荷読み出し部２Ｂに印可されるゲー
トパルスφＴＧＢを連続的にＬｏｗに固定する。
【００６３】そして、第１の信号電荷読み出し部２Ａに
印可されるゲートパルスφＴＧＡがＬｏｗの期間（ｔＴ
ＧＡ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第１の信号電荷読み出し部２
Ａに印加されるパルスφＴＧＡがＨｉｇｈのときに第１
の信号電荷読み出し部２Ａを通り第１の信号電荷転送部
３Ａへ読み出される。その後、パルスラインＬ１Ａ、Ｌ
２Ａに印加されるパルスφ１Ａ、φ２Ａにより順次転送
され第１の出力回路４Ａによって外部に出力される。
印可されるゲートパルスφＴＧＡがＬｏｗの期間（ｔＴ
ＧＡ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第１の信号電荷読み出し部２
Ａに印加されるパルスφＴＧＡがＨｉｇｈのときに第１
の信号電荷読み出し部２Ａを通り第１の信号電荷転送部
３Ａへ読み出される。その後、パルスラインＬ１Ａ、Ｌ
２Ａに印加されるパルスφ１Ａ、φ２Ａにより順次転送
され第１の出力回路４Ａによって外部に出力される。
【００６４】このときの１ラインの出力回路への読み出
し時間ｔＡは１画素の転送時間をｔｂ、画素数をＬとす
ると ｔＡ＝ｔｂ × Ｌ ［ｓ］ となる。
し時間ｔＡは１画素の転送時間をｔｂ、画素数をＬとす
ると ｔＡ＝ｔｂ × Ｌ ［ｓ］ となる。
【００６５】低解像度モード時は、第１の信号電荷読み
出し部２Ａに印加されるパルスφＴＧＡを連続的にＬｏ
ｗに固定する。
出し部２Ａに印加されるパルスφＴＧＡを連続的にＬｏ
ｗに固定する。
【００６６】そして、第２の信号電荷読み出し部２Ｂに
印加されるゲートパルスφＴＧＢがＬｏｗの期間（ｔＴ
ＧＢ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第２の信号電荷読み出し部２
Ｂに印加されるパルスφＴＧＢがＨｉｇｈのときに第２
の信号電荷読み出し部２Ｂを通り第２の信号電荷転送部
３Ｂへ読み出される。
印加されるゲートパルスφＴＧＢがＬｏｗの期間（ｔＴ
ＧＢ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第２の信号電荷読み出し部２
Ｂに印加されるパルスφＴＧＢがＨｉｇｈのときに第２
の信号電荷読み出し部２Ｂを通り第２の信号電荷転送部
３Ｂへ読み出される。
【００６７】このとき、第２の信号電荷読み出し部２Ｂ
では、隣接する２画素の電荷が合成されて、第２の信号
電荷転送部３Ｂへ読み出される。したがって、第２の信
号電荷転送部３Ｂに読み出された電荷はＬ画素分の画素
情報ではなくＬ／２画素分の情報となっている。
では、隣接する２画素の電荷が合成されて、第２の信号
電荷転送部３Ｂへ読み出される。したがって、第２の信
号電荷転送部３Ｂに読み出された電荷はＬ画素分の画素
情報ではなくＬ／２画素分の情報となっている。
【００６８】その後、第１の信号電荷転送部３Ａの半分
の段数になっている第２の信号電荷転送部３Ｂにおい
て、パルスラインＬ１Ｂ、Ｌ２Ｂに印加されるパルスφ
１Ｂ、φ２Ｂにより順次転送され第２の出力回路４Ｂに
よって外部に出力される。
の段数になっている第２の信号電荷転送部３Ｂにおい
て、パルスラインＬ１Ｂ、Ｌ２Ｂに印加されるパルスφ
１Ｂ、φ２Ｂにより順次転送され第２の出力回路４Ｂに
よって外部に出力される。
【００６９】このとき、１ラインの出力回路への読み出
しにかかる時間ｔＢは、 ｔＢ＝ｔｂ × Ｌ／２ ［ｓ］ となる。
しにかかる時間ｔＢは、 ｔＢ＝ｔｂ × Ｌ／２ ［ｓ］ となる。
【００７０】以上説明したように第１の実施の形態で
は、高解像度モード時は、通常の１画素ごとに電荷転送
部に読み出し、低解像度モード時は、隣接する２画素を
合成して１箇所の電荷転送部に読み出し電荷転送部の段
数を半分にして１ラインの出力を読み出すのにかかる時
間を半分にしている。
は、高解像度モード時は、通常の１画素ごとに電荷転送
部に読み出し、低解像度モード時は、隣接する２画素を
合成して１箇所の電荷転送部に読み出し電荷転送部の段
数を半分にして１ラインの出力を読み出すのにかかる時
間を半分にしている。
【００７１】なお、本実施の形態では、隣接する２画素
を合成した場合を例示したが、隣接する３画素、４画素
・・・Ｎ画素を合成し、第２の信号電荷転送部の段数を
第１の信号電荷転送部の段数１／３、１／４・・・１／
Ｎ（Ｎは正の整数）にし、読み出すのにかかる時間を１
／３、１／４・・・１／Ｎにするような構造にすること
も可能であるのは明らかである。
を合成した場合を例示したが、隣接する３画素、４画素
・・・Ｎ画素を合成し、第２の信号電荷転送部の段数を
第１の信号電荷転送部の段数１／３、１／４・・・１／
Ｎ（Ｎは正の整数）にし、読み出すのにかかる時間を１
／３、１／４・・・１／Ｎにするような構造にすること
も可能であるのは明らかである。
【００７２】図７乃至図１０は本発明の第２の実施の形
態を示す図である。図７はリニアイメージセンサの全体
の構成を示す平面図であり、図８は図７において点線Ｘ
２で囲んだ箇所を拡大して示した平面図である。
態を示す図である。図７はリニアイメージセンサの全体
の構成を示す平面図であり、図８は図７において点線Ｘ
２で囲んだ箇所を拡大して示した平面図である。
【００７３】図９（Ａ）は図８のＨ−Ｈ部の断面図、図
９（Ｂ）は図８のＩ−Ｉ部の断面図の断面図である。
９（Ｂ）は図８のＩ−Ｉ部の断面図の断面図である。
【００７４】また、図１０は第２の実施の形態における
ゲートパルスと信号出力との関係を示すタイムチャート
である。
ゲートパルスと信号出力との関係を示すタイムチャート
である。
【００７５】尚、図７乃至図１０において、図１乃至図
６と同一もしくは類似の箇所は同じ符号を付してあるか
ら重複する説明はなるべく省略する。
６と同一もしくは類似の箇所は同じ符号を付してあるか
ら重複する説明はなるべく省略する。
【００７６】すなわち、この第２の実施の形態における
受光部１並びに第１の信号電荷読み出し部２Ａ、２層駆
動ＣＣＤシフトレジスタによる第１の信号電荷転送部３
Ａ、第１の出力回路４Ａ及び第１の信号電荷転送部３Ａ
の２層駆動のＣＣＤシフトレジスタに２層駆動パルス
（φ１Ａ、φ２Ａ）を供給するためのパルスラインＬ１
Ａ、Ｌ２Ａを具備した高解像度モード用の手段は、先の
第１の実施の形態と同じである。
受光部１並びに第１の信号電荷読み出し部２Ａ、２層駆
動ＣＣＤシフトレジスタによる第１の信号電荷転送部３
Ａ、第１の出力回路４Ａ及び第１の信号電荷転送部３Ａ
の２層駆動のＣＣＤシフトレジスタに２層駆動パルス
（φ１Ａ、φ２Ａ）を供給するためのパルスラインＬ１
Ａ、Ｌ２Ａを具備した高解像度モード用の手段は、先の
第１の実施の形態と同じである。
【００７７】この第２の実施の形態では、低解像度使用
時、第２の信号電荷読み出し部２Ｂにより１画素おきに
電荷を読み出し、半数の段数の第２の信号電荷転送部３
Ｂによって第２の出力回路４Ｂに転送する構成になって
いる。
時、第２の信号電荷読み出し部２Ｂにより１画素おきに
電荷を読み出し、半数の段数の第２の信号電荷転送部３
Ｂによって第２の出力回路４Ｂに転送する構成になって
いる。
【００７８】すなわち、受光部１のそれぞれの画素５で
光電変更され、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、
Ｑ４・・・ＱＬのうち、隣接する画素のうち一方の画素
からの電荷Ｑ２、Ｑ４・・・ＱＬ（Ｌが偶数の場合）の
みが第２の信号電荷読み出し部２Ｂにより近接した第２
の信号電荷転送部３Ｂに読み出される。
光電変更され、蓄積された信号電荷Ｑ１、Ｑ２、Ｑ３、
Ｑ４・・・ＱＬのうち、隣接する画素のうち一方の画素
からの電荷Ｑ２、Ｑ４・・・ＱＬ（Ｌが偶数の場合）の
みが第２の信号電荷読み出し部２Ｂにより近接した第２
の信号電荷転送部３Ｂに読み出される。
【００７９】そして第２の信号電荷転送部３Ｂによって
順次転送された信号電荷（Ｑ２、Ｑ４・・・・ＱＬは浮
遊拡散領域によって形成され、信号電荷を信号電圧に変
換する信号電荷検出部とソースホロワ、インバータ等の
アナログ回路からなる第２の出力回路４Ｂによって外部
に出力され信号を得る。
順次転送された信号電荷（Ｑ２、Ｑ４・・・・ＱＬは浮
遊拡散領域によって形成され、信号電荷を信号電圧に変
換する信号電荷検出部とソースホロワ、インバータ等の
アナログ回路からなる第２の出力回路４Ｂによって外部
に出力され信号を得る。
【００８０】図８は図７において点線Ｘ２で囲んだ箇所
を拡大して示した平面図であり、この図８において、右
上斜線のハッチングを付してある箇所は、図２と同様
に、全てＰ+ 型素子分離領域８が形成されている領域で
ある。
を拡大して示した平面図であり、この図８において、右
上斜線のハッチングを付してある箇所は、図２と同様
に、全てＰ+ 型素子分離領域８が形成されている領域で
ある。
【００８１】第２の信号電荷読み出し部２Ｂは、図９
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８により、図４（Ａ）と同じ幅（同じチャネル
幅）のチャネル領域が区画され、第２の信号電荷読み出
し部２Ｂ全体にゲート酸化膜３４，３５を介して二層目
の多結晶シリコン膜による多結晶シリコンゲート電極２
４Ｂが形成され、ゲートパルスφＴＧＢが印加されるア
ルミニウム配線２３Ｂが層間酸化膜３３に形成されたコ
ンタクトホール２５Ｂにおいて多結晶シリコンゲート電
極２４Ｂに接続している。
（Ａ）に示すように、Ｐウエル３２の表面のＰ+ 型素子
分離領域８により、図４（Ａ）と同じ幅（同じチャネル
幅）のチャネル領域が区画され、第２の信号電荷読み出
し部２Ｂ全体にゲート酸化膜３４，３５を介して二層目
の多結晶シリコン膜による多結晶シリコンゲート電極２
４Ｂが形成され、ゲートパルスφＴＧＢが印加されるア
ルミニウム配線２３Ｂが層間酸化膜３３に形成されたコ
ンタクトホール２５Ｂにおいて多結晶シリコンゲート電
極２４Ｂに接続している。
【００８２】第２の信号電荷転送部３ＢのＣＣＤシフト
レジスタは図９（Ｂ）に示すように、図５（Ｂ）に示す
第１の実施の形態の第２の信号電荷転送部と同様の形状
をしている。
レジスタは図９（Ｂ）に示すように、図５（Ｂ）に示す
第１の実施の形態の第２の信号電荷転送部と同様の形状
をしている。
【００８３】すなわち、図９（Ｂ）に示す第２の実施の
形態の第２の信号電荷転送部３Ｂも、第１の信号電荷転
送部３の半分の段数であり、各電極の幅は第１の信号電
荷転送部よりも幅広になっている。
形態の第２の信号電荷転送部３Ｂも、第１の信号電荷転
送部３の半分の段数であり、各電極の幅は第１の信号電
荷転送部よりも幅広になっている。
【００８４】この第２の実施の形態の動作を図１０を参
照して説明する。この動作は図６に示した第１の実施の
形態の動作と同様である。
照して説明する。この動作は図６に示した第１の実施の
形態の動作と同様である。
【００８５】高解像度モード時は、図１０（Ａ）に示す
ように、第２の信号電荷読み出し部２Ｂに印可されるゲ
ートパルスφＴＧＢを連続的にＬｏｗに固定する。
ように、第２の信号電荷読み出し部２Ｂに印可されるゲ
ートパルスφＴＧＢを連続的にＬｏｗに固定する。
【００８６】そして、第１の信号電荷読み出し部２Ａに
印可されるゲートパルスφＴＧＡがＬｏｗの期間（ｔＴ
ＧＡ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第１の信号電荷読み出し部２
Ａに印加されるパルスφＴＧＡがＨｉｇｈのときに第１
の信号電荷読み出し部２Ａを通り第１の信号電荷転送部
３Ａへ読み出される。
印可されるゲートパルスφＴＧＡがＬｏｗの期間（ｔＴ
ＧＡ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・ＱＬ）が、第１の信号電荷読み出し部２
Ａに印加されるパルスφＴＧＡがＨｉｇｈのときに第１
の信号電荷読み出し部２Ａを通り第１の信号電荷転送部
３Ａへ読み出される。
【００８７】その後、パルスラインＬ１Ａ、Ｌ２Ａに印
加されるパルスφ１Ａ、φ２Ａにより順次転送され第１
の出力回路４Ａによって外部に出力される。
加されるパルスφ１Ａ、φ２Ａにより順次転送され第１
の出力回路４Ａによって外部に出力される。
【００８８】このときの１ラインの出力回路への読み出
し時間ｔＡは１画素の転送時間をｔｂ、画素数をＬとす
ると ｔＡ＝ｔｂ × Ｌ ［ｓ］ となる。
し時間ｔＡは１画素の転送時間をｔｂ、画素数をＬとす
ると ｔＡ＝ｔｂ × Ｌ ［ｓ］ となる。
【００８９】低解像度モード時は、第１の信号電荷読み
出し部２Ａに印加されるパルスφＴＧＡを連続的にＬｏ
ｗに固定する。
出し部２Ａに印加されるパルスφＴＧＡを連続的にＬｏ
ｗに固定する。
【００９０】そして、第２の信号電荷読み出し部２Ｂに
印加されるゲートパルスφＴＧＢがＬｏｗの期間（ｔＴ
ＧＢ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・・ＱＬ）のうち偶数番目のＱ２、Ｑ４・
・・・ＱＬのみが、第２の信号電荷読み出し部２Ｂに印
加されるパルスφＴＧＢがＨｉｇｈのときに第２の信号
電荷読み出し部２Ｂを通り第２の信号電荷転送部３Ｂへ
読み出される。
印加されるゲートパルスφＴＧＢがＬｏｗの期間（ｔＴ
ＧＢ）に各受光部１で光電変換され蓄積された電荷（Ｑ
１、Ｑ２・・・・ＱＬ）のうち偶数番目のＱ２、Ｑ４・
・・・ＱＬのみが、第２の信号電荷読み出し部２Ｂに印
加されるパルスφＴＧＢがＨｉｇｈのときに第２の信号
電荷読み出し部２Ｂを通り第２の信号電荷転送部３Ｂへ
読み出される。
【００９１】したがって、第２の信号電荷転送部３Ｂに
読み出された電荷はＬ画素分の画素情報ではなくＬ／２
画素分の情報となっている。
読み出された電荷はＬ画素分の画素情報ではなくＬ／２
画素分の情報となっている。
【００９２】その後、第１の信号電荷転送部３Ａの半分
の段数になっている第２の信号電荷転送部３Ｂにおい
て、パルスラインＬ１Ｂ、Ｌ２Ｂに印加されるパルスφ
１Ｂ、φ２Ｂにより順次転送され第２の出力回路４Ｂに
よって外部に出力される。
の段数になっている第２の信号電荷転送部３Ｂにおい
て、パルスラインＬ１Ｂ、Ｌ２Ｂに印加されるパルスφ
１Ｂ、φ２Ｂにより順次転送され第２の出力回路４Ｂに
よって外部に出力される。
【００９３】このとき、１ラインの出力回路への読み出
しにかかる時間ｔＢは、 ｔＢ＝ｔｂ × Ｌ／２ ［ｓ］ となる。
しにかかる時間ｔＢは、 ｔＢ＝ｔｂ × Ｌ／２ ［ｓ］ となる。
【００９４】以上説明したように第２の実施の形態で
も、高解像度モード時は、通常の１画素ごとに電荷転送
部に読み出し、低解像度モード時は、隣接する２画素の
うちの１画素のみの電荷を電荷転送部に読み出し電荷転
送部の段数を半分にして１ラインの出力を読み出すのに
かかる時間を半分にしている。
も、高解像度モード時は、通常の１画素ごとに電荷転送
部に読み出し、低解像度モード時は、隣接する２画素の
うちの１画素のみの電荷を電荷転送部に読み出し電荷転
送部の段数を半分にして１ラインの出力を読み出すのに
かかる時間を半分にしている。
【００９５】なお、本実施の形態では、隣接する２画素
のうちの１画素の電荷を読み出す場合を例示したが、隣
接する３画素、４画素・・・Ｎ画素のうちの一部の画
素、例えば１画素を読み出し、第２の信号電荷転送部の
段数を第１の信号電荷転送部の段数１／３、１／４・・
・１／Ｎ（Ｎは正の整数）にし、読み出すのにかかる時
間を１／３、１／４・・・１／Ｎにするような構造にす
ることも可能である。
のうちの１画素の電荷を読み出す場合を例示したが、隣
接する３画素、４画素・・・Ｎ画素のうちの一部の画
素、例えば１画素を読み出し、第２の信号電荷転送部の
段数を第１の信号電荷転送部の段数１／３、１／４・・
・１／Ｎ（Ｎは正の整数）にし、読み出すのにかかる時
間を１／３、１／４・・・１／Ｎにするような構造にす
ることも可能である。
【００９６】
【発明の効果】以上説明したように本発明によれば、低
解像度で情報を読み込むときの時間を短縮することがで
き、かつ、ＣＣＤシフトレジスタを用いることにより使
う解像度の種類数のみに対応する本数の読み出しゲート
パルス配線だけを使用することができるから、半導体チ
ップのコストの増大を防ぎ実用的に有効なリニアイメー
ジセンサを得ることができる。
解像度で情報を読み込むときの時間を短縮することがで
き、かつ、ＣＣＤシフトレジスタを用いることにより使
う解像度の種類数のみに対応する本数の読み出しゲート
パルス配線だけを使用することができるから、半導体チ
ップのコストの増大を防ぎ実用的に有効なリニアイメー
ジセンサを得ることができる。
【図１】本発明の第１の実施の形態のリニアイメージセ
ンサの全体の構成を示す平面図である。
ンサの全体の構成を示す平面図である。
【図２】図１の点線Ｘ１で囲んだ箇所を拡大して示した
平面図である。
平面図である。
【図３】図２のＡ−Ａ部の断面図である。
【図４】図２のそれぞれの箇所を示した図であり、
（Ａ）は図２のＢ−Ｂ部の断面図、（Ｂ）は図２のＣ−
Ｃ部の断面図、（Ｃ）は図２のＤ−Ｄ部の断面図であ
る。
（Ａ）は図２のＢ−Ｂ部の断面図、（Ｂ）は図２のＣ−
Ｃ部の断面図、（Ｃ）は図２のＤ−Ｄ部の断面図であ
る。
【図５】図２のそれぞれの箇所を示した図であり、
（Ａ）は図２のＥ−Ｅ部の断面図、（Ｂ）は図２のＦ−
Ｆ部の断面図、（Ｃ）は図２のＧ−Ｇ部の断面図であ
る。
（Ａ）は図２のＥ−Ｅ部の断面図、（Ｂ）は図２のＦ−
Ｆ部の断面図、（Ｃ）は図２のＧ−Ｇ部の断面図であ
る。
【図６】本発明の第１の実施の形態におけるゲートパル
スと信号出力との関係を示すタイムチャートである。
スと信号出力との関係を示すタイムチャートである。
【図７】本発明の第２の実施の形態のリニアイメージセ
ンサの全体の構成を示す平面図である。
ンサの全体の構成を示す平面図である。
【図８】図７の点線Ｘ２で囲んだ箇所を拡大して示した
平面図である。
平面図である。
【図９】図８のそれぞれの箇所を示した図であり、
（Ａ）は図８のＨ−Ｈ部の断面図、（Ｂ）は図８のＩ−
Ｉ部の断面図である。
（Ａ）は図８のＨ−Ｈ部の断面図、（Ｂ）は図８のＩ−
Ｉ部の断面図である。
【図１０】本発明の第２の実施の形態におけるゲートパ
ルスと信号出力との関係を示すタイムチャートである。
ルスと信号出力との関係を示すタイムチャートである。
【図１１】従来技術のリニアイメージセンサの全体の構
成を示す平面図である。
成を示す平面図である。
【図１２】従来技術のゲートパルスと信号出力との関係
を示すタイムチャートである。
を示すタイムチャートである。
１ 受光部 ２ 信号電荷読み出し部 ２Ａ 第１の信号電荷読み出し部 ２Ｂ 第２の信号電荷読み出し部 ３ 信号電荷転送部 ３Ａ 第１の信号電荷転送部 ３Ｂ 第２の信号電荷転送部 ４ 出力回路 ４Ａ 第１の出力回路 ４Ｂ 第２の出力回路 ５ フォトダイオード（画素） ６ フォトダイオードのＮ型領域 ７ フォトダイオードのＰ型領域 ８ Ｐ+ 型素子分離領域 ９Ａ，９Ｂ ＣＣＤバリア領域となるＰ型領域 １１Ａ、１２Ａ φ１Ａが印加される多結晶シリコン
電極 １１Ｂ、１２Ｂ φ１Ｂが印加される多結晶シリコン
電極 １３Ａ、１４Ａ φ２Ａが印加される多結晶シリコン
電極 １３Ｂ、１４Ｂ φ２Ｂが印加される多結晶シリコン
電極 １５Ａ、１７Ａ 多結晶シリコン電極とアルミニウム
配線間のコンタクトホール １５Ｂ、１７Ｂ 多結晶シリコン電極とアルミニウム
配線間のコンタクトホール １６Ａ、１８Ａ 多結晶シリコン電極と多結晶シリコ
ン電極間のコンタクトホール １６Ｂ、１８Ｂ 多結晶シリコン電極と多結晶シリコ
ン電極間のコンタクトホール ２１Ａ パルスラインＬ１Ａのアルミニウム配線 ２１Ｂ パルスラインＬ１Ｂのアルミニウム配線 ２２Ａ パルスラインＬ２Ａのアルミニウム配線 ２２Ｂ パルスラインＬ２Ｂのアルミニウム配線 ２３Ａ 第１の信号電荷読み出し部でφＴＧＡが印加
されるアルミニウム配線 ２３Ｂ 第２の信号電荷読み出し部でφＴＧＢが印加
されるアルミニウム配線 ２４Ａ 第１の信号電荷読み出し部の多結晶シリコン
ゲート電極 ２４Ｂ 第２の信号電荷読み出し部の多結晶シリコン
ゲート電極 ２５Ａ 多結晶シリコンゲート電極とアルミニウム配
線間のコンタクトホール ２５Ｂ 多結晶シリコンゲート電極とアルミニウム配
線間のコンタクトホール ３０ Ｎウエル ３１ Ｎ型半導体基板 ３２ Ｐウエル ３３ 層間酸化膜 ３４ ゲート酸化膜 ３５ ゲート酸化膜 Ｌ１ φ１のパルスライン Ｌ２ φ２のパルスライン Ｌ１Ａ φ１Ａのパルスライン Ｌ２Ａ φ２Ａのパルスライン Ｌ１Ｂ φ１Ｂのパルスライン Ｌ２Ｂ φ２Ｂのパルスライン Ｑ１ 第１画素の信号電荷 Ｑ２ 第２画素の信号電荷 Ｑ３ 第３画素の信号電荷 Ｑ４ 第４画素の信号電荷 ＱＬ 最終画素の信号電荷
電極 １１Ｂ、１２Ｂ φ１Ｂが印加される多結晶シリコン
電極 １３Ａ、１４Ａ φ２Ａが印加される多結晶シリコン
電極 １３Ｂ、１４Ｂ φ２Ｂが印加される多結晶シリコン
電極 １５Ａ、１７Ａ 多結晶シリコン電極とアルミニウム
配線間のコンタクトホール １５Ｂ、１７Ｂ 多結晶シリコン電極とアルミニウム
配線間のコンタクトホール １６Ａ、１８Ａ 多結晶シリコン電極と多結晶シリコ
ン電極間のコンタクトホール １６Ｂ、１８Ｂ 多結晶シリコン電極と多結晶シリコ
ン電極間のコンタクトホール ２１Ａ パルスラインＬ１Ａのアルミニウム配線 ２１Ｂ パルスラインＬ１Ｂのアルミニウム配線 ２２Ａ パルスラインＬ２Ａのアルミニウム配線 ２２Ｂ パルスラインＬ２Ｂのアルミニウム配線 ２３Ａ 第１の信号電荷読み出し部でφＴＧＡが印加
されるアルミニウム配線 ２３Ｂ 第２の信号電荷読み出し部でφＴＧＢが印加
されるアルミニウム配線 ２４Ａ 第１の信号電荷読み出し部の多結晶シリコン
ゲート電極 ２４Ｂ 第２の信号電荷読み出し部の多結晶シリコン
ゲート電極 ２５Ａ 多結晶シリコンゲート電極とアルミニウム配
線間のコンタクトホール ２５Ｂ 多結晶シリコンゲート電極とアルミニウム配
線間のコンタクトホール ３０ Ｎウエル ３１ Ｎ型半導体基板 ３２ Ｐウエル ３３ 層間酸化膜 ３４ ゲート酸化膜 ３５ ゲート酸化膜 Ｌ１ φ１のパルスライン Ｌ２ φ２のパルスライン Ｌ１Ａ φ１Ａのパルスライン Ｌ２Ａ φ２Ａのパルスライン Ｌ１Ｂ φ１Ｂのパルスライン Ｌ２Ｂ φ２Ｂのパルスライン Ｑ１ 第１画素の信号電荷 Ｑ２ 第２画素の信号電荷 Ｑ３ 第３画素の信号電荷 Ｑ４ 第４画素の信号電荷 ＱＬ 最終画素の信号電荷
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB10 BA10 CA04 DA23 DA28 DB01 DB06 FA03 FA08 FA26 FA33 5C024 BX00 CX00 EX01 GY01 GZ24 GZ41 GZ44 JX23 5C051 AA01 BA03 DA03 DB01 DB08 DB12 DB13 DC02 DC03 FA01
Claims (9)
- 【請求項１】 多数の画素を一方向に配列した受光部
と、前記受光部の一方の側に設けられた第１の信号電荷
読み出し部及びＣＣＤシフトレジスタによる第１の信号
電荷転送部を有する高解像度モード手段と、前記受光部
の他方の側に設けられた第２の信号電荷読み出し部及び
ＣＣＤシフトレジスタによる第２の信号電荷転送部を有
する低解像度モード手段とを具備することを特徴とする
リニアイメージセンサ。 - 【請求項２】 前記第２の信号電荷読み出し部により、
隣り合うＮ（Ｎは２以上の正の整数）個の画素の電荷を
足し合わせて読み出すことを特徴とする請求項１記載の
リニアイメージセンサ。 - 【請求項３】 前記Ｎ個の画素は２個の画素であること
を特徴とする請求項２記載のリニアイメージセンサ。 - 【請求項４】 前記第２の信号電荷転送部のＣＣＤシフ
トレジスタの段数は、前記第１の信号電荷転送部のＣＣ
Ｄシフトレジスタの段数の１／Ｎであることを特徴とす
る請求項２記載のリニアイメージセンサ。 - 【請求項５】 前記第２の信号電荷読み出し部により、
隣接するＮ個の画素（Ｎは２以上の正の整数）のうち一
部の画素の電荷のみを読み出すことを特徴とする請求項
１記載のリニアイメージセンサ。 - 【請求項６】 前記Ｎ個の画素は２個の画素であり、電
荷が読み出される一部の画素は１個の画素であることを
特徴とする請求項５記載のリニアイメージセンサ。 - 【請求項７】 前記一部の画素は１個の画素であり、前
記第２の信号電荷転送部のＣＣＤシフトレジスタの段数
は、前記第１の信号電荷転送部のＣＣＤシフトレジスタ
の１／Ｎであることを特徴とする請求項５記載のリニア
イメージセンサ。 - 【請求項８】 前記第２の信号電荷読み出し部をオフ状
態に固定し、前記第１の信号電荷読み出し部にゲートパ
ルスを印加することにより高解像度モードにすることを
特徴とする請求項１乃至請求項７のいずれかに記載のリ
ニアイメージセンサの使用方法。 - 【請求項９】 前記第１の信号電荷読み出し部をオフ状
態に固定し、前記第２の信号電荷読み出し部にゲートパ
ルスを印加することにより低解像度モードにすることを
特徴とする請求項１乃至請求項７のいずれかに記載のリ
ニアイメージセンサの使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050251A JP2001244448A (ja) | 2000-02-25 | 2000-02-25 | リニアイメージセンサおよびその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050251A JP2001244448A (ja) | 2000-02-25 | 2000-02-25 | リニアイメージセンサおよびその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244448A true JP2001244448A (ja) | 2001-09-07 |
Family
ID=18572057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000050251A Pending JP2001244448A (ja) | 2000-02-25 | 2000-02-25 | リニアイメージセンサおよびその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244448A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152816A (ja) * | 2002-10-29 | 2004-05-27 | Nec Electronics Corp | リニアイメージセンサ及びその製造方法 |
| EP1489834A2 (en) * | 2003-05-26 | 2004-12-22 | Seiko Epson Corporation | Image pickup device and driving method therefor |
| KR100587528B1 (ko) | 2004-12-29 | 2006-06-08 | 한국항공우주연구원 | 위성 탑재체 전자광학 카메라의 영상처리 시스템 |
| JP2008172591A (ja) * | 2007-01-12 | 2008-07-24 | Nec Electronics Corp | リニアイメージセンサ |
| JP2008199328A (ja) * | 2007-02-14 | 2008-08-28 | Sony Corp | リニアセンサ |
| US7872674B2 (en) | 2006-03-16 | 2011-01-18 | Renesas Electronics Corporation | Solid-state imaging device and method of operating solid-state imaging device |
-
2000
- 2000-02-25 JP JP2000050251A patent/JP2001244448A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152816A (ja) * | 2002-10-29 | 2004-05-27 | Nec Electronics Corp | リニアイメージセンサ及びその製造方法 |
| JP4502170B2 (ja) * | 2002-10-29 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | リニアイメージセンサ及びその製造方法 |
| EP1489834A2 (en) * | 2003-05-26 | 2004-12-22 | Seiko Epson Corporation | Image pickup device and driving method therefor |
| EP1489834A3 (en) * | 2003-05-26 | 2006-03-15 | Seiko Epson Corporation | Image pickup device and driving method therefor |
| US7405758B2 (en) | 2003-05-26 | 2008-07-29 | Seiko Epson Corporation | Image pickup device and driving method therefor |
| KR100587528B1 (ko) | 2004-12-29 | 2006-06-08 | 한국항공우주연구원 | 위성 탑재체 전자광학 카메라의 영상처리 시스템 |
| US7872674B2 (en) | 2006-03-16 | 2011-01-18 | Renesas Electronics Corporation | Solid-state imaging device and method of operating solid-state imaging device |
| JP2008172591A (ja) * | 2007-01-12 | 2008-07-24 | Nec Electronics Corp | リニアイメージセンサ |
| JP4601630B2 (ja) * | 2007-01-12 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | リニアイメージセンサ |
| US8059176B2 (en) | 2007-01-12 | 2011-11-15 | Renesas Electronics Corporation | Linear image sensor |
| JP2008199328A (ja) * | 2007-02-14 | 2008-08-28 | Sony Corp | リニアセンサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031202 |