JP4238398B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ビデオカメラや電子スチルカメラに用いられる固体撮像装置及びそれを用いた電子シャッター動作の駆動方法に関するもので、更に詳しくは簡単な製造プロセスによりＯｐｔｉｃａｌ Ｂｌａｃｋ画素（以下、「ＯＢ画素」と称す）を形成可能な固体撮像装置及びそれを用いた電子シャッター動作の駆動方法に関するものである。
【０００２】
【従来の技術】
ビデオカメラや電子スチルカメラに用いる固体撮像装置としては、ＣＣＤ(Charge Coupled Device)や増幅型撮像素子が用いられる。近年、高解像度の要求により３０万画素〜１００万画素を越える固体撮像装置が開発され、このような固体撮像装置がビデオカメラや電子スチルカメラに搭載されるようになった。尚、固体撮像装置は、例えば、マトリックス状に配置されている複数の画素に入射した光を画素信号に光電変換することによって、被写体の画像を撮像する装置である。
【０００３】
図１８は、従来の固体撮像装置の一構成例を示す平面図である。同図に示す固体撮像装置の画素領域１には、複数の画素２がマトリックス状に配置されている。この画素領域１の中央部は受光部有効画素領域３とされており、複数の有効画素２Ａによって形成されている。一方、受光部有効画素領域３の外周部は、ＯＢ画素領域４とされている。このＯＢ画素領域４に形成されているＯＢ画素２Ｂは、有効画素２Ａと同一の構成を有しているが、その上部の全面に、ＯＢ部金属遮光膜５が形成されており、ＯＢ画素２Ｂへの光の入射が規制されている。
【０００４】
受光部有効画素領域３の内部に形成されている有効画素２Ａは、被写体からの光を受光し、その光を信号電荷に光電変換し、その信号電荷に対応した画素信号を出力するようになされている。
【０００５】
図１９は、図１８に示す有効画素２Ａの一構成例を示す断面図である。この有効画素２Ａ−ａは、被写体からの光を受光して画素信号に光電変換する埋め込みフォトダイオード（以下、「ＢＰＤ」という）１１３及び画素信号を増幅して出力するＭＩＳ型静電誘導トランジスタ（以下、「ＭＩＳＳＩＴ」という）１１４によって構成されている。
【０００６】
ＢＰＤ１１３においては、ｐ型基板１０１の上部に形成されているｎ型ウェル１０２の上部にｐ- 型不純物領域１０３が形成され、さらにｐ- 型不純物領域１０３の上部にｎ+ 型不純物領域１０４が形成されている。ここで、各ポリシリコン層１０８，１０９を形成後に、ＢＰＤ１１３の表面ｎ+ 型不純物領域（１０４の表面部分）が形成されている。よって、第２層ポリシリコンゲート１０８の下には、ｎ+ 型不純物領域１０４が形成されていない。
【０００７】
一方、ＭＩＳＳＩＴ１１４においては、ｎ型ウェル１０２の上部にｎ+ 型不純物領域１０７が形成されており、ｎ+ 型不純物領域１０７の上部を囲む形で第１層ポリシリコンゲート１０９が形成されている。
【０００８】
第２層ポリシリコンゲート１０８は、ＢＰＤ１１３のｐ- 型不純物領域１０３に蓄積されている、入射光に対応する画素信号（信号電荷）をＭＩＳＳＩＴ１１４の第１層ポリシリコンゲート１０９下に転送するようになされており、ｐ- 型不純物領域１０３の露出部分及び第１層ポリシリコンゲート１０９の両方に、その一部が重なる（上下方向において）ように形成されている。
【０００９】
さらに、ＭＩＳＳＩＴ１１４で増幅された画素信号を垂直方向に伝達する垂直信号線１１０が形成されている。なお、この垂直信号線１１０はアルミニウムによってＭＩＳＳＩＴ１１４の上部の全面に形成されており、ＭＩＳＳＩＴ１１４への光の入射を規制するＭＩＳＳＩＴ遮光用アルミも兼ねている。但し、この垂直信号線１１０は、ＢＰＤ１１３の上部には形成されておらず、被写体からの光がＢＰＤ１１３に入射することができるようになっている。
【００１０】
被写体からの光がＢＰＤ１１３に入射すると、光電変換された画素信号（信号電荷）がｐ- 型不純物領域１０３に蓄積される。またこのとき、第１層ポリシリコンゲート１０９（ＭＩＳＳＩＴ１１４のゲート）には負電位が印加されており、ＭＩＳＳＩＴ１１４が遮断状態であると同時に、第１層ポリシリコンゲート１０９の下部は反転層が誘起され、ｐ型領域となっている（図示せず）。
【００１１】
次に、第２層ポリシリコンゲート１０８（転送スイッチのゲート）に所定のレベルの負電位が印加されると、ｐ- 型不純物領域１０３に蓄積されている画像信号（信号電荷）が、第２層ポリシリコンゲート１０８の下に誘起されるｐチャンネル（図示せず）を介して、ＭＩＳＳＩＴ１１４（第１層ポリシリコンゲート１０９の下部に誘起されているｐ型反転層）に転送される。その後、第２層ポリシリコンゲート１０８の電位をもとに戻して、転送スイッチを遮断状態にする。続けて第１層ポリシリコンゲート１０９（ＭＩＳＳＩＴ１１４のゲート）の電位を蓄積時よりも高い所定の電位にしてＭＩＳＳＩＴ１１４をオン状態にする。するとＭＩＳＳＩＴ１１４に転送された画像信号（信号電荷）は増幅され、垂直信号線１１０を介して読み出し回路６に供給される。そして、ＭＩＳＳＩＴ１１４をリセットした後、再び蓄積状態にする。
【００１２】
一方、ＯＢ画素領域４に形成されているＯＢ画素２Ｂは、上記有効画素２Ａとほぼ同一の構成を有している。しかしながら、上述したように、ＯＢ画素２Ｂの上部には、ＯＢ部金属遮光膜５が形成されている。
【００１３】
図２０は、ＯＢ画素２Ｂの一構成例を示す断面図である。このＯＢ画素２Ｂ−ａの構成は、図１９に示す有効画素２Ａ−ａの構成と基本的に同様であるが、ＢＰＤ１１３への光の入射を規制するＯＢ部金属遮光膜５が、垂直信号線１１０の上部に、画素部全体を覆うように形成されている。従って、このＯＢ画素２Ｂ−ａにおけるＢＰＤ１１３は光感度を有しない。垂直信号線１１０からは、ＢＰＤ１１３の蓄積する信号電荷が０であるときの出力信号が出力される。すなわち、この信号は、被写体の光に対応しない信号であり、有効画素２Ａから読み出された画像信号を処理する基準信号として用いられる。
【００１４】
読み出し回路６は、画素領域１のすべての画素２（有効画素２Ａ及びＯＢ画素２Ｂ）の蓄積している信号（画像信号及び画像処理基準信号）を読み出し、出力端子８から外部に出力する。画素領域１及び読み出し回路６の周囲に配置されている周辺回路領域７には、この固体撮像装置の動作を制御する所定の回路（例えば、読み出し回路６の制御回路等）が形成されている。
【００１５】
【発明が解決しようとする課題】
上述したように、固体撮像装置においては、通常、有効画素２Ａの出力する画像信号の処理に用いられる基準信号を得るために、有効画素領域３の外周部にＯＢ画素領域４が形成されている。そして、このＯＢ画素領域４内のＯＢ画素２Ｂは、受光部にフォトダイオードが形成されている有効画素を利用したものである。このため、このＯＢ画素２Ｂ上には、フォトダイオードを遮光する専用の遮光メタル層であるＯＢ部金属遮光膜５を形成する必要がある。
【００１６】
特に、固体撮像装置が増幅型固体撮像装置である場合（例えば、図１９及び図２０に各々示す、有効画素２Ａ−ａ及びＯＢ画素２Ｂ−ｂが用いられている固体撮像装置である場合）、図２０に示すように、ＯＢ部金属遮光膜５を、垂直信号線１１０の上側に、垂直信号線１１０とは別に設ける必要がある（垂直信号線１１０をＢＰＤ１１３の上部に延長し、ＯＢ部金属遮光膜５として用いると、垂直信号線が短絡してしまうため）。
【００１７】
従って、従来の増幅型固体撮像装置においては、専用の遮光膜を形成する必要があり、歩留まりが悪化するという課題があった。
【００１８】
一方、専用の遮光膜を形成しないＯＢ画素を製作するには、フォトダイオードを形成しない画素を擬似的にＯＢ画素として用いることが考えられる。しかし、このようなフォトダイオードを有しないＯＢ画素を用いると、暗電流の温度補償といった機能を果たさなくなり、黒レベルの基準が不十分となってしまう。
【００１９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を備えた固体撮像装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１態様に係る固体撮像装置は、画像信号を生成する有効画素と、基準信号を生成するＯＢ画素と、駆動パルス信号を前記画素にＡｌ配線を介して送出する垂直走査回路とを有する固体撮像装置であって、前記有効画素は、フォトダイオードと複数のトランジスタとを有し、マトリクス状に複数配置され画像信号を受け取る垂直読み出し線と垂直方向に共通に接続され、前記ＯＢ画素は、フォトダイオードと複数のトランジスタとを有し、垂直方向に複数配置され基準信号を受け取る垂直読み出し線と垂直方向に共通に接続され、前記複数のトランジスタは、前記フォトダイオードの電荷を増幅するためのトランジスタと、前記フォトダイオードから前記増幅するためのトランジスタに前記電荷を転送するためのトランジスタと、前記増幅するためのトランジスタのゲート電位を制御するためのトランジスタであり、前記垂直走査回路は、リセットする行に対して第１の駆動パルスを送出し、前記画素から画像信号又は基準信号を出力する行に対して第２の駆動パルスを送出し、それ以外の行に対して第３の駆動パルスを送出するとともに、前記有効画素に駆動パルス信号を送出する第１の垂直走査回路と、少なくとも前記ＯＢ画素に駆動パルス信号を送出する第２の垂直走査回路と、を有し、前記Ａｌ配線は、行方向に配列された前記画素に共通に接続され、前記Ａｌ配線のいずれか一つの配線は、前記ＯＢ画素の前記フォトダイオードを覆う遮光膜として兼用され、前記ＯＢ画素における前記ゲート電位を制御するための前記トランジスタのドレインに接続されることを特徴とする。
【００２９】
本発明の第２態様に係る固体撮像装置は、第１態様において、前記第２の垂直走査回路は、前記有効画素と前記ＯＢ画素との間に配置され、且つ、前記有効画素に駆動パルスを送出する回路部と、前記ＯＢ画素に駆動パルスを送出する回路部とを有することを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【００３４】
図１中の点線で囲まれた部分は、単位画素１０の等価回路である。この固体撮像装置は、高感度、高解像度の増幅型撮像素子である。
【００３５】
単位画素１０は、光電変換を行うフォトダイオード１１、フォトダイオードで光電変換された電荷を増幅するための接合型電界効果トランジスタ（ＪＦＥＴ）１２、フォトダイオードで光電変換された電荷をＪＦＥＴのゲート領域へ転送するためのＭＯＳＦＥＴ（以下、「ＱＴＧ」と称す）１３、ＪＦＥＴのゲート電位を制御するためのＭＯＳＦＥＴ（以下、「ＱＲＳＧ」と称す）１４から構成されている。また、垂直走査回路１７からはＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＱＲＳＧ１４のゲート電位を制御するための駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３がそれぞれ選択された水平ラインに印加される。ＪＦＥＴ１２のゲート電位はφＲＳＤによって全画素共通に駆動される構成になっている。
【００３６】
また、各画素のＪＦＥＴ１２のソース電極は垂直信号ライン１５で垂直方向に共通接続されている。垂直信号ライン１５の一端は、垂直信号ラインリセット用トランジスタ（以下、「ＱＲＳＴＶ」と称す）１６及びバイアス電流源２７に接続されている。このＱＲＳＴＶ１６のゲート電位はφＲＳＴＶによって駆動される。垂直信号ライン１５の他端は、第１の転送トランジスタ（以下、「ＱＴＳ」と称す）１８ｓ、第２の転送トランジスタ（以下、「ＱＴＤ」と称す）１８ｄの一端に接続されている。各ＱＴＳ、ＱＴＤの他端は、それぞれ第１の信号蓄積用コンデンサ（以下、「ＣＴＳ」と称す）１９ｓ、第２の信号蓄積用コンデンサ（以下、「ＣＴＤ」と称す）１９ｄに接続され、さらにそれぞれ第１の水平選択用トランジスタ（以下、「ＱＨＳ」と称す）２０ｓの一端、第２の水平選択用トランジスタ（以下、「ＱＨＤ」と称す）２０ｄの一端に接続されている。各ＱＨＳ、ＱＨＤのゲート電位は水平走査回路２１から送出される駆動パルスφＨ１、φＨ２、φＨ３によって駆動される。各ＱＴＳ、ＱＴＤのゲート電位は駆動パルスφＴｓ、φＴｄによって駆動される。各ＱＨＳ、ＱＨＤの他端は水平信号ライン２２ｓ，２２ｄに接続されている。各水平信号ライン２２ｓ，２２ｄの一端は出力アンプＶｏｄ１，Ｖｏｓ１に接続され、出力アンプから画素の信号を素子外部に出力する。各水平信号ライン２２ｓ，２２ｄの他端は水平信号ラインリセット用トランジスタ２３に接続されている。このトランジスタ２３はφＲＳＴＨによって駆動される。また、各画素のドレイン端子ＶＤは全画素共通に接続されている。
【００３７】
図２は、図１に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。図１中のφＲＳＤラインは２層目Ａｌ（２ｎｄＡｌ）２５で形成されている。φＴＧラインとφＲＳＧラインはPoly-Si （図示せず）で形成されており、このPoly-Si は、２層目Ａｌ２５の下方（紙面の裏側方向）に形成されている。また、２層目Ａｌ２５はＪＦＥＴ（図１のＪＦＥＴ１２）の遮光を兼ねており、このＪＦＥＴは有効画素の２層目Ａｌ２５の下方に配置されている。フォトダイオード（ＢＰＤ）１１の上方には２層目Ａｌ２５が形成されていない。
【００３８】
光電変換を行う有効画素部分においては、行方向に２層目Ａｌ（φＲＳＤライン）２５が共通に接続され、ＯＢ画素部分においては、２層目Ａｌ（φＲＳＤライン）２５が画素全体を覆うことによりＢＰＤ部分まで遮光している。つまり、有効画素部分のφＲＳＤラインとＯＢ画素部分のφＲＳＤラインは共通に接続されており、有効画素とＯＢ画素はいずれもフォトダイオード１１を有する同一画素で構成されている。
【００３９】
上記第１の実施の形態によれば、全画素共通に駆動させるパルス信号ライン（φＲＳＤライン）を、有効画素部分では水平方向に共通に形成し、フォトダイオード（ＢＰＤ）を備えたＯＢ画素部分では画素全体を覆うように形成することにより、ＯＢ画素部分のＢＰＤを遮光している。したがって、フォトダイオードをＯＢ画素に形成しても、該フォトダイオードを遮光する専用の遮光膜を形成する必要がない。これにより、従来の画素構造を変更することなく且つ製造プロセスを複雑にすることなく、温度補償機能を果たし且つ黒レベルの基準となるＯＢ画素を容易に形成することができる。
【００４０】
次に、第１の実施の形態による固体撮像装置の駆動タイミングについて図３を参照しつつ説明する。図３は、図１に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【００４１】
まず、Ｔ１期間においては、φＲＳＤが高レベル、φＲＳＧｎ（例えばｎは１〜３のいずれか）が低レベル（ＱＲＳＧ１４は導通）にあるので選択行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤの高レベルに初期化される。
【００４２】
Ｔ２期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので選択された画素群のソースフォロア動作が行われ、ＪＦＥＴ１２の初期化された状態の信号がＣＴＤ１９ｄに蓄積される。
【００４３】
Ｔ３期間においては、φＴＧｎ（例えばｎは１〜３のいずれか）が低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので選択された画素群のフォトダイオード１１で光電変換された信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００４４】
Ｔ４期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので選択された画素群のソースフォロア動作が行われ、フォトダイオード１１で光電変換された信号電荷に対応する信号が蓄積容量ＣＴＳ１９ｓに蓄積される。
【００４５】
Ｔ５期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００４６】
図４は、本発明の第２の実施の形態による固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図であり、図２と同一部分については同一符号を付し、異なる部分についてのみ説明する。
【００４７】
図２の固体撮像装置の光電変換を行う有効画素部分では、２層目Ａｌ２５が行方向にのみ形成されている（φＲＳＤラインが行方向に共通接続されている）。これに対して、図４の固体撮像装置の有効画素部分では、２層目Ａｌ２５が行方向のみでなく画素分離領域２６にも形成され即ちメッシュ状に形成されている（φＲＳＤラインが行方向のみでなく画素分離領域２６をも共通接続されている）。
【００４８】
すなわち、図２の固体撮像装置の有効画素部分では、２層目Ａｌ２５が形成されていないＢＰＤ１１上の部分において１層目Ａｌ（１ｓｔＡｌ）２４が形成されている部分がある。これに対して、図４の固体撮像装置の有効画素部分では、ＢＰＤ１１上の部分において１層目Ａｌが形成されている部分の上方にも２層目Ａｌ２５を形成している。したがって、図２の固体撮像装置では、ＢＰＤ１１の受光部面積（Ａｌが形成されていない開口部分の面積、即ち遮光されていない面積）を１層目Ａｌ２４と２層目Ａｌ２５の両方で規定しなければならないのに対して、図４の固体撮像装置では、ＢＰＤ１１の受光部面積を２層目Ａｌ２５のみで規定することができる。これにより、２層目Ａｌ２５を形成するという１回の工程で開口部分を規定できるため、画素間の開口ばらつきを抑えることができる。
【００４９】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００５０】
また、第２の実施の形態による固体撮像装置の回路構成は、第１の実施の形態による回路構成と同一である。
【００５１】
また、第２の実施の形態による固体撮像装置の駆動タイミングは、第１の実施の形態による駆動タイミングと同一である。
【００５２】
図５は、本発明の第３の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図であり、図１と同一部分には同一符号を付し、また図１と同一部分の説明は省略する。
【００５３】
垂直走査回路１７側の垂直読み出し線１５−１、１５−２それぞれに共通に接続されている垂直画素列が有効画素を構成し、垂直読み出し線１５−３に共通に接続されている垂直画素列がＯＢ画素２９を構成している。
【００５４】
垂直走査回路１７から送出される駆動パルスφＲＳＤ１、φＲＳＤ２、φＲＳＤ３はそれぞれ選択行に印加されるが、これらの駆動パルスは有効画素に対してのみ送出される構成になっている。また、駆動パルスφＲＳＤＯＢ（φＲＳＤ１〜φＲＳＤ３と区別するためにφＲＳＤＯＢと記す）は全ＯＢ画素２９共通に印加される構成になっている。
【００５５】
図６は、図５に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図であり、図２と同一部分については同一符号を付す。
【００５６】
この固体撮像装置は、有効画素３１とＯＢ画素２９のいずれもフォトダイオード（ＢＰＤ）１１を有する同一画素で構成されている。図５中のφＲＳＤ１、φＲＳＤ２、φＲＳＤ３は有効画素部分の行方向に２層目Ａｌ（２ｎｄＡｌ）２５で形成されており、φＲＳＤ１、φＲＳＤ２、φＲＳＤ３それぞれは互いに接続されていない。図５中のφＲＳＤＯＢラインはＯＢ画素部分全体を覆うように２層目Ａｌ２５で形成されており、この２層目Ａｌ２５によってＯＢ画素２９のＢＰＤは遮光されている。
【００５７】
また、有効画素３１とＯＢ画素２９の境界部分には２層目Ａｌ２５が形成されていない。これは、有効画素部分のφＲＳＤラインとＯＢ画素部分のφＲＳＤＯＢラインを同一層である２層目Ａｌ２５で形成しているため、φＲＳＤラインとφＲＳＤＯＢラインの短絡を防止すべく２層目Ａｌ２５を電気的に分離する必要があるからである。このように境界部分に２層目Ａｌ２５を形成しないと、境界部分に隣接するＯＢ画素列はフォトダイオードの遮光が不十分となる。しかし、ＯＢ画素２９の信号処理を行う際に、この境界部分の画素列の信号を利用しないか、又は、フォトダイオードの遮光が不十分となるＯＢ画素列を境界部分に発生させないようにするために画素分離領域を部分的に広く形成する等の手段を施すことにより、フォトダイオードの遮光が不十分となる場合の問題を解決できる。
【００５８】
上記第３の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００５９】
尚、上記第３の実施の形態の構成に第２の実施の形態のＢＰＤ１１の受光部面積を２層目Ａｌ２５のみで規定する構成を加えることも可能である。これにより、画素間の開口ばらつきを抑えることができる。
【００６０】
次に、第３の実施の形態による固体撮像装置の駆動タイミングについて図７を参照しつつ説明する。図７は、図５に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【００６１】
ＯＢ画素部分では全ＯＢ画素２９が共通にφＲＳＤＯＢが印加される。φＲＳＤｎとφＲＳＤＯＢの駆動パルスは同一タイミングである。
Ｔ１期間においては、φＲＳＤｎが高レベル、φＲＳＧｎが低レベル（ＱＲＳＧ１４は導通）にあるので選択行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベルに初期化される。
【００６２】
Ｔ２期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので選択された画素群のソースフォロア動作が行われ、ＪＦＥＴ１２の初期化された状態の信号がＣＴＤ１９ｄに蓄積される。
【００６３】
Ｔ３期間においては、φＴＧｎが低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので選択された画素群のフォトダイオード１１で光電変換された信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００６４】
Ｔ４期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので選択された画素群のソースフォロア動作が行われ、光電変換された信号電荷に対応する信号がＣＴＳ１９ｓに蓄積される。
【００６５】
Ｔ５期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００６６】
次に、図５に示す固体撮像装置を用いて電子シャッター動作をさせる場合について説明する。図５の固体撮像装置は、電子シャッター動作をさせた場合に特に有効である。また、この固体撮像装置においてφＲＳＤＯＢの配線を共通配線とし、φＲＳＤｎの配線をライン配線として分けて構成している理由は、電子シャッター動作をさせるためである。そして、電子シャッター動作をさせるには、図９に示すようにφＲＳＤｎとφＲＳＤｎ＋１に対してφＲＳＤＯＢのクロックが異なるものとしなければならず、さらにφＲＳＤＯＢのＡｌ配線でＯＢ画素のフォトダイオードを遮光する遮光膜を形成するためである。
【００６７】
図８は、図５の固体撮像装置に電子シャッター動作をさせるための垂直駆動回路を示す構成図である。この垂直駆動回路は、例えば図５に示すような偶奇の任意の選択行それぞれに、パルス信号φＲＳＧｎ＋１、φＴＧｎ＋１、φＲＳＤｎ＋１、及び、これと異なったパルス信号φＲＳＧｎ、φＴＧｎ、φＲＳＤｎを送出し、なおかつ全非選択行にはφＲＳＧＮを送出するための回路である。また、図８中のＬＳは、駆動パルス信号を画素駆動に必要な所定の電位に変換するためのレベルシフト回路を示すものである。
【００６８】
図８の垂直駆動回路を用いて図５の固体撮像装置に電子シャッター動作をさせる場合には、垂直走査回路１７から任意の選択リセット行にパルス信号φＴＧｎ＋１、φＲＳＤｎ＋１、φＲＳＧｎ＋１を送出して画素リセット動作を行うことにより実効的な蓄積開始時間を決定する。そして、任意の蓄積時間に相当する選択行に垂直走査回路１７からパルス信号φＴＧｎ、φＲＳＤｎ、φＲＳＧｎを送出して信号読み出し動作を行う。また、リセット動作を行う任意の選択リセット行及び選択行以外の全非選択行には、垂直走査回路１７からパルス信号φＲＳＧＮが送出される。
【００６９】
図９は、図５の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【００７０】
まず、Ｔ１期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢ、φＲＳＧｎが高レベル、φＲＳＧｎ＋１が低レベル（ＱＲＳＧ１４は導通）にあるので、任意の選択リセット行に接続される有効画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎ＋１の高レベル電位に初期化され、該選択リセット行に接続されるＯＢ画素群のＪＦＥＴ１２のゲート電位がφＲＳＤＯＢの高レベル電位に初期化される。
【００７１】
Ｔ２期間においては、φＴＧｎ＋１が低レベル（ＱＴＧ１３は導通）にあるので任意の選択リセット行に接続される画素群のフォトダイオード１１に蓄積されている電荷がＪＦＥＴ１２のゲート領域に転送される。
【００７２】
Ｔ３期間においては、φＲＳＤｎ＋１、φＲＳＧｎ＋１が低レベル（ＱＲＳＧ１４は導通）にあるので任意の選択リセット行に接続される画素群のＪＦＥＴ１２のゲート領域に転送された電荷がφＲＳＤｎ＋１の低レベル電位にリセットされる。以上で電子シャッター動作時のリセット動作が完了し実効的な蓄積開始時が決定される。
【００７３】
Ｔ４期間以後においては、実際の画素信号転送読み出し動作が開始される。
Ｔ４期間においては、φＲＳＤｎ、φＲＳＤＯＢが高レベル、φＲＳＧｎが低レベル（ＱＲＳＧ１４は導通）にあるので、選択行に接続された有効画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベル電位に初期化され、選択行に接続されたＯＢ画素群のＪＦＥＴ１２のゲート電位がφＲＳＤＯＢの高レベル電位に初期化される。
【００７４】
Ｔ５期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので、選択行に接続された画素群のソースフォロア動作が行われる。これにより、有効画素群については、ＪＦＥＴ１２の初期化された状態の信号が蓄積容量ＣＴＤ１９ｄに蓄積され、ＯＢ画素群については画素ＪＦＥＴのばらつきに相当する暗信号が蓄積容量ＣＴＤ１９ｄに充電される。
【００７５】
Ｔ６期間においては、φＴＧｎが低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので、選択行に接続された画素群のフォトダイオード１１で光電変換されて蓄積されている信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００７６】
Ｔ７期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので、選択行に接続された画素群のソースフォロア動作が行われ、フォトダイオード１１で光電変換された信号電荷に相当する信号が蓄積容量ＣＴＳ１９ｓに充電される。
【００７７】
Ｔ８期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた画素信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００７８】
以上の動作を垂直方向に順次シフトさせて画素信号を読み出すことにより電子シャッター動作が行われる。
【００７９】
図１０は、本発明の第４の実施の形態による固体撮像装置を示す構成図である。この固体撮像装置は、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直走査回路１と、ＯＢ画素３３に駆動パルスを送出する垂直走査回路２と、水平走査回路３５と、リセット／バイアス回路３７と、垂直走査回路１及び２に供給されるパルス群と、垂直走査回路１のみに供給されるパルスと、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路３７に供給されるパルスによって構成されている。
【００８０】
図１１は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、同一部分の説明は省略する。
【００８１】
有効画素３１及びＯＢ画素３３は、図９に示す単位画素１０と同一の構成を有する。また、有効画素３１とＯＢ画素３３は分離されており、この分離領域は１／２画素程度の幅を有する。また、ＯＢ画素３３は、温度補償機能を果たし且つ黒レベルの基準となるフォトダイオード１１を有する。
【００８２】
有効画素３１は、垂直走査回路１から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎ（ｎ＝１〜３）によって駆動される。また、ＯＢ画素３３は、垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素共通に供給されるφＲＳＤＯＢ（φＲＳＤと区別するためにφＲＳＤＯＢと記す）によって駆動される。
【００８３】
すなわち、垂直走査回路１からは有効画素３１のＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＪＦＥＴ１２のゲート電位を制御する駆動パルスφＲＳＤ１、φＲＳＤ２、φＲＳＤ３がそれぞれ選択行に印可される。また、有効画素３１のＱＲＳＧ１４のゲート電位は、垂直走査回路１からの駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３によって駆動される。一方、垂直走査回路２からはＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＱＲＳＧ１４のゲート電位を制御する駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３がそれぞれ選択行に印可される。また、ＪＦＥＴ１２のゲート電位はφＲＳＤＯＢによって全画素共通に駆動される構成になっている。
【００８４】
図１２は、図１１に示す有効画素とＯＢ画素の境界部分を示す平面図である。有効画素３１及びＯＢ画素３３にはφＴＧｎを供給するためのクロックライン３０１ａ、３０１ｂ、３０１ｃが水平方向に配置されている。クロックライン３０１ａ、３０１ｂ、３０１ｃそれぞれの上にはφＲＳＧｎを供給するためのクロックライン３０２ａ、３０２ｂ、３０２ｃが水平方向に配置されている。有効画素３１における各クロックライン３０１ａ、３０１ｂ、３０１ｃと各クロックライン３０２ａ、３０２ｂ、３０２ｃとの間にはφＲＳＤｎを供給するためのクロックライン３０３ａ、３０３ｂ、３０３ｃが配置されている。
【００８５】
また、ＯＢ画素３３はメタル層３０４で覆われている。このメタル層３０４は、ＯＢ画素３３にφＲＳＤＯＢを供給しさらに埋込フォトダイオード（ＢＰＤ）１１の遮光を兼ねている。クロックライン３０３ａ、３０３ｂ、３０３ｃとメタル層３０４は同一層で形成されている。
【００８６】
有効画素３１とＯＢ画素３３の境界部分には、クロックライン３０３ａ、３０３ｂ、３０３ｃとメタル層３０４が電気的に導通しない最低限の幅を有する分離領域３９が設けられている。また、この分離領域３９によってクロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素とＯＢ画素間で分離されているが、この理由については後述する。
【００８７】
図１３は、図１１の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。図１１の回路構成図には図示していないが、電子シャッター動作を行う場合は奇数行と偶数行とでそれぞれ交互にパルスを送出する必要がある。そのため、図１３では、φＴＧｎ、φＴＧｎ＋１、φＲＳＤｎ、φＲＳＤｎ＋１のように区別している。また、電子シャッター動作に限り選択行、リセット行にはφＲＳＧｎ、φＲＳＧｎ＋１が、また非選択行にはφＲＳＧＮ（φＲＳＧと区別するためにφＲＳＧＮと記す）が送出される構成になっている。
【００８８】
まず、リセット行のリセット動作を行う。Ｔ１期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢが高レベル、φＲＳＧｎが高レベル（ＯＦＦ状態）、φＲＳＧｎ＋１が低レベル（ＯＮ状態）にあるので、任意の選択されたリセット行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎ＋１の高レベル電位に初期化される。
【００８９】
Ｔ２期間においては、φＴＧｎ＋１が低レベル（ＯＮ状態）にあるので任意の選択されたリセット行に接続される画素群の埋込フォトダイオード１１に蓄積されている電荷がＪＦＥＴ１２のゲート領域に転送される。
【００９０】
Ｔ３期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢ、φＲＳＧｎ＋１が低レベルにあるので任意の選択されたリセット行に接続される画素群のＪＦＥＴ１２のゲート領域に転送された電荷がφＲＳＤｎ＋１の低レベル電位にリセットされる。以上で電子シャッター動作時のリセット動作が完了し実効的な蓄積開始時が決定される。
【００９１】
次に、選択行の読み出し動作を行う。Ｔ４期間以後においては、実際の画素信号転送読み出し動作が開始される。Ｔ４においては、φＲＳＤｎ、φＲＳＤＯＢが高レベル、φＲＳＧｎが低レベルにあるので、選択行に接続された画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベル電位に初期化される。
【００９２】
Ｔ５期間においては、φＲＳＴＶが低レベル、φＴｄが高レベルにあるので、選択行に接続された画素群のソースフォロワ動作が行われる。これにより、選択行に接続された画素群のＪＦＥＴの初期化状態の信号が蓄積容量ＣＴＤ１９ｄに充電される。
【００９３】
Ｔ６期間においては、φＴＧｎが低レベルにあるので、選択行に接続された画素群の埋込フォトダイオード１１に蓄積されている光電変換された電荷がＪＦＥＴ１２のゲート領域に転送される。
【００９４】
Ｔ７期間においては、φＲＳＴＶが低レベル、φＴｓが高レベルにあるので、選択行に接続された画素群のソースフォロワ動作が行われ、フォトダイオード１１で光電変換された電荷に相当する信号が蓄積容量ＣＴＳ１９ｓに充電される。
【００９５】
Ｔ８期間以後においては、順次画素信号を素子外部に排出する。Ｔ１以前からＴ５直前まで非選択行に送出されるφＲＳＧＮが高レベル（ＯＦＦ状態）にある。これは、φＲＳＤＯＢが高レベルになる期間においてリセット行、選択行以外の非選択行のφＲＳＧが低レベル（ＯＮ状態）であると、φＲＳＤＯＢがリセット行、選択行以外の非選択行ＯＢ画素に共通に送出されるので、同一垂直信号ラインに接続されるＯＢ画素信号が全て重畳されて出力されることになる。このため、φＲＳＤＯＢが高レベルになる期間において非選択行のφＲＳＧ（φＲＳＧＮ）は高レベル（ＯＦＦ状態）にする必要があるからである。
【００９６】
以上の動作を垂直走査方向に順次シフトさせて画素信号を読み出すことにより電子シャッター動作が行われる。
【００９７】
次に、図１２に示す分離領域３９において、クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素３１とＯＢ画素３３間で分離されている理由について説明する。
【００９８】
上述のような電子シャッター動作では、選択行、リセット行以外の非選択行においてＯＢ画素部３３での画素出力重畳を防止するためにパルスφＲＳＧＮが１水平期間毎にスイッチングすることになる。クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素とＯＢ画素間で接続されていると、有効画素部でもパルスφＲＳＧＮが１水平期間毎にスイッチングすることになりノイズの発生源となる可能性がある。ノイズ発生源を排除すること、またもともとφＲＳＧＮはＯＢ画素部でのみ必要で有効画素部では不要なパルスであることから、クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃを有効画素３１とＯＢ画素３３間で分離する必要がある。
【００９９】
上記第４の実施の形態によれば、φＴＧｎ、φＲＳＧｎのクロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃを、有効画素３１とＯＢ画素３３の境界部分で分離しているため、電子シャッター動作を行った場合にノイズ発生源となるパルスを有効画素３１から排除でき、ノイズの発生を抑制することができる。
【０１００】
また、本実施の形態では、第１の実施の形態と同様にＯＢ画素部分の埋込フォトダイオードを遮光している。したがって、従来の画素構造と製造プロセスのままでプロセスを複雑にすることなく、温度補償機能を果たし且つ黒レベルの基準となるＯＢ画素３３を容易に形成することができる。
【０１０１】
図１４は、本発明の第５の実施の形態による固体撮像装置を示す構成図であり、図１０と同一部分には同一符号を付す。
【０１０２】
図１４に示すように、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直駆動回路１と、有効画素３１とＯＢ画素３３間に配置され有効画素３１とＯＢ画素３３に駆動パルスを送出する垂直駆動回路２と、水平走査回路３５と、リセット／バイアス回路１、リセット／バイアス回路２と、垂直走査回路１及び２に供給されるパルス群と、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路に供給されるパルスによって構成されている。
【０１０３】
図１５は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０４】
有効画素３１は垂直走査回路１及び垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎによって、またＯＢ画素３３は垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素３３共通に供給されるφＲＳＤＯＢによってそれぞれ駆動される。
【０１０５】
上記第５の実施の形態においても、第４の実施の形態と同様に全ＯＢ画素３３共通にφＲＳＤＯＢを供給するメタル層を形成できるので、ＯＢ画素３３に形成したフォトダイオードの遮光を該メタル層で兼ねることができる。従って、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を容易に形成することができる。つまり、プロセスを複雑にすることなくフォトダイオードを有するＯＢ画素が容易に形成可能となる。
【０１０６】
また、本実施の形態では、垂直走査回路２を有効画素部３１とＯＢ画素部３３との間に配置している。したがって、図１３で示した駆動タイミングと同様の電子シャッター動作を行う場合、垂直走査回路２は有効画素部３１とＯＢ画素部３３の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を送出し、さらにＯＢ画素部３３の非選択行にはφＲＳＧＮを送出できる構成となる。これにより、電子シャッター動作を行った場合にノイズ発生源となるパルスを有効画素３１から排除することができる。また、固体撮像装置が多画素、大面積化した場合に垂直走査回路１、垂直走査回路２によって両側から有効画素３１にパルスを送出することにより、駆動パルス波形の劣化を防止でき、駆動速度の劣化を防止することができる。
【０１０７】
図１６は、本発明の第６の実施の形態による固体撮像装置を示す構成図であり、図１０と同一部分には同一符号を付す。
【０１０８】
図１６に示すように、固体撮像装置は、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直走査回路１と、有効画素３１とＯＢ画素３３間に配置され有効画素３１に駆動パルスを供給する垂直走査回路２と、ＯＢ画素３３に駆動パルスを供給する垂直走査回路３と、水平走査回路３５と、リセット／バイアス回路１、リセット／バイアス回路２と、垂直走査回路１、２、３に供給されるパルス群と、垂直走査回路１、２に供給されるパルスと、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路１，２に供給されるパルスによって構成されている。
【０１０９】
図１７は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１１０】
有効画素３１は垂直走査回路１及び垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎによって、またＯＢ画素３３は垂直走査回路３から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素共通に送出されるφＲＳＤＯＢによってそれぞれ駆動される。
【０１１１】
上記第６の実施の形態においても、第４の実施の形態と同様に、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を容易に形成することができる。
【０１１２】
また、本実施の形態では、垂直走査回路２を有効画素部３１とＯＢ画素部３３間に配置し、垂直走査回路３をＯＢ画素部３３近傍に配置している。したがって、図１３で示した駆動タイミングと同様の電子シャッター動作を行う場合、垂直走査回路１、２は有効画素部の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を送出し、垂直走査回路３はＯＢ画素部３３の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を供給し、非選択行にはφＲＳＧＮを供給できる構成となる。これにより、第５の実施の形態と同様にノイズ発生源となるパルスを有効画素３１から排除することができ、駆動パルス波形の劣化を防止でき、駆動速度の劣化を防止することができる。
【０１１３】
また、上記第５の実施の形態では、図１５に示すように、有効画素３１とＯＢ画素３３間に垂直走査回路２を配置するため、水平信号ラインの全長が長くなることで寄生容量が増加すると蓄積容量との容量分割比が低下してしまい、素子出力信号の低下も考えられる。これに対して第６の実施の形態では、ＯＢ画素３３を駆動するパルス信号を送出する回路（即ち、図１７に示す垂直走査回路３）を第５の実施の形態の垂直走査回路２から分離することにより、図１７に示す垂直走査回路２の幅を短くして寄生容量の増加を抑制している。
【０１１４】
【発明の効果】
以上説明したように本発明によれば、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を備えた固体撮像装置を提供することができる。
【０１１５】
また、本発明によれば、有効画素とＯＢ画素との境界を分離することにより、電子シャッター動作を行った場合にノイズの発生源となるパルスを有効画素から排除できる固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【図２】図１に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図３】図１に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【図４】本発明の第２の実施の形態による固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図５】本発明の第３の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【図６】図５に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図７】図５に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【図８】図５の固体撮像装置に電子シャッター動作をさせるための垂直駆動回路を示す構成図である。
【図９】図５の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【図１０】本発明の第４の実施の形態による固体撮像装置を示す構成図である。
【図１１】本発明の第４の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１２】図１１に示す有効画素とＯＢ画素の境界部分を示す平面図である。
【図１３】図１１の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【図１４】本発明の第５の実施の形態による固体撮像装置を示す構成図である。
【図１５】本発明の第５の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１６】本発明の第６の実施の形態による固体撮像装置を示す構成図である。
【図１７】本発明の第６の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１８】従来の固体撮像装置の一構成例を示す平面図である。
【図１９】図１８に示す有効画素２Ａの一構成例を示す断面図である。
【図２０】ＯＢ画素２Ｂの一構成例を示す断面図である。
【符号の説明】
１…画素領域 ２…画素
２Ａ…有効画素 ２Ａ−ａ…有効画素
２Ｂ…ＯＢ画素 ２Ｂ−ａ…ＯＢ画素
３…受光部有効画素領域 ４…ＯＢ画素領域
５…ＯＢ部金属遮光膜 ６…読み出し回路
７…周辺回路領域 １０…単位画素
１１…フォトダイオード １２…ＪＦＥＴ
１３…ＭＯＳＦＥＴ（ＱＴＧ） １４…ＭＯＳＦＥＴ（ＱＲＳＧ）
１５…垂直信号ライン
１６…垂直信号ラインリセット用トランジスタ（ＱＲＳＴＶ）
１７…垂直走査回路
１８ｓ…第１の転送トランジスタ（ＱＴＳ）
１８ｄ…第２の転送トランジスタ（ＱＴＤ）
１９ｓ…第１の信号蓄積用コンデンサ（ＣＴＳ）
１９ｄ…第２の信号蓄積用コンデンサ（ＣＴＤ）
２０ｓ…第１の水平選択用トランジスタ（ＱＨＳ）
２０ｄ…第２の水平選択用トランジスタ（ＱＨＤ）
２１…水平走査回路
２１ｓ…水平選択用トランジスタ（ＱＨＳ）
２１ｄ…水平選択用トランジスタ（ＱＨＤ）
２２…水平走査回路 ２２ｓ，２２ｄ…水平信号ライン
２３…水平信号ラインリセット用トランジスタ
２３ｓ，２３ｄ…水平信号ライン
２４…１層目Ａｌ（１ｓｔＡｌ） ２５…２層目Ａｌ（２ｎｄＡｌ）
２６…画素分離領域 ２７…バイアス電流源
２９…ＯＢ画素 ３１…有効画素
３３…ＯＢ画素 ３５…水平走査回路
３７…リセット／バイアス回路 ３９…分離領域
１０１…ｐ型基板 １０２…ｎ型ウェル
１０３…ｐ- 型不純物領域 １０４…ｎ+ 型不純物領域
１０７…ｎ+ 型不純物領域
１０８…第２層ポリシリコンゲート（ポリシリコン層）
１０９…第１層ポリシリコンゲート（ポリシリコン層）
１１０…垂直信号線
１１３…埋め込みフォトダイオード（ＢＰＤ）
１１４…ＭＩＳ型静電誘導トランジスタ（ＭＩＳＳＩＴ）
３０１ａ〜３０１ｃ…φＴＧｎを供給するクロックライン
３０２ａ〜３０２ｃ…φＲＳＧｎを供給するクロックライン
３０３ａ〜３０３ｃ…φＲＳＤｎを供給するクロックライン
３０４…メタル層
【発明の属する技術分野】
本発明は、ビデオカメラや電子スチルカメラに用いられる固体撮像装置及びそれを用いた電子シャッター動作の駆動方法に関するもので、更に詳しくは簡単な製造プロセスによりＯｐｔｉｃａｌ Ｂｌａｃｋ画素（以下、「ＯＢ画素」と称す）を形成可能な固体撮像装置及びそれを用いた電子シャッター動作の駆動方法に関するものである。
【０００２】
【従来の技術】
ビデオカメラや電子スチルカメラに用いる固体撮像装置としては、ＣＣＤ(Charge Coupled Device)や増幅型撮像素子が用いられる。近年、高解像度の要求により３０万画素〜１００万画素を越える固体撮像装置が開発され、このような固体撮像装置がビデオカメラや電子スチルカメラに搭載されるようになった。尚、固体撮像装置は、例えば、マトリックス状に配置されている複数の画素に入射した光を画素信号に光電変換することによって、被写体の画像を撮像する装置である。
【０００３】
図１８は、従来の固体撮像装置の一構成例を示す平面図である。同図に示す固体撮像装置の画素領域１には、複数の画素２がマトリックス状に配置されている。この画素領域１の中央部は受光部有効画素領域３とされており、複数の有効画素２Ａによって形成されている。一方、受光部有効画素領域３の外周部は、ＯＢ画素領域４とされている。このＯＢ画素領域４に形成されているＯＢ画素２Ｂは、有効画素２Ａと同一の構成を有しているが、その上部の全面に、ＯＢ部金属遮光膜５が形成されており、ＯＢ画素２Ｂへの光の入射が規制されている。
【０００４】
受光部有効画素領域３の内部に形成されている有効画素２Ａは、被写体からの光を受光し、その光を信号電荷に光電変換し、その信号電荷に対応した画素信号を出力するようになされている。
【０００５】
図１９は、図１８に示す有効画素２Ａの一構成例を示す断面図である。この有効画素２Ａ−ａは、被写体からの光を受光して画素信号に光電変換する埋め込みフォトダイオード（以下、「ＢＰＤ」という）１１３及び画素信号を増幅して出力するＭＩＳ型静電誘導トランジスタ（以下、「ＭＩＳＳＩＴ」という）１１４によって構成されている。
【０００６】
ＢＰＤ１１３においては、ｐ型基板１０１の上部に形成されているｎ型ウェル１０２の上部にｐ- 型不純物領域１０３が形成され、さらにｐ- 型不純物領域１０３の上部にｎ+ 型不純物領域１０４が形成されている。ここで、各ポリシリコン層１０８，１０９を形成後に、ＢＰＤ１１３の表面ｎ+ 型不純物領域（１０４の表面部分）が形成されている。よって、第２層ポリシリコンゲート１０８の下には、ｎ+ 型不純物領域１０４が形成されていない。
【０００７】
一方、ＭＩＳＳＩＴ１１４においては、ｎ型ウェル１０２の上部にｎ+ 型不純物領域１０７が形成されており、ｎ+ 型不純物領域１０７の上部を囲む形で第１層ポリシリコンゲート１０９が形成されている。
【０００８】
第２層ポリシリコンゲート１０８は、ＢＰＤ１１３のｐ- 型不純物領域１０３に蓄積されている、入射光に対応する画素信号（信号電荷）をＭＩＳＳＩＴ１１４の第１層ポリシリコンゲート１０９下に転送するようになされており、ｐ- 型不純物領域１０３の露出部分及び第１層ポリシリコンゲート１０９の両方に、その一部が重なる（上下方向において）ように形成されている。
【０００９】
さらに、ＭＩＳＳＩＴ１１４で増幅された画素信号を垂直方向に伝達する垂直信号線１１０が形成されている。なお、この垂直信号線１１０はアルミニウムによってＭＩＳＳＩＴ１１４の上部の全面に形成されており、ＭＩＳＳＩＴ１１４への光の入射を規制するＭＩＳＳＩＴ遮光用アルミも兼ねている。但し、この垂直信号線１１０は、ＢＰＤ１１３の上部には形成されておらず、被写体からの光がＢＰＤ１１３に入射することができるようになっている。
【００１０】
被写体からの光がＢＰＤ１１３に入射すると、光電変換された画素信号（信号電荷）がｐ- 型不純物領域１０３に蓄積される。またこのとき、第１層ポリシリコンゲート１０９（ＭＩＳＳＩＴ１１４のゲート）には負電位が印加されており、ＭＩＳＳＩＴ１１４が遮断状態であると同時に、第１層ポリシリコンゲート１０９の下部は反転層が誘起され、ｐ型領域となっている（図示せず）。
【００１１】
次に、第２層ポリシリコンゲート１０８（転送スイッチのゲート）に所定のレベルの負電位が印加されると、ｐ- 型不純物領域１０３に蓄積されている画像信号（信号電荷）が、第２層ポリシリコンゲート１０８の下に誘起されるｐチャンネル（図示せず）を介して、ＭＩＳＳＩＴ１１４（第１層ポリシリコンゲート１０９の下部に誘起されているｐ型反転層）に転送される。その後、第２層ポリシリコンゲート１０８の電位をもとに戻して、転送スイッチを遮断状態にする。続けて第１層ポリシリコンゲート１０９（ＭＩＳＳＩＴ１１４のゲート）の電位を蓄積時よりも高い所定の電位にしてＭＩＳＳＩＴ１１４をオン状態にする。するとＭＩＳＳＩＴ１１４に転送された画像信号（信号電荷）は増幅され、垂直信号線１１０を介して読み出し回路６に供給される。そして、ＭＩＳＳＩＴ１１４をリセットした後、再び蓄積状態にする。
【００１２】
一方、ＯＢ画素領域４に形成されているＯＢ画素２Ｂは、上記有効画素２Ａとほぼ同一の構成を有している。しかしながら、上述したように、ＯＢ画素２Ｂの上部には、ＯＢ部金属遮光膜５が形成されている。
【００１３】
図２０は、ＯＢ画素２Ｂの一構成例を示す断面図である。このＯＢ画素２Ｂ−ａの構成は、図１９に示す有効画素２Ａ−ａの構成と基本的に同様であるが、ＢＰＤ１１３への光の入射を規制するＯＢ部金属遮光膜５が、垂直信号線１１０の上部に、画素部全体を覆うように形成されている。従って、このＯＢ画素２Ｂ−ａにおけるＢＰＤ１１３は光感度を有しない。垂直信号線１１０からは、ＢＰＤ１１３の蓄積する信号電荷が０であるときの出力信号が出力される。すなわち、この信号は、被写体の光に対応しない信号であり、有効画素２Ａから読み出された画像信号を処理する基準信号として用いられる。
【００１４】
読み出し回路６は、画素領域１のすべての画素２（有効画素２Ａ及びＯＢ画素２Ｂ）の蓄積している信号（画像信号及び画像処理基準信号）を読み出し、出力端子８から外部に出力する。画素領域１及び読み出し回路６の周囲に配置されている周辺回路領域７には、この固体撮像装置の動作を制御する所定の回路（例えば、読み出し回路６の制御回路等）が形成されている。
【００１５】
【発明が解決しようとする課題】
上述したように、固体撮像装置においては、通常、有効画素２Ａの出力する画像信号の処理に用いられる基準信号を得るために、有効画素領域３の外周部にＯＢ画素領域４が形成されている。そして、このＯＢ画素領域４内のＯＢ画素２Ｂは、受光部にフォトダイオードが形成されている有効画素を利用したものである。このため、このＯＢ画素２Ｂ上には、フォトダイオードを遮光する専用の遮光メタル層であるＯＢ部金属遮光膜５を形成する必要がある。
【００１６】
特に、固体撮像装置が増幅型固体撮像装置である場合（例えば、図１９及び図２０に各々示す、有効画素２Ａ−ａ及びＯＢ画素２Ｂ−ｂが用いられている固体撮像装置である場合）、図２０に示すように、ＯＢ部金属遮光膜５を、垂直信号線１１０の上側に、垂直信号線１１０とは別に設ける必要がある（垂直信号線１１０をＢＰＤ１１３の上部に延長し、ＯＢ部金属遮光膜５として用いると、垂直信号線が短絡してしまうため）。
【００１７】
従って、従来の増幅型固体撮像装置においては、専用の遮光膜を形成する必要があり、歩留まりが悪化するという課題があった。
【００１８】
一方、専用の遮光膜を形成しないＯＢ画素を製作するには、フォトダイオードを形成しない画素を擬似的にＯＢ画素として用いることが考えられる。しかし、このようなフォトダイオードを有しないＯＢ画素を用いると、暗電流の温度補償といった機能を果たさなくなり、黒レベルの基準が不十分となってしまう。
【００１９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を備えた固体撮像装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１態様に係る固体撮像装置は、画像信号を生成する有効画素と、基準信号を生成するＯＢ画素と、駆動パルス信号を前記画素にＡｌ配線を介して送出する垂直走査回路とを有する固体撮像装置であって、前記有効画素は、フォトダイオードと複数のトランジスタとを有し、マトリクス状に複数配置され画像信号を受け取る垂直読み出し線と垂直方向に共通に接続され、前記ＯＢ画素は、フォトダイオードと複数のトランジスタとを有し、垂直方向に複数配置され基準信号を受け取る垂直読み出し線と垂直方向に共通に接続され、前記複数のトランジスタは、前記フォトダイオードの電荷を増幅するためのトランジスタと、前記フォトダイオードから前記増幅するためのトランジスタに前記電荷を転送するためのトランジスタと、前記増幅するためのトランジスタのゲート電位を制御するためのトランジスタであり、前記垂直走査回路は、リセットする行に対して第１の駆動パルスを送出し、前記画素から画像信号又は基準信号を出力する行に対して第２の駆動パルスを送出し、それ以外の行に対して第３の駆動パルスを送出するとともに、前記有効画素に駆動パルス信号を送出する第１の垂直走査回路と、少なくとも前記ＯＢ画素に駆動パルス信号を送出する第２の垂直走査回路と、を有し、前記Ａｌ配線は、行方向に配列された前記画素に共通に接続され、前記Ａｌ配線のいずれか一つの配線は、前記ＯＢ画素の前記フォトダイオードを覆う遮光膜として兼用され、前記ＯＢ画素における前記ゲート電位を制御するための前記トランジスタのドレインに接続されることを特徴とする。
【００２９】
本発明の第２態様に係る固体撮像装置は、第１態様において、前記第２の垂直走査回路は、前記有効画素と前記ＯＢ画素との間に配置され、且つ、前記有効画素に駆動パルスを送出する回路部と、前記ＯＢ画素に駆動パルスを送出する回路部とを有することを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【００３４】
図１中の点線で囲まれた部分は、単位画素１０の等価回路である。この固体撮像装置は、高感度、高解像度の増幅型撮像素子である。
【００３５】
単位画素１０は、光電変換を行うフォトダイオード１１、フォトダイオードで光電変換された電荷を増幅するための接合型電界効果トランジスタ（ＪＦＥＴ）１２、フォトダイオードで光電変換された電荷をＪＦＥＴのゲート領域へ転送するためのＭＯＳＦＥＴ（以下、「ＱＴＧ」と称す）１３、ＪＦＥＴのゲート電位を制御するためのＭＯＳＦＥＴ（以下、「ＱＲＳＧ」と称す）１４から構成されている。また、垂直走査回路１７からはＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＱＲＳＧ１４のゲート電位を制御するための駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３がそれぞれ選択された水平ラインに印加される。ＪＦＥＴ１２のゲート電位はφＲＳＤによって全画素共通に駆動される構成になっている。
【００３６】
また、各画素のＪＦＥＴ１２のソース電極は垂直信号ライン１５で垂直方向に共通接続されている。垂直信号ライン１５の一端は、垂直信号ラインリセット用トランジスタ（以下、「ＱＲＳＴＶ」と称す）１６及びバイアス電流源２７に接続されている。このＱＲＳＴＶ１６のゲート電位はφＲＳＴＶによって駆動される。垂直信号ライン１５の他端は、第１の転送トランジスタ（以下、「ＱＴＳ」と称す）１８ｓ、第２の転送トランジスタ（以下、「ＱＴＤ」と称す）１８ｄの一端に接続されている。各ＱＴＳ、ＱＴＤの他端は、それぞれ第１の信号蓄積用コンデンサ（以下、「ＣＴＳ」と称す）１９ｓ、第２の信号蓄積用コンデンサ（以下、「ＣＴＤ」と称す）１９ｄに接続され、さらにそれぞれ第１の水平選択用トランジスタ（以下、「ＱＨＳ」と称す）２０ｓの一端、第２の水平選択用トランジスタ（以下、「ＱＨＤ」と称す）２０ｄの一端に接続されている。各ＱＨＳ、ＱＨＤのゲート電位は水平走査回路２１から送出される駆動パルスφＨ１、φＨ２、φＨ３によって駆動される。各ＱＴＳ、ＱＴＤのゲート電位は駆動パルスφＴｓ、φＴｄによって駆動される。各ＱＨＳ、ＱＨＤの他端は水平信号ライン２２ｓ，２２ｄに接続されている。各水平信号ライン２２ｓ，２２ｄの一端は出力アンプＶｏｄ１，Ｖｏｓ１に接続され、出力アンプから画素の信号を素子外部に出力する。各水平信号ライン２２ｓ，２２ｄの他端は水平信号ラインリセット用トランジスタ２３に接続されている。このトランジスタ２３はφＲＳＴＨによって駆動される。また、各画素のドレイン端子ＶＤは全画素共通に接続されている。
【００３７】
図２は、図１に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。図１中のφＲＳＤラインは２層目Ａｌ（２ｎｄＡｌ）２５で形成されている。φＴＧラインとφＲＳＧラインはPoly-Si （図示せず）で形成されており、このPoly-Si は、２層目Ａｌ２５の下方（紙面の裏側方向）に形成されている。また、２層目Ａｌ２５はＪＦＥＴ（図１のＪＦＥＴ１２）の遮光を兼ねており、このＪＦＥＴは有効画素の２層目Ａｌ２５の下方に配置されている。フォトダイオード（ＢＰＤ）１１の上方には２層目Ａｌ２５が形成されていない。
【００３８】
光電変換を行う有効画素部分においては、行方向に２層目Ａｌ（φＲＳＤライン）２５が共通に接続され、ＯＢ画素部分においては、２層目Ａｌ（φＲＳＤライン）２５が画素全体を覆うことによりＢＰＤ部分まで遮光している。つまり、有効画素部分のφＲＳＤラインとＯＢ画素部分のφＲＳＤラインは共通に接続されており、有効画素とＯＢ画素はいずれもフォトダイオード１１を有する同一画素で構成されている。
【００３９】
上記第１の実施の形態によれば、全画素共通に駆動させるパルス信号ライン（φＲＳＤライン）を、有効画素部分では水平方向に共通に形成し、フォトダイオード（ＢＰＤ）を備えたＯＢ画素部分では画素全体を覆うように形成することにより、ＯＢ画素部分のＢＰＤを遮光している。したがって、フォトダイオードをＯＢ画素に形成しても、該フォトダイオードを遮光する専用の遮光膜を形成する必要がない。これにより、従来の画素構造を変更することなく且つ製造プロセスを複雑にすることなく、温度補償機能を果たし且つ黒レベルの基準となるＯＢ画素を容易に形成することができる。
【００４０】
次に、第１の実施の形態による固体撮像装置の駆動タイミングについて図３を参照しつつ説明する。図３は、図１に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【００４１】
まず、Ｔ１期間においては、φＲＳＤが高レベル、φＲＳＧｎ（例えばｎは１〜３のいずれか）が低レベル（ＱＲＳＧ１４は導通）にあるので選択行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤの高レベルに初期化される。
【００４２】
Ｔ２期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので選択された画素群のソースフォロア動作が行われ、ＪＦＥＴ１２の初期化された状態の信号がＣＴＤ１９ｄに蓄積される。
【００４３】
Ｔ３期間においては、φＴＧｎ（例えばｎは１〜３のいずれか）が低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので選択された画素群のフォトダイオード１１で光電変換された信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００４４】
Ｔ４期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので選択された画素群のソースフォロア動作が行われ、フォトダイオード１１で光電変換された信号電荷に対応する信号が蓄積容量ＣＴＳ１９ｓに蓄積される。
【００４５】
Ｔ５期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００４６】
図４は、本発明の第２の実施の形態による固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図であり、図２と同一部分については同一符号を付し、異なる部分についてのみ説明する。
【００４７】
図２の固体撮像装置の光電変換を行う有効画素部分では、２層目Ａｌ２５が行方向にのみ形成されている（φＲＳＤラインが行方向に共通接続されている）。これに対して、図４の固体撮像装置の有効画素部分では、２層目Ａｌ２５が行方向のみでなく画素分離領域２６にも形成され即ちメッシュ状に形成されている（φＲＳＤラインが行方向のみでなく画素分離領域２６をも共通接続されている）。
【００４８】
すなわち、図２の固体撮像装置の有効画素部分では、２層目Ａｌ２５が形成されていないＢＰＤ１１上の部分において１層目Ａｌ（１ｓｔＡｌ）２４が形成されている部分がある。これに対して、図４の固体撮像装置の有効画素部分では、ＢＰＤ１１上の部分において１層目Ａｌが形成されている部分の上方にも２層目Ａｌ２５を形成している。したがって、図２の固体撮像装置では、ＢＰＤ１１の受光部面積（Ａｌが形成されていない開口部分の面積、即ち遮光されていない面積）を１層目Ａｌ２４と２層目Ａｌ２５の両方で規定しなければならないのに対して、図４の固体撮像装置では、ＢＰＤ１１の受光部面積を２層目Ａｌ２５のみで規定することができる。これにより、２層目Ａｌ２５を形成するという１回の工程で開口部分を規定できるため、画素間の開口ばらつきを抑えることができる。
【００４９】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００５０】
また、第２の実施の形態による固体撮像装置の回路構成は、第１の実施の形態による回路構成と同一である。
【００５１】
また、第２の実施の形態による固体撮像装置の駆動タイミングは、第１の実施の形態による駆動タイミングと同一である。
【００５２】
図５は、本発明の第３の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図であり、図１と同一部分には同一符号を付し、また図１と同一部分の説明は省略する。
【００５３】
垂直走査回路１７側の垂直読み出し線１５−１、１５−２それぞれに共通に接続されている垂直画素列が有効画素を構成し、垂直読み出し線１５−３に共通に接続されている垂直画素列がＯＢ画素２９を構成している。
【００５４】
垂直走査回路１７から送出される駆動パルスφＲＳＤ１、φＲＳＤ２、φＲＳＤ３はそれぞれ選択行に印加されるが、これらの駆動パルスは有効画素に対してのみ送出される構成になっている。また、駆動パルスφＲＳＤＯＢ（φＲＳＤ１〜φＲＳＤ３と区別するためにφＲＳＤＯＢと記す）は全ＯＢ画素２９共通に印加される構成になっている。
【００５５】
図６は、図５に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図であり、図２と同一部分については同一符号を付す。
【００５６】
この固体撮像装置は、有効画素３１とＯＢ画素２９のいずれもフォトダイオード（ＢＰＤ）１１を有する同一画素で構成されている。図５中のφＲＳＤ１、φＲＳＤ２、φＲＳＤ３は有効画素部分の行方向に２層目Ａｌ（２ｎｄＡｌ）２５で形成されており、φＲＳＤ１、φＲＳＤ２、φＲＳＤ３それぞれは互いに接続されていない。図５中のφＲＳＤＯＢラインはＯＢ画素部分全体を覆うように２層目Ａｌ２５で形成されており、この２層目Ａｌ２５によってＯＢ画素２９のＢＰＤは遮光されている。
【００５７】
また、有効画素３１とＯＢ画素２９の境界部分には２層目Ａｌ２５が形成されていない。これは、有効画素部分のφＲＳＤラインとＯＢ画素部分のφＲＳＤＯＢラインを同一層である２層目Ａｌ２５で形成しているため、φＲＳＤラインとφＲＳＤＯＢラインの短絡を防止すべく２層目Ａｌ２５を電気的に分離する必要があるからである。このように境界部分に２層目Ａｌ２５を形成しないと、境界部分に隣接するＯＢ画素列はフォトダイオードの遮光が不十分となる。しかし、ＯＢ画素２９の信号処理を行う際に、この境界部分の画素列の信号を利用しないか、又は、フォトダイオードの遮光が不十分となるＯＢ画素列を境界部分に発生させないようにするために画素分離領域を部分的に広く形成する等の手段を施すことにより、フォトダイオードの遮光が不十分となる場合の問題を解決できる。
【００５８】
上記第３の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００５９】
尚、上記第３の実施の形態の構成に第２の実施の形態のＢＰＤ１１の受光部面積を２層目Ａｌ２５のみで規定する構成を加えることも可能である。これにより、画素間の開口ばらつきを抑えることができる。
【００６０】
次に、第３の実施の形態による固体撮像装置の駆動タイミングについて図７を参照しつつ説明する。図７は、図５に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【００６１】
ＯＢ画素部分では全ＯＢ画素２９が共通にφＲＳＤＯＢが印加される。φＲＳＤｎとφＲＳＤＯＢの駆動パルスは同一タイミングである。
Ｔ１期間においては、φＲＳＤｎが高レベル、φＲＳＧｎが低レベル（ＱＲＳＧ１４は導通）にあるので選択行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベルに初期化される。
【００６２】
Ｔ２期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので選択された画素群のソースフォロア動作が行われ、ＪＦＥＴ１２の初期化された状態の信号がＣＴＤ１９ｄに蓄積される。
【００６３】
Ｔ３期間においては、φＴＧｎが低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので選択された画素群のフォトダイオード１１で光電変換された信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００６４】
Ｔ４期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので選択された画素群のソースフォロア動作が行われ、光電変換された信号電荷に対応する信号がＣＴＳ１９ｓに蓄積される。
【００６５】
Ｔ５期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００６６】
次に、図５に示す固体撮像装置を用いて電子シャッター動作をさせる場合について説明する。図５の固体撮像装置は、電子シャッター動作をさせた場合に特に有効である。また、この固体撮像装置においてφＲＳＤＯＢの配線を共通配線とし、φＲＳＤｎの配線をライン配線として分けて構成している理由は、電子シャッター動作をさせるためである。そして、電子シャッター動作をさせるには、図９に示すようにφＲＳＤｎとφＲＳＤｎ＋１に対してφＲＳＤＯＢのクロックが異なるものとしなければならず、さらにφＲＳＤＯＢのＡｌ配線でＯＢ画素のフォトダイオードを遮光する遮光膜を形成するためである。
【００６７】
図８は、図５の固体撮像装置に電子シャッター動作をさせるための垂直駆動回路を示す構成図である。この垂直駆動回路は、例えば図５に示すような偶奇の任意の選択行それぞれに、パルス信号φＲＳＧｎ＋１、φＴＧｎ＋１、φＲＳＤｎ＋１、及び、これと異なったパルス信号φＲＳＧｎ、φＴＧｎ、φＲＳＤｎを送出し、なおかつ全非選択行にはφＲＳＧＮを送出するための回路である。また、図８中のＬＳは、駆動パルス信号を画素駆動に必要な所定の電位に変換するためのレベルシフト回路を示すものである。
【００６８】
図８の垂直駆動回路を用いて図５の固体撮像装置に電子シャッター動作をさせる場合には、垂直走査回路１７から任意の選択リセット行にパルス信号φＴＧｎ＋１、φＲＳＤｎ＋１、φＲＳＧｎ＋１を送出して画素リセット動作を行うことにより実効的な蓄積開始時間を決定する。そして、任意の蓄積時間に相当する選択行に垂直走査回路１７からパルス信号φＴＧｎ、φＲＳＤｎ、φＲＳＧｎを送出して信号読み出し動作を行う。また、リセット動作を行う任意の選択リセット行及び選択行以外の全非選択行には、垂直走査回路１７からパルス信号φＲＳＧＮが送出される。
【００６９】
図９は、図５の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【００７０】
まず、Ｔ１期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢ、φＲＳＧｎが高レベル、φＲＳＧｎ＋１が低レベル（ＱＲＳＧ１４は導通）にあるので、任意の選択リセット行に接続される有効画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎ＋１の高レベル電位に初期化され、該選択リセット行に接続されるＯＢ画素群のＪＦＥＴ１２のゲート電位がφＲＳＤＯＢの高レベル電位に初期化される。
【００７１】
Ｔ２期間においては、φＴＧｎ＋１が低レベル（ＱＴＧ１３は導通）にあるので任意の選択リセット行に接続される画素群のフォトダイオード１１に蓄積されている電荷がＪＦＥＴ１２のゲート領域に転送される。
【００７２】
Ｔ３期間においては、φＲＳＤｎ＋１、φＲＳＧｎ＋１が低レベル（ＱＲＳＧ１４は導通）にあるので任意の選択リセット行に接続される画素群のＪＦＥＴ１２のゲート領域に転送された電荷がφＲＳＤｎ＋１の低レベル電位にリセットされる。以上で電子シャッター動作時のリセット動作が完了し実効的な蓄積開始時が決定される。
【００７３】
Ｔ４期間以後においては、実際の画素信号転送読み出し動作が開始される。
Ｔ４期間においては、φＲＳＤｎ、φＲＳＤＯＢが高レベル、φＲＳＧｎが低レベル（ＱＲＳＧ１４は導通）にあるので、選択行に接続された有効画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベル電位に初期化され、選択行に接続されたＯＢ画素群のＪＦＥＴ１２のゲート電位がφＲＳＤＯＢの高レベル電位に初期化される。
【００７４】
Ｔ５期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｄが高レベル（ＱＴＤ１８ｄは導通）にあるので、選択行に接続された画素群のソースフォロア動作が行われる。これにより、有効画素群については、ＪＦＥＴ１２の初期化された状態の信号が蓄積容量ＣＴＤ１９ｄに蓄積され、ＯＢ画素群については画素ＪＦＥＴのばらつきに相当する暗信号が蓄積容量ＣＴＤ１９ｄに充電される。
【００７５】
Ｔ６期間においては、φＴＧｎが低レベル（ＱＴＧ１３は導通）、φＲＳＴＶが高レベル（ＱＲＳＴＶ１６は導通）にあるので、選択行に接続された画素群のフォトダイオード１１で光電変換されて蓄積されている信号電荷がＪＦＥＴ１２のゲート領域へ転送される。
【００７６】
Ｔ７期間においては、φＲＳＧｎが高レベル（ＱＲＳＧ１４は非導通）、φＲＳＴＶが低レベル（ＱＲＳＴＶ１６は非導通）、φＴｓが高レベル（ＱＴＳ１８ｓは導通）にあるので、選択行に接続された画素群のソースフォロア動作が行われ、フォトダイオード１１で光電変換された信号電荷に相当する信号が蓄積容量ＣＴＳ１９ｓに充電される。
【００７７】
Ｔ８期間以後においては、φＨ１、φＨ２、φＨ３が順次高レベル（ＱＨＤ２０ｄ、ＱＨＳ２０ｓは導通）となり、ＣＴＤ１９ｄ、ＣＴＳ１９ｓに蓄積されていた画素信号が水平信号ライン２２ｓ，２２ｄに容量分割されて順次素子外部に読み出される。
【００７８】
以上の動作を垂直方向に順次シフトさせて画素信号を読み出すことにより電子シャッター動作が行われる。
【００７９】
図１０は、本発明の第４の実施の形態による固体撮像装置を示す構成図である。この固体撮像装置は、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直走査回路１と、ＯＢ画素３３に駆動パルスを送出する垂直走査回路２と、水平走査回路３５と、リセット／バイアス回路３７と、垂直走査回路１及び２に供給されるパルス群と、垂直走査回路１のみに供給されるパルスと、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路３７に供給されるパルスによって構成されている。
【００８０】
図１１は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、同一部分の説明は省略する。
【００８１】
有効画素３１及びＯＢ画素３３は、図９に示す単位画素１０と同一の構成を有する。また、有効画素３１とＯＢ画素３３は分離されており、この分離領域は１／２画素程度の幅を有する。また、ＯＢ画素３３は、温度補償機能を果たし且つ黒レベルの基準となるフォトダイオード１１を有する。
【００８２】
有効画素３１は、垂直走査回路１から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎ（ｎ＝１〜３）によって駆動される。また、ＯＢ画素３３は、垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素共通に供給されるφＲＳＤＯＢ（φＲＳＤと区別するためにφＲＳＤＯＢと記す）によって駆動される。
【００８３】
すなわち、垂直走査回路１からは有効画素３１のＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＪＦＥＴ１２のゲート電位を制御する駆動パルスφＲＳＤ１、φＲＳＤ２、φＲＳＤ３がそれぞれ選択行に印可される。また、有効画素３１のＱＲＳＧ１４のゲート電位は、垂直走査回路１からの駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３によって駆動される。一方、垂直走査回路２からはＱＴＧ１３のゲート電位を制御するための駆動パルスφＴＧ１、φＴＧ２、φＴＧ３とＱＲＳＧ１４のゲート電位を制御する駆動パルスφＲＳＧ１、φＲＳＧ２、φＲＳＧ３がそれぞれ選択行に印可される。また、ＪＦＥＴ１２のゲート電位はφＲＳＤＯＢによって全画素共通に駆動される構成になっている。
【００８４】
図１２は、図１１に示す有効画素とＯＢ画素の境界部分を示す平面図である。有効画素３１及びＯＢ画素３３にはφＴＧｎを供給するためのクロックライン３０１ａ、３０１ｂ、３０１ｃが水平方向に配置されている。クロックライン３０１ａ、３０１ｂ、３０１ｃそれぞれの上にはφＲＳＧｎを供給するためのクロックライン３０２ａ、３０２ｂ、３０２ｃが水平方向に配置されている。有効画素３１における各クロックライン３０１ａ、３０１ｂ、３０１ｃと各クロックライン３０２ａ、３０２ｂ、３０２ｃとの間にはφＲＳＤｎを供給するためのクロックライン３０３ａ、３０３ｂ、３０３ｃが配置されている。
【００８５】
また、ＯＢ画素３３はメタル層３０４で覆われている。このメタル層３０４は、ＯＢ画素３３にφＲＳＤＯＢを供給しさらに埋込フォトダイオード（ＢＰＤ）１１の遮光を兼ねている。クロックライン３０３ａ、３０３ｂ、３０３ｃとメタル層３０４は同一層で形成されている。
【００８６】
有効画素３１とＯＢ画素３３の境界部分には、クロックライン３０３ａ、３０３ｂ、３０３ｃとメタル層３０４が電気的に導通しない最低限の幅を有する分離領域３９が設けられている。また、この分離領域３９によってクロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素とＯＢ画素間で分離されているが、この理由については後述する。
【００８７】
図１３は、図１１の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。図１１の回路構成図には図示していないが、電子シャッター動作を行う場合は奇数行と偶数行とでそれぞれ交互にパルスを送出する必要がある。そのため、図１３では、φＴＧｎ、φＴＧｎ＋１、φＲＳＤｎ、φＲＳＤｎ＋１のように区別している。また、電子シャッター動作に限り選択行、リセット行にはφＲＳＧｎ、φＲＳＧｎ＋１が、また非選択行にはφＲＳＧＮ（φＲＳＧと区別するためにφＲＳＧＮと記す）が送出される構成になっている。
【００８８】
まず、リセット行のリセット動作を行う。Ｔ１期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢが高レベル、φＲＳＧｎが高レベル（ＯＦＦ状態）、φＲＳＧｎ＋１が低レベル（ＯＮ状態）にあるので、任意の選択されたリセット行に接続される画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎ＋１の高レベル電位に初期化される。
【００８９】
Ｔ２期間においては、φＴＧｎ＋１が低レベル（ＯＮ状態）にあるので任意の選択されたリセット行に接続される画素群の埋込フォトダイオード１１に蓄積されている電荷がＪＦＥＴ１２のゲート領域に転送される。
【００９０】
Ｔ３期間においては、φＲＳＤｎ＋１、φＲＳＤＯＢ、φＲＳＧｎ＋１が低レベルにあるので任意の選択されたリセット行に接続される画素群のＪＦＥＴ１２のゲート領域に転送された電荷がφＲＳＤｎ＋１の低レベル電位にリセットされる。以上で電子シャッター動作時のリセット動作が完了し実効的な蓄積開始時が決定される。
【００９１】
次に、選択行の読み出し動作を行う。Ｔ４期間以後においては、実際の画素信号転送読み出し動作が開始される。Ｔ４においては、φＲＳＤｎ、φＲＳＤＯＢが高レベル、φＲＳＧｎが低レベルにあるので、選択行に接続された画素群のＪＦＥＴ１２のゲート電位がφＲＳＤｎの高レベル電位に初期化される。
【００９２】
Ｔ５期間においては、φＲＳＴＶが低レベル、φＴｄが高レベルにあるので、選択行に接続された画素群のソースフォロワ動作が行われる。これにより、選択行に接続された画素群のＪＦＥＴの初期化状態の信号が蓄積容量ＣＴＤ１９ｄに充電される。
【００９３】
Ｔ６期間においては、φＴＧｎが低レベルにあるので、選択行に接続された画素群の埋込フォトダイオード１１に蓄積されている光電変換された電荷がＪＦＥＴ１２のゲート領域に転送される。
【００９４】
Ｔ７期間においては、φＲＳＴＶが低レベル、φＴｓが高レベルにあるので、選択行に接続された画素群のソースフォロワ動作が行われ、フォトダイオード１１で光電変換された電荷に相当する信号が蓄積容量ＣＴＳ１９ｓに充電される。
【００９５】
Ｔ８期間以後においては、順次画素信号を素子外部に排出する。Ｔ１以前からＴ５直前まで非選択行に送出されるφＲＳＧＮが高レベル（ＯＦＦ状態）にある。これは、φＲＳＤＯＢが高レベルになる期間においてリセット行、選択行以外の非選択行のφＲＳＧが低レベル（ＯＮ状態）であると、φＲＳＤＯＢがリセット行、選択行以外の非選択行ＯＢ画素に共通に送出されるので、同一垂直信号ラインに接続されるＯＢ画素信号が全て重畳されて出力されることになる。このため、φＲＳＤＯＢが高レベルになる期間において非選択行のφＲＳＧ（φＲＳＧＮ）は高レベル（ＯＦＦ状態）にする必要があるからである。
【００９６】
以上の動作を垂直走査方向に順次シフトさせて画素信号を読み出すことにより電子シャッター動作が行われる。
【００９７】
次に、図１２に示す分離領域３９において、クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素３１とＯＢ画素３３間で分離されている理由について説明する。
【００９８】
上述のような電子シャッター動作では、選択行、リセット行以外の非選択行においてＯＢ画素部３３での画素出力重畳を防止するためにパルスφＲＳＧＮが１水平期間毎にスイッチングすることになる。クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃが有効画素とＯＢ画素間で接続されていると、有効画素部でもパルスφＲＳＧＮが１水平期間毎にスイッチングすることになりノイズの発生源となる可能性がある。ノイズ発生源を排除すること、またもともとφＲＳＧＮはＯＢ画素部でのみ必要で有効画素部では不要なパルスであることから、クロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃを有効画素３１とＯＢ画素３３間で分離する必要がある。
【００９９】
上記第４の実施の形態によれば、φＴＧｎ、φＲＳＧｎのクロックライン３０１ａ、３０１ｂ、３０１ｃ、３０２ａ、３０２ｂ、３０２ｃを、有効画素３１とＯＢ画素３３の境界部分で分離しているため、電子シャッター動作を行った場合にノイズ発生源となるパルスを有効画素３１から排除でき、ノイズの発生を抑制することができる。
【０１００】
また、本実施の形態では、第１の実施の形態と同様にＯＢ画素部分の埋込フォトダイオードを遮光している。したがって、従来の画素構造と製造プロセスのままでプロセスを複雑にすることなく、温度補償機能を果たし且つ黒レベルの基準となるＯＢ画素３３を容易に形成することができる。
【０１０１】
図１４は、本発明の第５の実施の形態による固体撮像装置を示す構成図であり、図１０と同一部分には同一符号を付す。
【０１０２】
図１４に示すように、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直駆動回路１と、有効画素３１とＯＢ画素３３間に配置され有効画素３１とＯＢ画素３３に駆動パルスを送出する垂直駆動回路２と、水平走査回路３５と、リセット／バイアス回路１、リセット／バイアス回路２と、垂直走査回路１及び２に供給されるパルス群と、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路に供給されるパルスによって構成されている。
【０１０３】
図１５は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０４】
有効画素３１は垂直走査回路１及び垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎによって、またＯＢ画素３３は垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素３３共通に供給されるφＲＳＤＯＢによってそれぞれ駆動される。
【０１０５】
上記第５の実施の形態においても、第４の実施の形態と同様に全ＯＢ画素３３共通にφＲＳＤＯＢを供給するメタル層を形成できるので、ＯＢ画素３３に形成したフォトダイオードの遮光を該メタル層で兼ねることができる。従って、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を容易に形成することができる。つまり、プロセスを複雑にすることなくフォトダイオードを有するＯＢ画素が容易に形成可能となる。
【０１０６】
また、本実施の形態では、垂直走査回路２を有効画素部３１とＯＢ画素部３３との間に配置している。したがって、図１３で示した駆動タイミングと同様の電子シャッター動作を行う場合、垂直走査回路２は有効画素部３１とＯＢ画素部３３の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を送出し、さらにＯＢ画素部３３の非選択行にはφＲＳＧＮを送出できる構成となる。これにより、電子シャッター動作を行った場合にノイズ発生源となるパルスを有効画素３１から排除することができる。また、固体撮像装置が多画素、大面積化した場合に垂直走査回路１、垂直走査回路２によって両側から有効画素３１にパルスを送出することにより、駆動パルス波形の劣化を防止でき、駆動速度の劣化を防止することができる。
【０１０７】
図１６は、本発明の第６の実施の形態による固体撮像装置を示す構成図であり、図１０と同一部分には同一符号を付す。
【０１０８】
図１６に示すように、固体撮像装置は、２次元平面状に画素が配列される有効画素部３１と、有効画素部３１の近傍に配置されるＯＢ画素部３３と、有効画素３１に駆動パルスを送出する垂直走査回路１と、有効画素３１とＯＢ画素３３間に配置され有効画素３１に駆動パルスを供給する垂直走査回路２と、ＯＢ画素３３に駆動パルスを供給する垂直走査回路３と、水平走査回路３５と、リセット／バイアス回路１、リセット／バイアス回路２と、垂直走査回路１、２、３に供給されるパルス群と、垂直走査回路１、２に供給されるパルスと、水平走査回路３５に供給されるパルス群と、ＯＢ画素３３に直接供給されるパルスと、リセット／バイアス回路１，２に供給されるパルスによって構成されている。
【０１０９】
図１７は、有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１１０】
有効画素３１は垂直走査回路１及び垂直走査回路２から送出されるパルス群φＴＧｎ、φＲＳＧｎ、φＲＳＤｎによって、またＯＢ画素３３は垂直走査回路３から送出されるパルス群φＴＧｎ、φＲＳＧｎと全ＯＢ画素共通に送出されるφＲＳＤＯＢによってそれぞれ駆動される。
【０１１１】
上記第６の実施の形態においても、第４の実施の形態と同様に、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を容易に形成することができる。
【０１１２】
また、本実施の形態では、垂直走査回路２を有効画素部３１とＯＢ画素部３３間に配置し、垂直走査回路３をＯＢ画素部３３近傍に配置している。したがって、図１３で示した駆動タイミングと同様の電子シャッター動作を行う場合、垂直走査回路１、２は有効画素部の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を送出し、垂直走査回路３はＯＢ画素部３３の選択行、リセット行にφＲＳＧｎ、φＲＳＧｎ＋１を供給し、非選択行にはφＲＳＧＮを供給できる構成となる。これにより、第５の実施の形態と同様にノイズ発生源となるパルスを有効画素３１から排除することができ、駆動パルス波形の劣化を防止でき、駆動速度の劣化を防止することができる。
【０１１３】
また、上記第５の実施の形態では、図１５に示すように、有効画素３１とＯＢ画素３３間に垂直走査回路２を配置するため、水平信号ラインの全長が長くなることで寄生容量が増加すると蓄積容量との容量分割比が低下してしまい、素子出力信号の低下も考えられる。これに対して第６の実施の形態では、ＯＢ画素３３を駆動するパルス信号を送出する回路（即ち、図１７に示す垂直走査回路３）を第５の実施の形態の垂直走査回路２から分離することにより、図１７に示す垂直走査回路２の幅を短くして寄生容量の増加を抑制している。
【０１１４】
【発明の効果】
以上説明したように本発明によれば、フォトダイオードを遮光する専用の遮光膜を形成しなくても温度補償機能を果たし黒レベルの基準となるＯＢ画素を備えた固体撮像装置を提供することができる。
【０１１５】
また、本発明によれば、有効画素とＯＢ画素との境界を分離することにより、電子シャッター動作を行った場合にノイズの発生源となるパルスを有効画素から排除できる固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【図２】図１に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図３】図１に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【図４】本発明の第２の実施の形態による固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図５】本発明の第３の実施の形態による固体撮像装置の回路構成を３×３画素を例にして示す図である。
【図６】図５に示す固体撮像装置の有効画素とＯＢ画素との境界部分及びその近傍を示す平面図である。
【図７】図５に示す固体撮像装置の駆動タイミングを説明するためのタイミングチャートである。
【図８】図５の固体撮像装置に電子シャッター動作をさせるための垂直駆動回路を示す構成図である。
【図９】図５の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【図１０】本発明の第４の実施の形態による固体撮像装置を示す構成図である。
【図１１】本発明の第４の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１２】図１１に示す有効画素とＯＢ画素の境界部分を示す平面図である。
【図１３】図１１の固体撮像装置に電子シャッター動作をさせる場合の駆動タイミングを説明するためのタイミングチャートである。
【図１４】本発明の第５の実施の形態による固体撮像装置を示す構成図である。
【図１５】本発明の第５の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１６】本発明の第６の実施の形態による固体撮像装置を示す構成図である。
【図１７】本発明の第６の実施の形態による有効画素３×２、ＯＢ画素３×１を備えた固体撮像装置を示す回路構成図である。
【図１８】従来の固体撮像装置の一構成例を示す平面図である。
【図１９】図１８に示す有効画素２Ａの一構成例を示す断面図である。
【図２０】ＯＢ画素２Ｂの一構成例を示す断面図である。
【符号の説明】
１…画素領域 ２…画素
２Ａ…有効画素 ２Ａ−ａ…有効画素
２Ｂ…ＯＢ画素 ２Ｂ−ａ…ＯＢ画素
３…受光部有効画素領域 ４…ＯＢ画素領域
５…ＯＢ部金属遮光膜 ６…読み出し回路
７…周辺回路領域 １０…単位画素
１１…フォトダイオード １２…ＪＦＥＴ
１３…ＭＯＳＦＥＴ（ＱＴＧ） １４…ＭＯＳＦＥＴ（ＱＲＳＧ）
１５…垂直信号ライン
１６…垂直信号ラインリセット用トランジスタ（ＱＲＳＴＶ）
１７…垂直走査回路
１８ｓ…第１の転送トランジスタ（ＱＴＳ）
１８ｄ…第２の転送トランジスタ（ＱＴＤ）
１９ｓ…第１の信号蓄積用コンデンサ（ＣＴＳ）
１９ｄ…第２の信号蓄積用コンデンサ（ＣＴＤ）
２０ｓ…第１の水平選択用トランジスタ（ＱＨＳ）
２０ｄ…第２の水平選択用トランジスタ（ＱＨＤ）
２１…水平走査回路
２１ｓ…水平選択用トランジスタ（ＱＨＳ）
２１ｄ…水平選択用トランジスタ（ＱＨＤ）
２２…水平走査回路 ２２ｓ，２２ｄ…水平信号ライン
２３…水平信号ラインリセット用トランジスタ
２３ｓ，２３ｄ…水平信号ライン
２４…１層目Ａｌ（１ｓｔＡｌ） ２５…２層目Ａｌ（２ｎｄＡｌ）
２６…画素分離領域 ２７…バイアス電流源
２９…ＯＢ画素 ３１…有効画素
３３…ＯＢ画素 ３５…水平走査回路
３７…リセット／バイアス回路 ３９…分離領域
１０１…ｐ型基板 １０２…ｎ型ウェル
１０３…ｐ- 型不純物領域 １０４…ｎ+ 型不純物領域
１０７…ｎ+ 型不純物領域
１０８…第２層ポリシリコンゲート（ポリシリコン層）
１０９…第１層ポリシリコンゲート（ポリシリコン層）
１１０…垂直信号線
１１３…埋め込みフォトダイオード（ＢＰＤ）
１１４…ＭＩＳ型静電誘導トランジスタ（ＭＩＳＳＩＴ）
３０１ａ〜３０１ｃ…φＴＧｎを供給するクロックライン
３０２ａ〜３０２ｃ…φＲＳＧｎを供給するクロックライン
３０３ａ〜３０３ｃ…φＲＳＤｎを供給するクロックライン
３０４…メタル層
Claims (2)
- 画像信号を生成する有効画素と、基準信号を生成するＯＢ画素と、駆動パルス信号を前記画素にＡｌ配線を介して送出する垂直走査回路とを有する固体撮像装置であって、
前記有効画素は、フォトダイオードと複数のトランジスタとを有し、マトリクス状に複数配置され画像信号を受け取る垂直読み出し線と垂直方向に共通に接続され、
前記ＯＢ画素は、フォトダイオードと複数のトランジスタとを有し、垂直方向に複数配置され基準信号を受け取る垂直読み出し線と垂直方向に共通に接続され、
前記複数のトランジスタは、前記フォトダイオードの電荷を増幅するためのトランジスタと、前記フォトダイオードから前記増幅するためのトランジスタに前記電荷を転送するためのトランジスタと、前記増幅するためのトランジスタのゲート電位を制御するためのトランジスタであり、
前記垂直走査回路は、リセットする行に対して第１の駆動パルスを送出し、前記画素から画像信号又は基準信号を出力する行に対して第２の駆動パルスを送出し、それ以外の行に対して第３の駆動パルスを送出するとともに、前記有効画素に駆動パルス信号を送出する第１の垂直走査回路と、少なくとも前記ＯＢ画素に駆動パルス信号を送出する第２の垂直走査回路と、を有し、
前記Ａｌ配線は、行方向に配列された前記画素に共通に接続され、
前記Ａｌ配線のいずれか一つの配線は、前記ＯＢ画素の前記フォトダイオードを覆う遮光膜として兼用され、前記ＯＢ画素における前記ゲート電位を制御するための前記トランジスタのドレインに接続されることを特徴とする固体撮像装置。 - 前記第２の垂直走査回路は、前記有効画素と前記ＯＢ画素との間に配置され、且つ、前記有効画素に駆動パルスを送出する回路部と、前記ＯＢ画素に駆動パルスを送出する回路部とを有することを特徴とする請求項１に記載の固体撮像装置。
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