JP2011204878A - 固体撮像デバイスおよび電子機器 - Google Patents
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Abstract
【解決手段】画素は、光路制限部、光電変換部、電荷保持部、読出部(共有可)を有する。走査駆動部は、全画素同時読み出しを行い各読出部を一方向に走査駆動する。走査方向で光電変換部と電荷保持部が交互に繰り返され、その画素列において、隣接画素の2つの電荷保持部が光路制限部または光電変換部に対して走査方向内で一方側に偏って配置されている。
【選択図】図17
Description
図1に、特許文献1の背景技術に記載されたCMOSイメージセンサの単位画素の構成例を示す。
図1に図解する単位画素100は、フォトダイオード(PD)101、転送ゲート(トランジスタ)102、浮遊拡散容量(FD)を構成するN型領域103を有する。さらに単位画素100は、リセットトランジスタ104、増幅トランジスタ105、および選択トランジスタ106を有する。
単位画素100において、フォトダイオード101は、例えば半導体基板111上に形成されたP型ウェル層112に対して、P型層113を表面に形成してN型埋め込み層114を埋め込むことによって形成される、埋め込み型フォトダイオードである。転送ゲートトランジスタ102は、フォトダイオード101のPN接合で蓄積された電荷を、浮遊拡散容量(FD)を構成するN型領域103に転送する。
撮像部において、転送ゲートトランジスタ102に印加する転送パルスTRGのタイミングでN型領域103に読み出される信号電荷量が決まる。この転送パルスTRGを全画素で一斉にオンして信号電荷を読み出す全画素読出方式が知られる。
ところで、全画素ほぼ同時の露光期間で撮像を行う露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッタ方式が広く使われている。
この機械的な遮光手段によって、全画素ほぼ同時に露光を開始し、全画素ほぼ同時に露光を終了することで、露光が行われる。
前述した撮影時の歪み発生を防止するために電気的な制御(電子シャッタ)により全画素同一の露光時間で撮像を行う、いわゆるグローバル露光が知られる。以下、例えば特許文献1に記載されたグローバル露光の手順(1)〜(6)について、図1を参照して説明する。
露光では、フォトダイオード101のPN接合容量に光電変換により生じた信号電荷(光電荷)が蓄積される。
信号レベルおよびリセットレベルを垂直信号線200に読み出した後、後段の信号処理でリセットレベルを用いて信号レベルのノイズ除去が行われる。
特許文献1,4〜6に、図1の構成にさらにメモリ部(名称は電荷格納部等とも呼ばれる場合もある)を追加した単位画素構成が開示されている。
図2に、特許文献1に記載されたメモリ部を有する単位画素の構成図を示す。
図2に図解されている単位画素300は、例えばN型の半導体基板(ここではシリコン基板)111に形成されたP型ウェル層112に、浮遊拡散容量FDを構成するN型領域103とは別に、メモリ部(MEM)107を設けている。メモリ部107は、N型領域103と同様にN型半導体領域から形成され、埋め込み型のフォトダイオード101で蓄積した光電荷を一時的に保持する。フォトダイオード101とメモリ部107との間の転送チャネルを制御する手段として、フォトダイオード101で蓄積された光電荷をメモリ部107に転送する転送ゲートトランジスタ108が設けられる。
kTCノイズは、MOSトランジスタのチャネル抵抗がもつ熱雑音のためにトランジスタ制御時に、誘導ノイズが収束した後も浮遊拡散容量(FD)に残る電位的なゆらぎとされる。
メモリ部107を設けない場合、上記したように、最初に信号レベルを読み出し、その後、リセットレベルを読み出すシーケンスとなる。
メモリ部を含む画素構成を前提として、さらにノイズを抑圧するためには、スミア等の蓄積電荷に作用して偽信号の原因となるノイズ成分の抑制が必要となる。一般にスミアは、CCDイメージセンサの垂直転送レジスタ等のように、光電変換部(フォトダイオード)から読み出されて蓄積(さらに転送)される信号電荷(光電荷)に対し重畳されるノイズ成分である。
上記特許文献1,4〜6では、スミア対策としてメモリ部を遮光膜で遮光することが記載されている。また、特許文献6には、N型の電荷格納部(図2のメモリ部107に相当)の基板深部側にP型の埋め込み層を設け、そのポテンシャルバリアによって、基板深部側で発生したスミアの原因となる電荷の電荷格納部への拡散を抑止する構造が開示されている。
このような構成では個々の単位画素で発生するスミア成分を抑圧できる。
本稿では、信号電荷が光電変換部から全画素同時に転送され、且つ保持する領域を“電荷保持部”または、単に“保持部”と呼ぶ。つまり、後述するシングルFD方式では電位の変動によって電荷を電圧に変換する役割を持つFD領域、電荷を電圧に変換する役割を持つFD領域と光電変換部の間に存在するメモリ部(MEM)を“電荷保持部”または、単に“保持部”と呼ぶ。
前記画素部は、半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列されている。
前記走査駆動部は、前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送する読み出し動作を制御する。また、走査駆動部は、前記画素配列における各読出部を一方向に走査して駆動する。
そして、当該固体撮像デバイスでは、前記画素列において、隣接画素の2つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている。
そのときの走査の方向において、走査開始側と走査終了側では、例えば、各画素内で、電荷保持部が走査開始側に位置し、光電変換部が走査終了側に位置する。そして、隣接する2つの電荷蓄積部は、光路制限部または光電変換部に対して、走査方向で一方に偏って配置されている。例えば、ある画素の光電変換部に対して、走査開始側に位置する同一画素内の電荷保持部が離間する距離よりも、走査終了側における他の画素内の光電変換部までの距離が大きく設定されている。
この関係は、電荷の保持時間が比較的短い走査開始側では逆になる。そのため、より多くの漏れ光が電荷保持部に入るが、もともと保持時間が短いため急激なスミア成分(ノイズ)の増大は見られない。
以上の結果、本発明で提案する画素内配置構造によって、電荷蓄積時間と逆相関関係で漏れ光量が調整され、全体としてノイズ成分が低いレベルで均一に抑圧される。
特に小型または薄型の電子機器などで、撮像デバイスへの入射光の斜め成分が多い場合に、上記距離の規定によるノイズ抑圧の利点が大きい。
1.第1の実施の形態:光電変換部に対する走査方向両側の電荷保持部のずれ量を距離の大小で示す実施形態である。
2.第2の実施の形態:入射路制限部に対する走査方向両側の電荷保持部のずれ量を遮光端との距離の大小で示す実施形態である。
3.第3の実施の形態:入射路制限部に対する走査方向両側の電荷保持部のずれ量を配線端との距離の大小で示す実施形態である。
4.第4の実施の形態:メモリ部と光電変換部のとの間に画素トランジスタ領域(読出部)が介在する画素内配置を示す実施形態である。
5.第5の実施の形態:メモリ部がなく電荷保持部が浮遊拡散容量(FD)の画素内配置を示す実施形態である。
6.第6の実施の形態:遮光部を配線として兼用可能な画素内配置を示す実施形態である。
7.第7の実施の形態:信号線(ゲート電極)を2画素で共通にした画素内配置を示す実施形態である。
8.第8の実施の形態:アレイ分割とその走査の例を示す実施形態である。
9.実施形態に共通適用可能な読み出し方法の説明。
10.システム構成の変形例。
11.その他の変形例。
12.適用例(電子機器の実施例)。
13.実施形態の効果(まとめ)。
本発明の第1および他の実施形態は、走査方向でスミア成分のムラが見られることに着目し、その原因究明を行った結果に基づいて、全画素で均一かつ十分なスミア成分の抑圧が可能な単位画素内の配置構造を提案するものである。
以下、走査方向のスミア成分ムラの原因究明結果を最初に説明し、本実施形態でとった対策(単位画素内配置構造)を含むCMOSイメージセンサを例として、本発明の適用例を説明する。
光電変換部(PD)と保持部(メモリ部または浮遊拡散容量FD)を備えた画素構造においてグローバルシャッタ駆動を行う。この場合、前述した特許文献1,4〜6記載のようにリセット後に信号読み出しを行うと、ひとつの画素あたりのノイズは、従来構造と比べて低減される。
しかし、画素アレイ全体で見た場合に、垂直駆動部にて選択走査して出力する順番が遅い画素行ほどノイズ量が大きくなってしまうという現象がノイズ解析結果から観察された。この点について、図1および図2を参照して下記にて説明する。
例えば、画素アレイの画素行数が1000行であるとすると、1行目に選択する画素と最後に選択する画素とでは、保持時間に約1000倍の差が生じることになる。
図3〜図5のx軸は、選択走査する行数(走査行数)を示し、ここでは画素アレイの画素行数が1000行の場合を示している。即ち、走査行数=1は開始走査行を示し、走査行数=1000は最終走査行を示している。
ここでフレームレートは60[fps]と仮定し、これより最終走査行では1/60[sec]だけ保持する場合と設定した。これより、走査行(i)と走査行(i+1)とで、保持時間の差は1/60/1000[sec]となり、走査行(i)における保持時間は(1/60/1000)×i[sec]となる。
図5に示すとおり、走査行(i)におけるノイズ量は開始走査行におけるノイズ量のimax(最大行数=1000)倍となることがわかる。即ち、全画素に同レベルの光が入射したと仮定した場合、保持部に重畳されるノイズ量は、最初に選択する画素に比べて、最後に選択する画素では約1000倍になる。
図6は、画素アレイに対してレンズ群により入射光を集光させた場合のイメージ図である。図6において、符号11は画素アレイを示し、符号12は垂直駆動部、符号13,14,19はそれぞれカラム処理部、水平駆動部、データ格納部を示す。また、符号51は、当該CMOSイメージセンサが搭載された電子機器のカメラ部のレンズ群を示している。
図7に示すように、V方向よりH方向のほうが長いため、それぞれの端部における入射角度(入射角vと入射角h)は、h>vという関係になる。なお、水平方向の画素アレイ11のサイズを“H”、垂直方向の画素アレイ11のサイズを“V”とすると、入射角v=tan((V/2)/D)、入射角h=tan((H/2)/D)と表される。
周辺にてノイズが増加する理由としては、入射角度が大きくなることにより、遮光されている保持部に直接、光が入射しそこで光電変換されて発生する電荷成分が増えることが第1の理由である。また、第2の理由として、光電変換部以外で光電変換する成分が増えることにより、ここから保持部へ電荷が拡散する確率が増加することが挙げられる。
図8は、走査行に対する単位時間(1[sec])あたりのノイズ量を示している。V方向1000行で中央行となる500行目は、入射角0となるため、最もノイズ量が少ない(ノイズ量=1)。ここに対して、周辺へ向かうにつれ、ノイズは二次曲線的に増加し、開始走査行と最終走査行に当たる1行目と1000行目では最もノイズ量が大きくなる。
なお、図8に示す一様なノイズ量=5は、図8で最大値(=10)と最小値(=1)のおおよその平均値として設定したものである。
走査行前半は、図8に示すとおり単位時間あたりのノイズ量は大きいが、保持時間自体が短いため、図9に示すように実際の保持時間あたりのノイズ量は余り大きくない。
走査中央行付近は、保持時間が次第に長くなってくるが、単位時間あたりのノイズ量が小さいため(図8参照)、図9に示すように実際の保持時間あたりのノイズ量は抑えられる。
問題となるのは走査行後半で、ここは保持時間が長いうえ、単位時間あたりのノイズ量も大きいため、図9のように実際のノイズ量は爆発的に増加してしまう。
そして、このノイズは主に、保持部(FDまたは107)に対する直接入射光により保持部での光電変換で発生するものと、光電変換部または光電変換部以外で発生した電荷が拡散により保持部へ流入してしまうものとに分けられる。
図10は、本発明が適用される固体撮像デバイス、例えばCMOSイメージセンサの構成の概略を示すシステム構成図である。このシステム構成は、第1の実施形態以外の他の実施形態にも適用される。
なお、外部信号処理部を、CMOSイメージセンサ10と同じ基板上に搭載しても構わない。
単位画素の基本的な断面および回路構成は、図2と同じ構成でもよいし、後述するように一部異なる構成でもよい。単位画素の平面パターン形状については後述する。
画素駆動線16の一端は、垂直駆動部12の各行に対応した出力端に接続されている。
この垂直駆動部12は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。読出し走査系と掃出し走査系は、画素行ごとの走査線(例えば、図2の選択パルスSELを印加する配線)を独立に駆動する回路である。
掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子(図2のフォトダイオード101に対応)の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことをいう。
以上の動作から明らかなように、例えば図2との対応では、リセットトランジスタ104が掃出し走査系により駆動される。
カラム処理部13は、画素アレイ11の画素列ごとに、選択行の各単位画素から垂直信号線17を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
なお、水平駆動部14のレジスタで信号電荷に対応する画素データをパラレル−シリアル変換して出力する、あるいは所定ビットに変換して出力するなどの変換走査を可能としてもよい。この場合、AD変換器は、レジスタ出力に接続させてもよい。
データ格納部19は、信号処理部18での信号処理に当たって、その処理に必要なデータを一時的に格納する。データ処理によってはデータの一時的な保持が不要な場合もあり、その場合、データ格納部19は省略可能である。
図11〜図17に、画素構成とその配置を示す。
図11(A)に、画素構造を平面図で示す。また、図12に、図11(B)に示すA−B線に沿った断面図で画素構造を示す。図11(A)と図11(B)は同じ平面パターン図であり、以下の説明では符号を付した図11(A)を用いる。
図12に図解する単位画素(PIXA)は、図2に示す単位画素300と同様、例えばN型の半導体基板(ここではシリコン基板)111がP型ウェル層112を有し、そのP型ウェル層112に当該画素が形成されている。
第2転送ゲート(TRG)に隣接したP型ウェル層の領域にN型領域103(浮遊拡散容量FD)が形成されている。浮遊拡散容量FDは、例えば図2と同様に、リセットトランジスタ104、増幅トランジスタ105および選択トランジスタ106を有する読出部に接続される。なお、図2の場合も共通であるが、選択トランジスタ106は、電圧VDOの供給線と増幅トランジスタ105との接続ノードをスイッチするように接続してもよい。
電荷排出ドレイン(ABD)は、P型ウェル層112においてフォトダイオード(PD)と離間して形成されたN+型領域115からなる。フォトダイオード(PD)と電荷排出ドレイン(ABD)との間の基板領域上に、ゲート絶縁膜109Aを介して電荷排出ゲート(ABG)が形成されている。
後に詳述するが、この配置において、横に並んでいる(行方向)画素群が画素駆動線16によって駆動される1行単位となる。
また、第1の実施形態で示す画素アレイ11は、画素共有をしていない。これにより、メモリ部(MEM)だけでなく、浮遊拡散容量(FD)でも信号電荷を保持するグローバルシャッタ駆動を実現することが可能な構造となっている。
遮光膜116は、フォトダイオード(PD)に光を入射させるために、フォトダイオード(PD)直上を開口し、これによりPD開口部116Aを備えている。
このため、通常、各電荷保持部に対して十分な遮光オーバーラップを確保するように、その遮光エッジが決められる。例えば、フォトダイオード(PD)のN型埋め込み層114やホール蓄積層113のサイズより一回り小さいサイズでPD開口部116Aが開口される。これにより第1転送ゲート(TRX)や電荷排出ゲート(ABG)による段差側面を遮光膜116の端部が覆うことで、斜めの光入射が極力N型領域107a等の近くまで射し込まないようにしている。このことは、ゲート電極の段差がある箇所では同様に施されている。
垂直信号線17は、1層目配線(1MT)で形成され、列方向に並ぶ画素列のソースフォロア(SF)回路の出力部分に接続されている。ソースフォロア(SF)回路の出力部分とは、例えば図2において、選択トランジスタ106の増幅トランジスタ105と反対側のソース部を指す。
SEL駆動信号線16Sは、2層目配線(2MT)で形成され、それぞれ1行単位となる画素のSELトランジスタ(例えば図2の106)のゲート電極へ1MTとコンタクトを介して接続されている。
図17では、i行目の画素を中心に、走査方向上流側の(i−1)行目の画素の一部と、走査方向下流側の(i+1)行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではLOCOSとしているが、STI、EDI、FLAT等の他の分離層でも構わない。
この距離関係は、列方向の他のフォトダイオード(PD)においても繰り返されている。
図18では、黒丸のCプロットは、本発明が適用された図17の断面構成を列方向に備える場合を示す。また、本発明が非適用の図8のAプロットとBプロットを図18に重ねて示している。
図18は、図8と同様に、走査方向(列方向)における走査行数(画素のYアドレスに相当)と単位時間(1[sec])あたりのノイズ量を示したグラフである。
走査方向上流(走査行前半)では、フォトダイオード(PD)開口に入射した光はそのほとんどが自画素のメモリ部(MEM)方向へ入射する構造のため、単位時間あたりのノイズ量は従来構造(グラフ中のBプロット)に比べて大きい。ここでは、走査行数0の走査開始行において、従来構造の2倍の20(相対値;任意単位)となっている。
なお、走査方向中央付近は、Bプロット(従来構造)とCプロット(本発明適用構造)とはほぼ同じノイズ量である。
図18に示したとおり、走査行数の前半部分は従来構造よりも単位時間あたりのノイズ量が大きいため、それぞれの保持時間中に積算されたノイズ量も必然的に大きくなる。
これに対し、保持時間が長くなる走査行後半では、単位時間あたりのノイズ量が小さいため保持時間中に積算された換算ノイズ量は大きくならない。
これに対し、本発明適用構造では、そのようなノイズ量の変動はなく、走査行全般に渡ってノイズ量のムラの小さい構造を実現できている。ノイズ量の最大と最小値の差で比較すると、本発明の適用により、従来構造に対して1/10程度に抑えることが可能となる。
「偏って配置」とは、例えば、走査方向における2つの光電変換部の離間中心が、光電変換部の走査方向中心、または、光路制限部の走査方向中心から一方の側にずれていることを意味する。
例えば光電変換部(PD)を基準に、図17にて説明したとおり、PDに対し走査方向の上流側と下流側に隣接するメモリ部(MEM)との距離関係が、上流側より下流側のフォトダイオード(PD)とメモリ部(MEM)の距離を大きくする。そのため、単位画素のフォトダイオード(PD)とメモリ部(MEM)の位置関係を反対にして(フォトダイオード(PD)を走査方向上流側に)、単位画素内のフォトダイオード(PD)とメモリ部(MEM)の距離より隣接画素間のフォトダイオード(PD)とメモリ部(MEM)の距離を長くすることでも、同様の効果を得ることができる。
しかし、この場合、隣接画素間の素子分離を保つことが厳しくなると同時に、フォトダイオード(PD)からメモリ部(MEM)への転送も距離が遠い分難しくなりやすい。素子分離や転送のしやすさの影響が軽微なら、図13〜図17に示す画素構造でフォトダイオード(PD)と電荷保持部との位置関係を、走査の上流側と下流側に対して入れ替える構成も可能である。
(1)垂直走査方向に対して、光電変換部(PD)と電荷保持部とを交互に配置する。
(2)光電変換部に対して垂直走査方向の走査方向の上流側、下流側にそれぞれに位置する電荷保持部は、走査上流側に位置する次の電荷保持部より走査下流側に位置する次の電荷保持部の方が、光電変換部との距離が離れている。
(3)この構造により、開始走査行では、角度の大きい入射光が光電変換部の開口部から相対的に距離の近い電荷保持部側へ強く入射し、反対に、最終走査行では、角度の大きい入射光が光電変換部の開口部から相対的に距離の離れた電荷保持部側へ強く入射する。その結果、保持時間が短い開始走査行付近の画素と、保持時間が長い最終走査行付近の画素とで、保持時間中のノイズ量の差を小さくすることができる。
この2つの実施形態は、本発明における「入射光路制限部」の部位として、遮光膜端(第2の実施形態)と、配線端(第3の実施形態)を例示する。なお、斜めの入射光を制限する「入射光路制限部」の他の部位としては、カラーフィルタのオプティカルブラック等も想定可能である。ただし、一般には、遮光開口が基板に近いほど遮光効果が高いため、以下では、遮光膜と配線で斜めの光が入る範囲を電荷保持部との関係で規定すれば十分な場合が多い。以下の記載は「入射光路制限部」で遮光端を規定する部材を、遮光膜と配線のみに限定する趣旨ではない。
図20に、第2の実施形態に関わる画素構造断面における距離の規定法を示す。図20は、第1の実施形態に関わる図17に対応する図であり、図16のA−B線に沿った断面構成図である。なお、第1の実施形態に関わる図10〜図16は、本第2の実施形態でも適用される。
図20では、図17と同様、i行目の画素を中心に、走査方向上流側の(i−1)行目の画素の一部と、走査方向下流側の(i+1)行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではLOCOSとしているが、STI、EDI、FLAT等の他の分離層でも構わない。
そして、走査下流側の距離(Ds2)が、走査上流側の距離(Dn2)より大きくなるように、画素構成がなされている。Dn2はひとつの単位画素内のPD開口部116Aとメモリ部(MEM)の距離で、自画素のメモリ部(MEM)に対するPD開口部116Aまでの遮光膜幅を意味する。対してDs2は、隣接画素間のPD開口部116Aとメモリ部(MEM)の距離で、隣接画素のメモリ部(MEM)に対するPD開口部116Aまでの遮光膜幅を意味する。なお、Dn2よりDs2の方が1.5倍以上とすることがより望ましい。
図21に、第3の実施形態に関わる画素構造断面における距離の規定法を示す。図21は、第1の実施形態に関わる図17に対応する図であり、図16のA−Bに沿った断面構成図である。なお、第1の実施形態に関わる図10〜図16は、本第3の実施形態でも適用される。
図21では、図17と同様、i行目の画素を中心に、走査方向上流側の(i−1)行目の画素の一部と、走査方向下流側の(i+1)行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではLOCOSとしているが、STI、EDI、FLAT等の他の分離層でも構わない。
ここでは、第1層配線(1MT)と第2層配線(2MT)を図示しているが、特に2MTは画素信号線として水平方向に延伸される配線のため、A−B方向における画素開口を制限する部材として支配的となる。なお、一般には、走査方向エッジ位置が同じ配線層同士では、より上層の配線層が斜めの光に対しては制限部材となりやすいが、開口内に下層配線層が上層配線層より張り出している場合は、下層配線層が斜めの光に対する制限部材となる場合もある。よって、図21は第1配線層(1MT)等の下層配線層による距離規定を排除する趣旨ではない。
このように、図17のようにDs1>Dn1とする構造が実現できない場合、あるいは、図20のようにDs2>Dn2とする構造が実現できない場合であっても、この図21に示す第3の実施形態の距離規定により同様の効果を実現する画素構造とすることができる。なお、Ds1>Dn1と、Ds2>Dn2と、Ds3>Dn3の何れの関係を満たす方が、よりノイズ量を低減できるかは斜め光成分の大小や入射光路制限部の構造等により決まるため一概には言えないが、少なくとも1つの関係を満たせばよい。2つの関係を満たすとより望ましく、3つの関係全部を満たすとさらに望ましい。
第4の実施形態を、図22〜図26を参照して説明する。
図22に、第4の実施形態の画素構造を平面図で示す。また、図23に、図22に示すパターンをもつ単位画素PIXBを行列状に配置した画素部(画素アレイ11:図10)の基本構成を6画素分示す。また、図24は、図23に対応した遮光膜パターンを示す平面図であり、図25は、説明のため3行分の単位画素PIXBを示す遮光平面図である。さらに、図26には、図25に示すC−D線に沿った断面図で画素構造を示す。
第4の実施形態では、メモリ部(MEM)の領域が単位画素幅方向(行方向)の画素サイズのほぼ全域に広がっているため、行方向(水平方向)に隣接する画素間で第1転送ゲート(TRX)をひとつなぎに形成することが可能となる。これにより、単位画素ごとに第1転送ゲート(TRX)駆動のための画素信号線からコンタクトを落とさずに済む。また、フォトダイオード(PD)と、これに隣接したメモリ部(MEM)間の距離を狭くすることができるため、不要な遮光膜116のコンタクト開口が減る。その結果、遮光膜116の遮光性が向上してノイズが低下し、またデッドスペースが減ることによるフォトダイオード(PD)またはメモリ部(MEM)の領域拡大が可能となる。
図26では、図17等と同様、i行目の画素を中心に、走査方向上流側の(i−1)行目の画素の一部と、走査方向下流側の(i+1)行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではLOCOSとしているが、STI、EDI、FLAT等の他の分離層でも構わない。
Dn4はひとつの単位画素内のフォトダイオード(PD)とメモリ部(MEM)の距離で、フォトダイオード(PD)からメモリ部(MEM)への転送長を意味する。対してDs4は、隣接画素間のフォトダイオード(PD)とメモリ部(MEM)の距離で、隣接画素間の分離幅を意味する。なお、Dn1よりDs1の方が2倍以上とすることがより望ましい。
なお、ここでは、第1の実施形態における距離の関係式(Ds1>Dn1)に対応する部分のみ図示して説明した。ただし、第4の実施形態に関わる画素は、当然ながら第2および第3の実施形態における距離の関係式(Ds2>Dn2)や(Ds3>Dn3)も容易に成り立つ構造となっている。
このように、走査方向に隣接する画素間に画素トランジスタ領域を配置することにより、距離(Dsx(x=1〜4))と距離Dnxとの差をより大きく確保することが可能となり、結果、ノイズ量およびムラの低減を十分に行うことが可能となる。
第5の実施形態を、図27〜図31を参照して説明する。
図27に、第5の実施形態の画素構造を平面図で示す。また、図28に、図27に示すパターンをもつ単位画素PIXCを行列状に配置した画素部(画素アレイ11:図10)の基本構成を6画素分示す。また、図29は、図28に対応した遮光膜パターンを示す平面図であり、図30は、説明のため3行分の単位画素PIXCを示す遮光平面図である。さらに、図31には、図30に示すE−F線に沿った断面図で画素構造を示す。
ここでは、浮遊拡散容量(FD)と画素トランジスタ領域(読出部)とが行方向に並んでおり、その2つの行方向の並びに対して、フォトダイオード(PD)が列方向(走査方向)の例えば下流側に配置されている。
図29に示す遮光膜116のパターンでは、メモリ部(MEM)が省略されている分、コンタクト部の数が少なく、遮光性は比較的よい。
図31では、図17等と同様、i行目の画素を中心に、走査方向上流側の(i−1)行目の画素の一部と、走査方向下流側の(i+1)行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではLOCOSとしているが、STI、EDI、FLAT等の他の分離層でも構わない。
Dn5はひとつの単位画素内のフォトダイオード(PD)とメモリ部(MEM)の距離で、フォトダイオード(PD)から浮遊拡散容量(FD)への転送長を意味する。対してDs5は、隣接画素間のフォトダイオード(PD)と浮遊拡散容量(FD)の距離で、隣接画素間の分離幅を意味する。
このように、メモリ部(MEM)がない従来の浮遊拡散容量(FD)構造におけるグローバルシャッタ駆動においても、本発明は適用可能となる。メモリ部(MEM)がない構造の読み出し動作は、図1を用いて先に説明したと同じである。
また、第4の実施形態と同じように、走査方向に隣接する画素間に画素トランジスタ領域を配置することにより、距離(Dsx(x=1〜4))と距離Dnxとの差をより大きく確保することも可能である。
本第6の実施形態は、第1〜5の実施形態と組み合わせることが可能な配線数低減技術に関する。
図32の画素構造では、水平方向に隣接する画素間でフォトダイオード(PD)のPD開口部116Aが遮光膜116で分断されていないで、水平方向に連続した線状開口となっている。言い換えると、遮光膜116が垂直方向(走査方向)で分離され、水平方向に長い平行ストライプ形状を有する。
本実施形態の画素構造における水平方向は、光電変換部(PD部)間に遮光部が配置されないため、基本的にこの方向に対する入射角の大小はノイズには影響がなく、一般的なイメージセンサにおける混色(光学的クロストーク)が解決されれば済む。したがって、ノイズ対策として、水平方向の光電変換部間に遮光膜116を配置しないことから、不必要な遮光膜116が減り、結果として光学感度が向上する。
なお、この遮光膜が除去された部分は画素トランジスタの形成領域であるが、電荷蓄積の機能はなく、ここを遮光する遮光膜部分を省略してもノイズへの影響はない。
本第7の実施形態は、第1〜6の実施形態に対して組み合わせることが可能な画素駆動線16の共有技術に関するものである。
図33に、第7の実施形態の画素構造を6画素部分のアレイ基本単位の平面図により示す。
従来、異なるゲート電極間の場合、その間は一定のスペースを置かなければならないが、本構造では、同じ画素駆動線16による駆動となる水平方向に同じゲート電極を配置することが可能となる。そのため、これまで必要だったゲート電極間スペースが不要となる。また、従来個別に必要であったコンタクトを減らすことが可能となる。この結果、光電変換部(PD部)や電荷保持部などの面積を増やす余地が生まれるとともに、遮光膜116のコンタクト開口を減らせることによりノイズを減らすことができる。
ここで、第1転送ゲート(TRX)は画素内のゲート電極の中で最も面積が大きく外周も長いため、隣接画素と共有した場合になくすことのできるデッドスペースが他のゲート電極より大きい。また、遮光膜116のコンタクト開口に注目すると、メモリ部(MEM)に近いコンタクト開口の方がノイズへの影響が大きいため、メモリ部(MEM)へ最も近くなり得る第1転送ゲート(TRX)でコンタクトを減らすことは、ノイズ低減の観点からも望ましい。
本第8の実施形態は、第1〜7の実施形態に対して組み合わせることが可能なアレイ構成技術に関する。
図34と図35に、第8の実施形態に関わるアレイ構成図とその詳細を示す。
垂直駆動部12Aは、同時に上下方向に走査可能となっている。ここでは、画素アレイ11Aは中央から上方向に走査さされ(走査方向A)、反対に画素アレイ11Bは中央から下方向に走査される(走査方向B)。例えばこのように2つの画素アレイを同時に、かつ独立に駆動可能な垂直駆動部12A(走査駆動部)は、画素アレイ11Aを駆動する第1走査駆動部と、画素アレイ11Bを駆動する第2走査駆動部とを実質的に含むと言える。
画素アレイ11Aと11Bの境界部分は、図35のようになっており、ここまで説明してきた画素配列のうち、走査方向上流側が境界部分で折り返す形で配列されている。走査方向の上流(開始行)側と下流(終了行側)の関係において、光電変換部(PD)と電荷保持部との関係性を、前述の実施形態と同様に維持するためである。
これにより、入射光角度が厳しくノイズが大きくなる部分を使用せずに済むため、ノイズそのものをさらに減らすことが可能となる。また、走査方向の中央から上下方向に向けてノイズムラを対称とすることができる。
この場合、入射角度が厳しくノイズが大きくなる部分を使用することになるが、中央から上下方向に向けてノイズムラを対称とする効果は同様に得られる。
上記した実施形態のうち、メモリ部(MEM)を有する第1〜第4の実施形態および第6〜第8の実施形態においては、グローバル露光を用いた以下の読み出し方法が好適に実施できる。
(5)続いて、画素駆動線16(厳密には、SEL駆動信号線16S)を介して垂直駆動部が、読出部の選択トランジスタ106のゲートを行方向で順次に駆動し、リセットレベルを順次に読み出す。
(7)その後、読出部によるリセットレベルの読み出し時と同様にして信号レベルを読み出す。このとき、信号レベルに含まれるリセットノイズは、リセットレベルの読み出しで読み出されたリセットノイズと一致するため、後段の信号処理回路等でkTCノイズも含めたノイズ低減処理が可能となる。
本発明の適用によって、信号電荷にkTCノイズ以外にスミア等によるノイズ成分が重畳することを有効に防止できる。このスミア等のノイズ成分はリセットレベルには重畳されない。このため、後段の信号処理回路ではノイズ成分が除去できず画質低下の原因となるが、本発明の適用によってノイズが除去または十分に抑圧された高品質の画像が得られる。
上記実施形態では、図10に示すデータ格納部19をカラム処理部13の後段において、これを信号処理部18に対して並列的に設ける構成としている。
システム構成は図10に示す構成に限らない。
この構成では、メモリ部(MEM)の保持電荷と、フォトダイオード(PD)の蓄積電荷とを、水平駆動部14による水平走査によって同時に読み出して後段の信号処理部18で信号処理を実行する構成を採ることも可能である。この場合、例えば図2を参照すると、メモリ部(MEM)の保持電荷は、通常経路であるN型領域103に接続された読出部から読み出されるが、これと同時に読み出されるフォトダイオード(PD)からの蓄積電荷はメモリ部107から直接読み出される。
前述した実施形態のうちシングルFDの第5の実施形態以外の実施形態において、メモリ部(MEM)に変えてこの2つ目のFD構成を採ることが可能であり、その場合も各実施形態と同様に本発明が適用できる。
この構成では、信号処理部18においてアナログあるいはデジタルでノイズ除去処理を行った後、データ格納部19および信号処理部18での各処理を列ごとあるいは複数列ごと実行する。
電位の変動によって電荷を電圧に変換する役割を持つFD領域と光電変換部の間に存在する電荷保持部は、メモリ部(MEM)や第2のFD構成に限定されることはなく、一時的に電荷を蓄積できる領域であればよい。
ただし、本発明はCMOSイメージセンサへの適用に限られるものではなく、画素アレイの画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像デバイス全般に対して適用可能である。
また、メモリ部(MEM)をHAD構造としてもよい。なお、ここでいうHAD構造は、電荷を転送して保持する期間に、基板表面に少数キャリア(例えばホール)のアキュミレーション層が誘起されればよく、必ずしもP型の基板表面領域を予め備える構造でなくともよい。例えば、負電位に帯電する絶縁膜の作用でホールを表面に誘起させる構成でもよい。
図39は、本発明が適用された電子機器、例えば撮像装置の構成の一例を示すブロック図である。
図39に示すように、本適用例に係る撮像装置50は、レンズ群51等を含む光学系、撮像素子(撮像デバイス)52、カメラ信号処理回路であるDSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57および電源系58等を有する。撮像装置50は、さらに、DSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57および電源系58がバスライン59を介して相互に接続された構成となっている。
第1の実施形態等では、単位画素の光電変換部(PD部)と電荷保持部が走査方向に並び、かつ、光電変換部に対する走査方向上流側に隣接する電荷保持部までの距離より、走査方向下流側に隣接する電荷保持部までの距離を長く(例えば2倍以上に)する。これにより、画素アレイ面内のノイズのムラを低減(例えば1/10程度)させることが可能となる。特に、走査後半の急激なノイズムラを抑えることが可能となる。
Claims (21)
- 半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ前記所定画素領域の画素列において、前記光電変換部と前記電荷保持部が交互に繰り返し配置され、隣接画素の2つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている
固体撮像デバイス。 - 前記2つの電荷保持部は、前記光路制限部または前記光電変換部に対して、走査の最終画素に近いほど電荷保持部側へ向かう光の入射光内での比率が低下する側に走査方向内で偏って配置されている
請求項1に記載の固体撮像デバイス。 - 前記2つの電荷保持部は、当該2つの電荷保持部の離間中心が前記光路制限部または前記光電変換部の中心と一致する位置から、走査の最終画素に近いほどの電荷保持部側へ向かう光の入射光内での比率が低下し、走査の開始画素に近いほど前記比率が増加する側に走査方向内で偏って配置されている
請求項1または2に記載の固体撮像デバイス。 - 前記画素列における光電変換部から前記走査の開始側に位置する電荷保持部までの距離より、当該光電変換部から前記走査の終了側に位置する他の電荷保持部までの距離が大きい
請求項1〜3に記載の固体撮像デバイス。 - 前記画素列において、前記電荷保持部から前記走査の開始側で遮光の範囲を規定する前記光路制限部の遮光端までの遮光距離より、当該電荷保持部から前記走査の終了側で遮光の範囲を規定する前記光路制限部の他の遮光端までの距離が大きい
請求項1〜4に記載の固体撮像デバイス。 - 前記光路制限部の前記遮光端を規定する部材が、前記電荷保持部を覆い、前記光電変換部で開口する遮光膜である
請求項5に記載の固体撮像デバイス。 - 前記光路制限部の前記遮光端を規定する部材が、画素への入射光路に前記走査方向の少なくとも一方の側から臨む配線である
請求項5に記載の固体撮像デバイス。 - 前記光電変換部から前記走査の終了側に位置する電荷保持部との間に、前記読出部を構成し、画素ごとに設けられ、または画素間で共有された少なくとも1つの画素トランジスタが配置されている
請求項1〜7に記載の固体撮像デバイス。 - 前記電荷保持部から前記走査の終了側の前記他の遮光端までの間に、前記読出部を構成し、画素ごとに設けられ、または画素間で共有された少なくとも1つの画素トランジスタが配置されている
請求項5〜8に記載の固体撮像デバイス。 - 半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ画素列において前記光電変換部と前記電荷保持部が交互に繰り返し配置され、
画素配列内の各画素において、前記電荷保持部が前記走査の開始側に配置され、前記光電変換部が前記走査の終了側に配置されている
固体撮像デバイス。 - 前記走査駆動部は、前記画素配列の複数の第1画素行を前記画素列の方向で走査して駆動する第1走査駆動回路と、前記画素配列の複数の第2画素行を前記画素列の方向で走査して駆動する第2走査駆動回路とを含み、
同一の画素列内において、前記第1画素行を構成する第1画素と前記第2画素行を構成する第2画素とが、行方向の等距離線を軸とした線対称パターンを有し、または、互いに対向する画素輪郭辺の各中心から等距離の点を回転軸とした点対称パターンを有し、
前記第1および第2走査駆動回路は、走査の向きが互いに逆向きで前記第1および第2画素行を駆動する
請求項1〜10に記載の固体撮像デバイス。 - 前記画素部における前記走査の方向一方側に前記複数の第1画素行が連続して配置され、残る部分に前記複数の第2画素行が連続して配置され、
前記第1駆動走査部と、前記第2走査駆動部は、前記画素部の列方向中央よりの走査開始行から互いに逆向きに走査を行う
請求項11に記載の固体撮像デバイス。 - 前記画素部において、前記第1画素行と前記第2画素行が前記走査の方向に沿って交互に配置されている
請求項11に記載の固体撮像デバイス。 - 前記遮光膜は、前記画素配列の画素行において連続して各画素の前記電荷保持部を覆い、列方向では少なくとも2画素ごとに受光開口部の離間部分でつながる平面形状を有する
請求項6に記載の固体撮像デバイス。 - 前記遮光膜が、前記画素配列の画素行において連続して各画素の前記電荷保持部を覆い、列方向で分離され、前記読出部へ電荷を転送するための制御信号線を兼用する
請求項6に記載の固体撮像デバイス。 - 前記画素行ごとに分離された各遮光膜が、前記光電変換部で発生した電荷を前記電荷保持部へ全画素同時に読み出すときの制御信号線を兼用する
請求項15に記載の固体撮像デバイス。 - 半導体基板内で前記電荷保持部と離間し、前記読出部により保持電荷量が読み出される浮遊拡散容量部を画素ごとに有し、
前記画素行ごとに分離された各遮光膜が、前記電荷保持部の保持電荷を前記浮遊拡散容量部へ転送するときの制御信号線を兼用する
請求項15に記載の固体撮像デバイス。 - 前記読出部が、
前記電荷保持部、または、当該電荷保持部とは別に設けられた浮遊拡散容量部に対して、保持電荷をリセットするリセットトランジスタと、
前記電荷保持部または前記浮遊拡散容量部の保持電荷量を増幅して読み出すアンプトランジスタと、
前記走査駆動部により制御され、前記アンプトランジスタのバイアス経路を導通制御する選択トランジスタと、
を含み、
前記画素部は、前記画素配列の画素行において行方向に連なる2以上の画素の前記リセットトランジスタと前記選択トランジスタの少なくとも一方のトランジスタにおいて、前記2以上の画素で共通のゲート電極を有する
請求項1〜17に記載の固体撮像デバイス。 - 前記2以上の画素で共通のゲート電極は、前記光電変換部で発生した電荷を前記電荷保持部へ全画素同時に読み出すときの転送ゲートである
請求項18に記載の固体撮像デバイス。 - 半導体基板内で前記電荷保持部と離間し、前記読出部により保持電荷量が読み出される浮遊拡散容量部を画素ごとに有し、
前記2以上の画素で共通のゲート電極は、前記電荷保持部の保持電荷を前記浮遊拡散容量部へ転送するときの転送ゲートである
請求項18に記載の固体撮像デバイス。 - 光学系を含む画像入力部と、
画像処理部と、
を有し、
前記光学系に固体撮像デバイスが含まれ、
前記固体撮像デバイスは、
半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における全画素で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ画素列において、前記光電変換部と前記電荷保持部が交互に繰り返し配置され、隣接画素の2つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている
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