JP2014165270A - イメージセンサおよび電子機器 - Google Patents

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Abstract

【課題】ノイズの発生を低減させることができるようにする。
【解決手段】光電変換部と、光電変換部に蓄積された電荷を保持する電荷保持部と、電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、光電変換部上が開口された遮光膜とを有し、半導体チップとして形成される単位画素を複数備え、複数の単位画素は、画素アレイ上で行列状に配置され、画素アレイ上での単位画素の位置に応じて、遮光膜の形状が異なるイメージセンサである。
【選択図】図７

Description

本技術は、イメージセンサおよび電子機器に関し、特に、ノイズの発生を低減させることができるようにするイメージセンサおよび電子機器に関する。
近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出しされるため、画像全体の同時性を実現できない。
すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
電子シャッタとしてグローバルシャッタを採用したイメージセンサは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したイメージセンサでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している（例えば、特許文献１参照）。
特開２００８−１０３６４７号公報
ところで、このようなグローバルシャッタを採用したイメージセンサの問題点として、画素内の電荷保持のための領域に混入する光によるノイズの問題があげられる。例えば、本来画素内の受光領域において受光されるべき光が電荷蓄積部に漏れ込むことにより光ノイズが発生する。
このようなノイズを抑制するため、例えば、配線層および遮光膜によってメモリ部の遮光が行われる。しかし、フォトダイオードに隣接した電荷蓄積部を有するため、光ノイズを完全に抑えることは出来ない。
すなわち、配線層および遮光膜によってメモリ部の遮光を行ったとしても、画素アレイ内の領域ごとに主光線の入射角度が変わるため、画素アレイ内の領域によって遮光性の優劣が生じてしまう。
例えば、画角端での光量を調整する技術として、従来より、配線層、カラーフィルタ、オンチップレンズなどのレイアウト補正を行う方法が知られている。
しかしながら、従来の技術では、フォトダイオードに対して配線層や瞳補正を行うため、フォトダイオードに入る光量の減少を抑えることは出来るが、電荷保持領域に入る光量の増加を抑えることは出来ない。
本技術はこのような状況に鑑みて開示するものであり、ノイズの発生を低減させることができるようにするものである。
本技術の第１の側面は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、前記光電変換部上が開口された遮光膜とを有し、半導体チップとして形成される単位画素を複数備え、前記複数の単位画素は、画素アレイ上で行列状に配置され、前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なるイメージセンサである。
前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状が定められるようにすることができる。
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口の位置が異なるようにすることができる。
前記遮光膜に代えて、前記半導体チップの配線が用いられるようにすることができる。
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口のサイズが異なるようにすることができる。
前記画素アレイ上での前記単位画素の位置に応じて、前記半導体チップの配線の形状がさらに異なるようにすることができる。
前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状および前記半導体チップの配線の形状が定められ、前記主光線の向きに応じて前記単位画素のオンチップレンズの配置位置がさらに異なるようにすることができる。
本技術の第１の側面および第２の側面においては、半導体チップとして形成される単位画素を複数備え、前記複数の単位画素は、画素アレイ上で行列状に配置され、前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なる。
本技術によれば、ノイズの発生を低減させることができる。
グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。 半導体基板上での、グローバルシャッタを採用するＣＭＯＳイメージセンサの画素のレイアウトの例を示す図である。 半導体基板上での画素のレイアウトの別の例を示す図である。 画素の配置位置を説明する図である。 図２に示される線Ｉ−Ｉ´における画素の断面図である。 図３に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した画素であって、図２に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した画素であって、図３に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した画素の別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した画素のさらに別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した画素のさらに別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図である。 本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
図１は、グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。同図は、ＣＭＯＳイメージセンサの画素を構成する半導体素子の断面図とされる。
同図に示されるように、半導体素子には、第１導電型（ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（受光カソード領域）１１ａが設けられている。また、半導体領域１の上部の一部に、受光カソード領域１１ａと離間して埋め込まれ、受光カソード領域１１ａよりも高不純物密度であり、受光カソード領域１１ａにより生成した信号電荷を蓄積する第２導電型（ｎ+型）の電荷蓄積領域１２ａが設けられている。さらに、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３が設けられている。
受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。電荷蓄積領域（カソード領域）１２ａと、電荷蓄積領域１２ａ直下の半導体基板１（アノード領域）とで電荷蓄積ダイオードＤ２を構成している。
受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。ｐ+型ピニング層１１ｂおよびｐ+型ピニング層１２ｂは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない場合、構造上、ｐ+型ピニング層１１ｂおよびｐ+型ピニング層１２ｂを省略しても構わない。
ｐ+型ピニング層１１ｂおよびｐ+型ピニング層１２ｂ上、さらにはｐ+型ピニング層１１ｂとｐ+型ピニング層１２ｂとの間の半導体基板１上、および、受光カソード領域１１ａと電荷読み出し領域１３との間の半導体基板１上には絶縁膜２が形成されている。絶縁膜２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造としても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。さらには、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜２として使用可能である。
絶縁膜２上には、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置されている。さらに、絶縁膜２上には、電荷蓄積領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置されている。
電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続されている。信号読み出しトランジスタＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。
画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ1が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1で増幅された電荷読み出し領域１３の電位に対応する電流が垂直信号線Ｂ1に流れる。
また、電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成するリセットトランジスタＴＲのソース電極が接続されている。リセットトランジスタＴＲのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒが与えられる。リセット信号をハイ（Ｈ）レベルにして、受光カソード領域１１ａおよび電荷蓄積領域１２ａに蓄積された信号電荷を吐き出し、受光カソード領域１１ａおよび電荷蓄積領域１２ａをリセットする。
図２は、半導体基板上での、グローバルシャッタを採用するＣＭＯＳイメージセンサの画素のレイアウトの例を示す図である。同図において、１つの画素を構成する半導体基板の領域２０１上に、フォトダイオード（ＰＤ）２１１およびメモリ（ＭＥＭ）２１２が設けられている。ここで、メモリ２１２は、上述した電荷蓄積領域１２ａに対応する。フォトダイオード２１１とメモリ２１２は、転送トランジスタ２２１により接続されている。
また、半導体基板の領域２０１上には、フローティングディフュージョン（ＦＤ）２１３が設けられている。フローティングディフュージョン２１３は、上述した電荷読み出し領域１３に対応する。メモリ２１２とフローティングディフュージョン２１３は、転送トランジスタ２２２により接続されている。
さらに、半導体基板の領域２０１上には、垂直信号線２１７が設けられており、垂直信号線２１７は、選択トランジスタ（ＳＥＬ）２１６、増幅トランジスタ（ＡＭＰ）２１５、およびリセットトランジスタ（ＲＳＴ）２１４の所定の端子に接続される。
図３は、半導体基板上での画素のレイアウトの別の例を示す図である。図３のレイアウトの場合、図２の場合とは異なり、メモリ２１２の図中下側にフローティングディフュージョン２１３が設けられている。
図３におけるそれ以外の構成は、図２の場合と同様である。
図４は、画素の配置位置を説明する図である。同図の例では、例えば、ＣＭＯＳイメージセンサを構成する半導体チップ２４１上の画素アレイ２４２における画素の位置として、線Ａ−Ａ´乃至線Ｆ−Ｆ´が示されている。すなわち、画素アレイ２４２には、図２または図３に示される画素が単位画素とされ、行列状に複数配置されている。
例えば、図２に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、左側に隣接する画素のフローティングディフュージョン２１３が、自画素のフォトダイオード２１１の左側に位置することになる。
一方で、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、左側に隣接する画素のメモリ２１２が、自画素のフォトダイオード２１１の左側に位置することになる。すなわち、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、フォトダイオード２１１の左右両側にメモリ２１２が配置されることになる。
図５は、図２に示される線Ｉ−Ｉ´における画素の断面図である。同図には、図３に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、画素上に遮光膜２３１−１および遮光膜２３１−２が配置されている。遮光膜２３１−１と遮光膜２３１−２との間の開口部から光が入射することになり、図中３本の矢印によって主光線の向きが示されている。
画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−１による遮光被り量Ａによって当該画素に入射した光の一部が自画素のメモリ２１２に漏れ込むことを回避するように構成されている。ここで、遮光被り量Ａは、自画素のメモリ２１２のフォトダイオード２１１側の端部から、自画素の遮光膜２３１−１のフォトダイオード２１１側の端部までの距離とされる。
なお、画素の電極は遮光膜２３１−１により覆われることになる。
図５の最も左側には、図４に示される線Ａ−Ａ´の位置の画素の断面図が示されている。図４に示されるように、線Ａ−Ａ´の位置の画素の場合、画素アレイ２４２のほぼ左端に配置されるので、受光する光の主光線が斜め左下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図５の中央には、図４に示される線Ｂ−Ｂ´の位置の画素の断面図が示されている。図４に示されるように、線Ｂ−Ｂ´の位置の画素の場合、画素アレイ２４２のほぼ中央に配置されるので、受光する光の主光線が垂直下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図５の最も右側には、図４に示される線Ｃ−Ｃ´の位置の画素の断面図が示されている。図４に示されるように、線Ｃ−Ｃ´の位置の画素の場合、画素アレイ２４２のほぼ右端に配置されるので、受光する光の主光線が斜め右下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図５に示されるように、画素アレイ２４２内での画素の位置に応じて主光線の向きが異なる。
例えば、図５の中央に示される画素（線Ｂ−Ｂ´の位置の画素）の場合、主光線が垂直下向きとなるため、当該画素に入射した光は、ほぼ全てフォトダイオード２１１で受光される。しかし、図５の最も右側の画素（線Ｃ−Ｃ´の位置の画素）の場合、主光線が斜め右下向きとなるため、当該画素に入射した光の一部がメモリ２１２で受光されてしまう可能性がある。
すなわち、画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−１による遮光被り量Ａによって当該画素に入射した光の一部がメモリ２１２に漏れ込むことを回避するように構成されている。しかし、画素アレイ２４２内の端部に位置する画素（例えば、線Ｃ−Ｃ´の位置の画素）の場合、主光線の向きが傾いているため、遮光膜２３１−１では遮光しきれない光が入射する可能性がある。
このように、メモリ２１２で光が受光されると残像ノイズなどの原因となる。
図６は、図３に示される線Ｉ−Ｉ´における画素の断面図であり、隣接する画素の一部を含めた断面図である。同図には、図４の場合と同様に、図４に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。
ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、図中左側に隣接する画素の一部が示されている。上述したように、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、フォトダイオード２１１の左右両側にメモリ２１２が配置されることになる。
画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−１による遮光被り量Ａによって当該画素に入射した光の一部が自画素のメモリ２１２−１に漏れ込むことを回避するように構成されている。また、画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−２による遮光被り量Ｂによって当該画素に入射した光の一部が隣接する画素のメモリ２１２−２に漏れ込むことを回避するように構成されている。
ここで、遮光被り量Ａは、自画素のメモリ２１２−１の自画素のフォトダイオード２１１側の端部から、自画素の遮光膜２３１−１の自画素のフォトダイオード２１１側の端部までの距離とされる。遮光被り量Ｂは、隣接する画素のメモリ２１２−２の自画素のフォトダイオード２１１側の端部から、隣接する画素の遮光膜２３１−２の自画素のフォトダイオード２１１側の端部までの距離とされる。
例えば、図６の最も左側の画素（線Ａ−Ａ´の位置の画素）の場合、主光線が斜め左下向きとなるため、当該画素に入射した光の一部が隣接する画素のメモリ２１２−２で受光されてしまう可能性がある。
すなわち、画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−２による遮光被り量Ｂによって当該画素に入射した光の一部が隣接する画素のメモリ２１２−２に漏れ込むことを回避するように構成されている。しかし、画素アレイ２４２内の端部に位置する画素（例えば、線Ａ−Ａ´の位置の画素）の場合、主光線の向きが傾いているため、遮光膜２３１−２では遮光しきれない光が入射する可能性がある。
このように、隣接する画素のメモリ２１２−２で光が受光されると混色ノイズなどの原因となる。
また、図５を参照して説明した場合と同様に、画素アレイ２４２に配置される各画素は、図中の水平方向の矢印で示される距離であって、遮光膜２３１−１による遮光被り量Ａによって当該画素に入射した光の一部が自画素のメモリ２１２−１に漏れ込むことを回避するように構成されている。しかし、画素アレイ２４２内の端部に位置する画素（例えば、線Ｃ−Ｃ´の位置の画素）の場合、主光線の向きが傾いているため、遮光膜２３１−１では遮光しきれない光が入射する可能性がある。
このように、自画素のメモリ２１２−１で光が受光されると残像ノイズなどの原因となる。
図５と図６では、図４の図中水平方向の直線状に並ぶ位置である線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素について説明したが、図３の図中垂直方向の直線状に並ぶ位置である線Ｄ−Ｄ´または線Ｅ−Ｅ´の位置における画素についても、やはり隣接する画素のメモリに光が漏れ込む可能性がある。
そこで、本技術では、画素アレイ２４２内での画素の位置に応じた遮光対策が施されるようにする。
図７は、本技術を適用した画素であって、図２に示される線Ｉ−Ｉ´における画素の断面図である。同図には、図３に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、画素上に遮光膜２３１−１および遮光膜２３１−２が配置されている。遮光膜２３１−１と遮光膜２３１−２との間の開口部から光が入射することになり、図中３本の矢印によって主光線の向きが示されている。
なお、画素の電極は遮光膜２３１−１により覆われることになる。
図７の最も左側には、図４に示される線Ａ−Ａ´の位置の画素の断面図が示されている。図４に示されるように、線Ａ−Ａ´の位置の画素の場合、画素アレイ２４２のほぼ左端に配置されるので、受光する光の主光線が斜め左下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図７の中央には、図４に示される線Ｂ−Ｂ´の位置の画素の断面図が示されている。図４に示されるように、線Ｂ−Ｂ´の位置の画素の場合、画素アレイ２４２のほぼ中央に配置されるので、受光する光の主光線が垂直下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図７の最も右側には、図４に示される線Ｃ−Ｃ´の位置の画素の断面図が示されている。図４に示されるように、線Ｃ−Ｃ´の位置の画素の場合、画素アレイ２４２のほぼ右端に配置されるので、受光する光の主光線が斜め右下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図７に示される構成の場合、図５の場合と異なり、遮光膜２３１−１による遮光被り量Ａが、画素の位置に応じて異なっている。
すなわち、図７の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図７の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが小さくなっている。一方、図７の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図７の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが大きくなっている。
図７の線Ｃ−Ｃ´の位置の画素では、遮光膜２３１−１の図中左側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２に光が漏れ込むことを回避することができる。
なお、遮光膜２３１−１と遮光膜２３１−２との間の開口部のサイズが変わらないようにするため、図７の線Ａ−Ａ´の位置の画素では、遮光膜２３１−２の図中右側端部をフォトダイオード２１１上に長く伸ばし、図８の線Ｃ−Ｃ´の位置の画素では、遮光膜２３１−２の図中右側端部を短くしている。
図８は、本技術を適用した画素であって、図３に示される線Ｉ−Ｉ´における画素の断面図であり、隣接する画素の一部を含めた断面図である。同図には、図６の場合と同様に、図４に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。
ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、図中左側に隣接する画素の一部が示されている。上述したように、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、フォトダイオード２１１の左右両側にメモリ２１２が配置されることになる。
図８の最も左側には、図４に示される線Ａ−Ａ´の位置の画素の断面図が示されている。図４に示されるように、線Ａ−Ａ´の位置の画素の場合、画素アレイ２４２のほぼ左端に配置されるので、受光する光の主光線が斜め左下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図８の中央には、図４に示される線Ｂ−Ｂ´の位置の画素の断面図が示されている。図４に示されるように、線Ｂ−Ｂ´の位置の画素の場合、画素アレイ２４２のほぼ中央に配置されるので、受光する光の主光線が垂直下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図８の最も右側には、図４に示される線Ｃ−Ｃ´の位置の画素の断面図が示されている。図４に示されるように、線Ｃ−Ｃ´の位置の画素の場合、画素アレイ２４２のほぼ右端に配置されるので、受光する光の主光線が斜め右下向きとなる。なお、図中の矢印で主光線の向きが示されている。
図８に示される構成の場合、図６の場合と異なり、遮光膜２３１−１による遮光被り量Ａ、および、遮光膜２３１−２による遮光被り量Ｂが、画素の位置に応じて異なっている。
すなわち、図８の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図８の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが小さくなっている。一方、図８の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図８の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが大きくなっている。
図８の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図８の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−２による遮光被り量Ｂが大きくなっている。一方、図８の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図８の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−２による遮光被り量Ｂが小さくなっている。
図８の線Ａ−Ａ´の位置の画素では、遮光膜２３１−２の図中右側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−２に光が漏れ込むことを回避することができる。また、図８の線Ｃ−Ｃ´の位置の画素では、遮光膜２３１−１の図中左側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−１に光が漏れ込むことを回避することができる。
図７と図８では、図４の図中水平方向の直線状に並ぶ位置である線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素について説明したが、図４の図中垂直方向の直線状に並ぶ位置である線Ｄ−Ｄ´または線Ｅ−Ｅ´の位置における画素についても、やはり画素アレイ２４２内での画素の位置に応じた遮光対策が施される。すなわち、線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素では、遮光膜の水平方向の形状を画素の位置に応じて変化させるようにしたが、線Ｄ−Ｄ´または線Ｅ−Ｅ´の位置における画素では、遮光膜の垂直方向の形状を画素の位置に応じて変化させるようにすればよい。
このように、本技術によれば、画素アレイ２４２内での画素の位置に応じて遮光膜による遮光被り量を変化させるようにしたので、メモリへの光の漏れ込みを回避することができ、残像ノイズ、混色ノイズなどの発生を抑止することができる。
上述した実施の形態においては、遮光膜による遮光被り量を変化させる例について説明したが、例えば、イメージセンサチップにおいてセンサが形成されるシリコン層の上に形成される配線層に形成される配線が遮光膜の代わりに用いられるようにしてもよい。
図９は、本技術を適用した画素の別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図であり、隣接する画素の一部を含めた断面図である。同図には、図８の場合と同様に、図４に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。
ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、図中左側に隣接する画素の一部が示されている。上述したように、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、フォトダイオード２１１の左右両側にメモリ２１２が配置されることになる。
図９に示される構成の場合、図８の場合とは異なり、画素上に配線２３２−１および配線２３２−２が配置されている。配線２３２−１と配線２３２−２との間の開口部から光が入射することになり、図中３本の矢印によって主光線の向きが示されている。
図９に示される構成の場合、配線２３２−１による遮光被り量Ａ、および、配線２３２−２による遮光被り量Ｂが、画素の位置に応じて異なっている。
すなわち、図９の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図９の中央の画素（線Ｂ−Ｂ´の位置の画素）より、配線２３２−１による遮光被り量Ａが小さくなっている。一方、図９の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図９の中央の画素（線Ｂ−Ｂ´の位置の画素）より、配線２３２−１による遮光被り量Ａが大きくなっている。
図９の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図９の中央の画素（線Ｂ−Ｂ´の位置の画素）より、配線２３２−２による遮光被り量Ｂが大きくなっている。一方、図９の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図９の中央の画素（線Ｂ−Ｂ´の位置の画素）より、配線２３２−２による遮光被り量Ｂが小さくなっている。
図９の線Ａ−Ａ´の位置の画素では、配線２３２−２の図中右側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−２に光が漏れ込むことを回避することができる。また、図９の線Ｃ−Ｃ´の位置の画素では、配線２３２−１の図中左側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−１に光が漏れ込むことを回避することができる。
図７乃至図９に示される構成の場合、画素の位置に係らず、遮光膜２３１−１と遮光膜２３１−２との間（または配線２３２−１と配線２３２−２との間）の開口部のサイズが同じである例について説明したが、画素の位置に応じて開口部のサイズが変わるようにしてもよい。
図１０は、本技術を適用した画素のさらに別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図であり、隣接する画素の一部を含めた断面図である。同図には、図８の場合と同様に、図４に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。
ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表しており、図中左側に隣接する画素の一部が示されている。上述したように、図３に示されるレイアウトの画素が、画素アレイ２４２に配置される場合、フォトダイオード２１１の左右両側にメモリ２１２が配置されることになる。
図１０に示される構成の場合、図７乃至図９の場合とは異なり、遮光膜２３１−１と遮光膜２３１−２との間の開口部のサイズが画素の位置に応じて異なっている。
すなわち、図１０に示される構成の場合、図１０の最も左側の画素（線Ａ−Ａ´の位置の画素）、および、最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図１０の中央の画素（線Ｂ−Ｂ´の位置の画素）より、開口部のサイズが大きくなっている。
また、図１０の線Ｂ−Ｂ´の位置の画素は、開口部がフォトダイオード２１１の中心に配置されているが、図１０の線Ａ−Ａ´の位置の画素は、開口部がフォトダイオード２１１の中心より右に配置されている。さらに、図１０の線Ｃ−Ｃ´の位置の画素は、開口部がフォトダイオード２１１の中心より左に配置されている。
画素アレイ２４２の中心付近に配置される画素（例えば、線Ｂ−Ｂ´の位置の画素）には比較的強い光が入射するため、開口部が小さくても画素信号への影響は小さい。一方、画素アレイ２４２の周辺部分に配置される画素（例えば、線Ａ−Ａ´の位置の画素、線Ｃ−Ｃ´の位置の画素）には比較的弱い光が入射するため、開口部が小さいと画素信号への影響が大きい。このため、図１０においては、図１０の線Ｂ−Ｂ´の位置の画素は、開口部が小さく、線Ａ−Ａ´の位置の画素、および、線Ｃ−Ｃ´の位置の画素は開口部が大きくされている。
このように、開口部のサイズが画素位置に応じて適切に調整されることにより、シェーディングを改善させることができる。
また、線Ａ−Ａ´の位置の画素、および、線Ｃ−Ｃ´の位置の画素では、開口部の位置をフォトダイオード２１１の中心からずらすことにより、入射する光の主光線が傾いていても、メモリ２１２−１またはメモリ２１２−２に光が漏れ込むことを回避できるようになされている。
上述した実施の形態においては、入射する光の主光線が傾いていてもメモリに光が漏れ込むことを回避することができるようにするものとして説明した。しかし、ＣＭＯＳイメージセンサの一部には、フローティングディフュージョンをメモリと同様に機能させるものがある。このような場合、例えば、遮光膜、または、配線の形状を変化させることにより、入射する光の主光線が傾いていてもフローティングディフュージョンに光が漏れ込むことを回避することができるようにすればよい。
また、上述した実施の形態においては、ＣＭＯＳイメージセンサに本技術を適用する例について説明したが、例えば、ＣＣＤイメージセンサに本技術を適用してもよい。ＣＣＤイメージセンサの場合、電荷転送路が、ＣＭＯＳイメージセンサのメモリに相当するため、例えば、遮光膜、または、配線の形状を変化させることにより、入射する光の主光線が傾いていても電荷転送路に光が漏れ込むことを回避することができるようにすればよい。
図１１は、本技術を適用した画素のさらに別の例であって、図３に示される線Ｉ−Ｉ´における画素の断面図であり、隣接する画素の一部を含めた断面図である。図１１の例では、複数の配線層を有するイメージセンサのチップにおいて、カラーフィルタとオンチップレンズを配置した構成が示されている。
図１１に示される構成の場合、３層の配線層を有しており、図中右側に配線２３２−１ａ乃至配線２３２−１ｃが設けられ、図中左側に配線２３２−２ａ乃至配線２３２−２ｃが設けられている。また、図１１に示される構成の場合、配線層上にカラーフィルタ２６１が形成されており、カラーフィルタ上にオンチップレンズ２６２が形成されている。
同図には、図３に示される線Ａ−Ａ´乃至線Ｃ−Ｃ´の位置における画素の断面図がそれぞれ記載されている。ここでは、図中の矩形の点線で囲まれた部分が１つの画素を表している。図１１の場合、オンチップレンズ２６２およびカラーフィルタ２６１を介して、配線２３２−１ａ乃至配線２３２−１ｃと配線２３２−２ａ乃至配線２３２−２ｃとの間を通り、さらに遮光膜２３１−１と遮光膜２３１−２との間の開口部からフォトダイオード２１１に光が入射することになり、図中３本の矢印によって主光線の向きが示されている。
図１１に示される構成の場合、遮光膜２３１−１による遮光被り量Ａ、および、遮光膜２３１−２による遮光被り量Ｂが、画素の位置に応じて異なっている。
すなわち、図１１の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図１１の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが小さくなっている。一方、図１１の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図１１の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−１による遮光被り量Ａが大きくなっている。
図１１の最も左側の画素（線Ａ−Ａ´の位置の画素）は、図１１の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−２による遮光被り量Ｂが大きくなっている。一方、図１１の最も右側の画素（線Ｃ−Ｃ´の位置の画素）は、図１１の中央の画素（線Ｂ−Ｂ´の位置の画素）より、遮光膜２３１−２による遮光被り量Ｂが小さくなっている。
また、図１１に示される構成の場合、配線２３２−１ａ乃至配線２３２−１ｃおよび配線２３２−２ａ乃至配線２３２−２ｃの形状が、画素の位置に応じて異なっている。特に、配線２３２−１ａおよび配線２３２−２ａの形状が画素の位置に応じて異なっている。
すなわち、図１１の線Ａ−Ａ´の位置の画素は、線Ｂ−Ｂ´の位置の画素より、配線２３２−２ａが図中右側に長く伸びており、配線２３２−１ａの図中左側が短くなっている。一方、図１１の線Ｃ−Ｃ´の位置の画素は、線Ｂ−Ｂ´の位置の画素より、配線２３２−２ａの図中右側が短くなっており、配線２３２−１ａが図中左側に長く伸びている。
図１１の線Ａ−Ａ´の位置の画素では、遮光膜２３１−２の図中右側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−２に光が漏れ込むことを回避することができる。また、図１１の線Ｃ−Ｃ´の位置の画素では、遮光膜２３１−１の図中左側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−１に光が漏れ込むことを回避することができる。
また、図１１の線Ａ−Ａ´の位置の画素では、配線２３２−２ａの図中右側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−２に光が漏れ込むことを回避することができる。また、図１１の線Ｃ−Ｃ´の位置の画素では、配線２３２−１ａの図中左側端部をフォトダイオード２１１上に長く伸ばしたことにより、入射する光の主光線が傾いていてもメモリ２１２−１に光が漏れ込むことを回避することができる。
さらに、図１１に示される構成の場合、オンチップレンズ２６２の配置が、画素の位置に応じて異なっている。
すなわち、図１１の線Ａ−Ａ´の位置の画素では、主光線の向きに合わせて、線Ｂ−Ｂ´の位置の画素より、図中右側にオンチップレンズ２６２が配置されている。また、図１１の線Ｃ−Ｃ´の位置の画素では、主光線の向きに合わせて、線Ｂ−Ｂ´の位置の画素より、図中左側にオンチップレンズ２６２が配置されている。
このようにすることで、各位置の画素において、図中の点線で示されるように、オンチップレンズ２６２およびカラーフィルタ２６１を介して入射した光が、配線２３２−１ａ乃至配線２３２−１ｃと配線２３２−２ａ乃至配線２３２−２ｃとの間を通り、さらに遮光膜２３１−１と遮光膜２３１−２との間の開口部からフォトダイオード２１１に向かうようにすることができる。
このように、本技術によれば、画素アレイ上のどの位置の画素においても、自画素または隣接する画素のメモリに光が漏れ込むことを防止することができる。その結果、混色ノイズや残像ノイズの発生を抑止することが可能となり、画素特性が改善する。
また、配線層、カラーフィルタ、オンチップレンズのレイアウト補正と組み合わせることにより、感度、シェーディングといった基本的な光学特性を維持したまま、光学的ノイズを抑えることが可能となる。さらに、遮光膜の開口部のサイズをチップ内で変動させることにより、シェーディングの改善も期待出来る。
さらに、本技術は、例えば、イメージセンサのような固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。
図１２は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
図１２のカメラ装置６００は、レンズ群などからなる光学部６０１、固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る画素を採用したイメージセンサなどの固体撮像装置を用いることができる。
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
光電変換部と、
前記光電変換部に蓄積された電荷を保持する電荷保持部と、
前記電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、
前記光電変換部上が開口された遮光膜とを有し、
半導体チップとして形成される単位画素を複数備え、
前記複数の単位画素は、画素アレイ上で行列状に配置され、
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なる
イメージセンサ。
（２）
前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状が定められる
（１）に記載のイメージセンサ。
（３）
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口の位置が異なる
（１）または（２）に記載のイメージセンサ。
（４）
前記遮光膜に代えて、前記半導体チップの配線が用いられる
（３）に記載のイメージセンサ。
（５）
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口のサイズが異なる
（１）乃至（３）のいずれかに記載のイメージセンサ。
（６）
前記画素アレイ上での前記単位画素の位置に応じて、前記半導体チップの配線の形状がさらに異なる
（１）乃至（３）のいずれかに記載のイメージセンサ。
（７）
前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状および前記半導体チップの配線の形状が定められ、
前記主光線の向きに応じて前記単位画素のオンチップレンズの配置位置がさらに異なる
（６）に記載のイメージセンサ。
（８）
光電変換部と、
前記光電変換部に蓄積された電荷を保持する電荷保持部と、
前記電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、
前記光電変換部上が開口された遮光膜とを有し、
半導体チップとして形成される単位画素を複数備え、
前記複数の単位画素は、画素アレイ上で行列状に配置され、
前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なるイメージセンサを備える
電子機器。
２１１ フォトダイオード， ２１２ メモリ， ２１３ フローティングディフュージョン， ２３１−１， ２３１−２ 遮光膜， ２３２−１，２３２−２ 配線， ２４２ 画素アレイ， ２６１ カラーフィルタ， ２６２ オンチップレンズ

Claims (8)

  1. 光電変換部と、
    前記光電変換部に蓄積された電荷を保持する電荷保持部と、
    前記電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、
    前記光電変換部上が開口された遮光膜とを有し、
    半導体チップとして形成される単位画素を複数備え、
    前記複数の単位画素は、画素アレイ上で行列状に配置され、
    前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なる
    イメージセンサ。
  2. 前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状が定められる
    請求項１に記載のイメージセンサ。
  3. 前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口の位置が異なる
    請求項１に記載のイメージセンサ。
  4. 前記遮光膜に代えて、前記半導体チップの配線が用いられる
    請求項３に記載のイメージセンサ。
  5. 前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜による開口のサイズが異なる
    請求項１に記載のイメージセンサ。
  6. 前記画素アレイ上での前記単位画素の位置に応じて、前記半導体チップの配線の形状がさらに異なる
    請求項１に記載のイメージセンサ。
  7. 前記画素アレイ上での前記単位画素の各位置において、前記光電変換部に入射する光の主光線の向きに応じて前記遮光膜の形状および前記半導体チップの配線の形状が定められ、
    前記主光線の向きに応じて前記単位画素のオンチップレンズの配置位置がさらに異なる
    請求項６に記載のイメージセンサ。
  8. 光電変換部と、
    前記光電変換部に蓄積された電荷を保持する電荷保持部と、
    前記電荷保持部から転送される電荷を電圧に変換する電荷電圧変換部と、
    前記光電変換部上が開口された遮光膜とを有し、
    半導体チップとして形成される単位画素を複数備え、
    前記複数の単位画素は、画素アレイ上で行列状に配置され、
    前記画素アレイ上での前記単位画素の位置に応じて、前記遮光膜の形状が異なるイメージセンサを備える
    電子機器。
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