JP5458690B2 - 固体撮像装置およびカメラ - Google Patents

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Description

本発明は、光電変換素子を有する固体撮像装置およびカメラに関するものである。
固体撮像装置、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部の光電変換素子であるフォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。
そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、埋め込み型フォトダイオード構造が有効である。
この埋め込み型フォトダイオードは、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域（正孔蓄積領域）を形成して構成される。
その埋め込み型フォトダイオードの作製方法としては、ｐ型不純物となるＢやＢＦ２をイオン注入し、アニール処理して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
また、ＣＭＯＳイメージセンサでは、各画素が、フォトダイオードと読み出し、リセット、増幅などの各種のトランジスタを含んで形成される。フォトダイオードにより光電変換された信号は、これらのトランジスタにより処理される。各画素の上部には多層の金属配線を含む配線層が形成される。配線層上には、フォトダイオードに入射する光の波長を規定するカラーフィルタや、フォトダイオードに光を集光するオンチップレンズが形成される。
このようなＣＭＯＳイメージセンサとしては、種々の特徴を有するデバイス構造が提案されている。
具体的には、光電変換素子構造にＣＣＤ的な特徴を採用した電荷変調デバイス（ＣＭＤ：Charge Modulation Device、特許文献１，２，３参照）、バルク電荷変調デバイス（ＢＣＭＤ：Bulk Charge Modulation Device、特許文献４参照）が提案されている。
さらに、フローティングウェル型増幅器（ＦＷＡ：Floating Well Amplifier、特許文献５，６参照）が提案されている。ＦＷＡは、極大点に蓄積されるフォトホールの電荷量に応じて表面にチャネルが形成され、この表面の電荷量によってソース・ドレイン電流が変化し、その結果信号電荷に応じた読み出しが可能となる。
さらに、受光部と信号検出部を分け隣接して配置した閾値変調型イメージセンサ（ＶＭＩＳ：Vth Modulation Image Sensor、特許文献７，８，９，１０参照）等の各種デバイスが提案されている。
また、特許文献１１には、次のような固体撮像素子が提案されている。
この固体撮像素子は、入射光により光電変換を行い、光電変換により得られた信号電荷を蓄積し、蓄積した信号電荷の電荷量に応じて信号電圧を出力する機能を併せ持つ受光素子を有している。この受光素子は、平面的にみて同じ箇所で信号電荷が蓄積されやすく、かつ、表面チャネル電流が流れやすくなるようなポテンシャル分布を有している。
これらのＣＭＯＳイメージセンサは、基本的にデバイスの前面側から光を照射する前面照射型の固体撮像装置である。
これに対して、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面（背面）照射型の固体撮像装置が提案されている（特許文献１２参照）。
特許第１９３８０９２号公報 特開平６−１２０４７３号公報 特開昭６０−１４０７５２号公報 特開昭６４−１４９５９号公報 特許第２６９２２１８号公報 特許第３７５２７７３号公報 特開平２−３０４９７３号公報 特開２００５−２４４４３４号公報 特許第２９３５４９２号公報 特開２００５−８５９９９号公報 特開２００３−３１７８５号公報 特開平１０−６５１３８号公報
ところで、上述した前面照射型のＣＭＤやＢＣＭＤ、ＦＷＡ、ＶＭＩＳなどでは、基板をオーバーフローとして利用しているため、裏面（背面）照射が不可能で、かつリセット電圧も高かった。
前面照射型のＣＭＤやＢＣＭＤ、ＦＷＡ、ＶＭＩＳなどでは、受光部は、ピックアップトランジスタの横に配置するため、開口率が低下するという不利益がある。
また、既存のフォトゲート構造では、薄膜ゲートを通して受光するため、青感度が低下するという不利益がある。
また、ＢＣＭＤのように、前面照射型でｎ−層上にフォトゲート型ＭＯＳ型トランジスタを形成した場合、光照射によるキャリア生成が半導体表面近くで行われる。このため、半導体−絶縁膜界面に存在するトラップにキャリアが捕獲され、蓄積キャリアがリセット電圧を印加してもすぐには排出されず、デバイス特性に影響を与えるという不利益がある。
また、ＶＭＩＳのように、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、受光により生成した電荷の蓄積と変調操作はダイナミックな動作ではなく、時間的に別時間で行われるため、高速信号処理に不利になる。
同様に、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、信号検出部の上部に遮光膜を設けるなどの工夫が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
また、前面照射型のＢＣＭＤ型イメージセンサでは、フォトゲート電極下のチャネル領域全域が電荷蓄積層となる。このため、前面照射型のＢＣＭＤ型イメージセンサでは、電流電圧特性（ＩＤ−ＶＤＤ）特性が飽和特性にならず、三極管特性になってしまい、ソースフォロワ型で使用する場合、使いづらいという不利益がある。
そして、上記の前面照射型のＣＭＯＳイメージセンサでは、画素の上部の配線により光が遮られて、各画素の感度が低下し、また、これらの配線で反射された光が隣接画素セルに入射すると、混色等の原因となるという不利益がある。
特許文献１１に開示された固体撮像素子では、シングルウェルで１トランジスタを実現するために、２層ゲート構造を用いているが、これでは、素子分離領域に特殊な細工が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
また、この固体撮像素子も前面照射型であることから、上述した前面照射型の青感度の低下や混色等の問題を有している。
特許文献１２に開示された裏面照射型の固体撮像装置の場合、正孔蓄積領域は基板の表面側および裏面側に形成されるが、イオン注入による浅く濃いｐ型半導体領域の形成には限界がある。
このため、暗電流の抑制のためにｐ型半導体領域の不純物濃度をさらに上げようとすると、ｐ型半導体領域が深くなる。ｐ型半導体領域が深くなると、フォトダイオードのｐｎ接合が転送ゲートから離れるために、転送ゲートによる読み出し能力が低下するおそれがある。
本発明は、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行い、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることが可能で、しかも十分な駆動能力を有する固体撮像装置およびカメラを提供することにある。
本発明の第１の観点の固体撮像装置は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルが行列状に配列された画素部と、上記画素セルの行配列に対応して配列された複数の第１の駆動ラインと、隣接する２行の画素セル同士で共有される第２の駆動ラインと、上記画素セルの列配列に対応して配列された信号ラインであって、第１の信号ラインと第２の信号ラインに分割された信号ラインと、上記信号ラインに読み出された上記画素セルの読み出し信号を処理する信号読み出し処理系と、上記第１の信号ラインおよび上記第２の信号ラインを電源または上記信号読み出し処理系に接続する切替部と、を有し、上記画素セルは、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を含み、当該電荷蓄積機能による蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含み、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記画素セルの行方向に隣接する２つの画素セルのドレインまたはソースが共有され、一方の画素セルのソースまたはドレインが上記第１の信号ラインに接続され、他方の画素セルのソースまたはドレインが上記第２の信号ラインに接続され、上記画素セルのトランジスタは、ゲート電極が対応する上記第１の駆動ラインに接続され、上記行方向に隣接する２つの画素セルは、上記共有するドレインまたはソースが対応する第２の駆動ラインに接続されている。
本発明の第２の観点のカメラは、基板の第１基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、上記固体撮像装置の出力信号を処理する信号処理回路と、を有し、上記固体撮像装置は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルが行列状に配列された画素部と、上記画素セルの行配列に対応して配列された複数の第１の駆動ラインと、隣接する２行の画素セル同士で共有される第２の駆動ラインと、上記画素セルの列配列に対応して配列された信号ラインであって、第１の信号ラインと第２の信号ラインに分割された信号ラインと、上記信号ラインに読み出された上記画素セルの読み出し信号を処理する信号読み出し処理系と、上記第１の信号ラインおよび上記第２の信号ラインを電源または上記信号読み出し処理系に接続する切替部と、を含み、上記画素セルは、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を含み、当該電荷蓄積機能による蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含み、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記画素セルの行方向に隣接する２つの画素セルのドレインまたはソースが共有され、一方の画素セルのソースまたはドレインが上記第１の信号ラインに接続され、他方の画素セルのソースまたはドレインが上記第２の信号ラインに接続され、上記画素セルのトランジスタは、ゲート電極が対応する上記第１の駆動ラインに接続され、上記行方向に隣接する２つの画素セルは、上記共有するドレインまたはソースが対応する第２の駆動ラインに接続されている。
本発明によれば、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行うことができる。
また、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることができる。
また、多画素化時に駆動能力不足になることを抑止でき、十分な駆動能力を得ることができる。
本実施形態に係る固体撮像装置の概略構成を示すブロック図である。 実施形態に係る固体撮像装置の画素部基本構造を示す図である。 本実施形態に係る画素セルの等価回路を示す図である。 前面照射型ＢＭＣＤの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。 前面照射型の場合で、透明電極／ゲートシリコン酸化膜／シリコン単結晶が形成するエネルギーバンド状態の概略を示す図である。 図２で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子に対する電位の変化を示す図である。 図２におけるａ−ａ’線におけるポテンシャル分布の一例を示す図である。 リフレクタを有する画素セルの簡略断面図である。 通常のベイヤー配列の正方配置を４５度回転させて配列した構造を示す図である。 ゲートをＸ方向（横方向)ストライプで共通としたレイアウト例を示す図である。 ドレイン側をピンチとしたレイアウト例を示す図である。 本実施形態に係る画素部における画素セルのレイアウトの他例を示す図である。 図１２のａ−ａ’線およびｂ−ｂ’線における簡略断面図である。 膜厚の異なる画素セルにリフレクタを設けた例を示す図である。 コンタクト共有型画素部の画素セル配列例を示す図である。 図１５のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。 比較例として電源およびリセットラインがＸ（横）方向に配線された共通ラインで単画素駆動を行う場合を示す図である。 本実施形態に係る固体撮像装置のドレイン接地型の場合の隣接画素セルと信号読み出し系の特徴部分を抜粋して示す図である。 本実施形態に係る固体撮像装置のソース接地型の場合の隣接画素セルと信号読み出し系の特徴部分を抜粋して示す図である。 図１５のような正方配列時の信号出力順を示す図である。 図１５のような正方配列を４５度回転させたジグザグ（ZigZag）配列を示す図である。 図２１のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。 図１５のような正方配列を４５度回転させた他のジグザグ（ZigZag）配列を示す図である。 図２３のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。 図２１のようなジグザグ配列時の信号出力順を示す図である。 図２３のようなジグザグ配列時の信号出力順を示す図である。 正方配列を採用した場合のリフレクタの形成例について説明するための図である。 リフレクタと配線共有レイアウトの第１例を示す図である。 リフレクタと配線共有レイアウトの第２例を示す図である。 リフレクタと配線共有レイアウトの第３例を示す図である。 ドレイン接地型の場合のプリラインセットの基本概念を示す図である。 ソース接地型の場合のプリラインセットの基本概念を示す図である。 本実施形態に係るハードリセット機能に対応した信号処理系を概念的に示す図である。 逆γ補正回路を含む信号処理系の基本概念を示す等価回路図である。 プリラインリセット方式のレベルダイアグラムと２カラム共有と２×２画素タイミングをまとめて示す図である。 複数画素をアレイ状に配列して複数画素で１出力信号とする構成例を示す平面図である。 複数画素をアレイ状に配列して複数画素単位で素子分離を行うことで１出力信号とする構成例を示す平面図である。 複数画素をアレイ状に配列して複数画素単位で素子分離を行うことで１出力信号とする構成例を示す断面図である。 複数画素をアレイ状に配列して複数画素単位で素子分離を行うことで１出力信号とする他の構成例を示す平面図である。 図３７のａ−ａ’線およびｂ−ｂ’線における簡略断面図である。 非破壊読み出しによるワイドダイナミックレンジ（Wide D-Range）シーケンス例を示す図である。 非破壊読み出しによる低速ライブビュー（Live View）シーケンス例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下に、本発明の実施形態について、図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．デバイス構造
３．リフレクタ構成
４．コンタクト共有型画素部の画素セル配列例
５．カメラ
＜１．固体撮像装置の概略構成＞
図１は、本実施形態に係る固体撮像装置の概略構成を示すブロック図である。
本固体撮像装置１は、図１に示すように、センシング部としての画素部２、行方向（Ｙ方向）制御回路３、列方向（Ｘ方向）制御回路４、およびタイミング制御回路５を有する。
画素部２は、後で詳述するように、複数の画素セル２Ａがたとえばマトリクス状（行列状）に配置されて構成される。
本実施形態の画素部２の画素セル２Ａは、裏面（背面）照射で、ダブルウェル構造、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。
そして、本実施形態の画素部２は、ダブルウェル構造を採用し、蓄積電荷とチャネル電流が同一キャリアである。
また、画素部２は、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を１トランジスタで共有する１トランジスタアーキテクチャ（構造）を有する。
さらに、画素部２においては、画素配列において、同一行に配列された画素セル２Ａが共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素セル２Ａが共通の列線Ｖ０，Ｖ１，・・・に接続されている。
固体撮像装置１においては、画素部２の信号を順次読み出すために、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行方向（Ｙ方向）制御回路３、そして列アドレスや列走査を制御する列方向（Ｘ方向）制御回路４が配置される。
行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。
列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理を行う。
ここでの処理には、ＣＤＳ(Correlated Double Sampling)相関二重サンプリング処理やアナログ・デジタル変換処理等を含む。
この列方向制御回路４における画素セル２Ａからの信号読み出し処理に関する構成、機能については後で詳述する。
＜２．デバイス構造＞
以下に、本実施形態に係る固体撮像装置の画素部の具体的なデバイス構造について説明する。
図２(Ａ)，(Ｂ)は、本実施形態に係る固体撮像装置の画素部の基本構造を示す図であって、図２（Ａ）は平面図で、図２（Ｂ）は図２（Ａ）におけるａ−ａ’線における簡略断面図である。
固体撮像装置１は、図２に示すように、基板１００の第１基板面１０１側（裏面側）から光を入射させ、第２基板面１０２側（前面側）にＭＯＳ型トランジスタが形成される素子領域部ＥＡＰを形成した裏面（背面）照射型デバイスとして形成されている。基板１００はシリコン基板により形成される。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像装置１の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外光用では６〜１０μｍとなる。
このように、基板１００は、光が照射される第１基板面１０１側と素子が形成される第２基板面１０２側とを有し、隣接セルと素子分離層により分離された複数の画素セルＣｅｌ（２Ａ）が形成されている。
本実施形態において、基板１００は、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セル２Ａ（Ｃｅｌ）が形成される。
画素セルＣｅｌは、第１基板面１０１側に形成された第１導電型ウェル（以下、第１ウェルという）１１０と、第１ウェル１１０より第２基板面１０２側に形成された第２導電型ウェル（以下、第２ウェルという）１２０と、を有している。
本実施形態において、第１導電型はｎ型であり、第２導電型はｐ型である。
ｎ型の第１ウェル１１０は、第１基板面１０１側からの光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有する。
第２ウェル１２０は、第１ウェル１１０の受光部における蓄積電荷を検出し、閾値変調機能を有するＭＯＳ型のトランジスタ１３０が形成されている。
第１ウェル１１０の側壁にはそれらを囲むように第１導電型（本実施形態ではｎ型）の逆の導電型の第２導電型であるｐ型素子分離層（導電層）１４０が形成され、基板１００の光入射面である第１基板面１０１にｐ＋層１５０が形成されている。
ｐ＋層１５０の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜１５１が形成されている。そして、保護膜１５１上には、所望の波長領域の光のみを通過させるカラーフィルタ１５２が形成されている。また、カラーフィルタ１５２上には、入射光を第１ウェル１１０の受光部へ集光させるマイクロレンズ１５３が形成されている。
ｐ型の第２ウェル１２０には、その中央部にｎ＋層からなるソース領域１２１およびドレイン領域１２２が所定間隔をおいて形成されている。ソース領域１２１とドレイン領域１２２間には、チャネル形成領域１２３が形成される。
また、第２ウェル１２０における第１ウェル１１０と重ならない領域（端部側領域）には、ｐ＋層からなるウェル(基板)コンタクト領域１２４，１２５，１２６，１２７が形成されている。
さらに、ソース領域１２１、ドレイン領域１２２、ウェルコンタクト領域１２４〜１２７が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１６０が選択的に形成されている。
そして、基板１００の第２基板面１０２側におけるソース領域１２１とドレイン領域１２２間のチャネル形成領域１２３上に絶縁膜１６０を介してトランジスタ１３０のゲート電極１３１が形成されている。
また、ソース領域１２１上の絶縁膜１６０の一部を開口してソース領域１２１と接続されるトランジスタ１３０のソース電極１３２が形成されている。
同様に、ドレイン領域１２２上の絶縁膜１６０の一部を開口してドレイン領域１２２と接続されるトランジスタ１３０のドレイン電極１３３が形成されている。
さらに、ウェルコンタクト領域１２４〜１２７上の絶縁膜の一部を開口してウェルコンタクト領域１２４〜１２７と接続されてウェルコンタクト電極１７０が形成されている。ウェルコンタクト電極１７０のレベルは、たとえば接地電位ＧＮＤ（０Ｖ）や−１．２Ｖ等に設定される。
以上の構成において、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタという）によるトランジスタ１３０が形成されている。
トランジスタ１３０は、第２基板面１０２側の第２ウェル１２０に形成されたソース領域１２１、ドレイン領域１２２、チャネル形成領域１２３、第２基板面１０２の表面側に形成されたゲート電極１３１、ソース電極１３２、およびドレイン電極１３３を有する。
なお、図２において、Ｓはトランジスタ１３０のソースを、Ｄはトランジスタ１３０のドレインを、Ｇはトランジスタ１３０のゲートを、それぞれ示している。
このように、本実施形態の各画素セルＣｅｌ（２Ａ）は、裏面（背面）照射で、ダブルウェル構造、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。
図３は、本実施形態に係る画素セルの等価回路を示す図である。
画素セル２Ａ（Ｃｅｌ）は、図３に示すように、第１ウェル１１０に形成される光電変換および電荷蓄積素子部１１１、および第２ウェル１２０および第２基板面１２０側の電極により形成される１つのトランジスタ１３０により構成される。
このように、本実施形態に係る画素セルＣｅｌは、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアである。
また、画素セルＣｅｌは、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を１トランジスタで共有する１トランジスタアーキテクチャ（構造）を有する。
すなわち、本実施形態において、裏面照射でダブルウェル（Double-Well）構造を採用し、シングルウェル（Single-Well）変調方式を採用していない。その理由を以下に示す。
シングルウェル変調方式を採用すると、リニアリティ改善のためのポケットインプランテーションが必要となり、これにより蓄積面積を減少させるために画素微細化時に飽和電荷Ｑｓが取れなくなる。
シングルウェル構造では、変調度・変換効率が高くとも、欠陥に対して弱く、リニアリティ（猫足）の画素バラツキが多発しやすく、発生した場合には補正が困難である。
また、読み出し中にピニング(Pinning)が外れるために、カラムデジタルＣＤＳと相性が悪い。アナログＣＤＳにした場合は、容量の面積肥大で微細化に障害となる。
裏面照射と組み合わせてもリセットトランジスタが必要で２トランジスタ構成になることで微細化に不利である。
これに対して、本実施形態においては、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアであり、素子分離が独立したキャリアで済む。
その結果、本実施形態では、トランジスタ構造がリングである必要がなくなり、通常トランジスタと同じドレイン（Ｄ）/ゲート（Ｇ）/ソース（Ｓ）のいわゆる一方向の構造で構成することが可能となっている。
また、本実施形態においては、信号キャリアをトランジスタ１３０のドレインに排出させるような構造を採用している。
これにより、１トランジスタで読み出し（ピックアップ）トランジスタとリセットトランジスタと選択トランジスタを共有する、完全な１トランジスタで、ラテラルリセット構造が実現されている。
すなわち、本実施形態の画素セル構造によれば、２層ゲート構造ではなく、１層ゲート構造で済むことから、素子分離領域に特殊な細工が不要である。
また、隣接画素セルと、ドレイン共有やソース共有やゲート共有が可能であり、レイアウト効率を飛躍的に高め、画素微細化が可能となる。
また、トランジスタのドレインによるラテラルリセットを採用していることから、ドレインを横配線とすることと、共有画素単位で別配線にすることで、カラム共有が可能となりカラム回路のシュリンクができる。
また、トランジスタのゲート上に空きスペースができることで、ここに配線のメタルなどを利用したリフレクタ構造を設けることが可能となる。その結果、シリコン（Ｓｉ）基板を透過した光を反射させて再度Ｓｉ中で光電変換させ、たとえば近赤外感度をあげることができる。
また、既存構造では、受光期間中にゲートをオフし、シリコン（Ｓｉ）基板表面をピニングさせることで、界面で発生する暗電流をホール（Hole）と再結合させていたので、完全に再結合しない成分が暗電流ムラや白点欠陥となり問題となっていた。
これに対して、本構造では、ダブルウェルであるがゆえに、Ｓｉ表面で発生する暗電流電子を、チャネルからドレインに排出させることができ、界面で発生する暗電流や白点を完全にシャットアウトできる利点がある。
その結果、カラム読み出し時にゲートをオンしても、暗電流や白点が問題にならないために、信号の非破壊読み出しが可能となる。
画素微細化を実現する配列構造や、リフレクタを持たせた構成、信号読み出し処理系の構成および機能、信号の非破壊読み出し処理については後で詳述する。
ここで、上記構成を有する画素セルにおける動作について説明する。
裏面側である第１基板面（裏面）１０１より画素セル内に光を入射させ、画素セル内のｎ型の第１ウェル１１０内で主に光電効果により電子・ホール対が発生され、生じたホールがセルの壁面を形成するｐ型素子分離層１４０を通じて外部に排出される。
電子のみがｎ型の第１ウェル１１０に蓄積され、ＭＯＳトランジスタとしてのトランジスタ１３０のソース・ドレイン間のゲート領域半導体表面近傍に形成される電位井戸内に蓄積される。そして、トランジスタ１３０を通じて、蓄積電荷の信号が増幅されて検出され、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。
また、固体撮像装置１のセンサの半導体層の厚さは２〜１０μｍ程度であり、光の波長範囲で光電変換の量子効率が十分発揮される程度の厚みになっている。
これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み（〜数百μｍ）に保つ必要があり、そのため、素子の基板を通してソース・ドレイン間のリーク電流が無視できず、問題になる場合がある。
これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。
以上、本実施形態に係る固体撮像装置１の構成および機能について説明した。
以下に、本実施形態に係る固体撮像装置１についてさらに詳細に考察する。
図４は、前面照射型ＢＭＣＤの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。
図４の前面照射型ＢＭＣＤ１０は、基板前面側に絶縁膜１１、透明電極１２、遮光電極１３等が形成されている。また、１４はラテラルドレイン、１５はゲート絶縁膜、１６はシリコン基板を示している。
図４の前面照射の場合、トランジスタが設置されている側から光が進入する。その際、ラテラルドレイン領域１４は遮光電極１３で覆われており、それ以外の開口部より絶縁膜１１や透明電極１２、ゲート絶縁膜１５などを透過して、シリコン基板１６内に光が侵入する構造になっている。
波長の長い赤色光や近赤外光ＬＩＲはシリコンの表面から比較的内部まで入るが、青色光ＬＢや近紫外光はそれほど深くまで入らない場所で光電変換が行われる。また、波長の短い光は表面の絶縁多層膜を通過する際に、散乱や吸収また層界面での反射などにより、エネルギーの損失を受けやすい。
これに対して、図２の本実施形態による裏面照射の場合は、トランジスタ１３０が配置されていない側から光がシリコン基板１００内に侵入する構造になっており、波長の長い光の多くはトランジスタ近傍に到達するが、波長の短い光はごく一部しか到達しない。
入射光の波長も含めて量子効率を最大にするために、ソース・ドレインの拡散層やウェル層をどのようにしたら良いかという点に関しては、種々提案されている。
しかし、シリコン酸化膜（絶縁膜）を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムをある程度明らかにする。
図５は、前面照射型の場合で、透明電極／ゲートシリコン酸化膜（ＳｉＯ２）／シリコン（Ｓｉ）単結晶が形成するエネルギーバンド状態の概略を示す図である。
ゲート酸化膜は製法や処理により性質が著しく相違する場合があり、あまり制御されていない場合には、酸化膜中に電子やホールを捕獲するようなトラップが残存する。図ではシリコン酸化膜の伝導帯の下、２.０ｅＶの位置に電子を捕獲するようなトラップが存在する場合を示している。
シリコン熱酸化膜の場合、バンドギャップは約８.０ｅＶであり、透明電極としてＩＴＯを使用する場合は、仕事関数は約４.３〜４.７ｅＶであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。
今、入射光のうちの青色光成分、たとえば波長λ＝４５０ｎｍについて注目してみると、アインシュタインの光量子の式 Ｅ＝ｈνより、 Ｅ＝２.７６ｅＶに相当する。このエネルギーは図示するように、透明電極のフェルミレベルから測った酸化膜中の電子トラップのエネルギーレベルの位置にほぼ等しい。
このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面（透明電極）より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。
トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、透明ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。
本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないことが、大きな特徴になっている。
図６は、図２で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子に対する電位の変化を示す図である。
いずれの状態においても、ウェルコンタクト電極１７０の電圧ＶＧＮＤは０Ｖに設定される。
（i）ゲート読み出し
トランジスタ１３０のゲート電圧ＶＧを１．０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳは１．６Ｖ〜１．４Ｖ程度であり、蓄積電荷(電子)は減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積電子の電荷変化量が分かる。
（ii）ゲート蓄積（非読み出し状態）
トランジスタ１３０のゲート電圧ＶＧを０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳは１．２Ｖあるいはそれ以下であり、トランジスタ１３０のソース・ドレイン間のゲート領域における半導体表面近傍に形成される電位井戸内に電子が蓄積される。
（iii）ゲート蓄積（非リセット状態、ハードリセット）
トランジスタ１３０のゲート電圧ＶＧを０Ｖ〜−１．０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積された電子がオーバーフロー（ＯＦ）する状態となる。すなわち、画素セルＣｅｌを飽和させる。このとき信号を保持する。
（iiii）リセット
トランジスタ１３０のゲート電圧ＶＧを０〜−１．０Ｖ、ドレイン電圧ＶＤを３．０Ｖ以上、たとえば３．７Ｖにすると、ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。
このように、本実施形態においては、画素信号リセットとして、ドレイン電圧ＶＤ、場合によってはゲート電圧を含めて変調することで(図６の例ではドレイン‐ゲート間の電位差を大きくして)、ドレイン電極に蓄積した信号電荷(電子)を排出させる。
また、本実施形態においては、低照度時に変調度、変換効率が高くなるように、いわゆるガンマ(γ)特性を持たせている。
そして、本実施形態においては、γ特性を高ダイナミックレンジ（ＤＲ）に活用している。
ここで、この画素セルのγ特性について説明する。
図７は、図２（Ａ）におけるａ−ａ’線におけるポテンシャル分布の一例を示す図である。
ダブルウェルの特徴の一つとして、図７に示すように、センサ蓄積領域がブロードなポテンシャル形状となる。このために、ダブルウェルの特徴の一つは、信号量によって容量が変化し、非線形性（γ特性）をもつことである。
シングルウェル構造においてはリニアリティ（猫足）が非線形性で小信号時に信号が欠落する。
これに対して、ダブルウェル構造においては、小信号時にゲインアップするγ特性の場合は、逆γ補正が可能なうえ低照度時のゲインが−となるので、信号と同時にノイズも圧縮されるために低ノイズ化が可能となる。
このように、本実施形態においては、γ特性を積極的に活用し、図２に示すように、小信号をためるｎ型で深めのガンマポケット１８０を設けている。
このガンマポケット１８０において、信号キャリアと信号電流が１点集中し、小信号変調度が向上する。
また、後段の信号処理を行うＤＳＰで逆ガンマ補正し、全ノイズ圧縮を実現することが可能である。
また、図７に示すように、画素セルＣｅｌは大信号時に容量が増大する構造を有し、γ特性による高ダイナミックレンジ（ＤＲ）としている。
以上、本実施形態に係る画素セルの構成および機能について説明した。
以下、画素部２のリフレクタを有する構成、画素セルの配列等について説明する。
＜３．リフレクタ構成＞
図８（Ａ）および（Ｂ）はリフレクタを有する画素セルの簡略断面図である。
なお、画素部２においては、複数の画素セルＣｅｌがマトリクス状に配列される。また、ベイヤー配列を採用している。
図８（Ａ）および（Ｂ）に示す画素セルは、ｐ型素子分離層（導電層）１４０Ａが第１ウェル１１０および第２ウェル１２０の側壁に形成されている。画素セルは、このｐ型素子分離層１４０Ａ内にトランジスタ１３０を形成するｎ＋層からなるソース領域１４１、ドレイン領域１４２が形成されている。画素セルは、ウェルコンタクト領域１４３がソース領域１４１側またはドレイン領域１４２側に形成される。この例では、ソース領域側に形成されている。
そして、ｐ型素子分離層１４０Ａに対向する位置にゲートコンタクト電極１９０が形成されている。
さらに、素子分離層１４０Ａを除く画素セルＣｅｌのゲート電極１３１の前面側(光が照射されない側)にリフレクタ２００が形成されている。
本実施形態においては、隣接画素セルと、ドレインもしくはソースもしくは基板（ウェル）もしくはゲートのコンタクトを、一部もしくは複数共有することでレイアウト効率を上げることができる。
すなわち、１トランジスタで構成できることは、ドレイン、ソース、ゲート、ウェルのコンタクトが素子分離上の四方に配置され、ゲートが画素全体を占める構造となり、トランジスタのランダムノイズが飛躍的に低減する。
たとえば、ドレインコンタクトおよびソースコンタクトは、Ｘ、Ｙ方向のうち、Ｙ方向(縦方向、行方向)に隣接する画素セル同士で共有され、ゲートコンタクトおよびウェルコンタクトはＸ方向（横方向、列方向）に隣接する画素セルで共有される。
このように、ドレインコンタクト、ソースコンタクト、ゲートコンタクト、およびウェル（基板）コンタクトが、ゲートの４方向に配置することが可能である。
その結果、本実施形態では、図９に示すように、いわゆるジグザグ（ZigZag）配列でも兼用できるレイアウトを採用することが可能となっている。
図９の例は、通常のベイヤー配列の正方配置を４５度回転させて配列した構造になっている。
図１０は、ゲートをＸ方向（横方向)ストライプで共通としたレイアウト例を示す図である。
図１０においては、図中に設定した直交座標系のＸ方向を横（水平、列）方向、Ｙ方向を縦（垂直、行）方向とする。
図１０において、ＳＣＮＴはソースコンタクトを、ＤＣＮＴはドレインコンタクトを、ＧＣＮＴはゲートコンタクトを、ＷＣＮＴはウェルコンタクトを、それぞれ示している。
図１０に示すように、ゲートを横ストライプで共通とし、ソース側もしくはドレイン側にウェル（基板）コンタクトＷＣＮＴをとるレイアウトとして、リフレクタ２００を作りやすくすることが可能である。
この場合、ウェル（基板）コンタクトＷＣＮＴは、Ｘ（水平）方向で１個おきでも構わない。
また、ドレイン側かソース側かは、耐圧やレイアウトによって決めればよい。
ソース側に基板コンタクトを取ると電位差が縮まるために微細化がしやすくなる利点がある。
図１１は、ドレイン側をピンチとしたレイアウト例を示す図である。
ウェル（基板）コンタクトＷＣＮＴをドレイン側とする場合は、耐圧確保のためドレイン幅を縮め、いわゆるピンチとする。
これにより、ソース側のチャネルが広がることで、ソース側が深くなり、信号が溜まる部分と変調がかかりやすい部分が一致し高変調特性が得られる。
図１２は、本実施形態に係る画素部における画素セルのレイアウトの他例を示す図である。また、図１３（Ａ）は図１２のａ−ａ’線における簡略断面図、図１３（Ｂ）は図１２のｂ−ｂ’線における簡略断面図である。
図１２のレイアウト例では、ウェル(基板)コンタクト（ＷＣＮＴ）が基板１００の第２基板面１０２側ではなく、第１基板面１０１(裏面)側に形成されている。ゲート電極１３１は、第２基板面１０２側のｐ型素子分離層１４０Ａを含む画素セル全体にわたって形成されている。
この場合、図示しない混色防止用遮光膜と配線を兼用することが可能である。
このような構成を採用することにより、リフレクタ２００の配線が対称形になり、耐圧の面で有利である。
ここで、リフレクタ２００についてさらに詳述する。
裏面照射で、ダブルウェル構造を採用する本実施形態に係る画素セルＣｅｌは、トランジスタ１３０のゲート電極１３１上に空きスペースができることで、ここに配線のメタルなどを利用したリフレクタ構造を形成することができる。
このリフレクタ２００によりシリコン基板１００を透過した光を反射させて再度シリコン基板１００の第１ウェル１１０中で光電変換させ、たとえば近赤外感度をあげることができる。
この場合、図１４（Ａ）に示すように、基板は比較的厚く（６μｍ〜１０μｍ程度）、リフレクタ２００による近赤外光の反射利用により、たとえば暗時監視カメラへの応用が可能となる。
さらに、図１４（Ｂ）に示すように、積極的に基板１００の厚さを薄くしＧ〜Ｒ光を反射する厚さとすれば、半分程度の基板厚ですむために画素サイズを更に半分に縮めることが可能となり、混色を防止することが可能となる。
通常可視光にはシリコン基板は２μｍ〜３μｍの厚さが必要で、光入射角は２５度程度まで受光しなくてはならず、アスペクトで１：２程度が限界であったために１μｍ〜１．５μｍ程度が画素サイズの限界と言われていた。
しかし、本実施形態のように、リフレクタ２００を用いれば半分のシリコン基板厚１μｍ〜１．５μｍで済むことから、画素サイズもサブミクロン画素が可能となる。
また、この場合、電極に可視光透過率の高いＩＴＯ膜を用いることが望ましい。
そして、本実施形態においては、リフレクタ２００がメタル系の配線（Ａｌ等）とされる。この構成例については後で述べる。
なお、具体的な説明は行わないが、リフレクタが非導電性の絶縁膜等で構成されることもある。
次に、カラム回路を共有してダウンサイジングを図ることが可能な構成について説明する。
この場合、画素部２における画素セルのマトリクス状（行列状）配列において、列の中でドレインコンタクトを２つ以上のグループに分けることで列方向（Ｘ方向）制御回路４におけるカラム回路を共有してダウンサイジングを図る。
＜４．コンタクト共有型画素部の画素セル配列例＞
図１５（Ａ），（Ｂ）は、コンタクト共有型画素部の画素セル配列例を示す図であって、図１５（Ａ）は画素セルのレイアウトの例を示す図であり、図１５（Ｂ）は図１５（Ａ）に対応するパターンレイアウトを示す図である。
また、図１６は図１５のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
なお、以下では、選択されたトランジスタのゲートには信号Ｓｅｌが供給されるものとする。
また、以下の説明ではコンタクト共有型の画素部の画素セル配列例について説明するが、配線によりソースやドレインを接続して共有するように構成することも可能である。
たとえば、図１に示すようなソース、ドレインが画素セルごとに独立していても、配線で行方向に隣接する画素セルのドレインやソースを接続して共有するように構成することも可能である。
この例では、垂直方向（Ｙ方向）２ラインでドレインを共有している。
図１５（Ａ）の例では、選択して図示した１６個のセルＣｅｌがマトリクス状に配列されている。
基本的にベイヤー配列が採用されている。
１行１列目にＧ（緑、Ｇｒ）の画素セルＣｅｌ１１が配列され、１行２列目にＢ（青）の画素セルＣｅｌ１２が配列、２行１列目にＲ（赤）の画素セルＣｅｌ２１が配列され、２行２列目にＧ（Ｇｂ）の画素セルＣｅｌ２２が配列されている。
同様に、１行３列目にＧ（Ｇｒ）の画素セルＣｅｌ１３が配列され、１行４列目にＢの画素セルＣｅｌ１４が配列、２行３列目にＲの画素セルＣｅｌ２３が配列され、２行２列目にＧ（Ｇｂ）の画素セルＣｅｌ２４が配列されている。
３行１列目にＧの画素セルＣｅｌ３１が配列され、３行２列目にＢの画素セルＣｅｌ３２が配列、４行１列目にＲの画素セルＣｅｌ４１が配列され、４行２列目にＧ（Ｇｂ）の画素セルＣｅｌ４２が配列されている。
同様に、３行３列目にＧ（Ｇｒ）の画素セルＣｅｌ３３が配列され、３行４列目にＢの画素セルＣｅｌ３４が配列、４行３列目にＲの画素セルＣｅｌ４３が配列され、４行４列目にＧ（Ｇｂ）の画素セルＣｅｌ４４が配列されている。
そして、画素セル配列の各列において、隣接する奇数行と偶数行の画素セル同士がドレインコンタクトＤＣＮＴを共有している。
図１５の例では、画素セルＣｅｌ１１とＣｅｌ２１がドレインコンタクトＤＣＮＴを共有し、画素セルＣｅｌ３１とＣｅｌ４１がドレインコンタクトＤＣＮＴを共有している。
同様に、画素セルＣｅｌ１２とＣｅｌ２２がドレインコンタクトＤＣＮＴを共有し、画素セルＣｅｌ３２とＣｅｌ４２がドレインコンタクトＤＣＮＴを共有している。
画素セルＣｅｌ１３とＣｅｌ２３がドレインコンタクトＤＣＮＴを共有し、画素セルＣｅｌ３３とＣｅｌ４３がドレインコンタクトＤＣＮＴを共有している。
画素セルＣｅｌ１４とＣｅｌ２４がドレインコンタクトＤＣＮＴを共有し、画素セルＣｅｌ３４とＣｅｌ４４がドレインコンタクトＤＣＮＴを共有している。
図１５の例では、ドレインコンタクトＤＣＮＴを共有する１行目の画素セルＣｅｌ１１〜Ｃｅｌ１４および２行目の画素セルＣｅｌ２１〜Ｃｅｌ２４によりグループＧＲＰ１が形成されている。
同様に、ドレインコンタクトＤＣＮＴを共有する３行目の画素セルＣｅｌ３１〜Ｃｅｌ３４および４行目の画素セルＣｅｌ４１〜Ｃｅｌ４４によりグループＧＲＰ２が形成されている。
そして、隣接するグループ間の各列において隣接する画素セル同士でソースコンタクトＳＣＮＴを共有している。
図１５の例では、グループＧＲＰ１の画素セルＣｅｌ２１とグループＧＲＰ２の画素セルＣｅｌ３１がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２２とグループＧＲＰ２の画素セルＣｅｌ３２がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２３とグループＧＲＰ２の画素セルＣｅｌ３３がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２４とグループＧＲＰ２の画素セルＣｅｌ３４がソースコンタクトＳＣＮＴを共有している。
また、図１５（Ｂ）において、ＬＧＮＤ１〜５、・・・はウェルコンタクトＷＣＮＴに接続されるグランドラインを、ＬＳＧＮ１〜４、・・・はソースコンタクトＳＣＮＴに接続される信号ラインを、それぞれ示している。
図１５（Ｂ）において、ＬＧＴ１〜３、・・・はゲートコンタクトに接続されるゲートラインを、ＬＤＲＮ１〜４、・・・はドレインコンタクトに接続されるドレインラインを、それぞれ示している。
本実施形態において、ゲートラインが第１の駆動ラインに相当し、ドレインラインが第２の駆動ラインに相当する。
グランドラインＬＧＮＤおよび信号ラインＬＳＧＮはＹ方向（行方向）に列ごとの配線されている。
また、ゲートラインＬＧＴはＸ方向（列方向）に行ごとに配線されている。
また、ドレインラインＬＤＲＮはＸ方向（列方向）にグループごとに１本ずつ配線されている。
このグランドラインＬＧＮＤ、信号ラインＬＳＧＮ、ゲートラインＬＧＴ、およびドレインラインＬＤＲＮは配線の積層構造により形成される。
たとえばグランドラインＬＧＮＤは最下層の第１メタル配線（１ＭＴ）により形成される。
信号ラインＬＳＧＮは２番目に下層の第２メタル配線（２ＭＴ）により形成される。
ゲートラインＬＧＴ、およびドレインラインＬＤＲＮは両者間に絶縁膜を介して絶縁性を保持して最上層の第３メタル配線（３ＭＴ）により形成される
本実施形態においては、各グループＧＲＰ１〜ＧＲＰ３で、ドレインコンタクトを共有する画素セルにおいては、互いにゲートコンタクトＧＣＮＴとウェル（基板）コンタクトＷＣＮＴがＸ方向（列方向）において逆向きとなるように形成されている。
そして、奇数列と偶数列でその向きがさらに逆となるように形成されている。
具体的には、グループＧＲＰ１において、１列目の画素セルＣｅｌ１１のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ２１のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ１１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ１(y-2)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ２１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ２(y-1)に接続され、ウェルコンタクトＷＣＮＴが１列目に配線されたグランドラインＬＧＮＤ１に接続されている。
２列目の画素セルＣｅｌ１２のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ２２のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ１２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ１(y-2)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ２２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ２(y-1)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
３列目の画素セルＣｅｌ１３のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ２３のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ１３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ１(y-2)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ２３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ２(y-1)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
４列目の画素セルＣｅｌ１４のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ２４のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ１４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ１(y-2)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ２４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ２(y-1)に接続され、ウェルコンタクトＷＣＮＴが５列目に配線されたグランドラインＬＧＮＤ５（図示せず）に接続されている。
グループＧＲＰ１において、１行目の各トランジスタ１３０のドレインと２行目の隣接する各トランジスタ１３０のドレインがドレインコンタクトＤＣＮＴを介してドレインラインＬＤＲＮ1(y-２)に共通に接続されている。
すなわち、グループＧＲＰ１の１行目の全セルの全トランジスタ１３０のドレインと２行目の全セルの全トランジスタはｘ方向に配線された１本のドレインラインＬＤＲＮ１(y-2)に共通に接続されている。
グループＧＲＰ２において、１列目の画素セルＣｅｌ３１のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ４１のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ３１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ３(y)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ４１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ５(y+1)に接続され、ウェルコンタクトＷＣＮＴが１列目に配線されたグランドラインＬＧＮＤ１に接続されている。
２列目の画素セルＣｅｌ３２のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ４２のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ３２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ３(y)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ４２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ４(y+1)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
３列目の画素セルＣｅｌ３３のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ４３のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ３３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ３(y)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ４３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ４(y+1)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
４列目の画素セルＣｅｌ３４のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ４４のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ３４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ３(y)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ４４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ４(y+1)に接続され、ウェルコンタクトＷＣＮＴが５列目に配線されたグランドラインＬＧＮＤ５（図示せず）に接続されている。
グループＧＲＰ２において、３行目の各トランジスタ１３０のドレインと４行目の隣接する各トランジスタ１３０のドレインがドレインコンタクトＤＣＮＴを介してドレインラインＬＤＲＮ２(y２)に共通に接続されている。
すなわち、グループＧＲＰ２の３行目の全セルの全トランジスタ１３０のドレインと４行目の全セルの全トランジスタはｘ方向に配線された１本のドレインラインＬＤＲＮ２(y)に共通に接続されている。
グループＧＲＰ３において、１列目の画素セルＣｅｌ５１のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ６１のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ５１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ５(y+2)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ６１のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ６(y+3)に接続され、ウェルコンタクトＷＣＮＴが１列目に配線されたグランドラインＬＧＮＤ１に接続されている。
２列目の画素セルＣｅｌ５２のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ６２のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ５２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ５(y+2)に接続され、ウェルコンタクトＷＣＮＴが２列目に配線されたグランドラインＬＧＮＤ２に接続されている。
画素セルＣｅｌ６２のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ６(y+3)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
３列目の画素セルＣｅｌ５３のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
１列目の画素セルＣｅｌ６３のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
そして、画素セルＣｅｌ５３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ５(y+2)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ６３のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ６(y+3)に接続され、ウェルコンタクトＷＣＮＴが３列目に配線されたグランドラインＬＧＮＤ３に接続されている。
４列目の画素セルＣｅｌ５４のゲートコンタクトＧＣＮＴはＸ方向の図中右側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中左側に形成されている。
２列目の画素セルＣｅｌ６４のゲートコンタクトＧＣＮＴはＸ方向の図中左側に形成され、ウェルコンタクトＷＣＮＴはＸ方向の図中右側に形成されている。
そして、画素セルＣｅｌ５４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ５(y+2)に接続され、ウェルコンタクトＷＣＮＴが４列目に配線されたグランドラインＬＧＮＤ４に接続されている。
画素セルＣｅｌ６４のトランジスタ１３０のゲートがゲートコンタクトＧＣＮＴを介してゲートラインＬＧＴ６(y+3)に接続され、ウェルコンタクトＷＣＮＴが５列目に配線されたグランドラインＬＧＮＤ５（図示せず）に接続されている。
グループＧＲＰ３において、５行目の各トランジスタ１３０のドレインと６行目の隣接する各トランジスタ１３０のドレインがドレインコンタクトＤＣＮＴを介してドレインラインＬＤＲＮ３(y+2)に共通に接続されている。
すなわち、グループＧＲＰ３の５行目の全セルの全トランジスタ１３０のドレインと６行目の全セルの全トランジスタはｘ方向に配線された１本のドレインラインＬＤＲＮ３(y+2)に共通に接続されている。
そして、前述したように、隣接するグループ間の各列において隣接する画素セル同士でソースコンタクトＳＣＮＴを共有している。
図１５および図１６の例では、グループＧＲＰ１の画素セルＣｅｌ２１とグループＧＲＰ２の画素セルＣｅｌ３１がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２２とグループＧＲＰ２の画素セルＣｅｌ３２がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２３とグループＧＲＰ２の画素セルＣｅｌ３３がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ１の画素セルＣｅｌ２４とグループＧＲＰ２の画素セルＣｅｌ３４がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ２の画素セルＣｅｌ４１とグループＧＲＰ３の画素セルＣｅｌ５１がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ２の画素セルＣｅｌ４２とグループＧＲＰ３の画素セルＣｅｌ５２がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ２の画素セルＣｅｌ４３とグループＧＲＰ３の画素セルＣｅｌ５３がソースコンタクトＳＣＮＴを共有している。
グループＧＲＰ２の画素セルＣｅｌ４４とグループＧＲＰ３の画素セルＣｅｌ５４がソースコンタクトＳＣＮＴを共有している。
次に、信号ラインと読み出し信号処理系について図１６に関連付けて説明する。
図１６に示すように、信号ラインＬＳＧＮ１〜４、・・・は、各列でトップ読み出しとボトム読み出しのために２つの信号ラインとしてＹ方向に配線されている。
１列目は信号ＬＳＧＮ１が、第１の信号ラインＬＳＧＮ１−Ｔおよび第２の信号ラインＬＳＧＮ１−Ｂに分割されて配線されている。
２列目は信号ラインＬＳＧＮ２が、第１の信号ラインＬＳＧＮ２−Ｔおよび第２の信号ラインＬＳＧＮ２−Ｂに分割されて配線されている。
３列目は信号ラインＬＳＧＮ３が、第１の信号ラインＬＳＧＮ３−Ｔおよび第２の信号ラインＬＳＧＮ３−Ｂに分割されて配線されている。
４列目は信号ラインＬＳＧＮ４が、第１の信号ラインＬＳＧＮ４−Ｔおよび第２の信号ラインＬＳＧＮ４−Ｂに分割されて配線されている。
列配列に対応して、第１のスイッチとしてのトップスイッチＴＳＷ４０１，ＴＳＷ４０２，ＴＳＷ４０３，ＴＳＷ４０４，・・・並びに第２のスイッチとしてのボトムスイッチＢＳＷ４１１，ＢＳＷ４１２，ＢＳＷ４１３，ＢＳＷ４１４，・・・が配置されている。
さらに、各列配列に対応して第１のカラム回路としてのトップ側カラム回路４００−１，４００−２，４００−３，４００４，・・・、並びに、第２のカラム回路としてのボトム側カラム回路４１０−１，４１−２，４１−３，４１−４，・・・が配置されている。
第１のスイッチとしてトップスイッチＴＳＷ４０１，ＴＳＷ４０２，ＴＳＷ４０３，ＴＳＷ４０４，・・・並びに第２のスイッチとしてのボトムスイッチＢＳＷ４１１，ＢＳＷ４１２，ＢＳＷ４１３，ＢＳＷ４１４，・・・により切替部が形成される。
１列目の信号ラインＬＳＧＮ１−Ｔ、ＬＳＧＮ１−Ｂには、Ｙ（縦）方向に隣接するドレインコンタクトを共有する２つの画素セルＣｅｌのトランジスタ１３０のソースが接続されるソースコンタクトＳＣＮＴが交互（別々）に接続されている。
図１６の例では、信号ラインＬＳＧＮ１−Ｔには、１行１列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、５行１列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ１−Ｂには、２行１列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、６行１列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ２−Ｔには、１行２列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、５行２列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ２−Ｂには、２行２列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、６行２列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ３−Ｔには、１行３列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、５行３列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ３−Ｂには、２行３列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、６行３列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ４−Ｔには、１行４列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、５行４列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
信号ラインＬＳＧＮ３−Ｂには、２行４列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴ、６行４列目のトランジスタ１３０のソースが接続されたソースコンタクトＳＣＮＴが接続されている。
スイッチＳＷ４０１は、端子ａが１列目の信号ラインＬＳＧＮ１−Ｔの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４００−１の反転入力端子（−）に接続されている。
スイッチＳＷ４１１は、端子ａが１列目の信号ラインＬＳＧＮ１−Ｂの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４１０−１の反転入力端子（−）に接続されている。
スイッチＳＷ４０２は、端子ａが２列目の信号ラインＬＳＧＮ２−Ｔの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４００−２の反転入力端子（−）に接続されている。
スイッチＳＷ４１２は、端子ａが２列目の信号ラインＬＳＧＮ２−Ｂの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４１０−２の反転入力端子（−）に接続されている。
スイッチＳＷ４０３は、端子ａが３列目の信号ラインＬＳＧＮ３−Ｔの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４００−３の反転入力端子（−）に接続されている。
スイッチＳＷ４１３は、端子ａが３列目の信号ラインＬＳＧＮ３−Ｂの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４１０−３の反転入力端子（−）に接続されている。
スイッチＳＷ４０４は、端子ａが４列目の信号ラインＬＳＧＮ４−Ｔの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４００−４の反転入力端子（−）に接続されている。
スイッチＳＷ４１４は、端子ａが４列目の信号ラインＬＳＧＮ４−Ｂの一端部に接続され、端子ｂが電源電圧ＶＤＤの電源ＳＶＤＤに接続され、端子ｃがカラム回路４１０−４の反転入力端子（−）に接続されている。
カラム回路４００−１〜４００−４，・・・は、容量結合型カラム差動アンプとして形成され、コンパレータ４０１、スイッチ４０２、キャパシタＣ４０１、および定電流負荷回路Ｉ４０１を有する。
スイッチＳＷ４０１〜ＳＷ４０４，・・・の端子ｃには定電流負荷回路Ｉ４０１が接続され、その接続点はキャパシタＣ４０１を介してコンパレータ４０１に接続されている。
コンパレータ４０１は、反転入力端子（−）がキャパシタＣ４０１に接続され、非反転入力（＋）には参照電位が与えられる。参照電位としては、たとえばランプ（ＰＡＭＰ）波形が与えられる。
コンパレータ４０１の反転入力端子（−）と出力との間にはリセット用スイッチ４０２が接続されている。スイッチ４０２は、たとえばＭＯＳトランジスタにより形成される。
カラム回路４１０−１〜４１０−４，・・・は、容量結合型カラム差動アンプとして形成され、コンパレータ４１１、スイッチ４１２、キャパシタＣ４１１、および定電流負荷回路Ｉ４１１を有する。
スイッチＳＷ４１１〜ＳＷ４１４，・・・の端子ｃには定電流負荷回路Ｉ４１１が接続され、その接続点はキャパシタＣ４１１を介してコンパレータ４１１に接続されている。
コンパレータ４１１は、反転入力端子（−）がキャパシタＣ４１１に接続され、非反転入力（＋）には参照電位が与えられる。参照電位としては、たとえばランプ（ＰＡＭＰ）波形が与えられる。
コンパレータ４１１の反転入力端子（−）と出力との間にはリセット用スイッチ４１２が接続されている。スイッチ４１２は、たとえばＭＯＳトランジスタにより形成される。
本実施形態においては、以上の画素配列構造において、単画素駆動ではなく、Ｙ方向（行方向）に隣接する２画素でドレインおよびソースを共有する構造の特徴を活かして、ドレインを共有するＹ（縦、行）方向に隣接画素セルトランジスタを経由して供給する。
リセットは、Ｘ（横、列）方向に接続された１本のドレインラインＬＤＲＮにより駆動パルスを供給する。
換言すれば、電源電圧供給とリセットを同一のドレイン端子で行う撮像素子において、信号読み出し駆動時の電源供給は縦方向に隣接する画素トランジスタを経由して供給し、リセットは横方向に接続されたドレイン配線で駆動パルスを供給する。
図１７は、比較例として電源およびリセットラインがＸ（横）方向に配線された共通ラインで単画素駆動を行う場合を示す図である。
図１７においては、理解を容易にするために、図１６の回路と同様の回路構成部分は同一符号をもって表している。
比較例の場合は、信号読み出し駆動に、電源およびリセットラインがＸ（横）方向に配線された共通ラインにより行われることから、多画素化時に配線抵抗によるＩＲドロップが発生し、駆動能力不足になるおそれがある。
これに対して、本実施形態の固体撮像装置は、信号読み出し駆動時の電源供給はＹ（縦）方向に隣接する画素トランジスタを経由して供給する。そして、本固体撮像装置は、リセットは横方向に接続されたドレイン配線で駆動パルスを供給することから、ＩＲドロップの発生が抑止され、駆動能力不足に陥ることがなく、十分な駆動能力を維持すること可能である。
図１８は、本実施形態に係る固体撮像装置のドレイン接地型の場合の隣接画素セルと信号読み出し系の特徴部分を抜粋して示す図である。
図１８の固体撮像装置は、一例として図１６のグループＧＲＰ２のセルＣｅｌ３１およびＣｅｌ４１と、その信号読み出し系を抜粋して示している。
本実施形態では、ドレインおよびソースを上下隣接画素セルとレイアウト共有する構造の特徴を生かして、次のように信号読み出しが行われる。
ドレインを共有する２つのセルのうち、セルＣｅｌ３１をＹ（縦、列）方向の隣接画素セルＣｅｌ４１を読み出し画素とする場合、隣接画素セルＣｅｌ３１のソース出力にスイッチＳＷ４０１を介して電源ＳＶＤＤを接続する。
そして、そのＹ（縦）方向の隣接画素セルＣｅｌ３１のゲート１３１（Sel.y）にはドレイン・ソース間がオンするようにオーバードライブ電圧をかける。
これによって、隣接画素セルＣｅｌ３１を通して読み出し画素セルＣｅｌ４１に電源ＳＶＤＤに接続されるため、１画素ごとにＹ（縦）方向から電源電圧ＶＤＤが供給される。
このために、水平方向のリセットドライバーＲＤＲＶから供給する場合に発生する電圧ドロップを無くすことができる。
ドレインを共有する２つのセルのうち、セルＣｅｌ４１をＹ（縦、列）方向の隣接画素セルＣｅｌ３１が読み出し画素とする場合、隣接画素セルＣｅｌ４１のソース出力にスイッチＳＷ５０１を介して電源ＳＶＤＤを接続する。
そして、そのＹ（縦）方向の隣接画素セルＣｅｌ４１のゲート１３１（Sel.y+1）にはドレイン・ソース間がオンするようにオーバードライブ電圧をかける。
これによって、隣接画素セルＣｅｌ４１を通して読み出し画素セルＣｅｌ３１に電源ＳＶＤＤに接続されるため、１画素ごとにＹ（縦）方向から電源電圧ＶＤＤが供給される。
このために、水平方向のリセットドライバーＲＤＲＶから供給する場合に発生する電圧ドロップを無くすことができる。
このように、Ｙ方向の隣接画素セルから電源電力を供給することで、リセットドライバーＲＤＲＶからの供給は遮断しても、同電位で接続していても構わない。
ただし、各画素の閾値Ｖｔｈバラツキによってオーバードライブ量が変わり読み出し画素ごとにドレイン電圧がバラツキ、出力画像に影響する可能性がある。
この点に関しては、リセットのために水平方向に配線でドレインがつながっていることで、水平ライン内でドレイン電圧が一定になるように動作するため、バラツキを吸収する仕組みとなる。
特に、スポット（ＳＰＯＴ）的に高輝度被写体を撮像した場合など、オーバードライブが外れるおそれがある。しかし、このドレインの水平（横）方向の一体的な接続によって電流平均化の効果で周囲の画素の駆動能力で補うことができ、高輝度被写体耐性を確保することができる。
リセット配線はリセット機能と共に電流平均化の役目を担う。
オーバードライブ時の信号電荷の保持は、オーバードライブ電圧を印加時は、チャネル電位はドレイン電圧となり、このチャネルポテンシャルの状態では、蓄積電荷が増える方向であり、信号電荷は保持されることになる。
以上は、ドレイン接地型の場合であるが、図１９に示すような、ソース接地型にも本発明は適用可能である。
図１９は、本実施形態に係る固体撮像装置のソース接地型の場合の隣接画素セルと信号読み出し系の特徴部分を抜粋して示す図である。
ソース接地型では、上記ドレインをソース、ソースをドレイン、ＶＤＤをＶＳＳとし、負荷回路を定電流負荷回路から定抵抗負荷回路Ｒ４０１、Ｒ４１１等に置き換えることで実現できる。
以上のように、本実施形態によれば、信号を読み出す方向と同方向から電源電力を供給することで、ＩＲドロップの影響を受けないようにでき、多画素化に適する。
Ｙ（縦）方向の隣接画素セルのトランジスタ１３０を電源スイッチイングトランジスタに利用することで、あらためてスイッチチングトランジスタを設ける必要がなく、画素微細化の障害にならない。
水平リセット配線と共有することで、画素ごとのオン電圧バラツキを吸収できる。
このような構成においては、リセットを奇数と偶数で分けて奇数のＤ相Ｄｏ、奇数のＰ相Ｐｏ、偶数のＤ相Ｄｅ、偶数のＰ相Ｐｅの順にサンプリングすることが可能であり、縦、横共にデジタル加算（縦はカウンタ加算）で、任意の同色加算が可能である。
図２０（Ａ）および（Ｂ）は、図１５のような正方配列時の信号出力順を示す図である。図２０（Ａ）は水平カラム共有なしの場合を示し、図２０（Ｂ）は図１６に示すように水平カラム共有の場合を示している。
なお、図２０（Ａ）、（Ｂ）においては、信号出力順にするために、レイアウト図とは上下反転させてある。
また、この例は、Ｖ行Ｈ列としてその各行、各列に番号を付し、出力信号は画素セルのＲＧＢの別と行列配列に沿った番号を付している。たとえば１行１列目の信号はＲ１１、１行２列目はＧ１２となっている
図２０（Ａ）の例の場合には、ボトム側もトップ側も画素セル配列に沿って順番に出力される。
図２０（Ｂ）の例の場合には、時分割的に出力されていく。
たとえばボトム側で最初に画素セルＧ１２、Ｇ１４、・・・の信号を読み出し、トップ側で画素セルＢ２２、Ｂ２４を読み出し、ボトム側で２番目に画素セルＲ１１、Ｒ１３、・・・の信号を読み出し、トップ側で画素セルＧ２１、Ｇ２３を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
以上説明したように、図１５および図１６に示す例では、２ライン飛びＧｂ、Ｇｒを交互に読み出し、奇数カラムと偶数カラムで分けて読み出す。
本例では、２ラインでドレイン共有のため、上下カラム配列によるパラレル処理（２倍速）が必要になる。しかも、２ラインごと交互にＧｒ/Ｇｂラインが上下から出力されるため、垂直は、デジタル加算か、２/４間引きとなる。
水平リセットドレインの分離（たとえば奇数列と偶数列）により、水平２以上のカラム共有が可能となる（1/n減速）。
また、カラムシュリンクが可能である。
さらにまた、色コーディング同期で、同一列信号内でデジタル加算による任意の同色加算が可能となる。
図２１（Ａ）および（Ｂ）は、図１５のような正方配列を４５度回転させたジグザグ（ZigZag）配列を示す図である。図２１（Ａ）は画素セルのレイアウトの例を示す図であり、図２１（Ｂ）は図２１（Ａ）に対応するパターンレイアウトを示す図である。
また、図２２は、図２１のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
ジグザグ（ZigZag）配列は、電極以下の構造は、単純に４５度ローテーションし、配線をZigZag配列用に工夫することで、実現可能である。
この場合も基本的な動作は図１５および図１６の正方配列の場合と同様であり、リセットを奇数と偶数で分けて奇数のＤ相Ｄｏ、奇数のＰ相Ｐｏ、偶数のＤ相Ｄｅ、偶数のＰ相Ｐｅの順にサンプリングすることが可能である。そして、縦、横共にデジタル加算（縦はカウンタ加算）で、任意の同色加算が可能である。
図２３（Ａ）および（Ｂ）は、図１５のような正方配列を４５度回転させた他のジグザグ（ZigZag）配列を示す図である。
図２３（Ａ）は画素セルのレイアウトの例を示す図であり、図２３（Ｂ）は図２３（Ａ）に対応するパターンレイアウトを示す図である。
また、図２４は、図２３のレイアウトを採用してカラム回路を共有する信号処理系と画素部を簡略化した等価回路を示す図である。
図２１および図２２の例は、信号読み出しの形態も図１５および図１６の場合と同様な形態としていたが、図２３および図２４の例ではボトムする列とトップとする列を交互とする形態をとっている。
この場合も基本的な動作は図１５および図１６の正方配列の場合と同様であり、リセットを奇数と偶数で分けて奇数のＤ相Ｄｏ、奇数のＰ相Ｐｏ、偶数のＤ相Ｄｅ、偶数のＰ相Ｐｅの順にサンプリングすることが可能である。この場合も、縦、横共にデジタル加算（縦はカウンタ加算）で、任意の同色加算が可能である。
図２５（Ａ）および（Ｂ）は、図２１のようなジグザグ配列時の信号出力順を示す図である。図２５（Ａ）は水平カラム共有なしの場合を示し、図２５（Ｂ）は図２２に示すように水平カラム共有の場合を示している。
また、この例は、Ｖ行Ｈ列としてその各行、各列に番号を付し、出力信号は画素セルのＲＧＢの別と行列配列に沿った番号を付している。
図２５（Ａ）の例の場合には、ボトム側もトップ側も画素セル配列に沿って順番に出力される。
図２５（Ｂ）の例の場合には、時分割的に出力されていく。
たとえばボトム側で最初に画素セルＲ１１、Ｒ１３、・・・の信号を読み出し、トップ側で画素セルＧ２２、Ｇ２４を読み出し、ボトム側で２番目に画素セルＢ１１、Ｂ１４、・・・の信号を読み出し、トップ側で画素セルＧ２３、Ｇ２５を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
図２６（Ａ）および（Ｂ）は、図２３のようなジグザグ配列時の信号出力順を示す図である。図２６（Ａ）は水平カラム共有なしの場合を示し、図２６（Ｂ）は図２４に示すように水平カラム共有の場合を示している。
また、この例は、Ｖ行Ｈ列としてその各行、各列に番号を付し、出力信号は画素セルのＲＧＢの別と行列配列に沿った番号を付している。
図２６（Ａ）の例の場合には、ボトム側もトップ側も画素セル配列に沿って順番に出力される。
図２６（Ｂ）の例の場合には、時分割的に出力されていく。
たとえばボトム側で最初に画素セルＲ１１、Ｒ１３、Ｒ１５、・・・の信号を読み出し、トップ側で画素セルＧ２１、Ｇ２３、Ｇ２５を読み出す。そして、ボトム側で２番目に画素セルＧ２２、Ｇ２４、Ｇ２６・・・の信号を読み出し、トップ側で画素セルＢ１２、Ｂ１４、Ｂ１６を読み出す。
このように、同色ごとに信号読み出しを行うことが可能で、任意の同色加算が可能となる。
以上、画素セル配列の具体例について説明した。
ここで、上述した図１５（Ａ），（Ｂ）の正方配列を採用した場合のリフレクタの形成例について述べる。
本実施形態の画素セル配列においては、ドレインコンタクトＤＣＮＴ、ソースコンタクトＳＣＮＴ、ゲートコンタクトＧＣＮＴ、およびウェル（基板）コンタクトＷＣＮＴが、ゲートの４方向に配置することが可能である。したがって、図２７（Ａ）に示すように、受光領域全体がゲート領域となる。
したがって、図２７（Ｂ）に示すように、基本的にゲート領域全体に重ねるようにリフレクタ２００を形成することが可能である。
一方、図１５（Ａ），（Ｂ）の正方配列を採用した場合、リフレクタを積層構造のいずれかの配線を利用して形成することも可能である。
以下、第１例〜第３例について説明する。
図２８は、リフレクタと配線共有レイアウトの第１例を示す図である。
図２９は、リフレクタと配線共有レイアウトの第２例を示す図である。
図３０は、リフレクタと配線共有レイアウトの第３例を示す図である。
図２８の第１例は、図１５の例と異なり、ゲートラインＬＧＴを第１メタル配線とし、ドレインラインＬＤＲＮを第２メタル配線とし、信号ラインＬＳＧＮとグランドラインＬＧＮＤを第３メタル配線とした場合である。
この場合、ゲートラインＬＧＴの第１メタル配線を、リフレクタ２００として用いる。
リフレクタ２００はゲート領域に対応して選択的に形成される。
図２９の第２例は、図１５の同様に、グランドラインＬＧＮＤを第１メタル配線とし、信号ラインＬＳＧＮを第２メタル配線とし、ゲートラインＬＧＴとドレインラインＬＤＲＮを第３メタル配線とした場合である。
この場合、グランドラインＬＧＮＤの第１メタル配線を、リフレクタ２００として用いる。
図３０の第３例は、図２８の例と同様に、ゲートラインＬＧＴを第１メタル配線とし、ドレインラインＬＤＲＮを第２メタル配線とし、信号ラインＬＳＧＮとグランドラインＬＧＮＤを第３メタル配線とした場合である。
この場合、ゲートラインＬＧＴの第１メタル配線を、リフレクタ２００として用いるが、ストライプ状にしてリフレクタ２００が形成される。
以上、画素セル構造、配列、リフレクタの形成例について説明した。
以下では、カラム回路側を含めた信号処理系の特徴的な構成、機能について説明する。
まず、本実施形態においては、固体撮像装置１は、カラム回路４００（４１０）のコンパレータ４０１（４１１）の基準レベルを、前ラインのリセットレベルを利用し大光量耐性を向上させるプリラインセット機能を有している。
図３１（Ａ）および（Ｂ）は、ドレイン接地型の場合のプリラインセットの基本概念を示す図である。図３１（Ａ）はドレイン接地型の等価回路を、図３１（Ｂ）はタイミングチャートをそれぞれ示している。
図３２（Ａ）および（Ｂ）は、ソース接地型の場合のプリラインセットの基本概念を示す図である。図３２（Ａ）はソース接地型の等価回路を、図３２（Ｂ）はタイミングチャートをそれぞれ示している。
図３１（Ａ）のドレイン接地型の等価回路は図１８の回路と等価であり、図３２（Ａ）のソース接地型の等価回路は図１９の回路と等価である。
この場合、コンパレータ４０１（４１１）のおけるランプ波形ＶＲＡＭＰとの比較動作に入る前（Ｄ相読み出し前）に、カラム回路４００（４１０）のスイッチ(ＳＷ)４０２（４１２）をオンして、コンパレータの入出力を接続して回路リセットを行う。
これにより、カラム回路４００（４１０）のコンパレータ４０１（４１１）の基準レベルを、前ラインのリセットレベルを利用し大光量耐性を向上させる。
基本的に、ドレイン接地型とソース接地型の動作は同様に行われる。
タイムシーケンス順に動作を説明する。
［時刻ｔ１］
キャパシタＣ４０１，Ｃ４１１による容量結合型カラム差動アンプの場合、基準レベルリセットが必要となり、一例として、１ライン前の信号で基準レベルリセット（プリラインリセット）する。
［時刻ｔ２］
対象となる画素セルＣｅｌ３１とＣｅｌ４１では、まず画素セルＣｅＬ４１の信号を読む場合、オーバードライン部の画素セルＣｅｌ３１のソースラインをスイッチＳＷ４０１介して電源ＳＶＤＤ側に接続する。
そして、画素セルＣｅｌ３１のトランジスタ１３０−１のゲート１３１（Sel.y）にオーバードライブ高電圧が印加される。
その結果、ドレインラインには、電源電圧ＶＤＤが印加され、読み出し画素セルＣｅｌ４１のドレインに電源電圧が供給される。
読み出し画素セルＣｅｌ４１のゲート１３１（Sel.y+1）には信号読み出しに適した読み出し電圧ＶｒｅａｄＯｕｔが印加され、ソースはスイッチＳＷ４１１を介してＶＳＬラインに接続されて定電流負荷回路Ｉ４１１によって信号電圧が発生する。これをキャパシタＣ４１１を通してカラム差動アンプであるコンパレータ４１１で受けることになる。
［時刻ｔ３］
次に、画素セルＣｅｌ３１の信号を読む場合は、画素セルＣｅｌ４１とＣｅｌ３１の機能を入替えて、オーバードライン部画素セルＣｅｌ４１のソースラインを、スイッチＳＷ４１１を介して電源ＳＶＤＤ側に接続する。
そして、画素セルＣｅｌ４１のゲート１３１（Sel.y+1）にオーバードライブ高電圧が印加される。
その結果、ドレインラインには、電源電圧ＶＤＤが印加され、読み出し画素セルＣｅｌ３１のドレインに電源電圧が供給される。
読み出し画素セルＣｅｌ３１のゲート１３１（Sel.y）には信号読み出しに適した読み出し電圧ＶｒｅａｄＯｕｔが印加され、ソースはスイッチＳＷ４０１を介してＶＳＬラインに接続されて定電流負荷回路Ｉ４０１によって信号電圧が発生する。これをキャパシタＣ４０１を通してカラム差動アンプであるコンパレータ４０１で受けることになる。
［時刻ｔ４］
このように、交互に信号電圧を読み出した後、空信号とのＣＤＳ差分を取るために、ドレイン共通配線で水平方向からリセットドライバーＲＤＲＶによってリセットパルスを印加する。
そのリセットパルスは、信号ＲｓｔＤｙによって供給される。
このとき、画素セルＣｅｌ３１、Ｃｅｌ４１のゲート１３１（Sel.y/Sel.y+1）には、ソースに対してオフとなる低い電圧を印加しておく。
［時刻ｔ５］
時刻ｔ２と同様のシーケンスで画素セルＣｅｌ４１の空信号を読み出し、後段の信号処理等にて映像信号との差分を演算することで、デジタルＣＤＳが可能となる。
［時刻ｔ６］
時刻ｔ３と同様のシーケンスで画素セルＣｅｌ３１の空信号を読み出し、後段の信号処理等にて映像信号との差分を演算することで、デジタルＣＤＳが可能となる。
［時刻ｔ７］
最後に次のラインの信号スキャンのために、時刻ｔ６で空信号読み出した直後に、キャパシタＣ４０１の結合容量をリセットするためスイッチ４１２をＣＰパルスによってオンすし、時刻ｔ１と同様の動作をさせる。
以下同様なサイクルで２ラインごとに交互に信号読み出し駆動を行っていく。
また、本実施形態においては、画素リセット直前にドレインから画素に電荷を注入して飽和状態として（ハードリセットして）からリセット動作させることで、残像を軽減する機能を採用している。
図３３（Ａ）および（Ｂ）は、本実施形態に係るハードリセット機能に対応した信号処理系を概念的に示す図である。図３３（Ａ）は等価回路を、図３３（Ｂ）はタイミングチャートをそれぞれ示している。
この場合、信号転送ラインとカラム回路４１０（４００）間に配置されたスイッチＳＷ４１１（ＳＷ４０１）とキャパシタＣ４１１（Ｃ４０１）とに間に、トランジスタＱ４１１、キャパシタＣ４１１、電流源Ｉ４１２、Ｉ４１３が配置されている。
トランジスタＱ４１１は、ドレインが電源電位に接続され、ソースがキャパシタＣ４１１（Ｃ４０１）に接続され、その接続点と接地ラインとの間にスイッチＳＷ４１２を介してキャパシタＣ４１２が接続されている。
電流源Ｉ４１２は、トランジスタＱ４１１のソースにスイッチＳＷ４１３を介して接続され、電流源Ｉ４１３はトランジスタＱ４１１のゲートに接続されている。また、トランジスタＱ４１１のゲートはスイッチＳＷ４１１に接続されている。
ハードリセットは、トランジスタ１３０のゲート電圧ＶＧを０Ｖ〜−１．０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積された電子がオーバーフロー（ＯＦ）する状態とする。すなわち、画素セルＣｅｌを飽和させる。このとき信号を保持する。
続くリセット動作では、トランジスタ１３０のゲート電圧ＶＧを０〜−１．０Ｖ、ドレイン電圧ＶＤを３．０Ｖ以上、たとえば３．７Ｖにする。この場合、ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。
この場合、サンプリング時間がかかる信号側の漏れこみを回避するには信号側だけアナログサンプリングにし、ＣＤＳをデジタルにするなどで、１個の容量追加で大きな改善効果が得られる。
たとえばＤ相をアナログ、Ｐ相をデジタルのサンプリングの組み合わせで、小サイズで大光量耐性を向上させることが可能となる。
なお、このアナログＳＨＤおよびデジタルＣＤＳに対応した回路構成は、いわゆるフローティングディフュージョン（ＦＤ）構成の画素セルにも適用可能である。
また、本実施形態においては、画素セルにγ特性を積極的に持たせている。これに対応して、画素セルのトランジスタ１３０と同構造のバックゲート端子を有するトランジスタを用いて逆γ補正回路を構成している。
図３４は、逆γ補正回路を含む信号処理系の基本概念を示す等価回路図である。
逆γ補正回路４２０は、バックゲート端子を有するトランジスタ４２１、カレントミラーを構成するトランジスタ４２２，４２３、スイッチＳＷ４２１、キャパシタＣ４２１、および電流源Ｉ４２１、Ｉ４２２、Ｉ４２３を有する。
トランジスタ４２１のソースと電流源Ｉ４２１が接続され、その接続点がスイッチＳＷ４１１に接続されている。トランジスタ４２１のドレインがトランジスタ４２２のソースに接続されている。トランジスタ４２２のゲートとドレイン同士が接続され、その接続点が電流源Ｉ４２２、トランジスタ４２３のゲート、およびスイッチＳＷ４２１に接続されている。
トランジスタ４２３のドレインが電源電位に接続され、ソースが電流源Ｉ４２３に接続され、その接続点がトランジスタ４２１の基板およびキャパシタＣ４０１に接続されている。また、スイッチＳＷ４２１にはキャパシタＣ４２１が接続されている。
タイミングチャートは、図３３（Ｂ）と同様であることからここでは示していない。
逆γ補正回路４２０でγ特性を落として、すなわちγ特性の非線形性を線形としてアナログ／デジタル変換を行う。
このように、本実施形態に係る信号処理系が以上の特徴を有する。
一般的なカラムデジタルＣＤＳ/ＡＤＣは１Ｈ（水平）期間を使ってゆっくりＣＤＳ/ＡＤＣをするもので、ＦＤにメモリした信号を想定している。
しかし閾値変調方式では、ＣＤＳ/ＡＤＣ中にも受光による信号変化がおきるために、大光量で高速電子シャッタを用いたときには、信号誤差および黒浮きが発生するおそれがある。
一般的には、高速アナログＣＤＳでこれを回避していたが、本方式においては、シャッタ速度と信号量を加味して黒レベルを補正したりすることも考えられるが、実用的な範囲の電子シャッタ速度では特に問題とはならないと考えられる。
サンプリング時間がかかる信号側の漏れこみを回避するには、上述したように、信号側だけアナログサンプリングにするなどで、１個の容量追加で大きな改善効果が得られる。
また、カラムデジタルＣＤＳのリセットには、前ラインのリセットレベルを利用するプリラインリセット方式で対処できる。
図３５（Ａ）および（Ｂ）は、プリラインリセット方式のレベルダイアグラムと２カラム共有と２×２画素タイミングをまとめて示す図である。
図３５（Ａ）は動作電圧を、図３５（Ｂ）は２カラム共有での静止画シーケンスの例を示している。
また、本実施形態においては、たとえば図３６に示すように、画素セル（トランジスタ）をアレイ状に配列して、複数画素で１出力信号とすることで、高Ｑｓ・低ノイズなダイナミックレンジ（D-Range）を達成することができる。
１出力信号とする方法は、固体撮像素子内でも、素子外の信号処理ＩＣでも構わない。素子外の信号処理ＩＣで行う場合は、たとえば欠陥画素の補正ができるなどの利点がある。
また、本実施形態においては、たとえば図３７の平面図および図３８（Ａ）の簡略断面図に示すように、最終的に１出力となることを前提に、アレイ状に配列した複数画素内で信号が混じりあってもよいように、複数画素単位で素子分離を行う。これにより、センサ蓄積領域が更に拡大し高ダイナミックレンジ（D-Range）が達成できる。
また、本実施形態においては、たとえば図３８(Ｂ)の簡略断面図に示すように、カラーフィルタコーディングがアレイ状に配列した複数画素内で同色でなく、たとえば原色のＢ（Blue）+Ｒ（Red）とすれば、補色のマゼンタ（Magenta）となる。
その結果、この場合、カムコーダーなどで使われていた補色信号処理が利用できるようになり、色再現は原色と同じ性能でかつカラーフィルタ材料の共有化による量産性の向上が達成できる。
また、本実施形態においては、たとえば図３９および図４０（Ａ），（Ｂ）に示すように、隣接画素セルと、ドレインもしくはソースもしくは基板（ウェル）もしくはゲートのコンタクトを、一部もしくは複数共有する画素セルにおいては以下の構成を採用可能である。
すなわち、複数画素単位で素子分離を行う構造とした場合は、リセットドレイン下の素子分離ｐウェル（ｐ-well）を無くせるためにリセット電圧を低減できる効果が得られる。
また、本実施形態の固体撮像装置１においては、画素からの信号読み出し時に、画素リセットをしないで光電変換を続けることで、暗電流悪化が無い非破壊読み出しを可能とする構成を有する。
この非破壊読み出しにより、たとえば高Ｓ／Ｎなワイドダイナミックレンジ（Wide D-Range）、低速露光やバルブ露光中のライブビュー（Live View）等を実現することが可能である。
また、この非破壊読み出しにより、静止画低速露光、動画の非同期・同期での同時動作を可能とする、ＡＥ/ＡＦ兼用が可能、高速部分スキャン（SCAN）で、全エリアランダムにリアルタイムＡＥ/ＡＦを可能とする等、種々の態様が可能となる。
図４１は、非破壊読み出しによるワイドダイナミックレンジ（Wide D-Range）シーケンス例を示す図である。
図４１において、縦方向が信号レベルを、横方向が露光時間を示している。
＜ステップＳＴ１＞：
リセットし、ブラックスキャン（Black SCAN）を行う。ここでは閾値Ｖｔｈバラツキ画像が取り込まれる。
＜ステップＳＴ２＞：
時刻ｔ１１で第１の中間スキャン（SCAN#1）を行う。ここでは、高輝度画像が取り込まれＶｔｈ差分が得られる。
＜ステップＳＴ３＞：
時刻ｔ１２で第２の中間スキャン（SCAN#2）を行う。ここでは、中輝度画像が取り込まれVth差分が得られる。
＜ステップＳＴ４＞：
時刻ｔ１３でファイナルスキャン（Final SCAN）を行ってリセットを行う。ここでは、低輝度画像が取り込まれる（ＣＤＳ）。
そして、図示しないがステップＳＴ５として、高輝度画像と中輝度画像と低輝度画像の画像合成でワイドダイナミックレンジ（Wide Dynamic Range）化が図られる。
（各画像に時間比を掛けて、レベル別に合成し高DR画像とする）
図４２は、非破壊読み出しによる低速ライブビュー（Live View）シーケンス例を示す図である。
図４２において、縦方向が信号レベルを、横方向が露光時間を示している。


＜ステップＳＴ１１＞：
リセットし、ブラックスキャン（Black SCAN）を行う。ここでは閾値Ｖｔｈバラツキ画像が取り込まれる。
＜ステップＳＴ１２＞：
第１の中間スキャン（SCAN#1）を行う。ここでは、＃１画像取り込みと＃０Ｖｔｈ差分が得られ、たとえばモニタリング表示される。
＜ステップＳＴ１３＞：
第２の中間スキャン（SCAN#2）を行う。ここでは、#2画像取り込みと＃１Ｖｔｈ差分が得られ、たとえばモニタリング表示される。
＜ステップＳＴ１４＞：
ファイナルスキャン（Final SCAN）を行う。ここでは、#n画像取り込みと＃ｎＶｔｈ差分が得られ、たとえばモニタリング表示される。
＜ステップＳＴ１５＞：
取り込みスキャンを行ってリセットを行う。ここでは、最終画像取り込みＣＤＳとメモリへの記録が行われる。
＜ステップＳＴ１６＞：
非同期の場合は、ステップＳＴ１５（静止画）を１／３０ｓ換算して表示する。
このように、非破壊読み出しにより、たとえば高Ｓ／Ｎなワイドダイナミックレンジ（Wide D-Range）、低速露光やバルブ露光中のライブビュー（Live View）等を実現することが可能である。
以上説明したように、本実施形態によれば、基板１００は、光が照射される第１基板面１０１側と素子が形成される第２基板面１０２側とを有し、隣接セルと素子分離層により分離された複数の画素セルＣｅｌ（２Ａ）が形成されている。
画素セルＣｅｌは、第１基板面１０１側に形成された第１導電型(本実施形態においてはｎ型)ウェル（第１ウェル）１１０と、第１ウェル１１０より第２基板面１０２側に形成された第２導電型（ｐ型）ウェル（第２ウェル）１２０と、を有する。
ｎ型の第１ウェル１１０は、第１基板面１０１側からの光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有する。
第２ウェル１２０は、第１ウェル１１０の受光部における蓄積電荷を検出し、閾値変調機能を有するＭＯＳ型のトランジスタ１３０が形成されている。
第１ウェル１１０（および第２ウェル１２０の側壁にはそれらを囲むように第１導電型（本実施形態ではｎ型）の逆の導電型の第２導電型であるｐ型素子分離層（導電層）１４０が形成されていることから、以下の効果を得ることができる。
ドレイン（Ｄ）/ゲート（Ｇ）/ソース（Ｓ）構造の１トランジスタで画素を構成でき、ロジック（Logic）プロセスとの相性の良さから工程数増加が最小で済む。
ドレイン、ソース、ゲート、ウェルのコンタクトが共有できることでレイアウト効率が高く、微細画素が実現できる。
ゲート面積が大きいことから、トランジスタノイズが非常に少ない。
また、画素全体が蓄積領域となるために、飽和信号量が大きく高ダイナミックレンジ（ＤＲ）を実現できる。
また、界面から発生する暗電流がドレインに排出されるために、界面の暗電流画像欠陥が発生しない。
さらに、ゲートON/OFFに関わらず暗電流悪化がない非破壊読み出しが可能となる。
また、受光部上が全面ゲートとなり、リフレクタ搭載で近赤外高感度や超微細画素実現ができる。
また、逆γ補正機能により低ノイズ化できる。
また、単画素駆動の場合は、信号読み出し駆動に、電源およびリセットラインがＸ（横）方向に配線された共通ラインにより行われることから、多画素化時に配線抵抗によるＩＲドロップが発生し、駆動能力不足になるおそれがある。
これに対して、本実施形態の固体撮像装置１は、信号読み出し駆動時の電源供給はＹ（縦）方向に隣接する画素トランジスタを経由して供給する。そして、本固体撮像装置は、リセットは横方向に接続されたドレイン配線で駆動パルスを供給することから、ＩＲドロップの発生が抑止され、駆動能力不足に陥ることがなく、十分な駆動能力を維持すること可能である。
以上のように、本実施形態によれば、信号を読み出す方向と同方向から電源電力を供給することで、ＩＲドロップの影響を受けないようにでき、多画素化に適する。
Ｙ（縦）方向の隣接画素セルのトランジスタ１３０を電源スイッチイングトランジスタに利用することで、あらためてスイッチチングトランジスタを設ける必要がなく、画素微細化の障害にならない。
水平リセット配線と共有することで、画素ごとのオン電圧バラツキを吸収できる。
以上のような特徴を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図４３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
＜５．カメラ＞
本カメラシステム５００は、図４３に示すように、本実施形態に係る固体撮像装置１、が適用可能な撮像デバイス５１０を有する。
固体撮像装置１は、この撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ５２０を有する。
固体撮像装置１は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した固体撮像装置１を搭載することで、高精度なカメラが実現できる。
本発明は、上記の実施形態の説明に限定されない。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１・・・固体撮像装置、２・・・画素部、２Ａ，Ｃｅｌ１１〜Ｃｅｌ６４・・・画素セル、３・・・行方向（Ｙ方向）制御回路、４・・・列方向（Ｘ方向）制御回路、５・・・タイミング制御回路、１００・・・基板、１０１・・・第１基板面、１０２・・・第２基板面、１１０・・・第１導電型ウェル（第１ウェル）、１２０・・・第２導電型ウェル（第２ウェル）、１３０・・・トランジスタ、１３１・・・ゲート電極、１３２・・・ソース電極、１３３・・・ドレイン電極、１４０，１４０Ａ・・・第２導電型素子分離層、１５０・・・ｐ＋層、１５２・・・カラーフィルタ、１５３・・・マイクロレンズ、１６０・・・絶縁膜、１７０・・・ウェル（基板）コンタクト電極、１８０・・・ガンマポケット、１９０・・・ゲートコンタクト電極、２００・・・リフレクタ、ＤＣＮＴ・・・ドレインコンタクト、ＳＣＮＴ・・・ソースコンタクト、ＧＣＮＴ・・・ゲートコンタクト、ＷＣＮＴ・・・ウェル（基板）コンタクト、４００，４１０・・・カラム回路、４０１，４１１・・・コンパレータ、４０２，４１２・・・スイッチ、Ｃ４０１，Ｃ４１１・・・キャパシタ、Ｉ４０１，Ｉ４１１・・・定電流負荷回路。

Claims (19)

  1. 光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルが行列状に配列された画素部と、
    上記画素セルの行配列に対応して配列された複数の第１の駆動ラインと、
    隣接する２行の画素セル同士で共有される第２の駆動ラインと、
    上記画素セルの列配列に対応して配列された信号ラインであって、第１の信号ラインと第２の信号ラインに分割された信号ラインと、
    上記信号ラインに読み出された上記画素セルの読み出し信号を処理する信号読み出し処理系と、
    上記第１の信号ラインおよび上記第２の信号ラインを電源または上記信号読み出し処理系に接続する切替部と、を有し、
    上記画素セルは、
    上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を含み、当該電荷蓄積機能による蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、
    上記トランジスタは、
    読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含み、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、
    上記画素セルの行方向に隣接する２つの画素セルのドレインまたはソースが共有され、一方の画素セルのソースまたはドレインが上記第１の信号ラインに接続され、他方の画素セルのソースまたはドレインが上記第２の信号ラインに接続され、
    上記画素セルのトランジスタは、
    ゲート電極が対応する上記第１の駆動ラインに接続され、
    上記行方向に隣接する２つの画素セルは、
    上記共有するドレインまたはソースが対応する第２の駆動ラインに接続されている
    固体撮像装置。
  2. 上記切替部は、
    上記行方向に隣接する２つの画素セルのうち、上記第１の信号ラインに接続された一方の画素セルが読み出し画素セルの場合、
    上記第１の信号ラインを上記信号読み出し処理系に接続し、
    上記第２の信号ラインを電源側に接続し、
    上記他方の隣接画素セルの上記トランジスタは、
    ゲート電極にドレインとソース間がオンするようにオーバードライブ電圧が印加される
    上記一方の画素セルのトランジスタは、
    ゲート電極に読み出し電圧が印加されて、
    上記一方の画素セルの信号電圧の読み出し処理が行われる
    請求項１記載の固体撮像装置。
  3. 上記切替部は、
    上記行方向に隣接する２つの画素セルのうち、上記第２の信号ラインに接続された他方の画素セルが読み出し画素セルの場合、
    上記第２の信号ラインを上記信号読み出し処理系に接続し、
    上記第１の信号ラインを電源側に接続し、
    上記一方の隣接画素セルの上記トランジスタは、
    ゲート電極にドレインとソース間がオンするようにオーバードライブ電圧が印加される
    上記他方の画素セルのトランジスタは、
    ゲート電極に読み出し電圧が印加されて、
    上記他方の画素セルの信号電圧の読み出し処理が行われる
    請求項１記載の固体撮像装置。
  4. 上記行方向に隣接する２つの画素セルのうち、上記第１の信号ラインに接続された一方の画素セルまたは上記第２の信号ラインに接続された他方の画素セルを読み出し画素セルとして、
    上記切替部が、
    上記第１の信号ラインまたは上記第２の信号ラインを上記信号読み出し処理系に接続し、
    上記第２の信号ラインまたは上記第１の信号ラインを電源側に接続し、
    上記他方または一方の隣接画素セルの上記トランジスタは、
    ゲート電極にドレインとソース間がオンするようにオーバードライブ電圧が印加され、
    上記一方または他方の画素セルのトランジスタは、
    ゲート電極に読み出し電圧が印加されて、
    上記一方の画素セルまたは上記他方の画素セルの信号電圧の第１の読み出し処理が行われ、
    上記行方向に隣接する２つの画素セルのうち、上記第２の信号ラインに接続された他方方の画素セルまたは上記第１の信号ラインに接続された一方の画素セルを読み出し画素セルとして、
    上記切替部が、
    上記第２の信号ラインまたは上記第１の信号ラインを上記信号読み出し処理系に接続し、
    上記第１の信号ラインまたは上記第２の信号ラインを電源側に接続し、
    上記一方または他方の隣接画素セルの上記トランジスタは、
    ゲート電極にドレインとソース間がオンするようにオーバードライブ電圧が印加され、
    上記他方または一方の画素セルのトランジスタは、
    ゲート電極に読み出し電圧が印加されて、
    上記他方の画素セルまたは上記一方の画素セルの信号電圧の第２の読み出し処理が行われる
    請求項１記載の固体撮像装置。
  5. 上記第２の駆動ラインに対して信号電圧を読み出し後にリセット信号を印加するドライバを有し、
    上記行方向に隣接する２つの画素セルは、
    上記ドライバによるリセット期間中は、各トランジスタのゲート電極にオフとなる電圧が印加される
    請求項２、３、または４記載の固体撮像装置。
  6. 上記信号読み出し処理系は、
    上記画素セル配列の列配列に対応して配置され、上記第１の信号ラインに読み出される信号を処理する複数の第１のカラム回路と、
    上記画素セル配列の列配列に対応して配置され、上記第２の信号ラインに読み出される信号を処理する複数の第２のカラム回路と、を含み、
    上記切替部は、
    上記第１の信号ラインを、電源または対応する上記第１のカラム回路に接続する複数の第１のスイッチと、
    上記第２の信号ラインを、対応する上記第１のカラム回路または電源に接続する複数の第２のスイッチと、を含む
    請求項１から５のいずれか一に記載の固体撮像装置。
  7. 上記画素セルは、
    上記第１基板面側に形成された第１導電型ウェルと、
    上記第２基板面側に形成された第２導電型ウェルと、を有し、
    上記第１導電型ウェルは、
    上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
    上記第２導電型ウェルは、
    上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成されている
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 蓄積電荷と信号電荷が同一キャリアである
    請求項７記載の固体撮像装置。
  9. 上記画素セルは、
    低照度時に変調度が高くなるようなガンマ特性を含む
    請求項１から８のいずれか一に記載の固体撮像装置。
  10. 上記画素セルは、
    大信号時に容量が増大する構造を有し、ガンマ特性による高ダイナミックレンジとする機能を有する
    請求項９記載の固体撮像装置。
  11. 上記第１導電型ウェルおよび上記第２導電型ウェルのうち少なくとも上記第１導電型ウェルの側部に第２導電型分離層が形成されている
    請求項７または８記載の固体撮像装置。
  12. 上記第２導電型ウェルまたは第２導電型分離層には、
    第１導電型ソース領域および第１導電型ドレイン領域が形成され、
    上記基板の上記第２基板面側における上記ソース領域と上記ドレイン間の上記第２導電型ウェル中のチャネル形成領域上にゲート電極が形成されている
    請求項１１記載の固体撮像装置。
  13. 上記第２基板面側のトランジスタのゲート電極またはそのさらに前面部に上記基板を透過した光を反射して当該基板の第２導電型ウェル、および第１導電型ウェルに入射させるリフレクタを有する
    請求項７または８記載の固体撮像装置。
  14. 画素リセット直前に上記ドレインから画素に電荷を注入してからリセット動作させる
    請求項１から１３のいずれか一に記載の固体撮像装置。
  15. 上記画素セルの上記トランジスタと同構造のバックゲート端子を持ったトランジスタを用いて逆ガンマ補正を行う逆γ補正回路を有する
    請求項９記載の固体撮像装置。
  16. 上記信号読み出し処理系は、
    コンパレータを含み、当該コンパレータの基準レベルとして、前ラインのリセットレベルを利用する
    請求項１４記載の固体撮像装置。
  17. 上記信号読み出し処理系は、
    Ｄ相読み出し時はアナログ、Ｐ相読み出し時はデジタルのサンプリングを行う機能を有する
    請求項１４記載の固体撮像装置。
  18. 上記信号読み出し処理系は、
    画素からの信号読み出し時に、画素リセットをしないで光電変換を続ける非破壊読み出しを行う機能を有する
    請求項１記載の固体撮像装置。
  19. 基板の第１基板面側から光を受光する固体撮像装置と、
    上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、
    上記固体撮像装置の出力信号を処理する信号処理回路と、
    を有し、
    上記固体撮像装置は、
    光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルが行列状に配列された画素部と、
    上記画素セルの行配列に対応して配列された複数の第１の駆動ラインと、
    隣接する２行の画素セル同士で共有される第２の駆動ラインと、
    上記画素セルの列配列に対応して配列された信号ラインであって、第１の信号ラインと第２の信号ラインに分割された信号ラインと、
    上記信号ラインに読み出された上記画素セルの読み出し信号を処理する信号読み出し処理系と、
    上記第１の信号ラインおよび上記第２の信号ラインを電源または上記信号読み出し処理系に接続する切替部と、を含み、
    上記画素セルは、
    上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を含み、当該電荷蓄積機能による蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、
    上記トランジスタは、
    読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含み、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、
    上記画素セルの行方向に隣接する２つの画素セルのドレインまたはソースが共有され、一方の画素セルのソースまたはドレインが上記第１の信号ラインに接続され、他方の画素セルのソースまたはドレインが上記第２の信号ラインに接続され、
    上記画素セルのトランジスタは、
    ゲート電極が対応する上記第１の駆動ラインに接続され、
    上記行方向に隣接する２つの画素セルは、
    上記共有するドレインまたはソースが対応する第２の駆動ラインに接続されている
    カメラ。
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