JPH1065138A

JPH1065138A - 固体撮像素子

Info

Publication number: JPH1065138A
Application number: JP8217558A
Authority: JP
Inventors: Kazuya Yonemoto; 和也米本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-19
Filing date: 1996-08-19
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】増幅型固体撮像素子における信号電荷が少な
いときの感度のリニアリティーの劣化とそのばらつきに
よる固定パターンノイズの抑圧を可能にする。【解決手段】入射光により光電変換を行い、光電変換
により得られた信号電荷を蓄積し、蓄積した信号電荷の
電荷量に応じて信号電圧を出力する機能を合わせ持つ受
光素子２１が同一基板上に複数配列された固体撮像素子
であって、隣り合う受光素子２１を電気的に分離するた
めの素子分離電極２６を有して構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子、特
に入射光により光電変換を行い、光電変換により得られ
た信号電荷を蓄積し、蓄積した信号電荷の電荷量に応じ
て信号電圧を出力する機能を合わせ持つ画素（受光素
子）で構成された増幅型固体撮像素子に関する。より詳
しくは、その増幅型固体撮像素子において、低照度時
（小信号時）における画素出力の感度リニアリティー
と、その感度リニアリティーのばらつきによる固定パタ
ーンノイズの改善に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】入射光
により光電変換を行い、光電変換により得られた信号電
荷を蓄積し、蓄積した信号電荷の電荷量に応じて信号電
圧を出力する機能を合わせ持つ画素構造を備えた増幅型
固体撮像素子が知られている。

【０００３】従来の増幅型固体撮像素子として、例えば
画素がリング形状のゲートを有するＭＯＳ型トランジス
タで構成された増幅型固体撮像素子では、リングゲート
の表面ポテンシャルがその界面準位や不純物濃度の不均
一性により部分的、局所的に変化していると、ソース−
ドレイン電流（いわゆるチャネル電流）の流れる表面チ
ャネルが部分的に導通し、また、さらに導通しているチ
ャネルと違う部分に信号電荷が蓄積され易いため、界面
準位や不純物濃度が不均一である画素と、そうでない画
素とでは、特に信号電荷量の少ない時（即ち、低照度
時）に感度特性が違ってくる。

【０００４】例えば、界面準位や不純物濃度が均一であ
る画素の入射光量対信号出力特性は、信号電荷の少ない
時でも出力の傾きが信号電荷の多い時と同じように大き
いが、界面準位や不純物濃度が不均一である画素では、
信号電荷が少ない場合、蓄積される信号電荷が部分的に
集まっているため、一部チャネルの導通している所に対
して変調を与える度合が少なく、信号電荷が少ない低照
度の出力の傾きが小さくなってしまう。

【０００５】この結果、低照度の入射光量対信号出力特
性のリニアリティーが悪化したり、低照度で個々の画素
のリニアリティーが不均一であることによる感度むら、
いわゆる固定パターンノイズの発生を引き起こす。

【０００６】更に、図面を参照して詳述する。先ず、前
述した光電変換、信号電荷蓄積及び電荷−電圧変換の機
能を合わせ持つ画素構造の増幅型固体撮像素子につい
て、その画素がどのような原理で信号を出力するかの基
本動作を、リング状ゲートのＭＯＳ型画素を例に図１４
（画素の中心を切断した図）を用いて説明する。

【０００７】図１４の画素１は、ＭＯＳ型トランジスタ
で構成されており、画素中心にソース領域２が形成さ
れ、このソース領域２を取り囲むようにゲート絶縁膜を
介してゲート電極３がリング状に形成され、さらに、そ
の外周に画素間の素子分離を兼用するドレイン領域４が
形成されてなる。この画素１の例では、ｎチャネルＭＯ
Ｓトランジスタを基本としており、ソース領域２及びド
レイン領域４がｎ⁺拡散領域で形成され、ゲート電極３
下に信号電荷（即ちホール）８が蓄積できるようにｐ型
半導体領域５が形成されて、画素全体としてｐ型シリコ
ン半導体基板７に形成したオーバーフローバリア領域、
即ち、信号電荷量を決め且つ余剰の電荷をオーバーフロ
ーするためのオーバーフローバリア領域となるｎ型半導
体ウエル領域６上に形成されている。

【０００８】リング状のゲート電極３は光が透過し得る
例えば薄い多結晶シリコン層で形成される。光がゲート
電極３を透過しゲート電極３下のｐ型半導体領域５に入
射することで、光電変換による信号電荷（この例ではホ
ール）８が発生し、そのｐ型半導体領域５に蓄積され
る。

【０００９】信号電荷（ホール）８は、その量に応じて
画素の表面チャネル９のポテンシャルを変化（変調）す
るため、ドレイン領域４が電源に接続され、ソース領域
２が定電圧源に接続されると、ソース−ドレイン電流が
変化し、或は、ソース領域２が定電流源に接続されると
ソース電圧が変化し、いずれの場合もソース領域２から
電流または電圧の信号出力が得られる。１０はソース領
域２に接続された信号線である。これが、光電変換、信
号電荷蓄積及び電荷−電圧変換の機能を合わせ持つ画素
構造の基本動作である。

【００１０】従来例では、光電変換、信号電荷蓄積及び
電荷−電圧変換の機能を合わせ持つ画素構造の増幅型固
体撮像素子について、その画素の信号電荷を蓄積し、信
号電圧に変換する部分であるゲート電極の幅が広いか、
或はそのゲート電極がリング状に形成されているＭＯＳ
型の画素構造の場合（図１４の例）でも、ゲート電極下
のポテンシャルが円周に沿って均一であるなら、図１５
Ａのように入射光による信号電荷８がリング状ゲート電
極３下の円周に沿って均一に分布（蓄積）し、ソース領
域２から信号出力としてのチャネル電流１１も円周に均
一に分布する。

【００１１】この結果、信号電荷８は、画素の表面チャ
ネルを均一に変調し、信号出力が画素に蓄積された信号
電荷８の量に応じて出力される。

【００１２】しかし、図１５Ｂのように、チャネル表面
の界面準位や、ゲート絶縁膜（例えば酸化膜）中の固定
電荷及び半導体中の不純物濃度が局所的に均一でないと
きには、ゲート電極３下のポテンシャルが円周に沿って
均一でなく、例えばポイントＢの部分だけポテンシャル
が高く、残りの部分（ポイントＡ）のポテンシャルが低
いと、信号電荷が少ないうちは信号電荷（ホール）８が
ポイントＢ以外の部分に蓄積され、チャネル電流１１が
ポイントＢの部分だけに流れてしまう。

【００１３】すると、少ない信号電荷８は、ポイントＢ
に集中的に流れるチャネル電流を変調する効果が小さ
く、信号電荷が少ないと信号出力が小さい、即ち感度が
低いことになる。

【００１４】この現象を説明するために、この図１５Ｂ
のポイントＡとポイントＢのゲート電極３下の垂直方向
の１次元ポテンシャル分布を図１５に示す。ゲート絶縁
膜と半導体間の界面準位や、ゲート絶縁膜中の固定電荷
及び半導体中の不純物濃度などの不均一性により、ポイ
ントＡとポイントＢについて、それぞれの表面チャネル
ポテンシャル（ψ^A _CH，ψ^B _CH）及び信号電荷８の蓄積
される部分のポテンシャル（ψ^A _SN，ψ^B _SN）が図１６
のように、 ψ^A _CH＜ψ^B _CH ψ^A _SN＜ψ^B _SN のような関係になっていると、少ない信号電荷８はポイ
ントＢ以外の部分に蓄積され、チャネル電流１１はポイ
ントＢのところに集中的に流れる。

【００１５】すなわち、少ない信号電荷８の蓄積されて
いるところと、チャネル電流１１の流れるところが平面
的に離れていることを意味し、信号電荷がチャネル電流
１１を変調する度合が小さくなる。

【００１６】このような理由から、図１５Ａのように、
リング状ゲート電極３の円周方向にポテンシャルが均一
である場合と、図１５Ｂのようにそのポテンシャルが不
均一である場合について、蓄積した信号電荷量と信号出
力の特性は、図１７のように示される。

【００１７】図１７において、図１５Ａのポテンシャル
が均一な画素の場合は、蓄積電荷量が少ないところから
信号出力が直線的に立ち上がるのに対して（グラフＩ参
照）、図１５Ｂのポテンシャルが不均一な画素の場合
は、蓄積電荷量が少ないところ１３で信号出力の立ち上
がりが鈍くリニアリティーが悪い（グラフII参照）。

【００１８】この結果、画素が１次元または２次元に配
列されている撮像素子では、図１５Ａや図１５Ｂのよう
な画素が、その不均一性に程度の違いを持ちながらラン
ダムに配列されていると、蓄積電荷量が少ない状態、即
ち低照度の状態では固定パターンノイズが強く現れる。

【００１９】本発明は、上述の点に鑑み、入射光により
光電変換を行い、光電変換により得られた信号電荷を蓄
積し、蓄積した信号電荷の電荷量に応じて信号電圧を出
力する機能を合わせ持つ画素で構成された増幅型撮像素
子において、低照度時、即ち小信号時における画素出力
の感度リニアリティー劣化とその感度リニアリティーの
ばらつきによる固定パターンノイズを改善できるように
した固体撮像素子を提供するものである。

【００２０】

【課題を解決するための手段】本発明に係る固体撮像素
子は、光電変換、信号電荷蓄積及び信号電荷量に応じて
信号電圧を出力する機能を合わせ持つ受光素子を備え、
この受光素子は、平面的にみて同じ個所で信号電荷が蓄
積され易く且つ表面チャネル電流が流れ易くなるよう
な、ポテンシャル分布を有した構成とする。

【００２１】この構成によれば、受光素子、即ち画素が
上述のようなポテンシャル分布を有することによって、
画素内で信号電荷が蓄積する部分と、表面チャネル電流
が流れる部分とが平面的にみて同じところとなる。従っ
て、界面準位等の影響で画素内のポテンシャル分布に少
しのうねりが生じ、そのうねりが各画素でばらつきをも
っていても、信号電荷が少ない時（即ち、低照度時、小
信号時）の入射光量対信号出力、特性のリニアリティー
（線形性）が良くなり、且つ画素間におけるリニアリテ
ィーのばらつきによる固定パターンノイズの発生を抑制
できる。

【００２２】本発明に係る固体撮像素子は、光電変換、
信号電荷蓄積及び信号電荷量に応じて信号電圧を出力す
る機能を合わせ持つ受光素子を備え、隣り合う受光素子
を電気的に分離するための素子分離電極を有した構成と
する。

【００２３】この構成によれば、隣り合う受光素子、即
ち画素間を電気的に分離するための素子分離電極を有す
ることによって、この素子分離電極下のポテンシャルの
２次元効果により、平面的にみて信号電荷が蓄積され易
くなる部分と表面チャネル電流が流れ易くなる部分とが
同じところとなる。従って、信号電荷が少ない時でも入
射光量対信号出力特性のリニアリティーが良くなり、か
つ画素間におけるリニアリティーのばらつきによる固定
パターンノイズの発生を抑制できる。

【００２４】

【発明の実施の形態】第１の本発明に係る固体撮像素子
は、入射光により光電変換を行い、この光電変換により
得られた信号電荷を蓄積し、蓄積した信号電荷の電荷量
に応じて信号電圧を出力する機能を合わせ持つ受光素子
が同一基板上に複数配列された固体撮像素子であって、
受光素子は、平面的にみて同じ個所で信号電荷が蓄積さ
れ易く且つ表面チャネル電流が流れ易くなるような、ポ
テンシャル分布を有した構成とする。

【００２５】第２の本発明に係る固体撮像素子は、入射
光により光電変換を行い、光電変換により得られた信号
電荷を蓄積し、蓄積した信号電荷の電荷量に応じて信号
電圧を出力する機能を合わせ持つ受光素子が、同一基板
上に複数配列された固体撮像素子であって、隣り合う受
光素子を電気的に分離するための素子分離電極を有した
構成とする。

【００２６】第３の本発明は、上記第２の固体撮像素子
において、受光素子として２つの主電極と１つの制御電
極および素子分離電極からなるＭＯＳ型の受光素子を有
する構成とする。

【００２７】第４の本発明は、上記第３の発明の固体撮
像素子において、素子分離電極が単一又は複数の受光素
子を取り囲んで形成された構成とする。

【００２８】第５の本発明は、上記第３の発明の固体撮
像素子において、素子分離電極が複数の受光素子を取り
囲んで形成され、受光素子の一方の主電極が複数の受光
素子について共通とされた構成とする。

【００２９】第６の本発明は、上記第３の発明の固体撮
像素子において、素子分離領域が受光素子の各列を挟む
ように形成され、素子分離電極と交叉するように受光素
子の制御電極が形成され、各列内で各受光素子の主電極
が隣り合う受光素子の主電極と共通とされた構成とす
る。

【００３０】第７の本発明は、第２の発明の固体撮像素
子において、素子分離電極下の深さ方向のポテンシャル
分布が受光素子のオーバーフローバリアのポテンシャル
より高く、表面チャネルのポテンシャルより低く、オー
バーフローバリアから表面に向かって直線的に高くなる
ように設定されてなる構成とする。

【００３１】第８の本発明は、上記第２の発明の固体撮
像素子において、素子分離電極下の半導体領域が真性半
導体又は之に近い半導体で形成された構成とする。

【００３２】以下、図面を参照して本発明の実施例を説
明する。

【００３３】本実例に係る固体撮像素子、即ち増幅型固
体撮像素子は、画素として前述したような画素内のポテ
ンシャルの不均一性に対して、信号電荷が蓄積する部分
と、表面チャネル電流の流れる部分が別れないようにし
て、リニアリティー劣化と固定パターンノイズを抑圧す
る新しい画素構造を有するものであり、特に、隣り合う
画素との素子分離にＭＯＳ構造のゲートを応用した素子
分離ゲートを用いて構成される。

【００３４】図１〜図３は、本発明に係る増幅型固体撮
像素子、特にその画素構造の一実施例を示す。但し、図
１は平面図、図２は図１のＡ−Ａ線上の断面図、図３は
図１のＢ−Ｂ線上の断面図である。

【００３５】本例においては、第１導電型例えばｐ型の
シリコン半導体基板２２上に、オーバーフローバリア領
域となる第２導電型、即ちｎ型の半導体ウエル領域２３
が形成され、このｎ型半導体ウエル領域２３上にｉ型又
は之に近い半導体ウエル領域（例えばｐ^--領域）、本例
ではｉ型半導体（いわゆる真性半導体）ウエル領域２４
が形成され、このｉ型半導体ウエル領域２４に、光電変
換、信号電荷蓄積及び電荷−電圧変換の機能を合わせ持
つ画素（受光素子）２１としてのＭＯＳトランジスタが
形成され、この画素２１を取り囲むようにｉ型半導体ウ
エル領域上にゲート絶縁膜２５を介して素子分離のため
の素子分離電極、即ち素子分離ゲート電極２６を形成し
て成るＭＯＳ構造の素子分離領域２７が１周して形成さ
れて成る。

【００３６】画素２１は、ｉ型半導体ウエル領域２４に
形成されたｐ型半導体領域２８上にゲート絶縁膜２９を
介して直線状のゲート電極３０が形成され、このゲート
電極を挟む例えば垂直方向の両側に夫々ｎ型のソース領
域３１及びドレイン領域３２が形成されて、ｎチャネル
型のＭＯＳトランジスタとして構成される。

【００３７】素子分離ゲート電極２６は第１層目の電極
（例えば第１層多結晶シリコン）で形成され、画素２１
のゲート電極３０は第２層目の電極（例えば第２層多結
晶シリコン）で形成される。

【００３８】ゲート電極３０は、入射光を透過し得るよ
うに薄く形成される。そして、光が透過しゲート電極３
０下のｐ型半導体領域２８に入射することで、光電変換
による信号電荷（本例ではホール）が発生し、そのｐ型
半導体領域２８に蓄積されるようになされる。ソース領
域３１には、メタル配線（例えばＡｌ）による垂直信号
線３３が接続され、ドレイン領域３２には、同様のメタ
ル配線（例えばＡｌ）による電源線３４が接続される。
３６はドレインコンタクト部、３７はソースコンタクト
部を示す。

【００３９】そして、かかる画素２１がｐ型半導体基板
２２、オーバーフローバリア領域となるｎ型半導体ウエ
ル領域２３及びｉ型半導体ウエル領域２４からなる共通
基板上に、複数個、１次元又は２次元配列され、本例で
は図４に示すように、マトリクス状に配列形成されて、
増幅型固体撮像素子３８が構成される。各画素２１のゲ
ート電極３０は行毎に共通に形成され、各画素２１のソ
ース領域３１にソースコンタクト部３７を介して列毎に
共通の垂直信号線３３が接続され、且つドレイン領域３
２もドレインコンタクト部３６を介して列毎に共通の電
源線３４が接続される。

【００４０】次に、本例に係る増幅型固体撮像素子３８
の画素２１について、動作説明をする前に、比較例とし
て半導体中の不純物濃度の制御だけでは、隣り合う画素
との素子分離にならない理由を説明する。

【００４１】今、仮りに図１１及び図１２に示すよう
に、ｎチャネル型ＭＯＳトランジスタの画素４１に対し
てその周りにｐ⁺層による素子分離領域４２を形成した
画素構造について考える。尚、図１１及び図１２の画素
４１において、図１〜図３の画素２１と対応する部分に
は同一符号を付して重複説明を省略する。この構成によ
れば、図１２（図１１のＣ−Ｃ線上に沿った断面図）に
示すように、隣接画素間の境界ＵＤについてみると、ｐ
⁺層の素子分離領域４２はチャネル電流を阻止する能力
を有するも、ゲート電極３０が延長する直下の隣接画素
間の境界ＬＲについてみると、ｐ⁺層の素子分離領域４
２はゲート部に蓄積された信号電荷（ホール）を隣接す
る画素から分離する能力が全く無い。

【００４２】この現象を図１２に示したソース部Ｓ、ゲ
ート部Ｇ及び素子分離部ＣＳの各個所について、夫々の
ポテンシャル分布を示した図１３を用いて説明する。図
１３に示すように、ソース部Ｓと素子分離部ＣＳの深さ
方向のポテンシャルを比較すると、チャネル電流（ここ
では電子）１１に対して素子分離部ＣＳのポテンシャル
φ_CSが全体的に低く形成されているため素子分離の役割
を果たしている。しかしながら一方でゲート部Ｇと素子
分離部ＣＳの深さ方向のポテンシャルを比較すると、蓄
積された電荷（ここではホール）８に対して素子分離部
ＣＳのポテンシャルが低いために、信号電荷８は自由に
ｐ⁺層の素子分離領域４２に流れてしまい、素子分離の
役割を果たしていない。

【００４３】言い換えると、増幅型画素のように２種類
のキャリア（電子とホール）を扱う素子についていえ
ば、素子分離をｐ⁺層やｎ⁺層のような拡散領域で形成
することが難しいことを意味している。即ち、従来は、
リング形状をしたゲート電極により、一方のキャリア
（ここでは信号電荷のホール）を円周上に閉じ込めるこ
とで２種類のキャリアに対する素子分離を実現してい
た。

【００４４】次に、上述した本例に係る増幅型固体撮像
素子３８の画素動作について説明する。ここでは、素子
分離の原理と特に信号電荷の少ない時の特性の不均一性
を抑圧する効果について、図５の平面構造概略図、図６
Ａ，Ｂの垂直方向の１次元ポテンシャル図及び図７Ａ，
Ｂの水平方向の表面チャネルポテンシャルψ_CHとセンサ
ポテンシャルψ_SNを用いて説明する。

【００４５】図５は、本例の画素構造の説明で示した前
述の図１と同じであり、碁盤の目状に形成された素子分
離ゲート電極２６により、ＭＯＳトランジスタによる増
幅型画素２１が囲まれている平面構造を示した図であ
る。この図５の各ポイントＰＱ，Ｐ₁，Ｐ₂，Ｑ₁，Ｑ
₂，Ｑ₃について、夫々垂直方向の１次元ポテンシャル
を図６Ａ，Ｂに示し、一点鎖線Ｐ−Ｐ′に沿ったセンサ
ポテンシャルψ_SNと、Ｑ−Ｑ′に沿った表面ポテンシャ
ルψ_CHを図７Ａ，Ｂに示した。Ｖ_gは画素２１のゲート
電極３０に印加される電圧、Ｖ_iは素子分離ゲート電極
２６に印加される電圧、Ｖ_subは基板２２に印加される
基板電圧を示す。

【００４６】図５のような素子分離ゲート電極２６を有
した素子分離領域２７が画素２１の素子分離として正し
く機能を果たすのは、次の理由による。即ち、図６の各
ポイントにおける１次元ポテンシャルから明らかなよう
に、素子分離ゲート部Ｐ₂，Ｑ₂の表面付近（表面から
オーバーフローバリアまで）のポテンシャル分布が、オ
ーバーフローバリアより浅い部分について例えばポイン
トＰＱの表面チャネルポテンシャルψ_CHや、ポイントＱ
₁，Ｑ₃表面付近のポテンシャルよりも低いためにチャ
ネル電流が漏れることがない。また、素子分離ゲート部
Ｐ₂，Ｑ₂の表面付近（表面からオーバーフローバリ
ア）のポテンシャル分布がポイントＰＱ，Ｐ₁の信号電
荷の蓄積されるセンサポテンシャルψ_SNよりも高く、さ
らに、過剰な信号電荷８が蓄積される場合でも、ポイン
トＰ₂のポテンシャルは信号電荷が蓄積される深さ近辺
で、オーバーフローバリアのポテンシャルψ_OFよりも高
いため、信号電荷８も隣接画素に漏れることがない。

【００４７】信号電荷の素子分離について言い換えれ
ば、ポイントＰ₂，Ｑ₂のポテンシャルがオーバーフロ
ーバリアのポテンシャルψ_OFから表面に向かって直線的
に高くなっていくため、過剰な信号電荷８は必ず基板の
深い方に流れ（いわゆる基板２２側にオーバーフロー
し）、隣接する画素には漏れることがない。

【００４８】本例の素子分離ゲート電極２６下では、そ
の基板深さ方向のポテンシャル分布が、オーバーフロー
バリアのポテンシャルψ_OFより高く、表面チャネルポテ
ンシャルψ_CHより低く、且つオーバーフローバリアψ_OF
より表面に向かって直線的に高くなるように設定され
る。このようなポテンシャル分布は、素子分離ゲート電
極３０下の半導体領域２４として、ｉ型半導体領域ある
いは之に近い半導体領域で形成することにより達成され
る。

【００４９】次に、信号電荷８の少ない時の特性の不均
一性を抑圧する効果について説明する。ポイントＰＱと
Ｐ₁を比較すると、図６Ａで示したポテンシャル分布か
ら明らかなように、素子分離ゲート（ポイントＰ₂）の
ポテンシャルのポイントＰ₁のポテンシャルに対する２
次元効果、即ち近接効果（狭チャネル効果）により、ポ
イントＰＱの表面チャネルポテンシャルψ_CHは、ポイン
トＰ₁のそれに比べて高く、ポイントＰＱのセンサポテ
ンシャルψ_SNはポイントＰ₁のそれに比べて低くなって
いる。このため、ポイントＰＱの方にチャネル電流１１
が流れ易く、しかも信号電荷８が溜まり易いので、信号
電荷量が少ない時に信号電荷がポイントＰＱに集まり、
チャネル電流をポイントＰＱに流れ易くなる。従って、
界面準位やゲート絶縁膜の固定電荷などの影響によるポ
テンシャルの変化に対しても、従来のリング状ゲート電
極で発生し易かった信号電荷が蓄積しているところと、
チャネル電流が流れるところが別れるような現象を引き
起こしにくい。即ち、界面準位や、ゲート絶縁膜中の固
定電荷及び半導体中の不純物濃度などの不均一性が原因
で、表面チャネルポテンシャルψ_CHとセンサポテンシャ
ルψ_SNの不均一性があっても、素子分離ゲートによる２
次元効果がチャネル電流と信号電荷蓄積部の位置を、常
に画素のゲート電極中心部に寄せる効果を有し、小信号
電荷量時の入出力特性のばらつきを抑圧することができ
る。

【００５０】ポイントＰＱのポテンシャルがポイントＰ
₁よりもチャネル電流が流れ易く、しかも信号電荷が溜
まり易い条件に分布するのは、ポイントＰ₂（即ち素子
分離ゲート電極３０下）の深さ方向にほとんど一定なポ
テンシャル分布の影響（２次元効果、いわゆる狭チャネ
ル効果）を受けてポイントＰ₁の表面ポテンシャルψ _CH
が低く、かつまたセンサポテンシャルψ_SNが高くなるか
らである。

【００５１】このように、素子分離ゲート電極２６（ポ
イントＰ₂，Ｑ₂）により、センサポテンシャルψ_SNが
図５のＰ−Ｐ′線上に沿ってどのように分布しているか
を、図７Ａに示した。図６ＡのポイントＰＱ，Ｐ₁，Ｐ
₂における１次元ポテンシャルで示したように、素子分
離ゲート電極２６下のポテンシャルからの２次元効果に
より、画素２１のゲート電極３０下のセンサポテンシャ
ルψ_SNがその中心（即ちポイントＰＱ付近）で低くなっ
て信号電荷が蓄積するような分布になる。

【００５２】図７Ｂは、図５のＱ−Ｑ′線上に平行でポ
イントＰＱとポイントＰ₁を通過する線に沿った表面チ
ャネルポテンシャルψ_CHで、ポイントＰＱを通過する表
面チャネルポテンシャルψ_CHは、ポイントＰ₁のそれよ
り電位が高くなっているために、表面チャネル電流が流
れ易くなっている。

【００５３】以上のように、本例においては、光電変
換、信号電荷蓄積及び電荷−電圧変換の機能を合わせ持
つ画素２１について、画素２１の周りを素子分離ゲート
電極２６で取り囲み、その素子分離ゲート電極２６下の
ポテンシャルを表面からオーバーフローバリアの深さま
で緩やかに電位が低くなるようにして信号電荷８が隣接
する画素に漏れないようにし、しかもその表面電位を画
素動作におけるチャネルポテンシャルよりも低く形成し
チャネル電流１１が隣接する画素に流れないようにし、
素子分離ゲート部分のポテンシャルの２次元効果により
画素２１のゲート中央部分に信号電荷が蓄積され易く、
かつチャネル電流が流れ易い構造を採ることで、界面準
位等の影響で画素内のポテンシャル分布に少しのうねり
が生じ、そのうねりが各画素でばらつきを持っていて
も、信号電荷が少ない時（いわゆる低照度時）に、感度
の線形性の劣化を引き起こすことなく、同時に画素間の
ばらつきによる固定パターンノイズを抑制することがで
きる。

【００５４】図８及び図９は、夫々本発明に係る増幅型
固体撮像素子の他の実施例を示す。上例では素子分離ゲ
ート電極が各単一の画素を取り囲むようにしたが、図８
及び図９の例は、素子分離ゲート電極が複数の画素を取
り囲むように形成し、且つ取り囲まれた複数の画素につ
いて一方の主電極、即ちドレイン電極が共通とされた構
成である。

【００５５】即ち、図８の例では、垂直方向に隣り合う
２つの画素２１Ａ，２１Ｂを取り囲むように素子分離ゲ
ート電極２６が形成されて成る。２つの画素２１Ａ，２
１Ｂにおいては、ドレイン領域３２を共通として、この
ドレイン領域３２を挟む垂直方向の上下両側に夫々異な
る画素となるソース領域３１Ａ，３１Ｂが形成され、ド
レイン領域３２と一方のソース領域３１Ａ間、及びドレ
イン領域３２と他方のソース領域３１Ｂ間に夫々ゲート
電極３０が形成される。ドレイン領域３２は、電源線
（ドレイン電極に相当）に接続され、垂直方向の上下の
ソース領域３１Ａ，３１Ｂは、共通の垂直信号線（ソー
ス電極に相当）に接続される。

【００５６】図９の例では、垂直、水平方向に隣り合う
４つの画素２１Ａ，２１Ｂ，２１Ｃ及び２１Ｄを取り囲
むように素子分離ゲート電極２６が形成される。４つの
画素２１Ａ〜２１Ｄにおいては、中央に共通となるドレ
イン領域３２を形成し、このドレイン領域３２を挟んで
上下２づつ並列するように４つのソース領域３１Ａ，３
１Ｂ，３１Ｃ，３１Ｄが形成され、ドレイン領域３２と
各４つのソース領域３１Ａ〜３１Ｄ間に、夫々ゲート電
極３０が形成される。なお、水平方向に隣り合うソース
領域３１Ｃ及び３１Ａ間、ソース領域３１Ｄ及び３１Ｂ
間には中央のドレイン領域３２にまで延びるように素子
分離ゲート電極２６が一部延長形成される。そして、こ
の場合も、共通となるドレイン領域３２に電源線が接続
され、列毎のソース領域３１Ａ，３１Ｂ及びソース領域
３１Ｃ，３１Ｄに夫々垂直信号線が接続される。

【００５７】図８の実施例では、２つの画素でドレイン
領域を共通にするため、画素をより小さく形成すること
が可能になる。図９の実施例では、ドレイン領域が共通
のみならずドレインコンタクトの数が４つの画素に対し
１つだけで良いため、画素を小さく形成でき、またドレ
イン、ソース配線の自由度が高くなる。

【００５８】図１０は、さらに本発明に係る増幅型固体
撮像素子の他の実施例を示す。この例では、素子分離ゲ
ート電極２６が画素の各列を挟むように、即ち１列に並
ぶ複数の画素の両側を挟むように形成され、且つ各列内
の複数の画素について２つの主電極、即ちドレイン電極
とソース電極を共通にして構成される。つまり、素子分
離ゲート電極２６は、垂直方向に隣り合う画素２１Ａ，
２１Ｂ，２１Ｃの両側に垂直方向に伸びて形成される。
画素２１Ａと画素２１Ｂについてはドレイン領域３２を
共通とし、画素２１Ｂと画素２１Ｃについてはソース領
域３１を共通としている。そして、この素子分離ゲート
電極２６に直交するように、各画素を構成するゲート電
極３０が形成される。各ゲート電極３０は垂直方向のピ
ッチを等間隔となるように各共通とされたソース領域３
１とドレイン領域３２との間に形成される。

【００５９】この図１０の構成によれば、ドレイン領域
３２とソース領域３１を垂直方向に隣接する画素で共通
としているため、画素を小さく形成することができ、ま
た、光電変換に寄与するゲート電極３０の垂直方向のピ
ッチを等間隔にすることができるという効果がある。

【００６０】尚、上例ではｐ型半導体基板を用いてｎチ
ャネル型ＭＯＳトランジスタを基本とした画素を形成し
た場合について説明したが、ｐ型とｎ型を反転した画
素、即ち、ｐ型チャネル型ＭＯＳトランジスタを基本と
する画素についても適用することができ、この場合も同
様に効果を奏する。

【００６１】

【発明の効果】本発明によれば、光電変換、信号電荷蓄
積及び電荷−電圧変換の機能を合わせ持つ画素につい
て、界面準位等の影響で画素内のポテンシャル分布に少
しのうねりが生じ、そのうねりが各画素でばらつきを持
っていても、蓄積している信号電荷が少ない時（低照度
時、小信号時）に発生し易い感度の線形性の劣化や各画
素における線形性のばらつきによる固定パターンノイズ
の発生を抑制することができる。

【００６２】画素、即ち受光素子として、平面的にみて
同じ個所で信号電荷が蓄積され易く且つ表面チャネル電
流が流れ易くなるような、ポテンシャル分布を有せしめ
ることにより、上記の効果を奏し得る。

【００６３】また、隣り合う画素、即ち受光素子を電気
的に分離するため素子分離電極を有することにより、こ
の素子分離電極下のポテンシャルの２次元効果によっ
て、受光素子に上記のポテンシャル分布を持たせること
ができ、少ない信号電荷においても、信号電荷の蓄積す
るところと、チャネル電流の流れるところが平面的に離
れることなく、上記の効果を奏し得る。

【００６４】本発明では、ＭＯＳ型トランジスタにより
上記の受光素子を構成することができる。このときに
は、受光素子のゲート中央部分で信号電荷を蓄積し易く
すると共に、チャネル電流を流し易くすることができ
る。

【００６５】単一又は複数の受光素子を取り囲んで素子
分離電極を形成するときは、受光素子において、信号電
荷の蓄積するところと、チャネル電流の流れるところが
離れることがなく、且つ受光素子間の分離を十分に行う
ことができる。

【００６６】素子分離電極が複数の受光素子を取り囲ん
で形成され、受光素子の一方の主電極が複数の受光素子
について共通とされるときは、画素をより小さく形成す
ることができる。

【００６７】素子分離電極が受光素子の各列を挟むよう
に形成され、素子分離電極と交叉するように受光素子の
制御電極が形成され、各列内で各受光素子の主電極が隣
り合う受光素子の主電極と共通とされるときは、画素を
小さく形成することができ、また光電変換に寄与する制
御電極の列方向のピッチを等間隔にすることができる。

【００６８】素子分離電極下の深さ方向のポテンシャル
分布を、受光素子のオーバーフローバリアのポテンシャ
ルより高く、表面チャネルのポテンシャルより低く、か
つオーバーフローバリアから表面に向かって直線的に高
くなるように設定するときは、素子分離電極において、
チャネル電流の素子分離能力及び信号電荷の素子分離能
力を共に持たせることができる。

【００６９】素子分離電極下の半導体領域が真性半導体
又は之に近い半導体で形成するときは、素子分離電極下
のポテンシャル分布を上記のようなポテンシャル分布に
設定することができ、チャネル電流の素子分離の機能と
信号電荷の素子分離の機能を共に持たせることができ
る。

【図面の簡単な説明】

【図１】本発明に係る固体撮像素子の画素構造の一例を
示す平面図である。

【図２】図１のＡ−Ａ線上の断面図である。

【図３】図１のＢ−Ｂ線上の断面図である。

【図４】本発明に係る固体撮像素子の構成図である。

【図５】本発明の動作説明に供する画素の平面図であ
る。

【図６】Ａ図５のＰ−Ｐ′線上の１次元ポテンシャル
分布図である。Ｂ図５のＱ−Ｑ′線上の１次元ポテンシャル分布図で
ある。

【図７】Ａ図５のＰ−Ｐ′線上のポテンシャル分布図
である。Ｂ図５のＱ−Ｑ′線上のポテンシャル分布図である。

【図８】本発明に係る固体撮像素子の画素構造の他の実
施例を示す構成図である。

【図９】本発明に係る固体撮像素子の画素構造のさらに
他の実施例を示す構成図である。

【図１０】本発明に係る固体撮像素子の画素構造のさら
に他の実施例を示す構成図である。

【図１１】比較例に係る固体撮像素子の画素構造の平面
図である。

【図１２】図１１のＣ−Ｃ線上の断面図である。

【図１３】図１１の画素構造の１次元ポテンシャル分布
図である。

【図１４】従来の増幅型画素の構成図である。

【図１５】Ａ従来の画素のゲート下のポテンシャルが
均一な場合の説明図である。Ｂ従来の画素のゲート下のポテンシャルが不均一な場
合の説明図である。

【図１６】図１５ＢのポイントＡとポイントＢの１次元
ポテンシャル図である。

【図１７】図１５ＢのポイントＡとポイントＢの信号電
荷量−信号出力特性図である。

【符号の説明】

２１画素（ＭＯＳ型トランジスタ）、２２ｐ型シリ
コン半導体基板、２３オーバーフローバリア領域、２４
ｉ型半導体ウエル領域、２６素子分離ゲート電極、
２７素子分離領域、２８ｐ型半導体領域、３０ゲ
ート電極、３１ソース領域、３２ドレイン領域、３
８増幅型固体撮像素子

Claims

【特許請求の範囲】

【請求項１】入射光により光電変換を行い、該光電変
換により得られた信号電荷を蓄積し、蓄積した信号電荷
の電荷量に応じて信号電圧を出力する機能を合わせ持つ
受光素子が、同一基板上に複数配列された固体撮像素子
であって、前記受光素子は、平面的にみて同じ個所で前記信号電荷
が蓄積され易く且つ表面チャネル電流が流れ易くなるよ
うな、ポテンシャル分布を有して成ることを特徴とする
固体撮像素子。
【請求項２】入射光により光電変換を行い、該光電変
換により得られた信号電荷を蓄積し、蓄積した信号電荷
の電荷量に応じて信号電圧を出力する機能を合わせ持つ
受光素子が、同一基板上に複数配列された固体撮像素子
であって、隣り合う前記受光素子を電気的に分離するための素子分
離電極を有して成ることを特徴とする固体撮像素子。
【請求項３】２つの主電極と１つの制御電極および素
子分離電極からなるＭＯＳ型の受光素子を有することを
特徴とする請求項２に記載の固体撮像素子。
【請求項４】前記素子分離電極が単一又は複数の受光
素子を取り囲んで形成されて成ることを特徴とする請求
項３に記載の固体撮像素子。
【請求項５】前記素子分離電極が複数の受光素子を取
り囲んで形成され、該受光素子の一方の主電極が前記複
数の受光素子について共通とされて成ることを特徴とす
る請求項３に記載の固体撮像素子。
【請求項６】前記素子分離電極が前記受光素子の各列
を挟むように形成され、該素子分離電極と交叉するように受光素子の前記制御電
極が形成され、前記各列内で各受光素子の前記主電極が隣り合う受光素
子の主電極と共通とされて成ることを特徴とする請求項
３に記載の固体撮像素子。
【請求項７】前記素子分離電極下の深さ方向のポテン
シャル分布が、前記受光素子のオーバーフローバリアの
ポテンシャルより高く、表面チャネルのポテンシャルよ
り低く、オーバーフローバリアから表面に向かって直線
的に高くなるように設定されて成ることを特徴とする請
求項２に記載の固体撮像素子。
【請求項８】前記素子分離電極下の半導体領域が、真
性半導体又は之に近い半導体で形成されて成ることを特
徴とする請求項２に記載の固体撮像素子。