JPH1065137A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】 増幅型固体撮像素子における信号電荷が少な
いときの感度のリニアリティーの劣化とそのばらつきに
よる固定パターンノイズの抑圧を可能にする。 【解決手段】 入射光により光電変換を行い、光電変換
により得られた信号電荷を蓄積し、蓄積した信号電荷の
電荷量に応じて信号電圧を出力する機能を合わせ持つ受
光素子が、同一基板上に複数配列されてなる固体撮像素
子であって、隣り合う受光素子４１を電気的に分離する
ための素子分離電極２６を有し、受光素子４１の制御電
極３０下のゲート絶縁膜２９の膜厚がチャネル幅方向に
変化して成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子、特
に入射光により光電変換を行い、光電変換により得られ
た信号電荷を蓄積し、蓄積した信号電荷の電荷量に応じ
て信号電圧を出力する機能を合わせ持つ画素（受光素
子）で構成された増幅型固体撮像素子に関する。より詳
しくは、その増幅型固体撮像素子において、低照度時
（小信号時）における画素出力の感度リニアリティー
と、その感度リニアリティーのばらつきによる固定パタ
ーンノイズの改善に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】入射光
により光電変換を行い、光電変換により得られた信号電
荷を蓄積し、蓄積した信号電荷の電荷量に応じて信号電
圧を出力する機能を合わせ持つ画素構造を備えた増幅型
固体撮像素子が知られている。

【０００３】従来の増幅型固体撮像素子として、例えば
画素がリング形状のゲートを有するＭＯＳ型トランジス
タで構成された増幅型固体撮像素子では、リングゲート
の表面ポテンシャルがその界面準位や不純物濃度の不均
一性により部分的、局所的に変化していると、ソース−
ドレイン電流（いわゆるチャネル電流）の流れる表面チ
ャネルが部分的に導通し、また、さらに導通しているチ
ャネルと違う部分に信号電荷が蓄積され易いため、界面
準位や不純物濃度が不均一である画素と、そうでない画
素とでは、特に信号電荷量の少ない時（即ち、低照度
時）に感度特性が違ってくる。

【０００４】例えば、界面準位や不純物濃度が均一であ
る画素の入射光量対信号出力特性は、信号電荷の少ない
時でも出力の傾きが信号電荷の多い時と同じように大き
いが、界面準位や不純物濃度が不均一である画素では、
信号電荷が少ない場合、蓄積される信号電荷が部分的に
集まっているため、一部チャネルの導通している所に対
して変調を与える度合が少なく、信号電荷が少ない低照
度の出力の傾きが小さくなってしまう。

【０００５】この結果、低照度の入射光量対信号出力特
性のリニアリティーが悪化したり、低照度で個々の画素
のリニアリティーが不均一であることによる感度むら、
いわゆる固定パターンノイズの発生を引き起こす。

【０００６】この様子を更に、図面を参照して詳述す
る。先ず、前述した光電変換、信号電荷蓄積及び電荷−
電圧変換の機能を合わせ持つ画素構造の増幅型固体撮像
素子について、その画素がどのような原理で信号を出力
するかの基本動作を、リング状ゲートのＭＯＳ型画素を
例に図１６（画素の中心を切断した図）を用いて説明す
る。

【０００７】図１６の画素１は、ＭＯＳ型トランジスタ
で構成されており、画素中心にソース領域２が形成さ
れ、このソース領域２を取り囲むようにゲート絶縁膜を
介してゲート電極３がリング状に形成され、さらに、そ
の外周に画素間の素子分離を兼用するドレイン領域４が
形成されてなる。この画素１の例では、ｎチャネルＭＯ
Ｓトランジスタを基本としており、ソース領域２及びド
レイン領域４がｎ⁺ 拡散領域で形成され、ゲート電極３
下に信号電荷（即ちホール）８が蓄積できるようにｐ型
半導体領域５が形成されて、画素全体としてｐ型シリコ
ン半導体基板７に形成したオーバーフローバリア領域、
即ち、信号電荷量を決め且つ余剰の電荷をオーバーフロ
ーするためのオーバーフローバリア領域となるｎ型半導
体ウエル領域６上に形成されている。

【０００８】リング状のゲート電極３は光が透過し得る
例えば薄い多結晶シリコン層で形成される。光がゲート
電極３を透過しゲート電極３下のｐ型半導体領域５に入
射することで、光電変換による信号電荷（この例ではホ
ール）８が発生し、そのｐ型半導体領域５に蓄積され
る。

【０００９】信号電荷（ホール）８は、その量に応じて
画素の表面チャネル９のポテンシャルを変化（変調）す
るため、ドレイン領域４が電源に接続され、ソース領域
２が定電圧源に接続されると、ソース−ドレイン電流が
変化し、或はソース領域２が定電流源に接続されると、
ソース電圧が変化し、いずれの場合もソース領域２から
電流または電圧の信号出力が得られる。１０はソース領
域２に接続された信号線である。以上が、光電変換、信
号電荷蓄積及び電荷−電圧変換の機能を合わせ持つ画素
構造の基本動作である。

【００１０】従来例では、光電変換、信号電荷蓄積及び
電荷−電圧変換の機能を合わせ持つ画素構造の増幅型固
体撮像素子について、その画素の信号電荷を蓄積し、信
号電圧に変換する部分であるゲート電極の幅が広いか、
或はそのゲート電極がリング状に形成されているＭＯＳ
型の画素構造の場合（図１６の例）でも、ゲート電極下
のポテンシャルが円周に沿って均一であるなら、図１７
Ａのように入射光による信号電荷８がリング状ゲート電
極３下の円周に沿って均一に分布（蓄積）し、ソース領
域２から信号出力としてのチャネル電流１１も円周に均
一に分布する。

【００１１】この結果、信号電荷８は、画素の表面チャ
ネルを均一に変調し、信号出力が画素に蓄積された信号
電荷８の量に応じて出力される。

【００１２】しかし、図１７Ｂのように、チャネル表面
の界面準位や、ゲート絶縁膜（例えば酸化膜）中の固定
電荷及び半導体中の不純物濃度が局所的に均一でないと
きには、ゲート電極３下のポテンシャルが円周に沿って
均一でなく、例えばポイントＢの部分だけポテンシャル
が高く、残りの部分（ポイントＡ）のポテンシャルが低
いと、信号電荷が少ないうちは信号電荷（ホール）８が
ポイントＢ以外の部分に蓄積され、チャネル電流１１が
ポイントＢの部分だけに流れてしまう。

【００１３】すると、少ない信号電荷８は、ポイントＢ
に集中的に流れるチャネル電流を変調する効果が小さ
く、信号電荷が少ないと信号出力が小さい、即ち感度が
低いことになる。

【００１４】この現象を説明するために、この図１７Ｂ
のポイントＡとポイントＢのゲート電極３下の垂直方向
の１次元ポテンシャル分布を図１８に示す。ゲート絶縁
膜と半導体間の界面準位や、ゲート絶縁膜中の固定電荷
及び半導体中の不純物濃度などの不均一性により、ポイ
ントＡとポイントＢについて、それぞれの表面チャネル
ポテンシャル（φ^A _CH，φ^B _CH）及び信号電荷８の蓄積
される部分のポテンシャル（φ^A _SN，φ^B _SN）が図１８
のように、 φ^A _CH＜φ^B _CH φ^A _SN＜φ^B _SN のような関係になっていると、少ない信号電荷８はポイ
ントＢ以外の部分に蓄積され、チャネル電流１１はポイ
ントＢのところに集中的に流れる。

【００１５】すなわち、少ない信号電荷８の蓄積されて
いるところと、チャネル電流１１の流れるところが平面
的に離れていることを意味し、信号電荷がチャネル電流
１１を変調する度合が小さくなる。

【００１６】このような理由から、図１７Ａのように、
リング状ゲート電極３の円周方向にポテンシャルが均一
である場合と、図１７Ｂのようにそのポテンシャルが不
均一である場合について、蓄積した信号電荷量と信号出
力の特性は、図１９のように示される。

【００１７】図１９において、図１７Ａのポテンシャル
が均一な画素の場合は、蓄積電荷量が少ないところから
信号出力が直線的に立ち上がるのに対して（グラフＩ参
照）、図１７Ｂのポテンシャルが不均一な画素の場合
は、蓄積電荷量が少ないところ１３で信号出力の立ち上
がりが鈍くリニアリティーが悪い（グラフII参照）。

【００１８】この結果、画素が１次元または２次元に配
列されている撮像素子では、図１７Ａや図１７Ｂのよう
な画素が、その不均一性に程度の違いを持ちながらラン
ダムに配列されていると、蓄積電荷量が少ない状態、即
ち低照度の状態では固定パターンノイズが強く現れる。

【００１９】本発明は、上述の点に鑑み、入射光により
光電変換を行い、光電変換により得られた信号電荷を蓄
積し、蓄積した信号電荷の電荷量に応じて信号電圧を出
力する機能を合わせ持つ画素で構成された増幅型固体撮
像素子において、低照度時、即ち小信号時における画素
出力の感度リニアリティー劣化とその感度リニアリティ
ーのばらつきによる固定パターンノイズを改善し、更に
改良を加えた固体撮像素子を提供するものである。

【００２０】

【課題を解決するための手段】本発明に係る固体撮像素
子は、光電変換、信号電荷蓄積及び信号電荷量に応じて
信号電圧を出力する機能を合わせ持つ受光素子を備え、
隣り合う受光素子を電気的に分離するための素子分離電
極を有し、かつ、受光素子の制御電極下のゲート絶縁膜
の膜厚をチャネル幅方向に変化させた構成とする。

【００２１】この構成によれば、隣り合う受光素子、即
ち画素間を、素子分離電極（つまりＭＯＳ構造の素子分
離領域）で電気的に分離することによって、この素子分
離電極による狭チャネル効果で平面的にみて信号電荷が
蓄積され易くなる部分と表面チャネル電流が流れ易くな
る部分とが離れずに同じ位置となる。即ち、表面チャネ
ル電流と信号電荷蓄積部を受光素子の制御電極の所定位
置（即ち中央部）に寄せることができる。更に、受光素
子の制御電極下のゲート絶縁膜の膜厚をチャネル幅方向
に変化させることによって、表面チャネル電流を制御電
極の上記所定位置に、より集中させることができる。従
って、信号電荷が少ない時でも、入射光量対信号出力特
性のリニアリティーが良くなり、かつ画素間におけるリ
ニアリティーのばらつきによる固定パターンノイズの発
生を制御できる。

【００２２】本発明に係る固体撮像素子は、光電変換、
信号電荷蓄積及び信号電荷量に応じて信号電圧を出力す
る機能を合わせ持つ受光素子を備え、隣り合う受光素子
を電気的に分離するための素子分離電極を有し、かつ受
光素子の制御電極下の半導体領域の不純物濃度をチャネ
ル幅方向に変化させた構成とする。

【００２３】この構成によれば、上述と同様に素子分離
電極による狭チャネル効果で信号電荷が蓄積され易くな
る部分と表面チャネル電流が流れ易くなる部分とが同じ
位置になり、即ち表面チャネル電流と電荷蓄積部とを受
光素子の制御電極の所定位置（即ち中央部）に寄せるこ
とができる。

【００２４】更に、受光素子の制御電極下の半導体領域
の不純物濃度をチャネル幅方向に変化させることによっ
て、表面チャネル電流を制御電極の上記所定位置に、よ
り集中させることができる。従って、信号電荷が少ない
時でも入射光量対信号出力特性のリニアリティーが良く
なり、かつ画素間におけるリニアリティーのばらつきに
よる固定パターンノイズの発生を抑制できる。

【００２５】

【発明の実施の形態】本発明に係る固体撮像素子は、入
射光により光電変換を行い、光電変換により得られた信
号電荷を蓄積し、蓄積した信号電荷の電荷量に応じて信
号電圧を出力する機能を合わせ持つ受光素子が、同一基
板上に複数配列されてなる固体撮像素子であって、隣り
合う受光素子を電気的に分離するための素子分離電極を
有し、かつ、受光素子の制御電極下のゲート絶縁膜の膜
厚がチャネル方向に変化した構成とする。

【００２６】本発明に係る固体撮像素子は、入射光によ
り光電変換を行い、光電変換により得られた信号電荷を
蓄積し、蓄積した信号電荷の電荷量に応じて信号電圧を
出力する機能を合わせ持つ受光素子が同一基板上に複数
配列されてなる固体撮像素子であって、隣り合う受光素
子を電気的に分離するための素子分離電極を有し、かつ
受光素子の制御電極下の半導体領域の不純物濃度がチャ
ネル幅方向に変化した構成とする。

【００２７】本発明は、上記固体撮像素子において、制
御電極下の不純物濃度が変化している半導体領域で不純
物濃度の高い領域が不純物濃度の低い領域より浅く形成
された構成とする。

【００２８】以下、図面を参照して本発明の実施例を説
明する。

【００２９】本実施例に係る固体撮像素子、即ち増幅型
固体撮像素子は、画素として前述したような画素内のポ
テンシャルの不均一性に対して、信号電荷が蓄積する部
分と、表面チャネル電流の流れる部分が別れないように
して、リニアリティー劣化と固定パターンノイズを抑圧
する新しい画素構造を有するものであり、特に、隣り合
う画素との素子分離にＭＯＳ構造のゲートを応用した素
子分離ゲートを用いた構成を基本とする。

【００３０】先ず、図１〜図３を用いて本発明に係る増
幅型固体撮像素子、特にその画素の基本構造を説明す
る。但し、図１は平面図、図２は図１のＡ−Ａ線上の断
面図、図３は図１のＢ−Ｂ線上の断面図である。

【００３１】本例においては、第１導電型例えばｐ型の
シリコン半導体基板２２上に、オーバーフローバリア領
域となる第２導電型、即ちｎ型の半導体ウエル領域２３
が形成され、このｎ型半導体ウエル領域２３上にｉ型又
は之に近い半導体ウエル領域（例えばｐ^--領域）、本例
ではｉ型半導体（いわゆる真性半導体）ウエル領域２４
が形成され、このｉ型半導体ウエル領域２４に、光電変
換、信号電荷蓄積及び電荷−電圧変換の機能を合わせ持
つ画素（受光素子）２１としてのＭＯＳトランジスタが
形成され、この画素２１を取り囲むようにｉ型半導体ウ
エル領域２４上にゲート絶縁膜２５を介して素子分離の
ための素子分離電極、即ち素子分離ゲート電極２６を形
成して成るＭＯＳ構造の素子分離領域２７が１周して形
成されて成る。

【００３２】画素２１は、ｉ型半導体ウエル領域２４に
形成されたｐ型半導体領域２８上にゲート絶縁膜２９を
介して直線状のゲート電極３０が形成され、このゲート
電極を挟む例えば垂直方向の両側に夫々ｎ型のソース領
域３１及びドレイン領域３２が形成されて、ｎチャネル
型のＭＯＳトランジスタとして構成される。

【００３３】素子分離ゲート電極２６は第１層目の電極
（例えば第１層多結晶シリコン）で形成され、画素２１
のゲート電極３０は第２層目の電極（例えば第２層多結
晶シリコン）で形成される。

【００３４】ゲート電極３０は、入射光を透過し得るよ
うに薄く形成される。そして、光が透過しゲート電極３
０下のｐ型半導体領域２８に入射することで、光電変換
による信号電荷（本例ではホール）が発生し、そのｐ型
半導体領域２８に蓄積されるようになされる。ソース領
域３１には、メタル配線（例えばＡｌ）による垂直信号
線３３が接続され、ドレイン領域３２には、同様のメタ
ル配線（例えばＡｌ）による電源線３４が接続される。
３６はドレインコンタクト部、３７はソースコンタクト
部を示す。

【００３５】そして、かかる画素２１がｐ型半導体基板
２２、オーバーフローバリア領域となるｎ型半導体ウエ
ル領域２３及びｉ型半導体ウエル領域２４からなる共通
基板上に、複数個、１次元又は２次元配列され、例えば
マトリクス状に配列形成されて、増幅型固体撮像素子が
構成される。各画素２１のゲート電極３０は行毎に共通
に形成され、各画素２１のソース領域３１にソースコン
タクト部３７を介して列毎に共通の垂直信号線３３が接
続され、且つドレイン領域３２もドレインコンタクト部
３６を介して列毎に共通の電源線３４が接続される。

【００３６】次に、この増幅型固体撮像素子の画素動作
について説明する。ここでは、素子分離の原理と特に信
号電荷の少ない時の特性の不均一性を抑圧する効果につ
いて、図４の平面構造概略図、図５Ａ，Ｂの垂直方向の
１次元ポテンシャル図及び図６Ａ，Ｂの水平方向の表面
チャネルポテンシャルφ_CHとセンサポテンシャルφ_SNを
用いて説明する。

【００３７】図４は、本例の画素構造の説明で示した前
述の図１と同じであり、碁盤の目状に形成された素子分
離ゲート電極２６により、ＭＯＳトランジスタによる増
幅型画素２１が囲まれている平面構造を示した図であ
る。この図４の各ポイントＰＱ，Ｐ₁ ，Ｐ₂ ，Ｑ₁ ，Ｑ
₂ ，Ｑ₃ について、夫々垂直方向の１次元ポテンシャル
を図５Ａ，Ｂに示し、一点鎖線Ｐ−Ｐ′に沿ったセンサ
ポテンシャルφ_SN及び表面チャネルポテンシャルφ
_CHと、Ｑ−Ｑ′に沿った表面ポテンシャルφ_CHを図６
Ａ，Ｂに示した。Ｖ_g は画素２１のゲート電極３０に印
加される電圧、Ｖ_i は素子分離ゲート電極２６に印加さ
れる電圧、Ｖ_sub は基板２２に印加される基板電圧を示
す。

【００３８】図４のような素子分離ゲート電極２６を有
した素子分離領域２７が画素２１の素子分離として正し
く機能を果たすのは、次の理由による。即ち、図５の各
ポイントにおける１次元ポテンシャルから明らかなよう
に、素子分離ゲート部Ｐ₂ ，Ｑ₂ の表面付近（表面から
オーバーフローバリアまで）のポテンシャル分布が、オ
ーバーフローバリアより浅い部分について例えばポイン
トＰＱの表面チャネルポテンシャルφ_CHや、ポイントＱ
₁ ，Ｑ₃ 表面付近のポテンシャルよりも低いためにチャ
ネル電流が漏れることがない。

【００３９】また、素子分離ゲート部Ｐ₂ ，Ｑ₂ の表面
付近（表面からオーバーフローバリア）のポテンシャル
分布がポイントＰＱ，Ｐ₁ の信号電荷の蓄積されるセン
サポテンシャルφ_SNよりも高く、さらに、過剰な信号電
荷８が蓄積される場合でも、ポイントＰ₂ のポテンシャ
ルは信号電荷が蓄積される深さ近辺で、オーバーフロー
バリアのポテンシャルφ_OFよりも高いため、信号電荷８
も隣接画素に漏れることがない。

【００４０】信号電荷の素子分離について言い換えれ
ば、ポイントＰ₂ ，Ｑ₂ のポテンシャルがオーバーフロ
ーバリアのポテンシャルφ_OFから表面に向かって直線的
に高くなっていくため、過剰な信号電荷８は必ず基板の
深い方に流れ（いわゆる基板２２側にオーバーフロー
し）、隣接する画素には漏れることがない。

【００４１】本例の素子分離ゲート電極２６下では、そ
の基板深さ方向のポテンシャル分布が、オーバーフロー
バリアのポテンシャルφ_OFより高く、表面チャネルポテ
ンシャルφ_CHより低く、且つオーバーフローバリアφ_OF
より表面に向かって直線的に高くなるように設定され
る。このようなポテンシャル分布は、素子分離ゲート電
極３０下の半導体領域２４として、ｉ型半導体領域ある
いは之に近い半導体領域で形成することにより達成され
る。

【００４２】次に、信号電荷８の少ない時の特性の不均
一性を抑圧する効果について説明する。ポイントＰＱと
Ｐ₁ を比較すると、図５Ａで示したポテンシャル分布か
ら明らかなように、素子分離ゲート（ポイントＰ₂ ）の
ポテンシャルのポイントＰ₁ のポテンシャルには対する
２次元効果、即ち近接効果（狭チャネル効果）により、
ポイントＰ₁ の表面チャネルポテンシャルφ_CHが、ポイ
ントＰＱのそれに比べて低く、ポイントＰ₁ のセンサポ
テンシャルφ_SNがポイントＰＱのそれに比べて高くな
る。このため、ポイントＰＱの方にチャネル電流１１が
流れ易く、しかも信号電荷８が溜まり易いので、信号電
荷量が少ない時に信号電荷がポイントＰＱに集まり、チ
ャネル電流もポイントＰＱに流れ易くなる。従って、界
面準位やゲート絶縁膜の固定電荷などの影響によるポテ
ンシャルの変化に対しても、従来のリング状ゲート電極
で発生し易かった現象、即ち、信号電荷が蓄積している
ところと、チャネル電流が流れるところが別れるような
現象を引き起こしにくい。

【００４３】即ち、界面準位やゲート絶縁膜中の固定電
荷及び半導体中の不純物濃度などの不均一性が原因で、
表面チャネルポテンシャルφ_CHとセンサポテンシャルφ
_SNの不均一性があったとしても、素子分離ゲートによる
狭チャネル効果がチャネル電流と信号電荷蓄積部の位置
を常に画素のゲート電極中心部に寄せる効果を有し、小
信号電荷量時の入出力特性のばらつきを抑圧することが
できる。

【００４４】ポイントＰＱのポテンシャルがポイントＰ
₁ よりもチャネル電流が流れ易く、しかも信号電荷が溜
まり易い条件に分布するのは、ポイントＰ₂ （即ち素子
分離ゲート電極３０下）の深さ方向にほとんど一定なポ
テンシャル分布の影響（狭チャネル効果）を受けてポテ
ンシャルＰ₁ の表面ポテンシャルφ_CHが低く、かつまた
センサポテンシャルφ_SNが高くなるからである。

【００４５】以上のように、本例の基本画素構造におい
ては、光電変換、信号電荷蓄積及び電荷−電圧変換の機
能を合わせ持つ画素２１について、画素２１の周りを素
子分離ゲート電極２６で取り囲み、その素子分離ゲート
電極２６下のポテンシャルを表面からオーバーフローバ
リアの深さまで緩やかに電位が低くなるようにして信号
電荷８が隣接する画素に漏れないようにし、しかもその
表面電位を画素動作におけるチャネルポテンシャルより
も低く形成しチャネル電流１１が隣接する画素に流れな
いようにし、素子分離ゲート部分のポテンシャルの狭チ
ャネル効果により画素２１のゲート中央部分に信号電荷
が蓄積され易く、かつチャネル電流が流れ易い構造を採
ることで、界面準位等の影響で画素内のポテンシャル分
布に少しのうねりが生じ、そのうねりが各画素でばらつ
きを持っていても、信号電荷が少ない時（きわゆる低照
度時）に、感度の線形性の劣化を引き起こすことがな
く、同時に画素間のばらつきによる固定パターンノイズ
を抑制することができる。

【００４６】ところで、上述した新しい画素構造につい
て更に研究を重ねた結果、次のような点が明らかになっ
た。

【００４７】上述の画素２１の場合、センサポテンシャ
ルφ_SNに対する素子分離ゲート電極２６による狭チャネ
ル効果は十分大きいものの、表面チャネルポテンシャル
φ_CHに対する素子分離ゲート電極２６による狭チャネル
効果は小さく十分でなかった。その原因は、表面チャネ
ルポテンシャルφ_CHが、電位の一定な画素ゲート電極３
０と薄いゲート絶縁膜（例えば酸化膜）２９を挟んで近
接しているために、表面チャネルポテンシャルφ_CHが画
素のゲート電極３０により、ほぼ１次元的に決まり、素
子分離ゲート電極２６による狭チャネル効果があまり効
かないからである。

【００４８】さらに、ゲート電極３０下の信号電荷を蓄
積するためのｐ型半導体領域２８の不純物濃度について
みると、ゲート電極３０の中央部に対して素子分離ゲー
ト電極２６に近い端部では、半導体プロセス工程の熱拡
散などにより、ｐ型半導体領域２８の不純物濃度が低下
して、チャネル電流がゲート電極３０の端部に集まりや
すい傾向を示し、素子分離ゲート電極２６による狭チャ
ネル効果とは逆の効果を示す場合があった。

【００４９】図６Ａは、図４の平面図におけるＰ−Ｐ′
線上に沿ったセンサポテンシャルφ _SNと表面チャネルポ
テンシャルφ_CHを示している。図６Ｂは、図４のＱ−
Ｑ′線上に平行でポイントＰＱとポイントＰ₁ を通過す
る線に沿った表面チャネルポテンシャルφ_CHを示す。図
６Ａに示すように、センサポテンシャルφ_SNは狭チャネ
ル効果を十分に受けて信号電荷８が蓄積する部分が画素
２１のゲート中央部に強く形成されているが、表面チャ
ネルポテンシャルφ_CHに関してはその効果が薄く、チャ
ネル電流１１が画素２１のゲート中央部に強く集中して
いない。

【００５０】このように、図１〜図３に提案された基本
構造の画素２１では、素子分離ゲート電極２６による狭
チャネル効果で、信号電荷蓄積部と表面チャネル部がゲ
ート中心に集まるように工夫され、信号電荷蓄積部の方
は狭チャネル効果が大きくゲート中心に信号電荷が集ま
り易いが、表面チャネル部についてはゲート表面の不純
物が素子分離ゲート部へ拡散して素子分離ゲート部に近
い部分の不純物濃度が低くなる等して表面チャネル部の
中心にチャネル電流が集まりにくくなり、信号電荷につ
いてはともかく、狭チャネル効果によるチャネル電流の
ゲート中央への集中の効果が高くなかった。即ち、素子
分離ゲート部のもつ狭チャネル効果による小信号電荷量
の感度むら（固定パターンノイズ）の抑圧効果が少なか
った。

【００５１】次に、この点を改善した本発明の実施例を
示す。図７〜図１０はその一例である。本例は、画素構
造として、センサポテンシャルφ_SNが素子分離ゲートの
狭チャネル効果により信号電荷が画素のゲート中央に強
く集まるように分布するのと同程度までに、表面チャネ
ルもチャネル電流が画素のゲート中央部に強く集まるよ
うに構造的に工夫を加えている。前述の基本構造の画素
２１では、ゲート電極３０下のゲート絶縁膜２９を一定
の膜厚にしているのに対して、図７〜図９の例の画素４
１においては、ゲート電極３０下のゲート絶縁膜２９の
膜厚を、ゲート中央部２９ａに比較して素子分離ゲート
電極２６に近い端部２９ｂが厚くなるように形成する
（ｔ₁ ＜ｔ₂ ）。

【００５２】図７〜図９において、図１〜図３と対応す
る部分には同一符号を付して重複説明を省略するも、本
例においても、ｐ型のシリコン半導体基板２２上に、オ
ーバーフローバリア領域となるｎ型の半導体ウエル領域
２３が形成され、このｎ型半導体ウエル領域２３上にｉ
型又は之に近い半導体ウエル領域（例えばｐ^--領域）、
本例ではｉ型半導体（真性半導体）ウエル領域２４が形
成され、このｉ型半導体ウエル領域２４に、光電変換、
信号電荷蓄積及び電荷−電圧変換の機能を合わせ持つ画
素（受光素子）４１としてのＭＯＳトランジスタが形成
され、この画素４１を取り囲むようにｉ型半導体ウエル
領域２４上にゲート絶縁膜２５を介して素子分離のため
の素子分離ゲート電極２６を形成してなるＭＯＳ構造の
素子分離領域２７が一周して形成されて成る。

【００５３】画素４１は、ｉ型半導体ウエル領域２４に
形成されたｐ型半導体領域２８上にゲート絶縁膜２９を
介して直線状のゲート電極３０が形成され、このゲート
電極３０を挟む例えば垂直方向の両側に夫々ｎ型のソー
ス領域３１及びドレイン領域３２が形成されてｎチャネ
ル型のＭＯＳトランジスタとして構成される。

【００５４】素子分離ゲート電極２６は第１層目の電極
（例えば第１層多結晶シリコン）で形成され、画素２１
のゲート電極３０は第２層目の電極（例えば第２層多結
晶シリコン）で形成される。

【００５５】ゲート電極３０は、入射光を透過し得るよ
うに薄く形成され、光が透過しゲート電極３０下のｐ型
半導体領域２８に入射することで、光電変換による信号
電荷（本例ではホール）が発生し、そのｐ型半導体領域
２８に蓄積されるようになされる。

【００５６】ソース領域３１には、メタル配線による垂
直信号線３３が接続されドレイン領域３２には、同様の
メタル配線による電源線３４が接続される。

【００５７】しかして、本例においては、特に、ゲート
電極３０の長手方向に沿った断面の図９に示すように、
ゲート絶縁膜（例えば酸化膜）２９が、ゲート中央部２
９ａでは薄く形成され（膜厚ｔ₁ ）、之よりゲート端部
２９ｂに向かって、即ち素子分離ゲート電極２６に向か
って徐々に厚くなるように（膜厚ｔ₂ ）形成される。

【００５８】そして、かかる画素４１がｐ型半導体基板
２２、オーバーフローバリア領域となるｎ型半導体ウエ
ル領域２３及びｉ型半導体ウエル領域２４からなる共通
基板上に、複数個、１次元又は２次元配列され、本例で
は図１０に示すように、マトリックス状に配列形成され
て増幅型固体撮像素子３８が構成される。

【００５９】各画素２１のゲート電極３０は行毎に共通
に形成され、各画素２１のソース領域３１にソースコン
タクト部３７を介して列毎に共通の垂直信号線３３が接
続され、且つドレイン領域３２にドレインコンタクト部
３６を介して列毎に共通の電源線３４が接続される。

【００６０】次に、この増幅型固体撮像素子３８の画素
４１の動作について説明する。

【００６１】図１１は図７と同様の画素構造であり、各
ポイントＰＱ，Ｐ₁ ，Ｐ₂ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃ を示して
いる。図１２は、図１１のＰ−Ｐ′線上に沿ったセンサ
ポテンシャルφ_SNと表面チャネルポテンシャルφ_CHを示
す。

【００６２】図１１に示す本例の画素４１では、ポイン
トＰＱにおける１次元ポテンシャルは図１の基本画素構
造の場合と同じであるが、ポイントＰ₁ における１次元
ポテンシャルはゲート絶縁膜の膜厚がポテンシャルＰＱ
より厚くなっているため、表面チャネルポテンシャルφ
_CHが低くなる。この結果、図１２のポテンシャル図の表
面チャネルポテンシャルφ_CHとセンサポテンシャルφ_SN
の分布で示すように、素子分離ゲート電極２６による狭
チャネル効果に加えて、画素４１のゲート中央部から素
子分離ゲート電極２６側の端部に向かって厚く変化する
ゲート絶縁膜２９の構造により、チャネル電流１１が画
素４１のゲート中央付近に、より強く集中するような表
面チャネルポテンシャルφ_CHの分布が得られる。

【００６３】図７〜図９に示す本例の画素４１によれ
ば、ゲート絶縁膜と半導体間の界面準位や、ゲート絶縁
膜中の固定電荷および半導体中の不純物濃度などの不均
一性が原因して、表面チャネルポテンシャルφ_CHやセン
サポテンシャルφ_SNの画素ゲート内での不均一性が多少
発生していても、チャネル電流１１が画素４１のゲート
中央付近に集中するような表面チャネルポテンシャルφ
_CHの分布が大きく崩れることが無く、また、信号電荷が
画素のゲート中央付近に集中して蓄積するようなセンサ
ポテンシャルφ_SNの分布も図６Ａの場合と同じになり大
きく崩れることがない。よって、チャネル電流と信号電
荷の蓄積位置がずれることによる信号電荷の少ない時に
発生する感度の低下のばらつきがほとんどなくなり、低
照度時の固定パターンノイズが抑圧される。

【００６４】図１３は、本発明の他の実施例を示す。本
例は、画素４１のゲート電極３０下のゲート絶縁膜２９
の膜厚変化を半導体製造工程で容易に実現することがで
きる他の画素構造である。本例においては、画素におけ
るゲート電極下のゲート絶縁膜２９を、ゲート中央部
（ポイントＰＱ）２９ａでは図２の基本画素２１の場合
と同じ膜厚で形成し、素子分離ゲート電極２６付近のゲ
ート端部（ポイントＰ₁ ）２９ｃではゲート中央部２９
ａと比べて大なる膜厚で形成し、２段階の膜厚を有した
構成とする。その他の構成は、図７〜図９と同様であ
る。

【００６５】この構成においても、ゲート絶縁膜２９の
段差位置とポイントＰ₁ のゲート絶縁膜厚を最適化する
ことにより、図７〜図９で示した構成と同程度のポテン
シャル分布を得ることができる。

【００６６】図１３の例では、ゲート絶縁膜の膜厚構成
が２段階になっているが、図示するまでもなく、３段階
以上の膜厚構造を有するゲート絶縁膜でもよい。

【００６７】図１４〜図１５は、本発明のさらに他の実
施例を示す。本例においては、画素４１におけるゲート
電極３０下のゲート絶縁膜２９の膜厚を、図２の基本画
素２１の場合と同じ厚さにすると共に、ゲート電極３０
下のｐ型半導体領域２８の不純物濃度をチャネル幅方向
に変化させた構成とする。

【００６８】図１４の場合は、ゲート電極３０下のｐ型
半導体領域２８に対して、ゲート端部において中央部の
ｐ型半導体領域２８より高濃度のｐ⁺ 領域４３を形成し
てゲート中央部の不純物濃度を小にし、ゲート端部の不
純物濃度を大となるようにしている。この場合、信号電
荷が集まるのは深い位置であるため、この信号電荷の蓄
積状態を維持したまま、ゲート中央部にチャネル電流を
集める必要があることから、ｐ⁺ 領域４３は、ｐ型半導
体領域２８内において浅く形成される。

【００６９】図１５の場合は、ゲート電極３０下のｐ型
半導体領域２８に対して、ゲート中央部に不純物のイオ
ン注入等によりゲート端部の不純物濃度より低濃度のｐ
^- 領域４４を形成してゲート中央部の不純物濃度を小に
し、ゲート端部の不純物濃度を大となるようにしてい
る。

【００７０】之等の構成においても、上例と同様にポイ
ントＰＱ近傍及びポイントＰ₁ 近傍の不純物濃度を夫々
最適化することにより、図７〜図９で示した構成と同程
度のポテンシャル分布を得ることができる。尚、図１４
及び図１５の例では不純物濃度構成が２段階になってい
るが、その他、３段階以上、或は、中央部から端部に向
って徐々に不純物濃度を変化させる構成とすることもで
きる。

【００７１】上述したように、本発明によれは、光電変
換、信号電荷蓄積及び電荷−電圧変換の機能を合わせ持
つ画素を取り囲んで、ＭＯＳ構造の素子分離領域を形成
することにより、リング状ゲート電極を有して光電変
換、信号電荷蓄積及び電荷−電圧変換の機能を合わせ持
つ画素を用いた増幅型固体撮像素子で発生しやすい、小
信号電荷量時の各画素における感度ばらつきによる固定
パターンノイズを抑圧することができる。

【００７２】しかも、画素のゲート電極下のゲート絶縁
膜の膜厚をゲート中央部からゲート端部に向けて変化さ
せる構成、或はゲート電極下の半導体領域の不純物濃度
をゲート中央部からゲート端部に向けて変化させる構成
とすることにより、ＭＯＳ構造の素子分離領域による狭
チャネル効果でチャネル電流と信号電荷を画素のゲート
中央部に集中させる効果を、特に、表面を流れるチャネ
ル電流について強くすることができ、小信号電荷量時の
各画素における感度ばらつきによる固定パターンノイズ
を抑圧することができる。

【００７３】尚、上例ではｐ型半導体基板を用いてｎチ
ャネル型ＭＯＳトランジスタを基本とした画素を形成し
た場合について説明したが、ｐ型とｎ型を反転した画
素、即ち、ｐ型チャネル型ＭＯＳトランジスタを基本と
する画素についても適用することができ、この場合も同
様の効果を奏する。

【００７４】

【発明の効果】本発明によれば、光電変換、信号電荷蓄
積及び電荷−電圧変換の機能を合わせ持つ画素につい
て、界面準位等の影響で画素内のポテンシャル分布に少
しのうねりが生じ、そのうねりが各画素でばらつきを持
っていても、蓄積している信号電荷が少ない時（低照度
時、小信号時）に発生し易い感度の線形性の劣化や各画
素における線形性のばらつきによる固定パターンノイズ
の発生を抑制することができる。

【００７５】隣り合う画素、即ち受光素子間を電気的に
分離するための素子分離電極を有することにより、この
素子分離電極下のポテンシャルによる狭チャネル効果に
よって、平面的にみて同じ位置で、信号電荷が蓄積され
易く且つ表面チャネル電流が流れ易くなるような、ポテ
ンシャル分布を持たせることができ、少ない信号電荷に
おいても、信号電荷の蓄積するところとチャネル電流の
流れるところが平面的に離れることがなく、上記の効果
を奏し得る。

【００７６】しかも、画素の制御電極下のゲート絶縁膜
の膜厚をチャネル幅方向に変化して構成するので、特に
チャネル電流が所定位置（即ち制御電極中央部分）に流
れ易くなり、小信号電荷量時の各画素における感度ばら
つきによる固定パターンノイズを抑圧することができ
る。

【００７７】また、画素の制御電極下の半導体領域の不
純物濃度がチャネル幅方向に変化させるときも、同じよ
うに、チャネル電流が所定位置（即ち制御電極中央部
分）に流れ易くなり、小信号電荷量時の各画素における
感度ばらつきによる固定パターンノイズを抑圧すること
ができる。

【００７８】制御電極下の不純物濃度が変化している半
導体領域で、不純物濃度が高い領域が不純物濃度の低い
領域より浅く形成されるときは、信号電荷蓄積の所定位
置への集中を維持しながら、チャネル電流の所定位置へ
の集中を可能にする。

【図面の簡単な説明】

【図１】本発明に係る固体撮像素子の画素構造の基本を
示す平面図である。

【図２】図１のＡ−Ａ線上の断面図である。

【図３】図１のＢ−Ｂ線上の断面図である。

【図４】本発明の動作説明に供する画素の平面図であ
る。

【図５】Ａ 図４のＰ−Ｐ′線上の１次元ポテンシャル
分布図である。 Ｂ 図４のＱ−Ｑ′線上の１次元ポテンシャル分布図で
ある。

【図６】Ａ 図４のＰ−Ｐ′線上のポテンシャル分布図
である。 Ｂ 図４のＱ−Ｑ′線上のポテンシャル分布図である。

【図７】本発明に係る固体撮像素子の画構造の他の実施
例を示す平面図である。

【図８】図７のＣ−Ｃ線上の断面図である。

【図９】図７のＤ−Ｄ線上の断面図である。

【図１０】本発明に係る固体撮像素子の構成図である。

【図１１】図７の実施例の動作説明に供する画素の平面
図である。

【図１２】図１１のＰ−Ｐ′線上のポテンシャル分布図
である。

【図１３】本発明に係る固体撮像素子の画素構造の他の
実施例を示す図７のＤ−Ｄ線上に相当する断面図であ
る。

【図１４】本発明に係る固体撮像素子の画素構造の他の
実施例を示す図７のＤ−Ｄ線上に相当する断面図であ
る。

【図１５】本発明に係る固体撮像素子の画素構造の他の
実施例を示す図７のＤ−Ｄ線上に相当する断面図であ
る。

【図１６】従来の増幅型画素の構成図である。

【図１７】Ａ 従来の画素のゲート下のポテンシャルが
均一な場合の説明図である。 Ｂ 従来の画素のゲート下のポテンシャルが不均一な場
合の説明図である。

【図１８】図１７ＢのポイントＡとポイントＢの１次元
ポテンシャル図である。

【図１９】図１７ＢのポイントＡとポイントＢの信号電
荷量−信号出力特性図である。

【符号の説明】

２１，４１ 画素（ＭＯＳ型トランジスタ）、２２ ｐ
型シリコン半導体基板、２３ オーバーフローバリア領
域、２４ ｉ型半導体ウエル領域、２６ 素子分離ゲー
ト電極、２７ 素子分離領域、２８ ｐ型半導体領域、
３０ ゲート電極、３１ ソース領域、３２ ドレイン
領域、３８ 増幅型固体撮像素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入射光により光電変換を行い、光電変換
   により得られた信号電荷を蓄積し、蓄積した信号電荷の
   電荷量に応じて信号電圧を出力する機能を合わせ持つ受
   光素子が、同一基板上に複数配列されてなる固体撮像素
   子であって、 隣り合う前記受光素子を電気的に分離するための素子分
   離電極を有し、 かつ、前記受光素子の制御電極下のゲート絶縁膜の膜厚
   がチャネル幅方向に変化して成ることを特徴とする固体
   撮像素子。
2. 【請求項２】 入射光により光電変換を行い、光電変換
   により得られた信号電荷を蓄積し、蓄積した信号電荷の
   電荷量に応じて信号電圧を出力する機能を合わせ持つ受
   光素子が、同一基板上に複数配列されてなる固体撮像素
   子であって、 隣り合う前記受光素子を電気的に分離するための素子分
   離電極を有し、 かつ、前記受光素子の制御電極下の半導体領域の不純物
   濃度がチャネル幅方向に変化して成ることを特徴とする
   固体撮像素子。
3. 【請求項３】 前記制御電極下の不純物濃度が変化して
   いる前記半導体領域では、不純物濃度の高い領域が不純
   物濃度の低い領域より浅く形成されて成ることを特徴と
   する請求項２に記載の固体撮像素子。