KR100266417B1 - 증폭형 고체촬상소자 및 증폭형 고체촬상장치 - Google Patents
증폭형 고체촬상소자 및 증폭형 고체촬상장치 Download PDFInfo
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- 238000003384 imaging method Methods 0.000 title claims description 51
- 239000007787 solid Substances 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 259
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 230000008859 change Effects 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000009826 distribution Methods 0.000 claims description 59
- 238000009825 accumulation Methods 0.000 claims description 50
- 238000007599 discharging Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 2
- 238000005036 potential barrier Methods 0.000 description 49
- 238000006243 chemical reaction Methods 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 22
- 108091006146 Channels Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
- H01L31/113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor
- H01L31/1136—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor the device being a metal-insulator-semiconductor field-effect transistor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Abstract
증폭형고체촬상소자는 반도체기체에 형성된 트랜지스터 및 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하여 그 축적된 전하에 따라 전기신호의 변화를 출력하는 전하배출부를 가진다. 트랜지스터는 상기 신호전하를 축적하는 부분과 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역; 및 상기 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함한다. 전하배출부를 반도체기체 표면근방의 일부분과 상기 반도체기체 표면상에 절연막을 통해 형성된 제2게이트전극을 포함하는 제2게이트영역; 및 상기 반도체 농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함한다. 축적신호전하는 전하배출부의 전하배출용 드레인으로 배출된다.
Description
본 발명은 증폭형고체촬상소자 및 그 증폭형고체촬상소자를 포함하는 증폭형고체촬상장치에 관한 것이다. 더 구체적으로, 본 발명은 다화소화 및 소형화를 달성하는 증폭형고체촬상소자, 및 그 증폭형고체촬상소자를 이용하는 증폭형고체촬상장치에 관한 것이다.
현재, 고체촬상장치로는 전하결합소자(이하, CCD라 함)형이 주류를 이루고 있고, 여러 분야에 광범위하게 이용되고 있다. CCD형 촬상장치에서는, 포토다이오드 또는 MOS 다이오드에서 입사광을 광전변환시킨다. 축적된 신호전하는 CCD 전송채널을 통해 고감도의 전하배출부로 전송되어, 그 신호전하가 전압신호로 변환된다. 이로써 S/N비가 높고 출력전압도 높게 된다.
최근에는, 촬상장치의 소형화 및 다화소화에 대한 요구가 증대되고 있다. 그 요구에 부응하기 위해서는, 화소 사이즈를 작게 할 필요가 있다. 그러나, 화소 사이즈를 축소할때, CCD가 전송가능한 전하량이 작게 됨으로써 다이나믹레인지의 저하가 문제로 된다. 또한, CCD의 경우와 같이 소자 전체가 여러상의 클럭들에 의해 구동되면 다화소화로 인해 소비전력이 급격히 증대되는 문제가 있다.
최근에, 상기 문제들에 대처하도록, 각 화소에서 발생한 신호전하를 화소에서 독출하지 않고, 그 신호전하를 화소내에서 증폭시킨후 주사회로에 의해 독출하는 증폭형고체촬상장치가 제안되었다. 상기 증폭형고체촬상장치에 따르면, 신호전하가 증폭되기 때문에, 독출될 신호전하량의 한계가 없게되어, 다이나믹레인지의 면에서는 CCD보다 유리하게 된다. 또한, 신호독출화소를 포함하는 수평 및 수직라인선택 스위치만을 구동하면 되므로, 구동시의 전압이 낮게된다. 따라서, 소비전력이 CCD에 비해 작게된다.
일반적으로, 화소의 신호전하를 증폭하기 위해서는 트랜지스터가 사용되며, 그 트랜지스터는 SIT형, 바이폴라형 및 MOS형으로 구분된다.
신호독출형 주사회로에 대해서는, MOS형 트랜지스터의 구조가 간단하고 그의 제조가 용이하므로 MOS형 트렌지스터가 바람직하다. 화소의 신호전하 증폭용으로 MOS형 트랜지스터가 사용될때, 모노리틱장치로 제조될 수 있음으로써, 장치전체의 구성상 유리하다. 또한, 화소밀도를 증가시키도록 화소내에 단일 MOS 트랜지스터만을 포함시키는 편이 유리하다.
상기 타입의 증폭형고체촬상장치는, 예컨대 TGMIS(Twin Gate MOS Image Sensor)형을 포함한다. 그의 일예는 본 출원인이 일본국 특허 출원 제 94-148330호(미국 특허 출원 제 08/382,257호에 대응함)에서 먼저 제안하였다. 제15(a)도 및 15(b)도는 종래기술의 화소구조, 즉, 증폭형고체촬상소자의 구조를 나타낸다.
제15(b)도에 나타낸 바와같이, 제1게이트전극(2) 및 제2게이트전극(3)은 절연막을 통해 p형 반도체기판(1)상에 형성된다. N형웰층들(4)은 제1게이트전극(2)하의 반도체기판(1)의 표면부분상에 수평방향으로 적절하게 떨어져 배치된다. N+확산층들의 쌍들중 하나가 그의 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)를 구성하며, 다른 n+확산층이 드레인(6)을 구성한다.
상기한 구조를 가진 증폭형고체촬상소자에서, 제1게이트전극(2)을 관통하여 입사된 광(hv)이 광전변환에 의해 전자-정공쌍들을 발생시켜, 전자를 드레인(6)으로 유출시킨다. 한편, 정공들은 웰층(4)의 중간영역에 형성된 포텐셜배리어 및 제2게이트전극(3)하의 포텐셜배리어에 의해 억류되어, 웰층(4)의 반도체/절연막 계면에 축적되어 신호전하로 된다.
축적된 신호전하량에 따라, 반도체웰층(4)의 포텐셜 변화량을 소스(5)의 증폭된 형태의 전위변화로서 독출하여, 출력신호로서 이용한다.
신호전하의 배출은 제2게이트전극(3)하의 포텐셜배리어를 감소시킴으로써 용이하게 달성되어 상기 신호전하를 제15(b)도에서 화살표로 나타낸 경로를 따라 반도체기판(1)으로 유출시킨다. 더 구체적으로, 정공들은 웰층(4)의 표면영역에서 반도체기판(1)으로 유입되는 신호전하로서 축적되어, 신호전하가 리세트된다. 본 명세서에서, 일단 축적된 신호전하의 배출을 “리세트동작”이라 한다.
다음, 신호전하축적, 신호독출 및 신호전하배출중의 동작을 제16(a)도 내지 16(c)도를 참조하여 설명한다. 제16(a)도-16(c)도의 우측에는 제1게이트전극(2)하의 깊이방향포텐셜분포를 나타내며, 제16(a)도-16(c)도의 좌측에는 제2게이트전극(3)하의 깊이방향포텐셜분포를 나타낸다.
먼저, 신호전하축적중의 동작을 제16(a)도를 참조하여 설명한다.
제1게이트전극(2)에 VGA(L)의 저전압이 인가되며, 제2게이트전극(3)에는 VGB(M)의 중간전압이 인가된다. 따라서, 제2게이트전극(3)하에는 정공에 대해 소정치 이상의 포텐셜배리어(ΔφB)가 형성된다. 그 포텐셜배리어는 반도체기판(1)에서 웰층(4)의 표면으로의 정공의 유입을 방지한다. 그 포텐셜배리어(ΔφB)의 값은 반도체기판(1)이 실리콘인 경우에 약~0.5V(0.5V보다 낮은 근사치)이다. 이하, 반도체기판이 실리콘인 경우로 한정하여 설명한다.
광전변환에 의해 발생된 정공들은 웰층(4)의 표면에 신호전하로서 축적되어, 웰층(4)의 표면상의 포텐셜분포를 상태(1)에서 상태(2)로 상승시킨다. 웰층(4)의 표면전위와 제2게이트전극(3)하의 표면전위 사이의 차(ΔφAB)가 큰(즉, ΔφAB＞0.5V) 기간중에, 신호전하는 표면상에 체류한다. 그러나, 신호전하가 계속 축적될때, 포텐셜분포는 상태(3)으로 도시한 바와같이 축적한계상태에 도달한다. 이 축적한계상태에서, ΔφAB는 ~0.5V보다 작게되어, 축적된 정공들이 제2게이트전극(3)하의 포텐셜배리어를 넘어 반도체기판(1)으로 유출한다. 따라서, 과잉전하가 오버플로우될 수 있음으로써, 블루밍을 방지할 수 있다. 이때, 상태(2)의 n형웰층의 포텐셜깊이는 ΔφA(Sto)로 나타낸다.
다음, 신호독출중의 동작을 제16(b)도를 참조하여 설명한다.
제1게이트전극(2)에 고전압 VGA(H)이 인가된다. 따라서, 제1게이트전극(2)하의 포텐셜분포가 더욱 상승된다. 신호전하가 없을때, 포텐셜분포는 상태(4)로 되고 신호가 축적될때, 포텐셜분포는 상태(5)로 된다. 상태(4)에서의 n형웰층의 포텐셜깊이는 ΔφA(Det)로 나타내진다. VGA(H)의 값은 부동식 ΔφA(Det)＞ΔφA(Sto)을 만족시키도록 선택된다.
한편, 제2게이트전극(3)에는 고전압 VGB(H)이 인가된다. 따라서, 제2게이트전극(3)하에는 신호축적동작중(상태(5))의 웰층(4)의 표면포텐셜보다 ΔφAB(＞0.5V)만큼 높은 포텐셜배리어가 형성된다. 상기 높은 포텐셜배리어는 웰층(4)의 표면에서 반도체기판(1)으로의 신호전하의 유입을 방지한다.
VGA(H)의 값이 ΔφA(Det)＞ΔφA(Sto)의 조건을 만족시키도록 설정된때, 다음 이유에 의해 선택된 화소의 신호독출만이 실행된다. 소스단자(VS)(제15(a)도에 도시됨)가 다수의 공통화소들에 접속되어도, VGA(H)는 특정 게이트에 인가되고 VGA(L)은 다른 게이트들에 인가되어, 부등식 ΔφA(Det)＞ΔφA(Sto)을 만족시키며, 검출되어질 소스전위는 VGA(H) 게이트에 대응하는 소스단자의 값에 의해 한정된다.
다음, 리세트동작을 제16(c)도를 참조하여 설명한다.
제1게이트전극(2)에는, 예컨대 신호독출시의 VGA(H)와 같은 고전압이 인가되며, 제2게이트전극(3)에는, 예컨대 신호축적시의 VGB(M)과 같은 중간전압이 인가된다. 이때, 제2게이트전극(3)하의 포텐셜은 신호전하가 없을때(즉, 상태(4)′) 웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 이러한 이유로, 모든 신호전하, 즉 웰층(4)의 표면상의 정공들은 제2게이트전극(3)하로 통과하여 반도체기판(1)으로 유출된다. 즉, 리세트동작이 완성된다. 따라서, 일단 화상정보를 클리어하고, 다음 화상정보의 축적동작이 실행될 수 있다. 또한, 상기 리세트동작이 광적분기간의 중간에서 실행될때, 그때까지의 화상정보가 클리어되고, 그 이후의 정보만을 축적한다. 따라서, 소위 ‘셔터 동작’을 실행할 수 있다.
그러나, 제15(a)도 및 15(b)도에 도시된 구조를 갖는 TGMIS 증폭형고체촬상장치에서는, 화소밀도를 증가시키기 위한 목적으로 화소영역이 감소될때, 다음의 문제들이 발생된다. 그 문제들을 제17(a)도 및 17(b)도를 참조하여 설명한다. 제17(a)도는 제15(b)도와 유사한 단면도이다. 제17(b)도는 리세트 동작시의 제2게이트전극(3)하의 깊이방향 포텐셜분포 및 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타낸다.
전술한 TGMIS 증폭형고체촬상장치에 사용되는 증폭형고체촬상소자에서, 화소밀도를 증가시키고 화소영역을 감소시키며, 화소갯수를 더욱 증가시키고 더욱 소형화하기 위해서는, 제2게이트전극(3)의 폭 및 출력신호가 검출되는 소스(5)와 드레인(6) 사이의 간격을 더 좁힐 필요가 있다.
그러나, 사이즈가 어느 정도로 축소되면, 축적전하가 배출되는 경로에, 소스(5)와 드레인(6)에 인가된 전위에 기인하여 발생되는 전계에 의해 3차원 포텐셜리지(7)가 형성된다. 이러한 이유로, 제2게이트전극(3)하의 표면포텐셜배리어가 제1게이트전극(2)하의 표면포텐셜보다 낮더라도, 제17(b)도의 좌측에 도시된 바와같이, 제2게이트전극(3)하의 포텐셜분포에서의 벌크(bulk)의 표면(Vsub)과 반도체기판(1) 사이의 중간부분에 포텐셜리지(7)가 형성된다. 따라서, 신호전하로서 축적된 정공들은 어느곳으로도 유출되지 않는다. 그 결과, 축적신호전하는 반도체기판(1)으로 완전 배출될 수 없다.
포텐셜리지(7)의 형성을 방지하기 위해서는, 소스(5)와 드레인(6)의 전위를 5V로 설정할때, 제2게이트전극(3)의 폭은, 예컨대 3.5㎛ 이상으로 설정될 수 있다. 그러나, 제2게이트전극(3)의 폭을 이와같이 설정한때, 상기 장치의 고화소밀도와 소형화를 실현하기 어렵다. 이러한 이유로, 제15(a)도 및 15(b)도에 도시된 구조를 갖는 증폭형고체촬상소자에서는, 고체촬상 장치의 고화소 밀도화 및 소형화를 달성함에 있어서 제약이 따르게 된다.
본 발명의 일양태에 따르면, 반도체기체의 표면에 형성된 트랜지스터로 입사된 광에 의해 발생되는신호전하를 상기 트랜지스터내의 반도체기체의 표면 근방부에 축적하여 그 축적된 신호전하에 따른 전기신호의 변화를 출력하는 증폭형고체촬상소자에 있어서, 상기 증폭형고체촬상소자는 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 갖는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상의 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 갖는 전하배출부를 포함하며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출된다.
본 발명의 일실시예에서, 상기 반도체기체가 제1도전형을 가진 반도체기판, 및 제1도전형을 가진 상기 반도체기판의 표면의 일부에 형성된 제2도전형을 가진 반도체웰층을 포함한다. 제2도전형을 가진 상기 반도체웰층내에 제2도 전형의 소스 및 드레인이 상기 제2도전형을 가진 반도체웰층보다 고농도로 된 불순물층으로 형성된다. 상기 제2도전형을 가진 반도체웰층의 소스 및 드레인 사이에 상기 제1게이트전극이 형성된다. 제1도전형을 가진 상기 반도체기판상의, 상기 제2도전형의 반도체웰층이 형성되지 않은 부분에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성된다. 상기 제1도전형을 가진 반도체기판 표면상에 상기 전하배출용 드레인이 제1도전형을 갖는 고농도 불순물층으로 형성된다.
본 발명의 다른 실시예에서, 상기 반도체기체가 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함한다. 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제2도전형의 고농도 불순물층으로 형성된다. 상기 제2도전형을 가진 반도체층의 소스 및 드레인 사이에 상기 제1게이트전극이 형성된다. 제2도전형을 가진 상기 반도체층의 표면상의 제1게이트영역에 인접한 부분의 상기 소스 및 드레인 사이에 제1도전형을 가진 반도체웰층이 형성된다. 제1도전형을 가진 상기 반도체웰층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성된다. 상기 제1도전형을 가진 반도체웰층 표면상에 전하배출용 드레인이 형성된다.
본 발명의 또 다른 실시예에서, 상기 반도체기체가 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함한다. 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제2도전형을 가진 고농도 불순물층으로 형성된다. 상기 제2도전형을 가진 반도체층상의 소스 및 드레인 사이에 상기 제1게이트전극이 형성된다. 상기 제2도전형을 가진 반도체층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성된다. 상기 제2도전형을 가진 반도체층 표면상에 전하배출용 드레인이 형성된다.
본 발명의 또 다른 실시예에서, 상기 반도체기체가 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함한다. 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제1도전형을 가진 고농도 불순물층으로 형성된다. 상기 소스 및 드레인 사이의 제2도전형을 가진 반도체층의 표면 근방부에, 입사광에 의해 발생된 신호전하를 축적하는 게이트영역을 구성하는 상기 제1게이트전극이 형성된다. 상기 제2도전형을 가진 반도체층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성된다. 상기 제2도전형을 가진 반도체층 표면상에 상기 전하배출용 드레인이 제2도전형을 가진 불순물층으로 형성된다.
본 발명의 또 다른 실시예에서, 상기 제1 및 제2게이트전극들이 게이트절연막을 통해 형성되며 상기 제1게이트전극에 인가되는 전압이 제2게이트전극에 인가되는 전압과 동일하며, 상기 제1게이트영역의 기체 표면 포텐셜이 제2게이트영역의 기체 표면 포텐셜보다 작고 상기 제1게이트영역의 포텐셜프로파일중 최대 포텐셜이 상기 제2게이트영역의 포텐셜 프로파일중 최대 포텐셜보다 크게 되도록 제2도전형을 가진 상기 반도체웰층 또는 제2도전형을 가진 반도체층의 두께, 제2도전형을 가진 반도체웰층 또는 제2도전형을 가진 반도체층의 캐리어농도분포, 및 게이트절연막의 두께중의 적어도 하나가 제1게이트영역과 제2게이트영역에서 다르게 되어있다.
본 발명의 또 다른 실시예에서, 상기 반도체기체의 전위가 상기 전하배출용 드레인의 전위와 독립적으로 제어된다.
본 발명의 또 다른 실시예에서, 상기 제1게이트영역이 상기 드레인과 제2게이트영역에 의해 둘러싸이고, 상기 소스는 제1게이트영역에 의해 둘러싸인다.
본 발명의 다른 양태에 따르면, 증폭형고체촬상장치는 전술한 증폭형고체촬상소자를 포함하며, 제1게이트전극이 제1클럭라인에 접속되고 상기 제2게이트전극은 제2클럭라인에 접속되며, 상기 트랜지스터의 드레인이 각 촬상소자에 공통으로 제1전원에 접속되고 상기 전하배출용 드레인은 각 촬상소자에 공통으로 제2전원에 접속되며, 상기 트랜지스터의 소스는 신호라인에 접속되며, 1차원 또는 2차원 촬상장치로 된다.
본 발명의 또 다른 양태에 따르면, 증폭형고체촬상장치는 전술한 증폭형고체촬상소자를 포함하며, 상기 드레인과 제2게이트영역이 신호전하에 대한 소자분리영역으로 작용한다.
상기한 전하배출용 드레인이 제공되면, 제2게이트영역의 포텐셜배리어가 감소될때, 소스 및 드레인에 인가된 전위에 기인하여 제2게이트영역의 반도체기체의 표면과 그의 깊이방향의 중간부분 사이에 포텐셜리지가 형성되더라도, 반도체 기체의 표면에 표면 리세트채널이 형성된다. 따라서, 제1게이트영역에 축적된 신호전하는 제2게이트영역을 통해 전하배출용 드레인으로 배출된다. 즉, 이러한 구성에 따라, 리세트동작이 실행될 수 있다.
또한, 신호전하 축적중에, 제2게이트영역의 포텐셜배리어가 적절하게 설정됨으로써, 과잉 신호전하가 전하배출용 드레인으로 배출될 수 있다. 따라서, 블루밍이 방지될 수 있다.
또한, 일실시예에서, 전자들이 신호전하로서 작용하므로, 정공들이 신호전하로 되는 경우에 비해, 광전변환영역이 커지게 됨으로써, 다이나믹레인지가 커지게 되고 증폭형고체촬상소자의 특성을 향상시킬 수 있다.
또한, 제1게이트영역의 포텐셜분포가 제2게이트영역과 다른 경우에, 광전변환영역이 커지게 되어 광전변환영역으로 되는 제1게이트영역에서 임의의 파장 감도 특성이 얻어질 수 있다. 이로써 다이나믹레이지를 좌우하는, 제2게이트영역에 축적될 수 있는 신호전하량을 임의로 설정할 수 있다. 따라서, 원하는 다이나믹레인지를 용이하게 설정할 수 있음으로써, 증폭형고체촬상소자의 특성을 향상시킬 수 있는 장점이 제공된다.
또한, 반도체기체의 전위와 전위배출용 드레인의 전위가 독립적으로 제어되는 구조에 따르면, 전하축적영역으로 되는 제1게이트영역과 전하배출용 드레인 사이의 전계강도가 임의로 제어될 수 있다. 상기한 바와 같이 전계를 형성함에 의해 신호전하를 더욱 고속으로 전하배출용 드레인으로 배출할 수 있다. 따라서, 상기한 증폭형고체촬상소자가 증폭형고체촬상장치에 사용될때, 프레임당 신호출력속도를 향상시킬 수 있다. 그 결과, 고성능 증폭형고체촬상장치가 실현될 수 있다. 또한, 옵셋전하를 주입할 수 있음으로써, 고정패턴노이즈(FPN)가 감소될 수 있는 장점도 있다. 더 상세한 설명은 후술된다.
따라서, 본 발명에서는 고 화소밀도화 및 소형화를 실현할 수 있는 증폭형고체촬상소자 및 그 증폭형고체촬상소자를 포함하는 증폭형고체촬상장치를 제공할 수 있게된다.
본 발명의 이들 및 다른 장점들은 첨부도면들을 참조하여 후술되는 설명을 이해함으로써 당업자들에게 더욱 명확해질 것이다.
제1(a)도는 본 발명의 실시예 1에 따른 증폭형고체촬상소자의 단면도.
제1(b)는 리세트동작을 설명하도록 깊이방향 포텐셜분포를 나타낸 도면.
제2(a)도는 실시예 1에 따른 증폭형고체촬상소자의 신호전하 축적동작을 나타낸 도면.
제2(b)도는 실시예 1에 따른 증폭형고체촬상소자의 신호독출동작을 나타낸 도면.
제2(c)도는 실시예 1에 따른 증폭형고체촬상소자의 리세트동작을 나타낸 도면.
제3(a)도는 본 발명의 실시예 2에 따른 증폭형고체촬상소자의 단면도.
제3(b)도는 리세트동작을 설명하도록 깊이방향 포텐셜분포를 나타낸 도면.
제4(a)도는 본 발명의 실시예 3에 따른 증폭형고체촬상소자의 단면도.
제4(b)도는 리세트동작을 설명하도록 깊이방향 포텐셜분포를 나타낸 도면.
제5도는 본 발명의 실시예 4에 따른 증폭형고체촬상소자의 단면도.
제6(a)도는 실시예 4에 따른 증폭형고체촬상소자의 신호전하 축적동작을 나타낸 도면.
제6(b)도는 실시예 4에 따른 증폭형고체촬상소자의 신호독출동작을 나타낸 도면.
제6(c)도는 실시예 4에 따른 증폭형고체촬상소자의 리세트동작을 나타낸 도면.
제7(a)도는 본 발명의 실시예 5에 따른 증폭형고체촬상소자의 단면도.
제7(b)도는 리세트동작을 설명하도록 깊이방향 포텐셜분포를 나타낸 도면.
제8도는 본 발명의 실시예 6에 따른 증폭형고체촬상소자의 단면도.
제9(a)도는 실시예 6에 따른 증폭형고체촬상소자의 신호전하 축적동작을 나타낸 도면.
제9(b)도는 실시예 6에 따른 증폭형고체촬상소자의 신호독출동작을 나타낸 도면.
제9(c)도는 실시예 6에 따른 증폭형고체촬상소자의 신호독출동작을 나타낸 도면.
제10도는 본 발명의 실시예 7에 따른 증폭형고체촬상소자의 단면도.
제11(a)도는 실시예 7에 따른 증폭형고체촬상소자의 신호전하 축적동작을 나타낸 도면.
제11(b)도는 실시예 7에 따른 증폭형고체촬상소자의 신호독출동작을 나타낸 도면.
제11(c)도는 실시예 7에 따른 증폭형고체촬상소자의 리세트동작을 나타낸 도면.
제12(a)도는 본 발명의 실시예 8에 따른 증폭형고체촬상소자의 평면도.
제12(b)도는 제12(a)도에 도시된 증폭형고체촬상소자의 A-A선을 따라 취해진 단면도.
제12(c)도는 제12(a)도에 도시된 증폭형고체촬상소자의 B-B선을 따라 취해진 단면도.
제13(a)도는 실시예 8에 따른 증폭형고체촬상소자의 포텐셜분포를 나타낸 도면.
제13(b)도는 실시예 8에 따른 증폭형고체촬상소자의 신호전하 및 표면전위(V) 사이의 관계를 나타낸 도면.
제13(c)도는 실시예 8에 따른 증폭형고체촬상소자의 신호전하 및 채널전위(V) 사이의 관계를 나타낸 도면.
제14(a)도는 실시예 9에 따른 증폭형고체촬상소자를 이용한 이미지 센서를 나타낸 평면도.
제14(b)도는 실시예 10에 따른 증폭형고체촬상소자를 이용한 이미지 센서의 다른 실시예를 나타낸 평면도.
제15(a)도는 일본국 특허 출원 제 94-148330호에서 본 출원인에 의해 먼저 제안된 TGMIS형 증폭형고체촬상장치의 소자내의 4개의 화소를 나타낸 평면도.
제15(b)도는 제15(a)도에 도시된 장치의 A-A선을 따라 취해진 단면도.
제16(a)도는 제15(a)도 및 15(b)도의 TGMIS형 증폭형고체촬상장치의 신호전하 축적동작을 나타낸 도면.
제16(b)도는 제15(a)도 및 15(b)도의 TGMIS형 증폭형고체촬상장치의 신호 독출동작을 나타낸 도면.
제16(c)도는 제15(a)도 및 15(b)도의 TGMIS형 증폭형고체촬상장치의 리세트동작을 나타낸 도면.
제17(a)도는 제15(a)도 및 15(b)도의 TGMIS형 증폭형고체촬상장치의 문제들을 나타내는 소자의 단면도, 및
제17(b)도는 제15(a)도 및 15(b)도의 TGMIS형 증폭형고체촬상장치의 문제들을 설명하도록 리세트동작중의 포텐셜분포를 나타낸 도면이다.
이하, 첨부도면들을 참조하여 본 발명의 실시예들을 설명한다.
[실시예 1]
제1(a)도 및 1(b)도는 본 발명의 실시예 1에 따른 증폭형고체촬상소자를 나타낸다. p형 반도체기판(1)(기판 농도 : 약 1.0x1015/㎤)의 표면부분상에 N형 웰층(4)(웰 농도 : 약 3.0x1015/㎤)이 수평방향으로 적절하게 떨어져 배치된다. 제1게이트영역으로서 작용하는 제1게이트전극(2)(n+Poly Si : 약 60nm, 산화막두께 : 약 80nm)이 반도체웰층(4)상에 형성된다. 또한, n+확산층이 웰층(4)의 표면부분에 형성된다. n+확산층은 그의 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)와 드레인(6)을 구성한다. 제2게이트영역으로서 작용하는 제2게이트전극(3)(n+Poly Si : 약 450nm, 산화막두께 : 약 80nm)이 반도체기판(1)위의 반도체웰층들(4) 사이에 형성된다. 제2게이트전극(3)의 일측은 제1게이트전극(2)에 인접해 있다.
또한, 제2게이트영역의 웰층들(4) 사이에 길이 ΔL≒1.0㎛의 영역이 확보됨으로써 제2게이트전극(3)에 의한 포텐셜배리어가 형성된다. 상기 영역에서, p형 저저항확산영역으로 된 리세트드레인(8)이 형성된다.
리세트드레인(8)은 제2게이트전극(3)이 형성되기 전에 형성된다. 소스(5) 및 드레인(6)의 n+확산층들은 제2게이트전극(3)이 형성된 후에 형성된다.
상기한 구조에서, 제1게이트전극(2)을 관통하여 입사된 광(hv)이 웰층(4)의 광전변환영역에서의 광전변환에 의해 전자-정공쌍들을 발생시켜 전자를 드레인(6)으로 유출시킨다. 한편, 정공들은 웰층(4)의 중간영역에 형성된 포텐셜배리어 및 제2게이트전극(3) 아래의 포텐셜배리어에 의해 억류된다. 정공들은 제1게이트영역의 반도체/절연막 계면에 축적되어 신호전하로 된다.
제15(a)도 및 15(b)도에 도시된 소자에서와 같이, 실시예 1의 증폭형고체촬상소자에서는, 축적된 신호전하량에 따라, 반도체웰층(4)의 포텐셜 변화량을 소스(5)의 전위변화로서 독출하여, 출력신호로서 이용한다. 이러한 변화는 다른 예에서 상세하게 후술하는 바와같이, 다른 고체촬상소자에 있어서도 존재한다.
신호전하의 배출은 제2게이트전극(3)하의 포텐셜배리어를 감소시킴으로써 용이하게 달성되어 상기 신호전하를 제1(a)도에서 화살표로 나타낸 경로를 따라 리세트드레인(8)으로 유출시킨다. 리세트드레인(8)으로 유입된 신호전하는, 예컨대 배선들(도시안됨)을 통해 기판외부로 배출된다.
TGMIS형 고체촬상장치에 사용되는 실시예 1의 증폭형고체촬상소자에 따르면, 종래기술의 전술한 단점들중 하나인, 포텐셜리지(7)의 영향을 받지않고 축적전하가 완전배출되는 방식으로 리세트동작이 실행될 수 있다. 그 이유는 다음과 같다.
제1(b)도는 리세트동작을 더 상세하게 나타낸다. 축적동작 및 독출동작은 종래 기술을 참조하여 전술한 바와 동일하므로, 그에 대한 설명은 생략한다.
제1(b)도를 참조하면, 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타낸다. 이 도면의 좌측에는 제2게이트전극(3)하에 포텐셜배리어가 형성된 영역의 깊이방향 포텐셜분포 및 제2게이트전극(3)하의 리세트영역(8)의 깊이방향 포텐셜분포를 나타낸다.
리세트동작중에, 제1게이트전극(2)에는, 예컨대 신호독출시의 VGA(H)와 같은 고전압이 인가된다. 또한, 제2게이트전극(3)에는, 예컨대 신호축적시의 VGB(M)과 같은 중간전압이 인가된다. 이때, 제2게이트전극(3)하의 표면포텐셜은 신호전하가 없을때(즉, 상태(4)′에서) 웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 이러한 이유로, 모든 신호전하, 즉 웰층(4)의 표면상의 정공들은 제2게이트전극(3)하의 포텐셜배리어 게이트를 통과하여 리세트드레인(8)으로 유입된다. 이로써, 리세트동작이 완성된다.
더 구체적으로, 실시예 1의 증폭형고체촬상소자는, 종래기술의 문제점들중 하나인, 제2게이트전극(3)하의 깊이방향의 중간부분에 형성된 포텐셜리지(7)의 영향을 받지 않는다. 그 이유는, 실시예 1에서, 제1게이트영역에 축적된 신호전하인 정공의 배출경로로서 작용하는 표면채널이 반도체기판(1)의 표면상에 형성되기 때문이다. 제1(b)도의 좌측의 점선이 제2게이트전극(3)하의 포텐셜배리어가 감소된 상태를 나타낸다.
상기한 바와같이, 실시예 1에 따르면, 상기 소자가 포텐셜리지(7)의 영향을 받지 않으므로, 제2게이트전극(3)의 폭등의 치수가 어떠한 제한없이 설정될 수 있고, 게이트등의 부품들의 2차원 설계의 자유도를 향상시킬 수 있다. 따라서, 증폭형고체촬상소장치의 제조시에 유리하게 된다. 상기한 리세트동작에 의해, 일단 화상정보를 클리어하고 다음 화상정보의 축적동작으로의 이동이 가능해진다. 또한, 상기 리세트동작이 광적분기간중에 실행될때, 그때까지의 화상정보가 클리어되고, 그 이후의 정보만을 축적한다. 따라서, 소위 ‘셔터 동작’을 실행할 수 있다.
다음, 신호전하축적(신호독출 및 리세트)중의 동작을 제2(a)도, 2(b)도 및 2(c)도를 참조하여 정량적으로 설명한다. 일예로서 하기 조건들을 고려하며, 반도체기판(1)은 Si로 형성된다.
기판농도 : Np≒1.0x1015㎤
N-층농도 : Nn≒3.0x1015/㎤
N-층두께 : dn≒1.5㎛
산화막두께 : do≒80nm
여기에서 신호전하밀도는 Nsig(/㎠)로 나타낸다.
이때, 인트린식포텐셜(φi)의 분포를 고려하여, 기판중성영역의 φi(b)를 0.0V로 설정한다. 제1게이트전극하의 깊이방향으로, n형층 표면포텐셜을 φi1(S)로 나타내고, n형층(웰층)(4)의 포텐셜의 바닥(bottom)을 φi1(M)으로 나타낸다. 제2게이트전극(3)하의 반도체표면포텐셜은 φi2(S)로 나타내고 플랫밴드전압은 -0.85V로 설정한다.
[신호전하축적시]
VGA(L)=-3.0V, VGB(M)=1.0V(즉, 인트린식포텐셜로 환산하면 1.55V)일때, 제2(a)도, 2(b)도 및 2(c)도에 수치로 나타낸 바와같이, Nsig=0의 경우, φi1(M)=1.72V, φi1(S)=-0.93V, φi2(S)=1.34V, Nsig=5x1011의 경우, φi1(M)=2.89V, φi1(S)=0.83V로 된다.
즉, 제2(a)도에 도시된 ΔφB 및 ΔφAB의 값들은, ΔφB=1.34V, 및 Nsig=5x1011의 경우, ΔφAB=0.51V이다. 따라서, 신호전하밀도가 5x1011로 될때까지 신호전하가 축적되고, 그 이상에서는 오버플로우된다.
[신호전하독출시]
VGA(H)=0.0V, VGB(H)=5.0V일때, Nsig=0의 경우, φi1(M)=3.62V, φi1(S)=1.85V, φi2(S)=4.89V, Nsig=5x1011의 경우, φi1(M)=4.99V, φi1(S)=3.63V로 된다.
여기에서, 드레인전압 VD=5.0V로 설정하면, φi1(M)으로 환산하여 φiD는 5.60V로 된다. 따라서, Nsig≒0~1011의 범위에서 충분한 포텐셜 검출이 가능해진다. 또한, 제2(a)도 및 2(b)도에 도시된 ΔφA(Det) 및 ΔφA(Sto) 사이의 차는 :
ΔφA(Det)-ΔφA(Sto)=0.73V이다.
따라서, 비독출화소와 독출화소 사이의 전압마진이 충분하게 얻어질 수 있다. 검출신호전압은 φi1(M)의 신호전하량의 변화, Δφi1(M)로서 검출된다. Nsig=5x1011의 경우, Δφi1(M)=1.37V이다.
[리세트동작시]
VGA(H)=0.0V, VGB(H)=1.0V일때, Nsig=0의 경우, φi1(M)=3.62V, φi1(S)=1.85V, φi2(S)=1.34V, Nsig=5x1011의 경우, φi1(M)=4.99V, φi1(S)=3.63V로 된다.
즉, Nsig≒~5x1011(5x1011보다 작은 근사치)의 경우에, φi1(S)는 φi2(S)보다 크고, 모든 신호전하는 제1게이트전극(2)하의 반도체표면에서 제2게이트전극(3)하의 영역을 통해 리세트드레인(8)으로 배출된다.
이 경우에, 최대신호량은 5x1011/㎠이다. 예컨대, 화소 사이즈가 약 5㎛x5㎛(25㎛2)정도로 작고 제1게이트전극(2)의 면적이 약 10㎛2인 경우에도, 화소당 신호전하량은 정공의 갯수를 고려하여 약 5x104개로 충분한 값으로 된다.
이상 정량적으로 설명한 바와같이, 본 발명에 따르면, 충분한 신호전하량을 유지하면서도 리세트동작시에 고전압을 필요로 하지 않는다. 실시예 1에서, 모든 동작은 -3V~+5V 범위의 전원에 의해 실행될 수 있다. 또한, 리세트 동작에 의해 축적된 전하를 완전하게 배출할 수 있다. n-층의 농도, 두께등의 조건이 변화할때, 구동전압도 용이하게 변화될 수 있다. 따라서, 이들 실시조건에 따라 다양한 설계변경이 가능하다.
[실시예 2]
제3(a)도 및 3(b)도는 실시예 2의 증폭형고체촬상소자를 나타낸다. 실시예 2의 증폭형고체촬상소자는, 리세트드레인(8)이 형성된 위치를 제외하면, 실시예 1의 구성과 동일하다. 더 구체적으로, 실시예 2에서, 리세트드레인(8)은 웰층(4)의 드레인(6)에 인접하게 형성된다. 실시예 1의 구성요소들에 대응하는 구성요소들은 동일 참조부호로 나타내며 그에 대한 설명은 생략한다.
실시예 2에도, 리세트드레인(8)이 제공되어, 축적된 신호전하가 실시예 1에서와 같은 방식으로 리세트될 수 있다.
실시예 2에 따르면, 리세트드레인 형성시에, 제2리세트게이트(즉, 제2게이트전극(3))의 셀프얼라인먼트법에 의해 형성될 수 있다. 따라서, 리세트드레인(8), 리세트게이트, 및 웰층(4)의 위치관계를 정확하게 제조할 수 있음으로써, 리세트동작 및 축적동작시의 동작점의 불균일함을 방지할 수 있다. 그 결과, 특성의 균일성이 향상될 수 있다.
[실시예 3]
제4(a)도 및 4(b)도는 실시예 3의 증폭형고체촬상소자를 나타낸다. 제4(a)도에 도시된 바와같이, n형 반도체웰층(4)(웰농도 : 약 3.0x1015/㎤, 두께 : 약 1.5㎛)이 p형 반도체기판(1)(기판농도 : 약 1.0x1015/㎤)상에 형성된다. 제1게이트영역으로서 작용하는 제1게이트전극(2)(n+Poly Si : 약 60nm, 산화막 두께 : 약 80nm)이 반도체웰층(4)에 형성된다. 또한, 웰층(4)의 표면부분에 n+확산층이 형성된다. n+확산층은 그의 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)와 드레인(6)을 구성한다.
제2게이트영역으로서 작용하는 제2게이트전극(3)(n+Poly Si : 약 450nm, 산화막 두께 : 약 80nm)이 제1게이트전극(2)의 측방의 반도체기판(1)상에 형성된다. 제2게이트전극(3)의 일측부는 제1게이트전극(2)에 인접하게 배치된다. p형 반도체 웰층(9)(웰농도 : 약 1.0x1015/㎤, 두께 : 약 1.0㎛)이 기판표면상에서 제2게이트영역으로 작용하는 부분상에 형성된다. 반도체웰층(9)이 형성된 후, 제2게이트전극(3)이 그위에 형성된다.
또한, 제2게이트영역에서, 웰층(4)과 제2게이트전극(3) 사이에 길이 ΔL≒1.0㎛에 걸친 영역이 확보되어 제2게이트전극(3)에 의한 포텐셜배리어가 형성된다. 상기 영역에서, p형 저저항 확산영역으로 형성된 리세트드레인(8)이 형성된다. 리세트드레인(8)은 제2게이트전극(3)이 형성되기 전에 형성된다. 소스(5)와 드레인(6)의 n+확산층은 제2게이트전극(3)이 형성된후에 형성된다.
상기한 구조에서, 제1게이트전극(2)을 관통하여 입사된 광(hv)이 웰층(4)의 광전변환영역에서의 광전변환에 의해 전자-정공쌍들을 발생시켜 전자를 드레인(6)으로 유출시킨다. 한편, 정공들은 웰층(4)의 중간부분에 형성된 포텐셜배리어 및 제2게이트전극(3)하의 포텐셜배리어에 의해 억류된다. 정공들은 제1게이트영역의 반도체/절연막 계면에 축적되어 신호전하로 된다. 축적된 신호전하량에 따른, 반도체웰층(4)의 포텐셜의 변화를 소스(5)의 전위변화로서 독출하여, 출력신호로서 이용한다. 이러한 동작은 실시예 1에서와 동일하다.
제2게이트전극(3)하의 포텐셜배리어는 제1게이트영역의 반도체/절연막계면에서의 신호전하 축적을 위한 포텐셜배리어로서 작용한다. 그러나, 리세트동작중에 포텐셜배리어가 감소되며, 신호전하는 제4(a)도에 화살표로 나타낸 경로를 따라 리세트드레인(8)으로 배출된다. 이러한 기능이 제공되는 한, 반도체층의 깊이방향의 포텐셜분포의 변화가 존재할 것이다.
제4(b)도는 리세트동작중의 포텐셜분포를 나타낸다. 제4(b)도의 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타낸다. 이 도면의 좌측에는 제2게이트전극(3)하의 포텐셜배리어가 형성되는 영역의 깊이방향 포텐셜분포 및 제2게이트전극(3)하의 표면 저저항 리세트채널영역의 깊이방향 포텐셜분포를 나타낸다. 상기한 바와같이, 반도체웰층(9)(웰농도 : 약 5.0x1015/㎤, 두께≒1.0㎛)은 신호전하축적 및 독출동작중에 포텐셜배리어로서 작용한다. 리세트동작중에, 제1게이트전극(2)에 고전압 VGA(H)이 인가되고, 제2게이트전극(3)에 중간전압 VGB(M)이 인가된다. 이때, 제2게이트전극(3)하의 표면포텐셜이 신호전하가 없을때 웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 되면, 모든 신호전하(즉, 반도체웰층(4)의 표면상의 정공들)가 제2게이트전극(3)하의 포텐셜배리어 게이트를 통과하여 리세트드레인(8)으로 유출된다. 따라서, 리세트동작은 실시예 1과 유사하게 된다.
실시예 3에 따르면, 제1게이트전극(2)하의 n-형반도체웰층(4)이 형성된후 제2게이트전극(3)하에 포텐셜배리어를 형성하도록 p형 반도체웰층(9)을 형성할 수 있다. 그 결과, 에피택셜성장법에 의해 n-형반도체웰층(4)을 형성할 수 있다. 또한, 마스크에 대해 아무런 제한도 없이 반도체기판(1)의 전면에 걸쳐 이온주입법에 의해 n-형 반도체웰층(4)을 형성할 수 있으므로, 제1게이트전극(2)하의 광전변환영역이 커지게 되며, 즉 n-형 반도체웰층(4)이 두껍게 될 수 있다. 즉, 이온 주입에 의해 반도체웰층이 부분적으로 형성되는 경우에, 레지스트를 마스크로서 사용할 필요가 있으므로, 과도하게 두꺼운 레지스트가 이온주입을 방해하게 됨으로써 반도체웰층이 필요이상으로 깊게 형성될 수 없다. 한편, 전면에 이온주입을 하는 경우에는, 제약을 가하는 레지스트가 사용될 필요가 없다. 더 구체적으로, 마스크로서 레지스트를 이용하여 반도체웰층이 형성되는 경우에, 반도체웰층의 두께는 약 1.5㎛로 제한되지만, 전면에 이온주입을 하는 경우에는 반도체웰층이 약 2-3㎛의 두께를 가질 수 있다.
상기한 바와같이, 본 발명에 따르면, 광전변환영역을 크게 할 수 있음으로써, 다이나믹 레인지가 상응하게 커질 수 있어서, 증폭형고체촬상소자의 특성을 향상시킬 수 있다. 또한, 레지스트의 포토공정이 필요하지 않아서, 제조 프로세스가 간단하게 된다.
[실시예 4]
제5도 및 제6(a)-6(c)도는 실시예 4의 증폭형고체촬상소자를 나타낸다. 제5도에 도시된 바와같이, n형 반도체웰층(4)(웰농도 : 약 3.0x1015/㎤, 두께 약 1.5㎛)이 p형 반도체기판(1)(기판농도 : 약 1.0x1015/㎤,)상에 형성된다. 제1게이트영역으로서 작용하는 제1게이트전극(2)(n+Poly Si : 약 60nm, 산화막두께 : 약 80nm)이 반도체웰층94)상에 형성된다. 또한, n+확산층이 웰층(4)의 표면부분에 형성된다. n+확산층이 그의 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)와 드레인(6)을 구성한다.
제2게이트영역으로서 작용하는 제2게이트전극(3)(n+Poly Si : 약 450nm, 산화막두께 : 약 30nm)이 제1게이트전극(2)의 측방에 형성된다. 제2게이트전극(3)의 일측부는 제1게이트전극(2)에 인접하게 배치된다. 제2게이트영역에서, p형 저저항 확산영역으로 형성된 리세트드레인(8)과 제1게이트영역 사이에 길이 ΔL≒1.0㎛에 걸친 영역이 확보되어 제2게이트전극(3)에 의한 포텐셜배리어가 형성된다. 리세트드레인(8)은 제2게이트전극(3)이 형성되기 전에 형성된다. 소스(5)와 드레인(6)의 n+확산층은 제2게이트전극(3)이 형성된후에 형성된다.
실시예 4에서도, 신호전하는 전술한 실시예들에서와 같은 방식으로 축적된다. 축적된 신호전하량에 따라, 반도체웰층(4)의 포텐셜의 변화량을 소스(5)의 전위변화로서 독출하여, 출력신호로서 이용한다. 신호전하의 배출은 제2게이트전극(3)하의 포텐셜배리어를 감소시킴으로써 용이하게 달성되어 상기 신호전하를 제5도에 화살표로 나타낸 경로를 따라 리세트드레인(8)으로 유출한다.
다음, 신호전하축적, 신호독출 및 리세트중의 동작을 제6(a)도 내지 6(c)도를 참조하여 설명한다. 제6a-6(c)도의 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타내며, 제6a-6(c)도의 좌측에는 제2게이트전극(3)하의 깊이방향 포텐셜분포를 나타낸다.
먼저, 신호전하축적중의 동작을 제6(a)도를 참조하여 설명한다.
제1게이트전극(2)에 VGA(L)의 저전압이 인가되며, 제2게이트전극(3)에는 VGB(M)의 중간전압이 인가된다. 광전변환에 의해 발생된 정공들은 n형 반도체웰층(4)의 표면에 신호전하로서 축적되어, 포텐셜분포를 상태(1)에서 상태(2)로 상승시킨다. 반도체웰층(4)의 표면전위와 제2게이트전극(3)하의 표면전위 사이의 차(ΔφAB)가 큰 기간중에, 신호전하는 표면상에 체류한다. 그러나, 포텐셜분포가 상태(3)으로 도시한 바와같이 한계를 초월하면, 신호전하는 제2게이트전극(3)하의 포텐셜배리어를 넘어 리세트드레인(8)으로 유출된다. 따라서, 과잉전하가 오버플로우될 수 있음으로써, 블루밍을 방지할 수 있다. 이때, 상태(2)의 n형웰층(4)의 포텐셜깊이는 ΔφA(Sto)로 나타낸다.
다음, 신호독출중의 동작을 제6(b)도를 참조하여 설명한다. 제1게이트전극(2)에 고전압 VGA(H)이 인가된다. 따라서, 제1게이트전극(2)하의 포텐셜분포가 더욱 상승되어 신호전하가 없을때, 포텐셜분포는 상태(4)로 되고 신호가 축적될때, 포텐셜분포는 상태(5)로 된다. 상태(4)에서의 n형웰층의 포텐셜깊이는 ΔφA(Det)로 나타내진다. VGA(H)의 값은 부등식 ΔφA(Det)＞ΔφA(Sto)을 만족시키도록 선택된다. 이 조건은 선택된 화소에 대해서만 신호독출을 실행하기 위한 조건이다.
한편, 제2게이트전극(3)에는 고전압 VGB(H′)이 인가된다. 따라서, 제2게이트전극(3)하에는 신호축적동작중((5)의 상태)의 n형 반도체웰층(4)의 표면포텐셜보다 ΔφAB만큼 높은 표면포텐셜이 형성된다. 이로써 n형 반도체웰층(4)의 표면에서 리세트드레인(8)으로의 신호전하의 유입을 방지한다.
다음, 리세트 동작을 제6(c)도를 참조하여 설명한다. 제1게이트전극(2)에는, 예컨대 신호독출시의 VGA(H)와 같은 고전압이 인가되며, 제2게이트전극(3)에는, 예컨대 신호축적시의 VGB(M)과 같은 중간전압이 인가된다. 이때, 제2게이트전극(3)하의 포텐셜은 신호전하가 없을때(즉, (4)′의 상태) 웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 그 결과, 모든 신호전하는 제2게이트전극(3)하로 통과되어 리세트드레인(8)으로 유출된다. 이로써, 리세트동작이 완성된다. 일단 화상정보를 클리어하면, 다음 화상정보의 축적동작으로의 이동이 가능해진다. 또한, 상기 리세트동작이 광적분기간의 중간에서 실행될때, 그때까지의 화상정보가 클리어되고, 그 이후의 정보만을 축적한다. 따라서, 소위 ‘셔터 동작’을 실행할 수 있다.
실시예 4에서는, 제6(a)도, 6(b)도 및 6(c)도에 도시된 바와같이, 제2게이트전극(3)하의 포텐셜프로파일이 광전변환에 의해 발생된 신호전하를 축적하기 위한 제1게이트전극하의 포텐셜프로파일과 동일하다. 또한, 각 게이트에 인가되는 전압에 따라 포텐셜차가 발생된다. 이 방식으로, 포텐셜배리어가 형성되어 축적 모드, 독출 모드 및 리세트 모드로 동작된다.
또한, 실시예 4의 구성에 따르면, n형 반도체웰층(4)이 에피택셜 성장법에 의해 형성될 수 있다. 또한, 마스크에 대해 아무런 제한도 없이 이온주입법에 의해 반도체기판(1)의 전면에 반도체웰층(4)이 형성될 수 있다. 그 결과, 실시예 3에서와 같이, 제1게이트전극(2)하의 광전변환영역을 크게 할 수 있으므로, 다이나믹레인지가 상응하게 커질 수 있어서, 증폭형고체촬상소자의 특성을 향상시킬 수 있다. 또한, 레지스트의 포토공정이 필요하지 않아서, 제조 프로세스가 간단하게 된다.
[실시예 5]
제7(a)도 및 7(b)도는 실시예 5의 증폭형고체촬상소자를 나타낸다. 실시예 5의 소자는 실시예 4의 소자와 동일하다. 따라서, 제7(a)도에 도시된 구성요소들은 제5도에 도시된 것들과 동일하며, 대응하는 구성요소들은 동일 참조부호로 나타낸다. 그러나, 실시예 5에서, 리세트드레인(8)의 전위는 반도체기판(1)의 전위와 독립적으로 변화된다. 이러한 구성에서, 전하축적 영역으로서 작용하는 제1게이트영역과 리세트드레인(8) 사이의 전계강도는 임의로 설정된다. 그 결과, 리세트드레인(8)으로의 정공의 흡입속도를 상승시켜서 고속 리세트동작을 실현할 수 있다.
리세트동작을 제7(b)도를 참조하여 설명한다. 제7(b)도의 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타낸다. 이 도면의 좌측에는 제2게이트전극(3)하의 포텐셜배리어가 형성되는 영역의 깊이방향 포텐셜분포 및 제2게이트전극(3)하의 리세트영역(8)의 깊이방향 포텐셜분포를 나타낸다.
리세트 동작시에, 실시예 4에서와 같이, 제1게이트전극(2)에는 VGA(H)의 고전압이 인가되며, 제2게이트전극(3)에는 VGB(M)의 중간전압이 인가된다. 이때, 제2게이트전극(3)하의 포텐셜은 신호전하가 없을때(즉, (4)′의 상태) n형 반도체웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 그 결과, 모든 신호전하(즉, 정공)는 제2게이트전극(3)하의 포텐셜배리어 게이트를 통과하여 p형 리세트드레인(8)으로 유출된다. 즉, 리세트동작이 완성된다.
실시예 5에서, 제7(b)도에 (A)로 나타낸 레벨만큼 리세트드레인(8)의 전위를 독립적으로 변화시킬 수 있다. 이 변화는, 예컨대 리세트드레인(8)의 전압조정용 제어단자(VRD)(제14(a)도 및 14(b)도 참조)를 접속함에 의해 이루어진다.
상기한 구성으로, 고속 리세트동작이 실현될 수 있다. 따라서, 고체촬상장치에 적용되는 경우, 프레임당 신호출력속도를 향상시킬 수 있어서, 고성능의 증폭형 고체촬상장치를 실현할 수 있다.
또한, 실시예 5에서는, 신호전하 축적동작시에, 신호전하축적용 전압 VGA(L)보다 약간 높은 전압 VGA(L′)이 제1게이트전극(2)에 인가된다. 신호전하가 없을때, n형층 표면포텐셜은 후에 인가되는 표면리세트드레인전위 VRD(M)보다 ΔφIN만큼 낮다. 한편, 제1게이트전극(2)에 인가되는 전압 VGA(L′)보다 낮은 전압 VGB(L)이 제2게이트전극(3)에 인가됨으로써, 리세트게이트배리어(ΔφAB)가 소실된다. 이때, 리세트드레인(8)에 전압 VRD(M)이 인가되어, n형층 표면포텐셜이 리세트드레인(8)의 포텐셜과 일치될때가지 정공이 리세트드레인(8)에서 n형층의 표면으로 유입된다. 즉, 옵셋전하(Qo)가 주입된다. 이 상태를 암상태로 한후, 신호전하축적상태로 이동한다. 더 구체적으로, 제2게이트전극(3)의 전압이 VGB(M′)등의 중간전압으로 설정되어, 제2게이트전극(3)하에 배리어(ΔφB′)를 형성한다. 광전변환에 의해 발생된 정공의 신호전하(Q)가 상기 신호전하(Qo)에 가산되어, 신호전하(Qo+Q)가 축적된 상태로 된다. 이 상태를 명상태로 하면, n형층 표면포텐셜과 제2게이트전극(3)하의 표면포텐셜 사이의 차(ΔφAB′)가 클때의 기간중에, 신호전하는 표면에 체류한다. 그러나, 상기 포텐셜분포가 이 한계를 넘게되면, 신호전하가 제2게이트전극(3)하의 포텐셜배리어를 넘어 리세트드레인(8)으로 유입된다. 따라서, 과잉전하가 오버플로우될 수 있음으로써, 블루밍을 방지할 수 있다.
독출동작은 전술한 실시예들에서와 동일하다. 그러나, 실시예 5에서는, 신호전하량이 Qo에서 Qo+Q까지 변화되므로, 그의 차로서 신호를 독출할 필요가 있다. 전술한 옵셋 전하주입모드에서는, n형 표면이 신호전하들로써 균일하게 피복되어 있으므로 n형 표면상의 신호전하가 공지화되지 않게되어, 암전류를 억제할 수 있다. 신호전하에 대한 n형층 채널포텐셜의 변화는 1차원적으로 비례하지만, 실제로는 2차원효과로 인해 꼭 비례하지는 않는다. 이것이 화소들의 불균일 가능성과 고정패턴노이즈(FPN)를 결정하는 주요인으로 된다. 그러나, 상기한 2차원 효과는 작은 신호량의 경우에 현저하며, 신호량이 증가하면, 그의 영향이 배제될 수 있다. 따라서, 실시예 5에 따르면, 옵셋전하를 주입하는 경우, 2차원 효과가 억제될 수 있어서, FPN을 대폭적으로 감소시킬 수 있다.
[실시예 6]
제8도 및 9(a)도 내지 9(c)도는 본 발명의 실시예 6에 따른 증폭형고체촬상소자를 나타낸다. 실시예 6에서는, 후술하는 바와같이, 제1게이트영역의 포텐셜분포를 제2게이트영역과는 의도적으로 다르게 한다.
n형 반도체웰층(4)(웰농도 : 약 3.0x1015/㎤, 두께 약 1.5㎛)이 p형 반도체기판(1)(기판농도 : 약 1.0x1015/㎤,)상에 형성된다. 제1게이트영역으로서 작용하는 제1게이트전극(2)(n+Poly Si : 약 60nm, 산화막두께 : 약 80nm)이 반도체웰층(4)상에 형성된다. 또한, n+확산층이 반도체웰층(4)의 표면부분에 형성된다. n+확산층이 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)와 드레인(6)을 구성한다.
n형 반도체웰층(10)(웰농도 : 약 5.0x1014/㎤, 두게 약 0.8㎛)이 제1게이트전극(2)의 측방의 반도체기판(1)상의 표면부분에 형성된다. 제2게이트영역으로서 작용하는 제2게이트전극(3)(n+Poly Si : 약 450nm, 산화막 두께 : 약 30nm)이 상기 웰층상에 형성된다. 제2게이트전극(3)의 일측부는 제1게이트전극(2)에 인접하게 배치된다.
또한, 제2게이트영역에서, n형 반도체웰층(10)의 표면부분에 형성되는 p형 저저항 확산영역으로 된 리세트드레인(8)과 제1게이트영역 사이에 길이 ΔL≒1.0㎛에 걸친 영역이 확보되어, 제2게이트전극(3)에 의한 포텐셜배리어가 형성된다. 리세트드레인(8)은 제2게이트전극(3)이 형성되기 전에 형성된다. 소스(5)와 드레인(6)의 n+확산층은 제2게이트전극(3)이 형성된후에 형성된다.
실시예 6에서도, 신호전하는 전술한 실시예들에서와 같은 방식으로 축적된다. 축적된 신호전하량에 따른, 반도체웰층(4)의 포텐셜의 변화량을 소스(5)의 전위변화로서 독출하여, 출력신호로서 이용한다.
유사하게, 신호전하의 배출은 제2게이트전극(3)하의 포텐셜배리어를 감소시킴으로써 용이하게 달성되어, 상기 신호전하를 제8도에 화살표로 나타낸 경로를 따라 리세트드레인(8)으로 유출한다.
리세트 동작을 제9(a)도 내지 9(c)도를 참조하여 설명한다. 제9(a)-9(c)도의 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포 및 제2게이트전극(3)하의 깊이방향 포텐셜분포를 나타낸다. 제9(a)-9(c)도의 좌측에는 제2게이트전극(3)하의 리세트드레인(8)의 깊이방향 포텐셜분포를 나타낸다.
먼저, 신호전하축적중의 동작을 제9(a)도를 참조하여 설명한다.
제1게이트전극(2)에 VGA(L)의 저전압이 인가되며, 제2게이트전극(3)에는 VGB(M)의 중간전압이 인가된다. 광전변환에 의해 발생된 정공들은 n형 반도체웰층(4)의 표면에 신호전하로서 축적되어, 포텐셜분포를 상태(1)에서 상태(2)로 상승시킨다. 전술한 실시예들과 마찬가지로 실시예 6에서도, n형 반도체웰층(4)의 표면전위와 제2게이트전극(3)하의 표면전위 사이의 차(ΔφAB)가 큰 기간중에, 신호전하는 표면상에 체류한다. 그러나, 포텐셜분포가 한계를 초월하면, 신호전하는 제2게이트전극(3)하의 포텐셜배리어를 넘어 리세트드레인(8)으로 유입된다. 따라서, 과잉전하가 오버플로우될 수 있음으로써, 블루밍을 방지할 수 있다. 이때, 상태(1)의 n형웰층의 포텐셜깊이는 ΔφA(Sto)로 나타낸다.
다음, 신호독출중의 동작을 제9(b)도를 참조하여 설명한다.
제1게이트전극(2)에 고전압 VGA(H)이 인가된다. 따라서, 제1게이트전극(2)하의 포텐셜분포가 더욱 상승되어, 신호전하가 없을때 포텐셜분포는 상태(4)로 되고, 신호가 축적될때 포텐셜분포는 상태(5)로 된다. 상태(4)에서의 n형웰층의 포텐셜깊이는 ΔφA(Det)로 나타내진다. VGA(H)의 값은 부등식 ΔφA(Det)＞ΔφA(Sto)을 만족시키도록 선택된다. 그 이유는 상기한 바와 같다.
한편, 제2게이트전극(3)에는 고전압 VGB(H)이 인가된다. 따라서, 제2게이트전극(3)하에는 신호축적동작중(상태(5))의 n형 반도체웰층(4)의 표면포텐셜보다 ΔφAB만큼 높은 포텐셜배리어가 형성되어, n형 반도체웰층(4)의 표면에서 리세트드레인(8)으로의 신호전하의 유입을 방지한다.
다음, 리세트 동작을 제9(c)도를 참조하여 설명한다.
제1게이트전극(2)에는, 예컨대 신호독출시의 VGA(H)와 같은 고전압이 인가되며, 제2게이트전극(3)에는, 예컨대 신호축적시의 VGB(M)과 같은 중간전압이 인가된다. 이때, 제2게이트전극(3)하의 포텐셜은 신호전하가 없을때(즉, (4)′의 상태) n형 웰층(4)의 표면포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 그 결과, 모든 신호전하(정공)는 제2게이트전극(3)하로 통과하여 리세트드레인(8)으로 배출된다. 이로써, 리세트동작이 완성된다. 실시예 6에서도, 상기 리세트동작이 광적분기간의 중간에서 실행될때, 그때까지의 화상정보가 클리어되고, 그 이후의 정보만을 축적한다. 따라서, 소위 ‘셔터 동작’을 실행할 수 있다.
제9(a), 9(b)도 및 9(c)도에서 이해되는 바와같이, 실시예 6에서는, 제1게이트영역의 포텐셜분포를 의도적으로 제2게이트영역과 다르게 한다. 그 결과, 광전변환영역으로 작용하는 제1게이트영역에서 원하는 파장감도특성을 얻을 수 있도록 큰 광전변환영역을 얻을 수 있다. 또한, 다이나믹 레인지를 형성하는 제2게이트영역에서는, 광전변환 캐리어를 축적할 수 있는 용량을 임의로 설정할 수 있다. 또한, 상기 소자가 소정 구동전압영역에서도 동작가능하도록 제2게이트영역의 포텐셜배리어를 설정할 수 있다.
[실시예 7]
제10도 및 11(a)도 내지 11(c)도는 본 발명의 실시예 7에 따른 증폭형고체촬상소자를 나타낸다. 실시예 7에서, 전자는 신호전하로서 작용한다.
n형 반도체웰층(4)(웰농도 : 약 3.0x1015/㎤, 두께 약 0.8㎛)이 p형 반도체기판(1)(기판농도 : 약 1.0x1015/㎤)상에 형성된다. 제1게이트영역으로서 작용하는 제1게이트전극(2)(n+Poly Si : 약 60nm, 산화막두께 : 약 80nm)이 반도체웰층(4)상에 형성된다. 또한, p+확산층이 웰층(4)의 표면부분에 형성된다. p+확산층이 그의 게이트로서 제1게이트전극(2)을 이용하는 MOS형 트랜지스터의 소스(5)와 드레인(6)을 구성한다.
제2게이트영역으로서 작용하는 제2게이트전극(3)(n+Poly Si : 약 450nm, 산화막 두께 : 약 80nm)이 제1게이트영역에 인접한, 제1게이트전극(2)의 측방의 반도체기판(1)상에 형성된다. 또한, 제2게이트영역에 길이 ΔL≒1.0㎛에 걸친 영역이 확보되어 제2게이트전극(3)에 의한 포텐셜배리어가 형성된다. 그 영역에는, n형 저저항 확산영역으로 된 리세트드레인(8)이 형성된다. 리세트드레인(8)은 제2게이트전극(3)이 형성되기 전에 형성된다. 소스(5)와 드레인(6)의 p+확산층은 제2게이트전극(3)이 형성된후에 형성된다.
상기한 구조에서, 제1게이트전극(2)을 관통하여 입사된 광(hv)이 반도체웰층(4)의 광전변환영역에서의 광전변환에 의해 전자-정공쌍들을 발생시켜 전자를 드레인(6)으로 유출시킨다. 한편, 정공들은 웰층(4)의 표면에 형성된 포텐셜배리어 및 제2게이트전극(3)하의 포텐셜배리어에 의해 억류된다. 전자들은 제1게이트영역의 매립채널부분에 축적되어 신호전하로 된다. 축적된 신호전하량에 따른, n형 반도체웰층(4)의 포텐셜의 변화량을 소스(5)의 전위변화로서 독출하여, 출력신호로서 이용한다.
신호전하의 배출은 제2게이트전극(3)하의 포텐셜배리어를 감소시킴으로써 용이하게 달성되어 상기 신호전하를 제10도에 화살표로 나타낸 경로를 따라 리세트드레인(8)으로 유출한다.
다음, 신호전하축적, 신호독출 및 리세트중의 동작을 제11(a)도 내지 11(c)도를 참조하여 설명한다. 제11(a)-11(c)도의 우측에는 제1게이트전극(2)하의 깊이방향 포텐셜분포를 나타내며, 제11(a)-11(c)도의 좌측에는 제2게이트전극(3)하의 깊이방향 포텐셜분포를 나타낸다.
먼저, 신호전하축적중의 동작을 제11(a)도를 참조하여 설명한다.
제1게이트전극(2)에 VGA(H)의 고전압이 인가되며, 제2게이트전극(3)에는 VGB(M)의 중간전압이 인가된다. 광전변환에 의해 발생된 전자들은 n형 반도체웰층(4)에 신호전하로서 축적되어, 포텐셜분포를 상태(1)에서 상태(2)로 감소시킨다. n형 반도체웰층(4)의 바닥전위와 제2게이트전극(3)하의 바닥전위 사이의 차(ΔφAB)가 큰 기간중에, 신호전하는 웰층(4)에 체류한다. 그러나, 상기 차(ΔφAB)가 한계를 초월하면, 신호전하는 제2게이트전극(3)하의 포텐셜배리어를 넘어 리세트드레인(8)으로 유출한다. 따라서, 과잉전하가 오버플로우될 수 있음으로써, 블루밍을 방지할 수 있다. 이때, 상태(2)의 리세트드레인(8)의 표면포텐셜은 ΔφA(Sto)로 나타내진다.
다음, 신호독출중의 동작을 제11(b)도를 참조하여 설명한다.
제1게이트전극(2)에 저전압 VGA(L)이 인가된다. 따라서, 제1게이트전극(2)하의 포텐셜분포가 더욱 감소되어 신호전하가 없을때, 포텐셜분포는 상태(4)로 되고 신호가 축적될때, 포텐셜분포는 상태(5)로 된다. 상태(4)에서의 표면포텐셜은 ΔφA(Det)로 나타내진다. VGA(H) 및 VGA(L)의 값들은 부등식 ΔφA(Det)＜ΔφA(Sto)을 만족시키도록 선택된다. 이 조건은 선택된 화소에 대해서만 신호독출을 실행하기 위한 조건이다.
한편, 제2게이트전극(3)에는 저전압 VGB(L)이 인가된다. 따라서, 제2게이트전극(3)하에는 신호축적동작중(상태(5))의 웰층(4)의 바닥포텐셜보다 ΔφAB만큼 높은 포텐셜배리어가 형성되어, 웰층(4)의 표면에서 리세트드레인(8)으로의 신호전하의 유입을 방지한다.
다음, 리세트 동작을 제11(c)도를 참조하여 설명한다.
제1게이트전극(2)에는, 예컨대 신호독출시의 VGA(L)와 같은 저전압이 인가되며, 제2게이트전극(3)에는 VGB(H)의 고전압이 인가된다. 이때, 제2게이트전극(3)하의 바닥포텐셜은 신호전하가 없을때(즉, 상태(4)′ n형 웰층(4)의 바닥포텐셜보다 충분하게 낮은 값(-ΔφAB)으로 된다. 그 결과, 모든 신호전하는 제2게이트전극(3)하로 통과하여 리세트드레인(8)으로 유출된다. 이때, 리세트드레인(8)에 정전압(VRD)이 인가된다. 따라서, 리세트 동작은 전자를 “흡입”함에 의해 달성된다.
그러므로, 실시예 7에서도, 리세트 동작을 실행함에 의해, 일단 화상정보가 클리어되고, 다음 화상정보의 축적동작으로 이동하게 된다. 또한, 상기 리세트동작이 광적분기간의 중간에서 실행될때, 그대까지의 화상정보가 클리어되고, 그 이후의 정보만을 축적한다. 따라서, 소위 ‘셔터 동작’을 실행할 수 있다.
실시예 7에서는, 상기한 바와 같이 전자들을 신호전하로서 사용하는 소자구조를 채용함으로서, 다음의 효과를 얻을 수 있다. 신호전하로서 정공이 사용되는 경우에, 정공들은 웰층(4)의 표면상에만 축적된다. 한편, 전자들이 신호전하로서 사용되는 경우에는, 전자들이 웰층에 깊숙하게 축적되며, 그 전자들은 독출후에 리세트드레인(8)으로 배출될 수 있다. 따라서, 광전변환영역이 커질 수 있다. 그 결과, 그에 상응하게 다이나믹 레인지가 커지게 되어, 증폭형고체촬상소자의 특성을 향상시킬 수 있다. 또한, 실시예 4에서와 같이, 상기한 소자구조에서는, n형 반도체웰층(4)이 에피택셜 성장법에 의해 형성될 수 있다. 또한, 마스크에 대한 아무런 제약없이 이온주입법에 의해 반도체기판(1)의 전면에 반도체웰층(4)이 형성될 수 있다. 그 결과, 레지스트의 포토공정이 불필요하게 되어, 제조프로세스를 간단화할 수 있다.
[실시예 8]
제12(a)-12(c)도 및 13(a)-13(c)도는 실시예 8의 증폭형고체촬상소자를 나타낸다. 실시예 8에서는, 제12(b)도 및 12(c)도에 나타나 있고 후술되는 바와같이, 전체화소영역을 덮도록 p형 반도체기판(1)상에 n형층(4)이 형성된다.
제12(a)도에 도시된 바와같이, 제1게이트전극(2)은 수평방향으로 공통으로 VA(i), VA(i+1)등으로 표기된 클럭라인에 접속된다. 제2게이트전극(3)은 제1게이트전극(2)하에 형성되어, 화소들을 수평방향으로 분리시키는 작용을 한다. 수평화소열들(제12(a)도에 2x2=4화소분이 표시됨)사이에 해칭으로 나타낸 바와같이, 화소들을 정공들에 대해 수직방향으로 분리시키도록 드레인(6)이 형성되어, 주변부에서 드레인전압(VDD)이 공급된다. 도트로 나타낸 영역은 p+층으로 된 리세트드레인(8)이다. 리세트드레인(8)에는 주변부에서 리세트채널전압(VLL)이 공급된다. 제1게이트전극(2)의 길이방향 중간의 각 화소에 소스(5)가 형성되어, 수직방향으로 공통으로 VS(j), VS(j+1)등으로 표기된 신호라인에 접속된다. 각 화소의 제1게이트전극하의 n형층 포텐셜변화가 신호라인들 VS(j), VS(j+1)에서 소스전위의 변화로서 검출된다.
상기 동작을 제13(a)-13(c)도를 참조하여 설명한다. 제13(a)도는 신호전하 축적 및 신호 독출중에 제1 및 제2게이트전극(2,3)하의 포텐셜분포를 나타낸다. 신호전하 축적중에, 제1게이트전극(2)에 전압 VA(L)이 인가되고, 제2게이트전극(3)에는 전압 VB(L)이 인가된다. 드레인 전압 VDD 및 리세트드레인 전압 VLL의 레벨은 제13(a)도에 나타낸다. 신호 전하(정공)가 없는 경우에, 제1게이트전극(2)하의 포텐셜은 상태(1)로 된다. 신호 전하가 최대인 경우에는, 제1게이트전극(2)하의 포텐셜이 상태(2)로 된다. 또한, 제2게이트전극(3)하의 포텐셜은 상태(3)으로 된다.
상기한 바로부터 분명해진 바와 같이, 제1게이트전극(2)하의 표면 포텐셜에 대해서는, 제2게이트전극(3)하의 표면포텐셜이 리세트채널레벨에 대한 배리어로 되기 때문에, 신호전하가 최대로 될때가지 신호전하가 유출되지 않는다. 신호전하가 최대이상으로 되면, 그 신호전하는 배리어 ΔφAB(L)(~0.5V로 설정)를 넘어 유출되기 시작하여, 과잉전하를 오버플로우한다.
신호독출시에는, 제1게이트전극(2)에 전압 VA(H)이 인가되고, 제2게이트전극(3)에는 전압 VB(H)이 인가된다. 신호전하(정공)가 없는 경우에는, 제1게이트전극(2)하의 포텐셜이 상태(4)로 된다. 신호전하가 최대인 경우에는, 제1게이트전극(2)하의 포텐셜이 상태(5)로 된다. 또한, 제2게이트전극(3)하의 포텐셜은 상태(6)로 된다. 상기한 바로부터 분명해진 바와 같이, 제1게이트전극(2)하의 표면포텐셜에 대해서는, 제2게이트전극(3)하의 표면포텐셜이 리세트채널레벨에 대해 ΔφAB(H)(＞0.5V로 설정)이상의 배리어로 되기 때문에, 신호전하가 유출되지 않는다.
상태(2)와 상태(5)를 비교하면 명확해지는 바와 같이, 제1게이트영역의 웰층(4)의 채널포텐셜은 신호 축적중에 비해 신호 독출중에 충분하게 크기때문에, 신호 라인들에 일정 전류가 인가될때, 신호독출중의 웰층(4)의 채널포텐셜치를 신호 라인들상에서 얻을 수 있다.
리세트 동작시에, 제2게이트전극(3)에 인가된 전압은 VB(L)로 변화된다. 그 결과, 제1게이트영역의 표면포텐셜에 대해서는, 리세트 채널 레벨에 대해 상기 배리어가 소실되기 때문에, 모든 신호전하는 리세트드레인(8)으로 배출된다.
상기한 동작들에 있어서, 제2게이트전극(3)에 의해 형성되어 수평방향으로 화소들을 분리시키는 영역의 기능은 동일한 방식으로 설명된다. 더 구체적으로 신호 축적 및 신호 독출중의 동작에 있어서, 제2게이트전극(3)하의 표면포텐셜은 제1게이트전극(2)하의 표면포텐셜에 대한 배리어로서 작용한다. 따라서, 신호들이 화소들 사이에서 수평방향으로 이동함이 방지된다. 리세트 동작시에, 상기 배리어가 소실되지만, 신호전하는 리세트드레인(8)으로 소실됨으로써, 화소 분리가 불필요해진다. 따라서, 실시예 8에 따라, 화소 분리가 실행될 수 있어서, 독출의 정확도를 향상시킨다.
상기한 동작들을 제13(b)도 및 13(c)도를 참조하여 설명한다. 각 부품들의 농도 및 치수는 하기와 같다 :
p형 기판 농도 : Np≒1.0x1015/㎤
N-층 농도 : Nn≒3.0x1015/㎤
N-층 두께 : dn≒1.5㎛
게이트 절연막 두께 : do≒80nm
드레인 전압 : VDD=5.0V
리세트드레인 전압 : VLL=0.0V
상기한 바와같이 조건들을 설정한 경우에, 인트린식포텐셜(φi)의 분포를 고려하여, p형 반도체기판(1)의 중성영역의 포텐셜 φi(b)을 0.0V로 설정한다. 또한, 제1게이트전극(2)하의 n형층 표면포텐셜은 φi1(s)로 나타내지며 제1게이트전극(2)하의 n형층 채널포텐셜은 φ1(m)으로 나타내진다. 제2게이트전극(3)하의 n형층 표면포텐셜은 φi2(s)로 나타내지며 제2게이트전극(3)하의 n형층 채널포텐셜은 φi2(m)으로 나타내진다. 플랫밴드전압(VFB)은 -0.85V로 설정된다. 각 동작에 대한 포텐셜들(φi1, φi2)은 아래와 같이 계산된다. 이때, p형 반도체기판(1)의 페르미(Fermi) 레벨이 인트린식레벨에서 0.29V만큼 시프트되며, 기판 전압(VSUB)은 0.29V이다. 또한, 드레인 및 리세트드레인의 인트린식레벨들은 각각 5.85V 및 -0.27V이다.
[신호축적동작시]
VA(L)-VSUB=-3.0V, 및 VB(L)-VSUB=-0.5V일때, Nsig=0인 경우, φi1(s)=-0.93V, φi1(m)=+1.72V, Nsig=5x1011인 경우, φi1(s)=+0.83V, φi1(m)=+2.89V이다. 또한, φi2(s)=1.36V, φi2(m)=3.30V이다.
따라서, 배리어 ΔφAB(L)=φi2(s)-φi1(s)(Nsig=5x1011인 경우의 φi1(s))=1.36V-0.83V=0.53V(제12(b)도 참조)이다. Nsig=~5x1011이상(5x1011이상에서의 근사치)일때, 신호전하가 오버플로우한다.
[신호독출동작시]
VA(H)-VSUB=0.0V, 및 VB(H)-VSUB=2.5V일때, Nsig=0인 경우, φi1(s)=1.85V, φi1(m)=3.62V, Nsig=5x1011인 경우, φi1(s)=3.63V, φil(m)=4.99V이다. 또한, φi2(s)=4.20V, φi2(m)=5.62이다.
따라서, 배리어 ΔφAB(L)=φi2(s)-φi1(s)(Nsig=5x1011인 경우의 φi1(s))=4.20V-3.63V=0.57V(제12(b)도 참조)이다. Nsig=~5x1011이하(5x1011이하에서의 근사치)일때, 신호전하는 오버플로우하지 않는다.
또한, 웰층(4)의 채널포텐셜이 최소이더라도 신호축적시의 최대보다 0.73V(Nsig=0인 경우의 φi1(m)-Nsig=5x1011인 경우의 φi1(m))=3.62V-2.89V=0.73V)만큼 높기 때문에, 충분하게 검출될 수 있다 (제13(c)도 참조). 따라서, 예컨대 신호라인들이 3.0V의 인트린식레벨을 가진 전원에 저전류부하를 통해 접속될때, 신호축적동작중의 게이트는 드레인 및 신호라인들 사이에서 오프 상태로 되고, 신호독출동작시의 게이트만이 온 상태로 된다. 따라서, 상기 게이트에 대응하는 웰층(4)의 채널포텐셜은 신호라인상에서 검출된다.
[실시예 9]
제14(a)도는 실시예 1의 증폭형고체촬상소자를 포함하는 2차원 이미지 센서의 예를 나타낸다. 제1게이트영역은 수평방향으로 공통으로 VGA(i), VGA(i+1)등으로 표기된 클럭라인에 접속된다. 또한, 제2게이트영역은 수평방향으로 공통으로 VGB(i), VGB(i+1)등으로 표기된 클럭라인에 접속된다. 제2게이트전극(3)은 제1게이트전극(2)하에 형성된다. 각 화소의 제1게이트영역의 중간에 소스(5)가 형성되어, 수직방향으로 공통으로 VS(j), VS(j+1)등으로 표기된 신호라인에 접속된다. 드레인(6)에는 각 화소주변의 주변부에서 드레인 전압 VD이 공급된다. 그 결과, 상기 이미지 센서에서, 고체촬상소자의 제1게이트영역은 화소 단위당 3방향으로 드레인(6)에 의해 둘러싸이며, 소스(5)는 드레인(6)에서 떨어진 위치에 형성된다. 이러한 배치형상에 따르면, 화소를 둘러싸는 영역중 일부영역에만 제2게이트영역을 형성함으로써 리세트가 가능해진다.
리세트드레인(8)은 제2게이트전극(3)하에 형성된다. 실시예 9에서, 점선으로 도시된 바와같이, 제2게이트전극(3)과 리세트드레인(8)은 화소의 경계부내에서 수평방향의 전길이에 걸쳐 형성된다. 그러나, 그의 일부에만 형성될 수 있다. 요약하면, 표면 리세트 채널이 얻어지는 한에는, 어떠한 형상 또는 길이도 이용될 수 있다.
실시예 9의 2차원 이미지센서에 따르면, 전술한 고체촬상소자의 효과들이 얻어질 수 있다. 더 구체적으로, 전력소비량이 작고 고화소밀도를 갖는 소형의 2차원 이미지센서를 실현할 수 있다. 제2게이트전극(3)의 일부가 리세트드레인(8)을 나타내고 있으므로, 제2게이트전극(3)은 생략된다.
[실시예 10]
제14(b)도는 실시예 1의 증폭형고체촬상소자를 포함하는 2차원 이미지센서의 다른 예를 나타낸다. 제1게이트영역은 수평방향으로 공통으로 VGA(i), VGA(i+1)등으로 표기된 클럭라인에 접속된다. 또한, 제2게이트영역은 수평방향으로 공통으로 VGB(i), VGB(i+1)등으로 표기된 클럭라인에 접속된다.
실시예 10에서, 제2게이트전극(3)은 빗모양으로 형성되고, 리세트드레인(8)은 제2게이트전극(3)하에 형성된다. 소스영역(5)은 각 화소의 제1 및 제2게이트영역에 의해 둘러싸인 영역에 형성되어 수직방향으로 공통으로 VS(j), VS(j+1)등으로 표기된 신호라인들에 접속된다. 드레인영역(6)에는 각 화소 주변의 주변부에서 드레인 전압 VD이 공급된다. 전술한 실시예와 마찬가지로 실시예 10에서도, 제2게이트전극(3)의 일부분이 리세트드레인(8)을 나타내므로, 제2게이트전극(3)은 생략된다.
실시예 10의 2차원 이미지센서에 있어서도, 실시예 9의 2차원 이미지센서와 같은 효과들이 얻어질 수 있다.
[다른 실시예들]
전술한 실시예들에서는, 제1게이트영역에 MOS트랜지스터가 제공된다. 이와 다르게, 상기 MOS트랜지스터 대신에 접합형 트랜지스터가 제공될 수 있다. 또한, 반도체기판 및 리세트드레인의 전위들이 독립적으로 설정되는 구조는 실시예 5의 소자에 제한되지 않고, 다른 실시예들에도 적용될 수 있다. 또한, 제1 및 제2게이트영역의 포텐셜분포가 서로 다른 구성은 실시예 6의 소자에 제한되지 않고, 다른 실시예들에도 적용될 수 있다.
상기한 바와같이, 증폭형고체촬상소자에 따르면, 전하배출 드레인이 제공되기 때문에, 포텐셜리지가 발생되더라도, 신호전하가 전하배출용 드레인으로 배출된다. 따라서, 다화소화 및 소형화와 관련된 제약들이 제거된다. 이러한 이유로, 낮은 구동전압에서 구동될 수 있는 TGMIS형 증폭형고체촬상장치의 다화소화 및 소형화를 실현할 수 있다.
또한, 제2게이트영역의 포텐셜배리어를 적절하게 설정함으로써, 신호독출동작중에서도, (1) 과잉신호전하를 전하배출용 드레인으로 배출하는 블루밍억제기능, 및 (2) 광적분기간중의 특정기간중에만 모든 신호전하를 배출하는 셔터동작기능을 제공할 수 있다.
또한, 본 발명의 증폭형고체촬상소자에 따르면, 소자구조를 적절하게 선택함에 의해, 에피택셜 성장법에 의해 반도체층이 형성될 수 있다. 또한, 마스크에 대한 아무런 제한도 없이 이온주입법에 의해 반도체기판의 전면에 반도체층이 형성될 수 있다. 그 결과, 큰 광전변환영역을 얻을수 있고, 제조프로세스가 간단화된다.
본 발명의 증폭형고체촬상소자의 일실시예에 따르면, 큰 광전변환영역이 얻어질 수 있음으로써, 고성능 증폭형고체촬상장치를 실현할 수 있다.
또한, 본 발명의 증폭형고체촬상소자의 다른 실시예에 따르면, 제1게이트영역의 포텐셜분포가 제2게이트영역과 다르기 때문에, 큰 광전변환영역이 얻어질 수 있어서, 고성능 증폭형고체촬상장치를 실현할 수 있다.
또한, 본 발명의 증폭형고체촬상소자의 또 다른 실시예에 따르면, 반도체기판과 전하배출용 드레인의 전위를 독립적으로 제어할 수 있다. 따라서, 예컨대 상기 전위가 전하배출용 드레인의 전위보다 낮게 설정되면, 리세트동작후 제2게이트영역의 포텐셜배리어가 소실된다. 따라서, 신호축적영역으로 일정전위(옵셋전하)가 주입될 수 있음으로써, FPN의 주성분으로 된 화소들의 게인의 불균일함이 일반적으로 저신호량에서 크게 나타나지만, 이는 옵셋전하의 추가에 의해 완화될 수 있음으로써, 개선된 FPN 효과를 얻을 수 있다. 또한, 이러한 구조에서, 신호전하는 전계를 통해 리세트드레인에 의해 “흡입”될 수 있으므로, 고속 리세트동작이 실현될 수 있어서, 고성능 증폭형고체촬상장치를 실현할 수 있다.
또한, 본 발명에 따르면, 일반적인 MOS프로세스에 의해 상기 장치를 용이하게 제조할 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러가지 다른 개조들이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.
Claims (9)
- 반도체기체의 표면근방부에서 상기 반도체기체의 표면상에 형성된 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하고 상기 축적된 신호전하에 따라 전기신호의 변화를 출력하는 증폭형 고체촬상소자에 있어서, 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함하는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상에 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함하는 전하배출부를 포함하며; 상기 반도체기체는 제1도전형을 가진 반도체기판, 및 제1도전형을 가진 상기 반도체기판의 표면의 일부에 형성된 제2도전형을 가진 반도체웰층을 포함하며, 제2도전형을 가진 상기 반도체웰층내에 제2도전형의 소스 및 드레인이 상기 제2도전형을 가진 반도체웰층보다 고농도로 된 불순물층으로 형성되며, 상기 제2도전형을 가진 반도체웰층의 소스 및 드레인 사이에 상기 제1게이트전극이 형성되며, 제1도전형을 가진 상기 반도체기판상의, 상기 제2도전형의 반도체웰층이 형성되지 않은 부분에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성되며, 상기 제1도전형을 가진 반도체기판 표면상에 상기 전하배출용 드레인이 제1도전형을 갖는 고농도 불순물층으로 형성되며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출되며, 상기 전하배출용 드레인은 축적된 신호전하에 대한 배출통로로서 기능하는 표면채널을 상기 반도체기체의 표면상에 형성하는 증폭형 고체촬상소자.
- 반도체기체의 표면근방부에서 상기 반도체기체의 표면상에 형성된 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하고 상기 축적된 신호전하에 따라 전기신호의 변화를 출력하는 증폭형 고체촬상소자에 있어서, 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함하는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상에 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함하는 전하배출부를 포함하며; 상기 반도체기체는 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함하며, 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제2도전형의 고농도 불순물층으로 형성되며, 상기 제2도전형을 가진 반도체층의 소스 및 드레인 사이에 상기 제1게이트전극이 형성되며, 제2도전형을 가진 상기 반도체층의 표면상의 제1게이트영역에 인접한 부분의 상기 소스 및 드레인 사이에 제1도전형을 가진 반도체웰층이 형성되며, 제1도전형을 가진 상기 반도체웰층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성되며, 상기 제1도전형을 가진 반도체웰층 표면상에 전하배출용 드레인이 형성되며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출되며, 상기 전하배출용 드레인은 축적된 신호전하에 대한 배출통로로서 기능하는 표면채널을 상기 반도체기체의 표면상에 형성하는 증폭형고체촬상소자.
- 반도체기체의 표면근방부에서 상기 반도체기체의 표면상에 형성된 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하고 상기 축적된 신호전하에 따라 전기신호의 변화를 출력하는 증폭형 고체촬상소자에 있어서, 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함하는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상에 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함하는 전하배출부를 포함하며; 상기 반도체기체가 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함하며, 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제2도전형을 가진 고농도 불순물층으로 형성되며, 상기 제2도전형을 가진 반도체층상의 소스 및 드레인 사이에 상기 제1게이트전극이 형성되며, 상기 제2도전형을 가진 반도체층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성되며, 상기 제2도전형을 가진 반도체층 표면상에 전하배출용 드레인이 형성되며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출되며, 상기 전하배출용 드레인은 축적된 신호전하에 대한 배출통로로서 기능하는 표면채널을 상기 반도체기체의 표면상에 형성하는 증폭형고체촬상소자.
- 반도체기체의 표면근방부에서 상기 반도체기체의 표면상에 형성된 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하고 상기 축적된 신호전하에 따라 전기신호의 변화를 출력하는 증폭형 고체촬상소자에 있어서, 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함하는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상에 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함하는 전하배출부를 포함하며; 상기 반도체기체가 제1도전형을 가진 반도체기판 및 제1도전형을 가진 상기 반도체기판상에 형성된 제2도전형을 가진 반도체층을 포함하며, 제2도전형을 가진 상기 반도체층상에 상기 소스 및 드레인이 제1도전형을 가진 고농도 불순물층으로 형성되며, 상기 소스 및 드레인 사이의 제2도전형을 가진 반도체층의 표면 근방부에, 입사광에 의해 발생된 신호전하를 축적하는 게이트영역을 구성하는 상기 제1게이트전극이 형성되며, 상기 제2도전형을 가진 반도체층상에, 상기 제1게이트전극에 인접하게 상기 제2게이트전극이 형성되며, 상기 제2도전형을 가진 반도체층 표면상에 상기 전하배출용 드레인이 제2도전형을 가진 불순물층으로 형성되며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출되며, 상기 전하배출용 드레인은 축적된 신호전하에 대한 배출통로로서 기능하는 표면채널을 상기 반도체기체의 표면상에 형성하는 증폭형고체촬상소자.
- 반도체기체의 표면근방부에서 상기 반도체기체의 표면상에 형성된 트랜지스터로 입사된 광에 의해 발생되는 신호전하를 축적하고 상기 축적된 신호전하에 따라 전기신호의 변화를 출력하는 증폭형 고체촬상소자에 있어서, 신호전하를 축적하는 반도체기체 표면근방부와 상기 반도체기체 표면상에 형성된 제1게이트전극을 포함하는 제1게이트영역, 및 상기 반도체기체 표면에 그 반도체기체 농도보다 고농도로 된 불순물층으로 형성된 소스 및 드레인을 포함하는 트랜지스터; 및 일부분이 상기 제1게이트영역에 인접한 상기 반도체기체 표면근방부와 상기 반도체기체 표면상에 절연막을 통해 형성되어 일부분이 상기 제1게이트전극에 인접한 제2게이트전극을 포함하는 제2게이트영역, 및 상기 반도체기체 표면상의 상기 제1게이트전극 및 제2게이트전극과의 인접부에서 상기 반도체기체 표면방향을 따라 소정 거리를 갖는 부분에, 상기 반도체기체 표면농도보다 고농도로 된 불순물층으로 형성된 전하배출용 드레인을 포함하는 전하배출부를 포함하며; 상기 반도체기체는 제1도전형을 가진 반도체기판 및 상기 반도체기판의 표면의 일부에 형성된 제2도전형을 갖는 반도체웰층 또는 상기 반도체기판상에 형성된 제2도전형을 갖는 반도체층을 포함하며, 상기 제1 및 제2게이트전극들이 게이트절연막을 통해 형성되며 상기 제1게이트전극에 인가되는 전압이 제2게이트전극에 인가되는 전압과 동일하며, 상기 제1게이트영역의 기체 표면 포텐셜이 제2게이트영역의 기체 표면 포텐셜보다 작고 상기 제1게이트 영역의 포텐셜프로파일중 최대 포텐셜이 상기 제2게이트영역의 포텐셜 프로파일중 최대 포텐셜보다 크게 되도록 제2도전형을 가진 상기 반도체웰층 또는 제2도전형을 가진 반도체층의 두께, 제2도전형을 가진 반도체웰층 또는 제2도전형을 가진 반도체층의 캐리어농도분포, 및 게이트절연막의 두께중의 적어도 하나가 상기 제1게이트영역과 제2게이트영역에서 다르게 되어있으며, 상기 축적신호전하는 상기 전하배출부의 전하배출용 드레인으로 배출되며, 상기 전하배출용 드레인은 축적된 신호전하에 대한 배출통로로서 기능하는 표면채널을 상기 반도체기체의 표면상에 형성하는 증폭형고체촬상소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체기체의 전위가 상기 전하배출용 드레인의 전위와 독립적으로 제어되는 증폭형고체촬상소자.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1게이트영역이 상기 드레인과 제2게이트영역에 의해 둘러싸이고, 상기 소스는 제1게이트영역에 의해 둘러싸이는 증폭형고체촬상소자.
- 증폭형 고체촬상장치에 있어서, 제1항 내지 제5항 중 어느 한 항에 기재된 복수의 증폭형고체촬상소자로서, 상기 고체촬상소자는 상기 반도체기체의 표면상에 1차원 또는 2차원 어레이로 배열되어 있는 증폭형고체촬상소자; 각 고체촬상소자의 상기 제1게이트전극에 접속된 제1클럭라인; 각 고체촬상소자의 상기 제2게이트전극에 접속된 제2클럭라인; 각 고체촬상소자에 공통으로 상기 트랜지스터의 드레인으로 접속된 제1전원; 각 고체촬상소자에 공통으로 상기 전하배출용 드레인으로 접속된 제2전원; 및, 각 고체촬상소자의 상기 트랜지스터의 소스에 접속된 신호라인;을 포함하며, 1차원 또는 2차원 촬상장치로 되는 증폭형고체촬상장치.
- 제8항에 있어서, 상기 제1게이트영역이 상기 드레인과 제2게이트영역에 의해 둘러싸이고, 상기 소스는 제1게이트영역에 의해 둘러싸이며, 상기 드레인과 제2게이트영역이 신호전하에 대한 소자분리영역으로 작용하는 증폭형고체촬상장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-019199 | 1996-02-05 | ||
| JP8019199A JPH09213921A (ja) | 1996-02-05 | 1996-02-05 | 増幅型固体撮像素子及び増幅型固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100266417B1 true KR100266417B1 (ko) | 2000-10-02 |
Family
ID=11992692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970003889A KR100266417B1 (ko) | 1996-02-05 | 1997-02-04 | 증폭형 고체촬상소자 및 증폭형 고체촬상장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5861645A (ko) |
| JP (1) | JPH09213921A (ko) |
| KR (1) | KR100266417B1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09246514A (ja) * | 1996-03-12 | 1997-09-19 | Sharp Corp | 増幅型固体撮像装置 |
| JPH09246516A (ja) * | 1996-03-13 | 1997-09-19 | Sharp Corp | 増幅型固体撮像装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213921A (ja) | 1997-08-15 |
| US5861645A (en) | 1999-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20140603 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |