KR100545598B1 - 고체 촬상 장치 - Google Patents

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KR100545598B1
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야마시따히로후미
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가부시끼가이샤 도시바
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Abstract

신호 축적부에 축적된 신호 전하를 충분히 판독하기 위해, 판독용 게이트 전극 하부의 채널 영역에서의 채널 전위를, 판독 시에 높이는 것을 특징으로 한다.
p형 실리콘 반도체 기판(21)의 표면으로부터 기판의 깊이 방향으로 소정 거리 떨어진 위치에 형성되고, 입력 광을 광전 변환하여 얻어진 신호 전하를 축적하는 n형 확산층(24)을 포함하는 광전 변환 영역(25)과, 광전 변환 영역(25)에 인접하여 기판 상에 형성되고, n형 확산층(24)에 축적된 신호 전하의 판독 제어를 행하는 게이트 전극(26)과, 게이트 전극(26) 하부의 채널 영역에 형성되며, 게이트 전극(26)의 임계치를 제어하기 위한 n형 확산층(27)을 포함하고, n형 확산층(24)은 게이트 전극(26)의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 형성되어 있다.
CMOS센서, 반도체 기판, 단위 화소, 광전 변환, 촬상 영역

Description

고체 촬상 장치{SOLID STATE IMAGE SENSING DEVICE}
도 1은 본 발명을 CMOS 센서에 실시한 경우의 전체의 구성을 나타내는 블록도.
도 2는 제1 실시예에 따른 CMOS 센서의 단위 화소에 있어서의 광전 변환 영역, 판독용 게이트 전극 및 신호 검출부를 추출하여 나타내는 단면도.
도 3은 도 2에 나타낸 단위 화소에 있어서의 판독용 게이트 전극(26) 부근을 추출하고, 확대하여 나타내는 단면도 및 전위 분포 상태를 나타내는 도면.
도 4는 제2 실시예에 따른 CMOS 센서의 단위 화소에 있어서의 일부의 구성을 추출하여 나타내는 단면도.
도 5는 도 4 중 단위 화소의 전위 분포 상태를 나타내는 도면.
도 6은 제3 실시예에 따른 CMOS 센서의 단위 화소에 있어서의 일부의 구성을 추출하여 나타내는 단면도.
도 7은 제4 실시예에 따른 CMOS 센서의 단위 화소에 있어서의 일부의 구성을 추출하여 나타내는 단면도.
도 8은 도 2에 나타낸 제1 실시예에 따른 CMOS 센서의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 CMOS 센서의 단위 화소의 종래의 구조를 나타내는 단면도.
도 10은 도 9에 나타내는 종래의 단위 화소에 있어서의 신호 축적부 및 신호 검출부 부근의 구성을 추출하여 나타내는 단면도 및 신호 전하가 판독되는 양태를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : CMOS 센서
12 : 단위 화소
13 : 촬상 영역
14 : 주사 영역
21 : p형 실리콘 기판
22 : p형의 웰 영역(P-well)
23 : p+형 확산층
24 : n형 확산층(신호 축적부)
25 : 광전 변환 영역
26 : 판독용 게이트 전극
27 : n형 확산층
28 : n형 확산층(신호 축적부)
본 발명은 고체 촬상 장치에 관한 것으로, 특히 CMOS 기술에 의해 제조되는 CMOS 센서(CMOS sensor) 등의 고체 촬상 장치에 관한 것이다.
도 9는 CMOS 센서라고 일반적으로 칭해지는 고체 촬상 소자의 촬상 영역에 이차원 행렬(matrix)형으로 배치된 복수의 단위 화소(pixel) 중 1개의 단위 화소의 종래의 단면 구조를 나타내고 있다.
p형 실리콘 기판(p-silicone substrate : 31) 상에는 p형의 웰 영역(p-well region : 32)이 형성되어 있다. 상기 웰 영역(32) 표면부에는, p+형 확산층(33)과 n형 확산층(34)을 포함하는 광전 변환 영역(35)이 형성되어 있다. 상기 n형 확산층(34)은 입력 광을 광전 변환하여 얻어지는 신호 전하를 축적하기 위한 신호 축적부를 구성하며, 상기 p+형 확산층(33)은 암 전류를 방지할 목적으로 형성되어 있다.
상기 광전 변환 영역(35)에 인접하여, 신호 축적부를 구성하는 상기 n형 확산층(34)에 축적된 신호 전하의 판독 제어를 행하는 게이트 전극(gate electrode : 36)이 형성되어 있다. 또한, 상기 게이트 전극(36)에 인접하여, 게이트 전극(36) 하부의 채널 영역(channel region)을 통해 전송되는 신호 전하를 검출하는 신호 검출부로서의 n형 확산층(37)이 형성되어 있다. 또한 상기 n형 확산층(37)에 인접하여, n형 확산층(37)에서 검출된 신호 전하를 전송 제어하는 전송용 게이트 전극(38)이 형성되어 있다.
또한, 상기 전송용 게이트 전극(38)에 인접하여, 각각 n형 확산층을 포함하는 드레인(drain : 39) 및 소스(source : 40)와 게이트 전극(41)을 포함하는 증폭 용의 MOS 전계 효과 트랜지스터(이하, MOS 전계 효과 트랜지스터(MOS-FET)를 MOS 트랜지스터라고 칭함 : 42)가 형성되어 있다. 상기 증폭용의 MOS 트랜지스터(42)의 게이트 전극(41)은 배선(43)에 의해 상기 n형 확산층(37)과 접속되고, 또한 MOS 트랜지스터(42)의 소스(40)에는 신호 판독선(44)이 접속되어 있다.
이어서, 상기된 바와 같은 단면 구조를 갖는 단위 화소의 동작에 대하여 설명한다.
신호 축적 기간 중에 광전 변환 영역(35)에 입사된 입력 광에 의해 신호 전하가 발생하고, 이것이 신호 축적부(n형 확산층(34))에 축적된다. 신호 축적 기간이 종료한 후의 신호 판독 기간에, 판독용 게이트 전극(36)이 온 상태(ON state)가 되고, 상기 게이트 전극(36) 하의 채널 영역을 통해 신호 전하가 신호 축적부로부터 신호 검출부(n형 확산층(37))로 배출된다. 신호 검출부에서는 신호 전하가 신호 전압으로 변환되고, 상기 변환된 전압이 배선(43)을 통해 증폭용의 MOS 트랜지스터(42)의 게이트 전극(41)으로 공급된다. 신호 전압은, 상기 MOS 트랜지스터(42)에 의해 증폭되고, 소스(40)에 접속된 판독선(44)으로부터 판독된다.
도 10의 (a)는, 도 9에 나타낸 단위 화소의 신호 축적부(n형 확산층(34)) 및 신호 검출부(n형 확산층(37)) 부근의 구성을 추출하여 나타내는 단면도이고, 도 10의 (b)는 도 10의 (a)에서, 신호 판독 기간에 신호 축적부(n형 확산층(34))로부터 신호 검출부(n형 확산층(37))로 신호 전하가 배출되어, 신호 전하가 판독되는 양태를 나타내고 있다.
판독용 게이트 전극(36)이 오프 상태(OFF state)일 때는 상기 게이트 전극(36) 하부의 채널 영역에서의 전위가 낮은 상태가 되고, 신호 축적부(n형 확산층(34))에 축적되어 있는 신호 전하는 그대로 계속 축적된다. 판독용 게이트 전극(36)에, 상기 게이트 전극(36)이 온 상태가 되는 판독 전위가 공급되면, 상기 게이트 전극(36) 하부의 채널 영역에서의 전위가 높아지고, 신호 축적부(n형 확산층(34))에 축적되어 있던 신호 전하가 채널 영역을 통해 신호 검출부(n형 확산층(37))에 배출되고, 신호 전하가 판독된다.
그러나, 종래의 화소에서는 이하에 진술하는 문제를 갖고 있었다.
즉, 신호 전하를 신호 검출부에 배출하여 판독을 행할 때에, 게이트 전극(36) 하부의 채널 영역의 전위가 높아짐에 따라, 게이트 전극(36)에 인접한 신호 축적부에서의 전위가 변조됨으로써, 신호 축적부로부터 신호 전하가 판독된다.
그런데, 암 전류 방지를 위한 p+형 확산층(33)이 형성되어 있기 때문에, 신호 축적부에서의 판독용 게이트 전극(36) 근방의 전위가, 게이트 전극(36)의 게이트 전위에 따라 변조되기 힘들게 되며, 그 때문에, 도 10의 (b)에 도시된 바와 같이 신호 전하를 배출할 때의 방해가 되는 전위 장벽이 판독용 게이트 전극(36)에 생긴다. 그 때문에, 일부의 신호 전하가 잔류 전하로서 신호 축적부에 남아, 신호 판독이 완전하게 행해지지 않게 된다.
이와 같이 신호 축적부로부터의 신호 판독이 완전하게 행해지지 않으면. 소자의 다이내믹 범위(dynamic range)가 저하하게 되어, 재생 화상의 품질이 현저히 열화한다.
또한, 이러한 문제는 화소 사이즈(cell size)가 축소되면 더욱 현저하게 나타난다.
재생 화상의 품질 향상, 혹은 소자 사이즈(device size) 축소화라는 요청으로부터, 단위 화소의 크기는 해마다 축소되는 경향에 있다. 단위 화소의 크기가 축소되면 MOS 트랜지스터의 사이즈(size)도 그에 따라 축소해 가지만, 통상 그와 같은 소자 사이즈의 축소는 스케일링 다운법칙(scaling-down law)에 따라 인가 전압의 저하, 또한 웰 영역에서의 불순물 농도의 상승을 동반한다.
그러나, 이와 같이 스케일링 다운을 행하면 게이트 전극에 의해 전위 변조될 수 있는 영역은 게이트 전극 근방에만 한정되도록 좁아진다. 그 때문에, 표면의 p+형 확산층(33)보다도 깊은 위치에 형성되어 있는 신호 축적부(n형 확산층(34))의 게이트 전극(36) 근방에서의 전위 변조가 발생하기 힘들게 된다. 따라서, 미세화된 화소에서는 상술된 전위 장벽이 한층 생기기 쉬워지며, 상술된 CMOS 센서 특유의 문제가 한층 현저해진다.
또한, 종래에는 다음과 같은 문제가 있었다.
즉, 상술한 바와 같이, 표면의 p+형 확산층(33)은 신호 축적부(n형 확산층(34))의 게이트 전극(16) 근방에서의 전위 변조가 생기기 쉬워지도록, 가능한 한 얕은 위치에 형성하는 것이 바람직하다. 그러나, p+형 확산층(33)이 얕아지면 기판 표면에서 발생하는 암 전류가 증가하는 경향이 있으며, 그 때문에 재생 화면 상에서 잡음이 발생한다.
상기된 바와 같이, 종래의 고체 촬상 장치에서는 단위 화소의 미세화에 따라 신호 전하 판독용 게이트 전극에 인가되는 판독 전위가 저하하고, 또한 그 하부의 채널 영역이 형성되는 웰 영역의 불순물 농도가 높아진 경우에, 신호 축적부로부터의 신호 전하의 판독을 충분히 행할 수 없게 되며, 또한 어두웠을 때의 열 잡음, 암 전류 잡음, 잔상 등이 생긴다는 문제가 발생한다.
본 발명은 상기된 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 단위 화소의 미세화에 따라 판독용 게이트 전극으로 공급되는 판독 전위가 저하되고, 또한 그 하부의 채널 영역이 형성되는 웰 영역의 불순물 농도가 높아진 경우라도, 신호 축적부로부터의 신호 전하의 판독을 용이하게 행할 수 있으며, 또한 어두웠을 때의 열 잡음, 암 전류 잡음, 잔상 등이 생기지 않는 고체 촬상 장치를 제공하는 것이다.
제1 발명의 고체 촬상 장치는, 반도체 기판 상에 단위 화소가 이차원 행렬형으로 배치된 촬상 영역을 포함하고, 상기 각 단위 화소는 각각 상기 반도체 기판의 표면으로부터 기판의 깊이 방향으로 소정 거리 떨어진 위치에 형성되고, 입력 광을 광전 변환하여 얻어진 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역을 포함하는 신호 축적부를 포함하는 광전 변환 영역과, 상기 광전 변환 영역에 인접하여 상기 반도체 기판 상에 형성되고, 상기 신호 축적부에 축적된 신호 전하의 판독 제 어를 행하는 게이트 전극과, 상기 게이트 전극 하부의 채널 영역에 형성되고, 상기 게이트 전극의 임계치를 제어하기 위한 제1 도전형의 제2 반도체 영역을 포함하며, 상기 신호 축적부는 상기 게이트 전극의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 형성되는 것을 특징으로 한다.
또한, 상기 제1 발명의 고체 촬상 장치에서, 상기 광전 변환 영역에서의 상기 기판 표면에, 상기 제1 도전형과는 도전형이 다른 제2 도전형으로서, 또한 불순물 농도가 상기 게이트 전극 하부의 채널 영역의 불순물 농도보다도 높은 제3 반도체 영역을 형성해도 좋다.
또한, 상기 제1 발명의 고체 촬상 장치에서, 상기 제2 반도체 영역은 상기 게이트 전극 하부의 채널 영역의 전역에 걸쳐 형성해도 좋고, 혹은 상기 게이트 전극 하부의 채널 영역 중 상기 광전 변환 영역측의 일부 영역을 제외한 영역에 형성해도 좋다.
상기 제1 발명의 고체 촬상 장치에서는 상기 게이트 전극 하부의 채널 영역에, 상기 게이트 전극의 임계치를 제어하기 위한 제1 도전형의 제2 반도체 영역이 형성되어 있으므로, 게이트 전극에 보다 낮은 전위를 공급해도 높은 채널 전위를 얻을 수 있으며, 게이트 전극 하에 형성되는 공핍층이 충분히 신장한다. 이 때문에, 신호 축적부를 게이트 전극으로부터 분리하여 형성할 수 있으며, 신호 축적부를 이온 주입(ion implantation)에 의해 형성하는 경우의 이온 주입 에너지(ion implantation energy)에 어떠한 제약도 없어진다. 즉, 높은 에너지(energy)에 의한 이온 주입을 행해도, 신호 축적부는 인접하는 게이트 전극의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 설치되어 있기 때문에, 게이트 전극을 관통하여 채널 영역에 이온(ion)이 주입될 우려가 없다. 따라서, 신호 축적부를 종래에 비해 깊은 위치에 형성할 수 있으며, 그로 인해 광전 변환 영역에서의 기판 표면에 설치되는 제3 반도체 영역을 깊이 방향으로 두껍게 형성할 수 있고, 광전 변환 영역에서 발생하는 암 전류를 억제할 수 있다.
제2 발명의 고체 촬상 장치는, 반도체 기판 상에 단위 화소가 이차원 행렬형으로 배치된 촬상 영역을 포함하고, 상기 각 단위 화소는 각각 상기 반도체 기판의 표면으로부터 기판의 깊이 방향으로 소정 거리 떨어진 위치에 형성되고, 입력 광을 광전 변환하여 얻어진 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역을 포함하는 신호 축적부를 포함하는 광전 변환 영역과, 상기 광전 변환 영역에 인접하여 상기 반도체 기판 상에 형성되고, 상기 신호 축적부에 축적된 신호 전하의 판독 제어를 행하는 게이트 전극과, 상기 게이트 전극에 인접하여 형성되고, 상기 게이트 전극에 의해 판독 제어되고, 상기 게이트 전극 하부의 채널 영역에 전송되는 상기 신호 전하를 검출하는 신호 검출부를 포함하며, 상기 게이트 전극 하부의 채널 영역의 전위는, 상기 게이트 전극이 온 상태가 되도록 상기 게이트 전극에 판독 전위가 공급될 때는 상기 신호 검출부의 전위와 동일한 전위로 설정되며, 상기 게이트 전극이 오프 상태인 때에는 상기 신호 검출부의 전위보다도 낮게 설정되는 것을 특징으로 한다.
또한, 상기 제2 발명의 고체 촬상 장치에서, 상기 광전 변환 영역에서의 상기 기판 표면에, 상기 제1 도전형과는 도전형이 다른 제2 도전형으로서, 또한 불순 물 농도가 상기 게이트 전극 하부의 채널 영역의 불순물 농도보다도 높은 제2 반도체 영역을 형성해도 좋다.
또한, 상기 제2 발명의 고체 촬상 장치에서, 상기 게이트 전극 하부의 채널 영역에, 상기 게이트 전극의 임계치를 제어하기 위한 제1 도전형의 제3 반도체 영역을 형성해도 좋다. 이 때, 상기 제3 반도체 영역은, 상기 게이트 전극 하부의 채널 영역의 전역에 걸쳐 형성해도 좋고, 혹은 상기 게이트 전극 하부의 채널 영역 중 상기 광전 변환 영역측의 일부 영역을 제외한 영역에 형성해도 좋다.
또한, 상기 제2 발명의 고체 촬상 장치에서, 상기 신호 검출부는, 상기 기판 표면에 설치된 제1 도전형의 제4 반도체 영역에 의해 구성해도 좋다.
또한, 상기 제2 발명의 고체 촬상 장치에서 상기 신호 축적부는, 상기 게이트 전극의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 형성해도 좋다.
상기 제2 발명의 고체 촬상 장치에서는, 상기 게이트 전극 하부의 채널 영역의 전위는, 상기 게이트 전극이 오프 상태인 때에는 상기 신호 검출부의 전위보다도 낮게 설정되므로, 신호 전하가 신호 축적부로부터 신호 검출부로 유출하지 않고, 또한 상기 게이트 전극이 온 상태가 되도록 상기 게이트 전극에 판독 전위가 공급될 때에는 상기 신호 검출부의 전위와 동일한 전위로 설정되므로, 종래에 비해 보다 낮은 전압으로 상기 게이트 전극을 온 상태가 되게 할 수 있다.
<발명의 실시예>
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은, 본 발명을 CMOS 센서에 실시한 경우의 전체의 구성을 나타내는 블록 도(block diagram)이다. CMOS 센서(11)는 반도체 기판(도시하지 않음) 상에 형성되어 있고, 상기 기판 상에는 복수의 단위 화소(12)를 이차원 행렬형으로 배치하는 촬상 영역(13)과, 상기 촬상 영역(13)의 각 단위 화소(12)로부터 신호를 판독하는 주사 영역(14)이 집적되어 있다.
상기 각 단위 화소(12)는 상기 도 10에 나타내는 종래의 것과 마찬가지로, 광전 변환 영역, 판독용 게이트 전극, 신호 검출부, 전송용 게이트 전극 및 증폭용의 MOS 트랜지스터에 의해 구성되어 있다.
도 2는, 제1 실시예에 따른 CMOS 센서의 단위 화소에서의 광전 변환 영역, 상기 광전 변환 영역에 인접하여 형성되는 판독용 게이트 전극 및 상기 게이트 전극에 인접하여 형성되는 신호 검출부를 추출하여 나타내는 단면도이다.
도 2에서, p형 실리콘 기판(21) 상에는 p형의 웰 영역(P-well : 22)이 형성되어 있다. 상기 웰 영역(22)의 표면부에는 p+형 확산층(23)과 n형 확산층(24)을 포함하는 광전 변환 영역(25)이 형성되어 있다. 상기 n형 확산층(24)은 입력 광을 광전 변환하여 얻어지는 신호 전하를 축적하기 위한 신호 축적부를 구성하며, 상기 p+형 확산층(23)은 암 전류를 방지할 목적으로 형성되어 있다.
상기 광전 변환 영역(25)에 인접하여, 웰 영역(22)의 표면 상에는 신호 축적부(n형 확산층(24))에 축적된 신호 전하의 판독 제어를 행하는 판독용 게이트 전극(26)이 형성되어 있다. 그리고, 상기 게이트 전극(26) 하부의 웰 영역(22)의 표면부에 위치하는 채널 영역에는, 전역에 걸쳐 상기 게이트 전극(26)의 임계치를 제어하기 위한 n형 확산층(27)이 형성되어 있다.
또한, 상기 게이트 전극(26)에 인접하여, 상기 웰 영역(22)의 표면부에는 상기 게이트 전극(26)의 하부의 채널 영역에 전송되는 신호 전하를 검출하는 신호 검출부로서의 n형 확산층(28)이 형성되어 있다. 상기 n형 확산층(28)은, 상기 게이트 전극(26)을 포함하는 판독용의 MOS 트랜지스터의 드레인을 구성하며, 신호 축적부(n형 확산층(24))는 소스를 구성하고 있다.
또한, 상기 광전 변환 영역(25)에 있어서, 신호 축적부를 구성하는 n형 확산층(24)은 상기 게이트 전극(26)의 단부로부터 수평 방향으로 도면 중 거리 Y만큼 떨어진 위치에 형성되어 있다.
여기서, 예를 들면 상기 p+형 확산층(23)에서의 불순물 농도의 최대값이 1×1018(㎝-2)∼1×1019(㎝-2)인 경우에는, n형 확산층(24)에서의 불순물 농도의 최대값은 대개 1×1016(㎝-2)∼1×1017(㎝-2) 정도이고, 그 때의 p+형 확산층(23)과 n형 확산층(24)의 접합면의 기판 표면으로부터의 깊이는 대개 100∼300(㎚)이다. 또한, 상기 n형 확산층(27)에서의 불순물 농도는 대개 1×1016(㎝-2)∼1×1017(㎝ -2) 정도이고, 접합 깊이는 대개 100∼200(㎚)이다. 이러한 조건시에, 상기 거리 Y는 50∼200(㎚) 정도가 된다. 또한, p+형 확산층(23)에서의 불순물 농도는 p형의 웰 영역(22)의 그것보다도 당연히 높다.
도 3의 (a)는 도 2에 나타낸 단위 화소에서의 판독용 게이트 전극(26) 부근을 추출하고, 확대하여 나타내는 단면도로서, 도 3의 (b)는 도 3의 (a) 중 A-A'선을 따른 전위 분포 상태를 나타내는 도면이다.
게이트 전극(26)에 판독 전위가 공급되어, 게이트 전극(26)이 온 상태로 되는 경우에는, 게이트 전극(26) 하부의 채널 영역의 채널 전위가 신호 검출부(n형 확산층(28))의 전위보다도 높아지므로, 신호 검출부로부터 충분한 수의 전자가 유입되고, 그 결과 채널 전위는 신호 검출부와 동일 전위가 된다.
한편, 판독 전위가 공급되었을 때, 게이트 전극(26)하에서는 공핍층이 형성되어 있고, 상기 공핍층은 신호 축적부(n형 확산층(24)) 중 게이트 전극(26)에 가까운 부분에까지 도달한다. 이에 따라, 신호 축적부(n형 확산층(24))에 축적되어 있는 신호 전하(이 경우에는 정공)가, 전위가 높은 채널 영역으로 유출되어, 신호의 판독이 행해진다.
여기서, 신호 축적부(n형 확산층(24))가 게이트 전극(26)으로부터 떨어져 형성되어도, 게이트 전극(26)에 공핍층이 신호 축적부(n형 확산층(24))의 가까운 부분에까지 도달하는 것은, 임계치 제어를 위해 채널 영역에 n형 확산층(27)이 형성되어 있기 때문이다. 즉, 게이트 전극(26)에 종래와 동일한 값의 판독 전위를 공급한 경우에, 종래에 비해 보다 높은 채널 전위를 얻을 수 있기 때문이다.
한편, 오프 상태로 될 전위가 게이트 전극(26)으로 공급되어 있는 상태에서는, 게이트 전극(26) 하부의 채널 영역의 채널 전위는 신호 축적부(n형 확산층(24))의 전위보다도 낮아진다. 이 때문에, 게이트 전극(26)이 오프 상태인 경우에는, 신호 축적부(n형 확산층(24))에 축적되어 있는 신호 전하가, 신호 축적 부 밖으로 누설되는 일이 없다.
이와 같이 상기 실시예의 CMOS 센서에서는, 판독용 게이트 전극(26) 하부의 채널 영역에, 채널 영역에 n형 확산층(27)을 형성했으므로, 게이트 전극(26)에 종래와 동일한 값의 판독 전위를 공급했을 때에, 종래에 비해 보다 높은 채널 전위를 얻을 수 있다. 이 결과, 신호 전하를 배출할 때의 방해가 되는 전위 장벽이 신호 축적부(n형 확산층(24))의 판독용 게이트 전극(26) 근방에서 생기는 것을 방지할 수 있다. 그 때문에, 신호 판독 기간에, 일부의 신호 전하가 잔류 전하로서 신호 축적부에 남지 않게 되어, 신호 판독을 완전하게 행할 수 있게 된다.
또한, 상기 실시예에서는 채널 영역에 n형 확산층(27)을 형성하고, 신호 축적부(n형 확산층(24))를 게이트 전극(26)으로부터 분리하여 형성해도, 판독 전위가 게이트 전극(26)으로 공급되어 있을 때에, 게이트 전극(26)하에서 형성되는 공핍층이 신호 축적부(n형 확산층(24)) 중 게이트 전극(26)에 가까운 부분에까지 도달하도록 이루어진다.
이와 같이, 신호 축적부(n형 확산층(24))를 게이트 전극(26)으로부터 분리하여 형성하면, 신호 축적부(n형 확산층(24))를 이온 주입에 의해 형성하는 경우의 이온 주입 에너지에 어떠한 제약도 없어진다. 즉, 높은 에너지에 의한 이온 주입을 행해도 신호 축적부(n형 확산층(24))는 인접하는 MOS 트랜지스터의 게이트 전극(26)의 단부로부터 수평 방향으로 소정의 거리 Y만큼 떨어진 위치에 형성되기 때문에, 게이트 전극(26)을 관통하여 채널 영역에 이온이 주입될 우려가 없다. 따라서, 신호 축적부를 종래에 비해 깊은 위치에 형성할 수 있으므로, 광전 변환 영 역에서의 기판 표면에 설치되는 p+형 확산층(23)을 깊이 방향으로 두껍게 형성할 수 있으며, 광전 변환 영역(25)에서 발생하는 암 전류를 억제할 수 있다.
또한, 단위 화소의 미세화에 따라 판독용 게이트 전극으로 공급되는 판독 전위가 저하하고, 그 하부의 채널 영역이 형성되는 웰 영역의 불순물 농도가 높아진 경우라도, 신호 축적부로부터의 신호 전하의 판독을 용이하게 행할 수 있으며, 또한 어두웠을 때의 열 잡음, 암 전류 잡음, 잔상 등이 생기지 않는다.
도 4는, 제2 실시예에 따른 CMOS 센서의 단위 화소에서의 일부의 구성을 추출하여 나타내는 단면도이다. 또, 도 4의 단면 구조는, 상기 도 2에 나타내는 제1 실시예의 그것과 대응하므로, 도 2 내의 것과 대응하는 곳에는 동일한 부호를 붙여 그 설명은 생략하며, 도 2와 다른 곳에 대해서만 설명한다.
도 2에서는, 게이트 전극(26)의 임계치를 제어하기 위한 n형 확산층(27)을, 게이트 전극(26) 하부의 웰 영역(22)의 표면부에 위치하는 채널 영역의 전역에 걸쳐 형성했었지만, 도 4에서는 채널 영역 중 광전 변환 영역(25)측의 일부 영역을 제외한 영역에 형성하도록 변경한 것이다. 또, 도 5는 도 4 중 B-B'선을 따른 전위 분포 상태를 나타내는 도면이다.
이 실시예에 있어서, 도 5에 도시된 바와 같이, 판독용 게이트 전극(26)이 온 상태인 때의 채널 전위가, 신호 축적부(n형 확산층(24))의 전위보다도 높아지고, 충분한 신호 판독을 행할 수 있는 것은 제1 실시예의 경우와 마찬가지이다. 이 실시예에서는, 게이트 전극(26)이 오프 상태인 때에는 채널 영역에서의 n형 확 산층(27)이 형성되지 않은 영역의 채널 전위가, 신호 축적부(n형 확산층(24))의 전위보다도 충분히 낮아지므로, 신호 축적 기간에 신호 축적부(n형 확산층(24))에 축적할 수 있는 신호 전하량을 늘릴 수 있다는 효과를 또한 얻을 수 있다.
또한, 상기 실시예에서는, 게이트 전극(26) 하부의 채널 영역의 전위는 게이트 전극(26)이 온 상태가 되도록 게이트 전극(26)에 판독 전위가 공급될 때는 신호 검출부(n형 확산층(28))의 전위와 동일한 전위로 설정되며, 게이트 전극(26)이 오프 상태인 때에는 신호 검출부(n형 확산층(28))의 전위보다도 낮게 설정된다.
도 6은, 제3 실시예에 따른 CMOS 센서의 단위 화소에서의 일부의 구성을 추출하여 나타내는 단면도이다. 또, 도 6의 단면 구조는, 상기 도 2에 나타내는 제1 실시예의 그것과 대응하므로, 도 2 내의 것과 대응하는 곳에는 동일한 부호를 붙여 그 설명은 생략하며, 도 2와 다른 곳에 대해서만 설명한다.
도 2에서는, 광전 변환 영역(25)의 신호 축적부(n형 확산층(24)) 상부에, 암 전류를 방지할 목적으로 p+형 확산층(23)을 형성했었지만, 도 6에서는 상기 p+형 확산층(23)의 형성을 생략하도록 변경한 것이다. 즉, p형 웰 영역(22)의 불순물 농도가 충분히 높으면, 상기 p+형 확산층(23)의 형성을 생략할 수 있다.
상기 실시예에서도, 게이트 전극(26) 하부의 채널 영역의 전위는, 게이트 전극(26)이 온 상태가 되도록 게이트 전극(26)에 판독 전위가 공급될 때에는 신호 검출부(n형 확산층(28))의 전위와 동일한 전위로 설정되며, 게이트 전극(26)이 오프 상태인 때에는 신호 검출부(n형 확산층(28))의 전위보다도 낮게 설정된다.
도 7은, 제4 실시예에 따른 CMOS 센서의 단위 화소에서의 일부의 구성을 추출하여 나타내는 단면도이다. 또, 도 7의 단면 구조는, 상기 도 6에 나타내는 제3 실시예의 그것과 대응하므로, 도 6과 대응하는 곳에는 동일한 부호를 붙여 그 설명은 생략하며, 도 6과 다른 곳에 대해서만 설명한다.
도 6에서는, 게이트 전극(26) 하부의 웰 영역(22)의 표면부에 위치하는 채널 영역에, 상기 게이트 전극(26)의 임계치를 제어하기 위한 n형 확산층(27)을 형성했었지만, 도 7에서는 상기 n형 확산층(27)의 형성을 생략하도록 변경한 것이다.
이러한 구성이라도, p형 실리콘 기판(21), p형의 웰 영역(22)의 불순물 농도, 신호 축적부(n형 확산층 : 24)의 불순물 농도 및 신호 검출부(n형 확산층(28))의 불순물 농도의 관계에 따라서는, 게이트 전극(26)이 오프 상태일 때에는 채널 전위가 신호 축적부(n형 확산층(24))의 전위보다도 낮아지고, 또한 게이트 전극(26)이 온 상태일 때에는 채널 전위가 신호 축적부(n형 확산층(24))의 전위보다도 높아지도록 할 수 있다.
또한, 상기 실시예에서도, 게이트 전극(26) 하부의 채널 영역의 전위는, 게이트 전극(26)이 온 상태가 되도록 게이트 전극(26)에 판독 전위가 공급될 때에는 신호 검출부(n형 확산층(28))의 전위와 동일한 전위로 설정되며, 게이트 전극(26)이 오프 상태인 때에는 신호 검출부(n형 확산층(28))의 전위보다도 낮게 설정된다.
또, 상기 각 실시예에서는 p형 실리콘 기판(21) 상에 p형 웰 영역(22)이 형성되는 경우에 대해 설명했지만, p형 실리콘 기판을 이용하는 경우에는 p형 웰 영역(22)의 형성은 생략하고, p형 실리콘 기판 상에 광전 변환 영역, 신호 검출부 등 을 형성해도 좋다. 또한, 상기 각 실시예에서는, 실리콘 기판(21)이 p형이고 그 위에 형성되는 웰 영역(22)도 p형이고, 신호 축적부(소스) 및 드레인을 각각 n형 확산층으로 구성하는 경우에 대해 설명했지만, 이것은 실리콘 기판으로서 n형의 것을 사용하고, 그 위에 n형 웰 영역을 형성하고, 상기 n형 웰 영역의 표면부에 p형 확산층을 포함하는 신호 축적부(소스) 및 드레인을 형성하도록 해도 좋다. 이 경우, 신호 축적부 상에, 암 전류를 방지할 목적으로 형성되는 p+형 확산층(23)을 대신하여 n형 확산층이 형성된다.
이어서, 본 발명에 따른 CMOS 센서의 제조 방법에 대하여, 상기 도 2에 나타낸 제1 실시예에 따른 CMOS 센서의 제조 방법을 예로 하여 설명한다.
우선, 도 8의 (a)에 도시된 바와 같이 p형 실리콘 기판(21)이 준비된다.
이어서, 도 8의 (b)에 도시된 바와 같이 이온 주입, 열 확산 등의 방법에 따라 기판(21)의 일 표면측에 p형의 웰 영역(P-well : 22)이 형성된다.
계속해서, 도 8의 (c)에 도시된 바와 같이, 이온 주입 등의 방법에 따라 p형의 웰 영역(22)의 표면 근방에 n형 확산층(27)이 형성된다. 상기 n형 확산층(27)은, 채널 영역에서의 임계치를 제어할 목적으로 형성된다.
이어서, 도 8의 (d)에 도시된 바와 같이, 기판 표면 상에 게이트 절연막이 열 산화 등의 방법에 따라 형성된 후, 또한 다결정 실리콘 등의 전극막이 피착되고, 계속해서 포토리소그래피(photo-lithography) 등의 방법에 따라 상기 전극막 및 게이트 절연막이 선택적으로 에칭(etching)되어 판독용 게이트 전극(26)이 형성 된다.
이어서, 상기 광전 변환 영역(도 2의 25)측이 마스크된(masked) 상태에서, 상기 게이트 전극(26)에 대하여 자기 정합적으로 n형의 불순물이 이온 주입됨으로써, 도 8의 (e)에 도시된 바와 같이 n형 확산층(28)이 형성된다. 상기 n형 확산층(28)은, 게이트 전극(26)을 포함하는 판독용의 MOS 트랜지스터의 드레인에 상당하고, 또한 신호 검출부가 되는 것이다. 또, 상기 n형 확산층(28)의 불순물 농도는, 앞의 n형 확산층(27)보다도 높아지도록 형성된다.
이어서, n형 확산층(28)측이 마스크된 상태에서, 상기 게이트 전극(26)에 대하여 자기 정합적으로 p형의 불순물이 이온 주입됨으로써, 도 8의 (f)에 도시된 바와 같이, p형의 웰 영역(22)의 표면 근방에 p형 확산층(23)이 형성된다. 상기 p형 확산층(23)은, 나중에 형성되는 신호 축적부가 되는 n형 확산층(24)의 기판 계면에서 발생하는 암 전류의 발생을 억제할 목적으로 형성된다. 또한, 상기 p형 확산층(23)의 불순물 농도는, 앞의 n형 확산층(27)보다도 높아지도록 형성된다.
계속해서, 광전 변환 영역(도 2 중 25)측에서, 상기 게이트 전극(26)의 단부로부터 수평 방향으로 거리 Y(상술된 바와 같이 예를 들면 50∼200(㎚) 정도)만 떨어진 위치에 n형의 불순물이 이온 주입됨으로써, 도 8의 (g)에 도시된 바와 같이 신호 축적부가 되는 n형 확산층(24)이 형성된다.
이러한 공정에 따라, 도 2에 도시된 바와 같은 CMOS 센서가 제조된다.
또한, 도 4 및 도 6에 나타내는 CMOS 센서의 경우에는, n형 확산층(27)은 포토리소그래피 등의 방법에 따라 기판의 계면 근방에 선택적으로 형성된다.
또, 본 발명은, 상기 각 실시예에 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 여러가지로 변형하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면, 단위 화소의 미세화에 따라 판독용 게이트 전극으로 공급되는 판독 전위가 저하하고, 또 그 하부의 채널 영역이 형성되는 웰 영역의 불순물 농도가 높아진 경우라도, 신호 축적부로부터의 신호 전하의 판독을 용이하게 행할 수 있고, 또한 어두웠을 때의 열 잡음, 암 전류 잡음, 잔상 등이 생기지 않는 고체 촬상 장치를 제공할 수 있다.

Claims (11)

  1. 반도체 기판 상에 단위 화소가 이차원 행렬형으로 배치된 촬상 영역을 포함하고,
    상기 각 단위 화소는 각각,
    상기 반도체 기판의 표면으로부터 기판의 깊이 방향으로 소정 거리 떨어진 위치에 형성되며, 입력 광을 광전 변환하여 얻어진 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역으로 이루어진 신호 축적부를 포함하는 광전 변환 영역,
    상기 광전 변환 영역에 인접하여 상기 반도체 기판 상에 형성되고, 상기 신호 축적부에 축적된 신호 전하의 판독 제어를 행하는 게이트 전극, 및
    상기 게이트 전극 하부의 채널 영역에 형성되고, 상기 게이트 전극의 임계치를 제어하기 위한 제1 도전형의 제2 반도체 영역
    을 포함하고,
    상기 신호 축적부는 상기 게이트 전극의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 형성되고,
    상기 신호 축적부로부터 상기 게이트 전극 하부의 채널 영역에 대하여, 축적된 신호 전하가 판독되는 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 광전 변환 영역에 있어서의 상기 기판 표면에 설치되고 상기 제1 도전형과는 도전형이 다른 제2 도전형으로서, 또한 불순물 농도가 상기 게이트 전극 하부의 채널 영역의 불순물 농도보다도 높은 제3 반도체 영역을 더 포함하는 것을 특 징으로 하는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 영역은 상기 게이트 전극 하부의 채널 영역의 전체 영역에 걸쳐 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 제2 반도체 영역은 상기 게이트 전극 하부의 채널 영역 중 상기 광전 변환 영역측의 일부 영역을 제외한 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  5. 반도체 기판 상에 단위 화소가 이차원 행렬형으로 배치된 촬상 영역을 포함하고,
    상기 각 단위 화소는 각각,
    상기 반도체 기판의 표면으로부터 기판의 깊이 방향으로 소정 거리 떨어진 위치에 형성되고, 입력 광을 광전 변환하여 얻어진 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역으로 이루어진 신호 축적부를 포함하는 광전 변환 영역,
    상기 광전 변환 영역에 인접하여 상기 반도체 기판 상에 형성되고, 상기 신호 축적부에 축적된 신호 전하의 판독 제어를 행하는 게이트 전극, 및
    상기 게이트 전극에 인접하여 형성되며, 상기 게이트 전극에 의해 판독 제어되고, 상기 게이트 전극 하부의 채널 영역에 전송되는 상기 신호 전하를 검출하는 신호 검출부
    를 포함하고,
    상기 게이트 전극 하부의 채널 영역의 전위는 상기 게이트 전극이 온 상태가 되도록 상기 게이트 전극에 판독 전위가 공급될 때에는 상기 신호 검출부의 전위와 동일한 전위로 설정되고, 상기 게이트 전극이 오프 상태인 때에는 상기 신호 검출부의 전위보다도 낮게 설정되고,
    상기 신호 축적부가 상기 게이트 전극의 단부로부터 수평 방향으로 소정 거리 떨어진 위치에 형성되며,
    상기 신호 축적부로부터 상기 게이터 전극 하부의 채널 영역에 대하여, 축적된 신호 전하가 판독되는 것을 특징으로 하는 고체 촬상 장치.
  6. 제5항에 있어서,
    상기 광전 변환 영역에 있어서의 상기 기판 표면에 형성되고, 상기 제1 도전형과는 도전형이 다른 제2 도전형으로서, 또한 불순물 농도가 상기 게이트 전극 하부의 채널 영역의 불순물 농도보다도 높은 제2 반도체 영역을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 게이트 전극 하부의 채널 영역에는 상기 채널 영역의 임계치를 제어하기 위한 제1 도전형의 제3 반도체 영역이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  8. 제7항에 있어서,
    상기 제3 반도체 영역은 상기 게이트 전극 하부의 채널 영역의 전체 영역에 걸쳐 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  9. 제7항에 있어서,
    상기 제3 반도체 영역은 상기 게이트 전극 하부의 채널 영역 중 상기 광전 변환 영역측의 일부 영역을 제외한 영역에 형성되는 것을 특징으로 하는 고체 촬상 장치.
  10. 제5항에 있어서,
    상기 신호 검출부는 상기 기판 표면에 형성된 제1 도전형의 제4 반도체 영역으로 이루어진 것을 특징으로 하는 고체 촬상 장치.
  11. 삭제
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