JP3720014B2 - 固体撮像装置 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 264
- 239000010410 layer Substances 0.000 claims description 98
- 238000001514 detection method Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 27
- 239000002344 surface layer Substances 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 description 21
- 238000005036 potential barrier Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000007935 neutral effect Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- QVRVXSZKCXFBTE-UHFFFAOYSA-N n-[4-(6,7-dimethoxy-3,4-dihydro-1h-isoquinolin-2-yl)butyl]-2-(2-fluoroethoxy)-5-methylbenzamide Chemical compound C1C=2C=C(OC)C(OC)=CC=2CCN1CCCCNC(=O)C1=CC(C)=CC=C1OCCF QVRVXSZKCXFBTE-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14654—Blooming suppression
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関し、特にＣＭＯＳトランジスタ（Complementary Metal Oxide Semiconductor Transistor）を形成するロジックプロセスで製造可能なＣＭＯＳイメージセンサと呼ばれる固体撮像装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳロジックプロセスを使用して作るＣＭＯＳイメージセンサ（以下ＣＭＯＳセンサとも称する）は、チップの受光部にアンプを内蔵したＡＰＳ（アクティブピクセルセンサ）と呼ばれるものである。
これは、光によって発生した電荷を電流増幅して受光部外に取り出す方式で、画質的に有利となっている。
【０００３】
上記のＣＭＯＳセンサとしては、例えば、１画素あたりにアンプを構成するトランジスタを３から５個有する構成のＣＭＯＳイメージセンサ（代表して４トランジスタ構成のＣＭＯＳセンサと称する）が広く用いられている。
【０００４】
しかし、上記の４トランジスタ構成のＣＭＯＳセンサにおいては、上記の受光部内のアンプが占める面積により、開口率が２０％程度にとどまって開口率の向上が困難であるとともに、画素の縮小化が困難であるという問題点があり、センサ特性の向上をＣＭＯＳプロセスの微細化に頼っている面が大きい。
また、その構造上、信号電荷の完全空乏化ができず、ｋＴＣノイズと呼ばれるリセット動作に伴うノイズを信号成分に含んでしまう点が実用化に向けての大きな課題となる。
【０００５】
一方、完全空乏化可能な受光部を持つＣＭＯＳセンサとして、リセット時に信号電荷を完全に排出するタイプの電荷検出部を組み合わせた新しいＣＭＯＳセンサが開発されている。このタイプのＣＭＯＳセンサは、ｋＴＣノイズがゼロである高画質を実現できる潜在的な能力を持っており、高速駆動が可能であるという利点を有している。
【０００６】
上記の完全空乏化可能な受光部を持つＣＭＯＳセンサについて、いくつかの報告がなされている。
一つは、ＭＯＳゲート閾値変調型と呼ばれる基板の面内方向に電荷検出電流を流す構造を有するＣＭＯＳセンサであり、開口率が約３０％程度のものが開発されている（非特許文献１参照）。
【０００７】
しかし、上記のＭＯＳゲート閾値変調型のＣＭＯＳセンサは、電荷検出用ゲートと画素選択用のゲートが共用となっているため、非選択画素に強い光が当たって非選択画素のソース電流が流れ出してしまうと黒スミアとなるコンセプト的な問題点を有する。
【０００８】
また、縦型ＰＮＰトランジスタ（接合トランジスタ）によりシリコンウエハの深さ方向（以下縦方向）に電荷検出電流を流す構造を持つ電荷検出部が開発されている（特許文献１参照）。以下縦型ＰＮＰトランジスタ型センサと称する。
この縦型ＰＮＰトランジスタ型センサの開口率は約３０％程度となっており、ＭＯＳゲート閾値変調型のＣＭＯＳセンサに比べて電荷検出電流をより多く流すことができるため、ジョンソンノイズを大幅に低減できる。
また、画素選択用のゲートを電荷検出部と分離することが可能なので、ＭＯＳゲート閾値変調型のＣＭＯＳセンサにおいて問題となる黒スミアの点でも有利である。
【０００９】
【非特許文献１】
ミイダ・Ｔ（Ｍｉｉｄａ Ｔ．）他著、「局在化されたホール変調法による１．５Ｍピクセルイメージャー（１．５Ｍ Ｐｉｘｅｌ Ｉｍａｇｅｒｗｉｔｈ Ｌｏｃａｌｉｚｅｄ Ｈｏｌｅ Ｍｏｄｕｌａｔｉｏｎ Ｍｅｔｈｏｄ）」、アイエスエスシーシー・ダイジェスト・オブ・テクニカル・ペイパーズ（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）、（米国）、第５５巻、２００２年２月
【特許文献１】
米国特許出願公開第２００２／００５４２２５号明細書
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の縦型ＰＮＰトランジスタ型センサにおいては、ＣＭＯＳセンサに応用した場合、受光部内に電荷検出電流を流すためのソース・ドレイン領域のコンタクトが必要になる点が問題点となる。
これは、面積の有効利用の点から電荷検出部をそのまま受光部として使用することが望ましいが、ソース・ドレイン領域のコンタクトのための配線が受光部を遮光してしまうので開口率の低下を招く。さらに、シリサイドプロセスを採用する場合、受光部にコンタクトが存在することで暗電流や傷などの問題や、シリサイイド下部における不純物の濃度調整が難しく、縦型ＰＮＰトランジスタの特性を確保することが困難であるという問題が新たに発生する。
一方、受光部を別に設けた場合は、転送用ゲートや電荷検出部のための面積が必要となるため、受光部の面積を広く採れなくなり、開口率の低下が生じる。
また、目的の画素を選択するためのトランジスタが画素毎に必要となるが、通常のＮＭＯＳトランジスタを使用した場合、素子分離の面積が必要になり、さらに開口率は低下する。
【００１１】
このように、従来のイメージセンサの問題点で共通な点は、受光部面積の不足である。これはイメージセンサの重要な特性である感度と解像度に対して十分な余裕が無いことを示している。もちろん、微細加工技術とＯＣＬ（ｏｎ ｃｈｉｐ ｌｅｎｓ）である程度の改善は期待できるが、通常ＣＭＯＳで要求されるリーク電流とイメージセンサで要求されるリーク電流は異なり、ＣＭＯＳの微細加工技術をそのまま転用できるわけではない。また、受光部面積が小さい場合、ＯＣＬの焦点位置によって感度が変わってしまうため、Ｆ値の大きいレンズに対しては特殊なレンズ設計が要求されることもある。
【００１２】
本発明は上記の問題点に鑑みてなされたものであり、本発明は、ｋＴＣノイズをゼロにすることが可能な構造において、黒スミアや暗電流を抑制し、開口率を向上して受光部面積の不足を解消することができる固体撮像装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の固体撮像装置は、光を受光して信号電荷を生成および蓄積する受光部を有する画素が複数個集積された固体撮像装置であって、第１導電型の半導体基板と、上記半導体基板の主面に形成されている第２導電型の半導体層と、上記半導体層上にゲート絶縁膜を介して形成された画素選択用のゲート電極と、上記画素選択用のゲート電極の一方の側部に配置されている受光部において上記半導体層の表層に形成されている第１導電型の第１の半導体領域と、上記受光部の一部における上記半導体層の表層において、上記第１の半導体領域よりも深く形成されている第１導電型の第２の半導体領域と、上記画素選択用のゲート電極の他方の側部における上記半導体層の表層に形成されており、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第３の半導体領域とを有し、上記画素選択用のゲート電極と上記画素選択用のゲート電極の両側部に位置する上記第１の半導体領域及び上記第３の半導体領域とを含む画素選択用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給される。
【００１４】
上記の本発明の固体撮像装置は、好適には、上記受光部における上記半導体層において、光を受光して生成された信号電荷が蓄積され、上記受光部における上記半導体層において蓄積された信号電荷により、上記接合トランジスタの閾値が変調される。
【００１５】
上記の本発明の固体撮像装置は、好適には、上記半導体層上にゲート絶縁膜を介して形成されたリセット用のゲート電極と、上記リセット用のゲート電極の一方の側部における上記半導体層の表層に形成されている第２導電型の第４の半導体領域とをさらに有し、上記リセット用のゲート電極の他方の側部における上記半導体層の表層に上記第１の半導体領域が配置されており、上記リセット用のゲート電極と上記リセット用のゲート電極の両側部に位置する上記半導体層及び上記第４の半導体領域とを含む埋め込みチャネル型のリセット用トランジスタの動作により上記受光部において蓄積された上記信号電荷を上記受光部の外部へ排出する。
さらに好適には、一画素における上記画素選択用のゲート電極と一画素に隣接する画素における上記リセット用のゲート電極が接続されている。
【００１６】
上記の本発明の固体撮像装置は、好適には、上記受光部の外周であって、上記画素選択用のゲート電極および上記リセット用のゲート電極が形成されている部分以外の部分における上記半導体層の表層において、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第５の半導体領域が形成されている。
【００１７】
上記の本発明の固体撮像装置は、好適には、上記第５の半導体領域の外周であって隣接する画素間における半導体層の上層に、ゲート絶縁膜を介して、素子分離用のトランジスタのゲート電極となるフィールドプレートが形成されている。
【００１８】
上記の本発明の第１の固体撮像装置は、第１の半導体領域の形成領域にフォトダイオードが構成されて受光部となり、この領域の半導体層中に光を受光して生成された信号電荷が蓄積される。
また、半導体層、画素選択用のゲート電極、第１の半導体領域と第２の半導体領域、および、第３の半導体領域などから、画素選択用トランジスタが構成される。
ここで、受光部における半導体層において蓄積された信号電荷により、半導体基板、半導体層および第２の半導体領域から構成される接合トランジスタの閾値が変調される構成であり、画素選択用トランジスタがＯＮしたときに、信号電荷に応じて変調された電荷検出電流が流れる構成である。
【００１９】
本発明の第２の固体撮像装置は、複数の受光素子が直線状に配置された複数の画素列を有し、隣接する画素列において受光素子の配置がおおよそ１／２ピッチずれている固体撮像装置であって、上記受光素子は、第１導電型の半導体基板の主面に形成された第２導電型の半導体層と、画素列の一方の端部側において上記半導体層上に絶縁膜を介して形成された読み出し用ゲート電極と、画素列の他方の端部側において上記半導体層上に絶縁膜を介して形成されたリセット用ゲート電極と、上記読み出し用ゲート電極と上記リセット用ゲート電極との間の領域において上記半導体層上に形成された第１導電型の第１の半導体領域と、上記第１の半導体領域内の上記リセット用ゲート電極よりも上記読み出し用ゲート電極に近い領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域と、上記読み出し用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域と、上記リセット用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記半導体層よりも不純物濃度の高い第２導電型の第４の半導体領域とを有し、隣接する画素列において対向する受光素子の上記読み出し用ゲート電極と上記リセット用ゲート電極とが電気的に接続されており、上記読み出し用ゲート電極と上記第 1 の半導体領域と上記第３の半導体領域とを含む読み出し用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給され、上記リセット用ゲート電極と上記半導体層と上記第４の半導体領域とを含むリセット用トランジスタにより上記受光素子の受光部に蓄積された電荷が上記受光部の外部に排出される。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２１】
第１実施形態
本実施形態にかかる固体撮像装置はＣＭＯＳイメージセンサであり、図１はその平面図である。
各画素Ｅに、光を受光して信号電荷を生成および蓄積する受光部Ｒが設けられており、Ｐ型シリコン半導体基板（不図示）の主面に形成されたＮ型半導体層（不図示）の表層部分にＰ型半導体領域（第１の半導体領域）が形成され、この領域がフォトダイオードとなって受光部Ｒを構成する。
【００２２】
フォトダイオードとなるＰ型半導体領域内に、Ｐ型半導体領域よりも深く形成されているＰ+ 型半導体領域（第２の半導体領域）がスリット状に細長く形成されており、Ｐ+ 型半導体領域とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成されている。
【００２３】
また、フォトダイオードとなるＰ型半導体領域に隣接して、Ｎ型半導体層の上層にゲート絶縁膜を介して画素選択用のゲート電極ＳＧが形成されており、その側部におけるＮ型半導体層の表層部分にＰ型半導体領域およびＰ+ 型半導体領域よりも高濃度のＰ型不純物を含有するＰ++型半導体領域（第３の半導体領域）が形成されており、Ｐ型半導体領域とＰ+ 型半導体領域、および、Ｐ++型半導体領域がそれぞれソース・ドレイン領域である画素選択用トランジスタＴｒ1 が構成されている。Ｐ++型半導体領域にはコンタクトＣＴ1 が接続されている。
また、Ｐ++型半導体領域（第３の半導体領域）とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴa ）が構成されている。
【００２４】
さらに、フォトダイオードとなるＰ型半導体領域に隣接して、Ｎ型半導体層の上層にゲート絶縁膜を介してリセット用のゲート電極ＲＧが形成されており、その側部におけるＮ型半導体層の表層部分にＮ+ 型半導体領域（第４の半導体領域）が形成されており、Ｎ型半導体層内にチャネルが形成される埋め込みチャネル型であり、かつデプレッション型のリセット用トランジスタＴｒ2 が構成されている。Ｎ+ 型半導体領域にはコンタクトＣＴ2 が接続されている。
【００２５】
また、Ｐ型半導体領域（第１の半導体領域）の外周であって、画素選択用のゲート電極ＳＧおよびリセット用のゲート電極ＲＧが形成されている部分以外の部分における半導体層の表層において、Ｐ型半導体領域よりも高濃度のＰ型不純物を含有して素子分離用のポテンシャル障壁となるＰ++型半導体領域（第５の半導体領域）が形成されており、これによりＰ++型半導体領域（第５の半導体領域）とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）が構成されている。
さらに、Ｐ++型半導体領域（第５の半導体領域）の外周であって隣接する画素間における半導体層の上層に、ゲート絶縁膜を介して、素子分離用のトランジスタのゲート電極となるフィールドプレートＦＰが形成されている。
フィールドプレートＦＰをゲート電極、隣接する２画素のＰ++型半導体領域（第５の半導体領域）をソース・ドレインとするトランジスタは、フィールドプレートＦＰの電圧的な浮遊状態下ではＯＮしない閾値に設定されている。
フィールドプレートＦＰと画素選択用およびリセット用の各ゲート電極（ＳＧ，ＲＧ）の間は、ゲート材料が多層化するのを避けるため、一部Ｎ型半導体領域により分離する構造となっている。
【００２６】
上記のような構成の画素Ｅがマトリクス状に並べられてＣＭＯＳイメージセンサが構成されている。
さらに、上記の画素選択用のゲート電極ＳＧは、同じ列に配置された画素と接続されており、さらに隣接する列の配置された画素のリセット用のゲート電極ＲＧとも接続されている。
即ち、第ｎ番目のゲート電極Ｇn をリセット用のゲート電極とする画素ＲＧにおいては、隣接する第ｎ＋１番目のゲート電極Ｇn+1 が画素選択用のゲート電極ＳＧとなっており、第ｎ＋１番目のゲート電極Ｇn+1 をリセット用のゲート電極とする画素ＲＧにおいては、隣接する第ｎ＋２番目のゲート電極Ｇn+2 が画素選択用のゲート電極ＳＧとなってる。また、隣接する列間の画素の配置は、図１から明らかなように、おおよそ１／２ピッチずれている。
【００２７】
図２（Ａ）は図１中のＡ−Ａ’における断面図である。
Ｐ型シリコン半導体基板１０の主面に、Ｎ型半導体層（１２，１４）が形成されており、その表層部分にＰ型半導体領域（第１の半導体領域）１５が形成され、この領域がフォトダイオードＰＤとなって受光部を構成する。
【００２８】
フォトダイオードとなるＰ型半導体領域１５内に、Ｐ+ 型半導体領域（第２の半導体領域）１６が形成されており、Ｐ+ 型半導体領域１６とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成されている。
【００２９】
また、Ｐ型半導体領域１５に隣接して、Ｎ型半導体層（１２，１４）の上層にゲート絶縁膜１１を介して画素選択用のゲート電極１３ａ（ＳＧ）が形成されており、その側部におけるＮ型半導体層（１２，１４）の表層部分にＰ++型半導体領域（第３の半導体領域）１７が形成されており、ＰＭＯＳトランジスタである画素選択用トランジスタＴｒ1 が構成されている。
このＰ++型半導体領域１７とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタ）が構成されている。
【００３０】
また、Ｐ型半導体領域１５に隣接して、Ｎ型半導体層（１２，１４）の上層にゲート絶縁膜１１を介してリセット用のゲート電極１３ｂ（ＲＧ）が形成されており、その側部におけるＮ型半導体層（１２，１４）の表層部分にＮ+ 型半導体領域（第４の半導体領域）１８が形成されており、埋め込みチャネルを有するＮＭＯＳトランジスタであるリセット用トランジスタＴｒ2 が構成されている。
上記のＮ型半導体層（１２，１４）は、画素選択用のゲート電極１３ａ（ＳＧ）とリセット用のゲート電極１３ｂ（ＲＧ）の下部におけるＮ型半導体層１２と、それ以外の部分のＮ型半導体層１４とでＮ型不純物の濃度が異なっており、トランジスタの閾値やフォトダイオード特性の最適化のためにそれぞれ濃度が調整されている。
【００３１】
上記のゲート電極（１３ａ，１３ｂ）およびゲート絶縁膜１１の上層に、全面に酸化シリコンの層間絶縁膜１９が形成されている。
層間絶縁膜１９にはＰ++型半導体領域１７に到達するコンタクトＣＴ1 が開口されており、コンタクトプラグ２０が埋め込まれ、上層配線２２に接続されている。
一方、層間絶縁膜１９にはＮ+ 型半導体領域１８に到達するコンタクトＣＴ2が開口されており、コンタクトプラグ２１が埋め込まれ、上層配線２３に接続されている。
【００３２】
図２（Ｂ）は図２（Ａ）の断面図に対応するポテンシャル図であり、横軸は断面方向、縦軸はＮ型半導体領域の最大ポテンシャル（＋方向を下方とする）を示す。図２（Ａ）に対応させて、上記の構成のＣＭＯＳセンサの動作について説明する。
【００３３】
画素選択用トランジスタＴｒ1 と、リセット用トランジスタＴｒ2 は、それぞれは３値で駆動する。即ち、画素選択用トランジスタＴｒ1 のゲート電極ＳＧに印加される電圧φＸと、リセット用トランジスタＴｒ2 のゲート電極ＲＧに印加される電圧φＲＳＴは、高電圧（Ｈ）、中電圧（Ｍ）、低電圧（Ｌ）の３値を取り、各トランジスタのチャネル形成領域（ＣＨ1 ，ＣＨ2 ）にはＨ、Ｍ、Ｌで示すポテンシャルが生成される。
また、Ｐ++型半導体領域１７に接続する上層配線２２およびＮ+ 型半導体領域１８に接続する上層配線２３には、それぞれＶddに接続された定電流源およびＶddが印加される。
【００３４】
電圧φＸと電圧φＲＳＴが中電圧Ｍのとき、フォトダイオード領域ＰＤのポテンシャルは谷部となり、光を受光して生成された信号電荷が蓄積される。
最大に信号電荷が蓄積されたときの準位ＬＶは電圧φＲＳＴが中電圧Ｍであるときのポテンシャルに相当し、それ以上に生成された信号電荷はリセット用トランジスタＴｒ2 のポテンシャル障壁を越えて排出される。
【００３５】
フォトダイオード領域内のＰ+ 型半導体領域１６はポテンシャル障壁となっており、画素選択用トランジスタＴｒ1 のゲート電圧を低電圧Ｌとすると、図２（Ａ）に示すように、Ｐ+ 型半導体領域１６の部分に相当する接合トランジスタＪＴ1 を通って、上層配線２２からＰ型半導体基板１０へとホール電流である電荷検出電流Ｉが流れる。
このとき、フォトダイオード領域ＰＤにおいて蓄積された信号電荷により、接合トランジスタＪＴ1 の閾値が変調され、画素選択用トランジスタＴｒ1 のゲート電圧を低電圧ＬとしてトランジスタをＯＮとすると、信号電荷に応じて変調された電圧がＶout 端子に現れることになる。
【００３６】
また、リセット用トランジスタＴｒ2 のゲート電圧を高電圧Ｈとすることにより、フォトダイオード領域ＰＤにおいて蓄積された信号電荷を全て排出するリセット動作が行われる。
上記のフォトダイオード領域ＰＤにおいて信号電荷が蓄積されたときの出力電圧と、リセット動作後の出力電圧の差から、信号電荷の読み出しがなされる。
【００３７】
このように、中間値の時に全トランジスタはＯＦＦ状態となり、画素選択用トランジスタをＰＭＯＳトランジスタ、リセット用トランジスタをＮＭＯＳトランジスタとすることで、高電圧を印加するとリセット用トランジスタがＯＮとなり、低電圧を印加すると画素選択用トランジスタがＯＮとなる。これらの組み合わせで、画素の読み出しとリセットを行う。
【００３８】
図３は本実施形態に係るＣＭＯＳセンサの２画素分の等価回路図である。
１つの画素Ｅ1 は、フォトダイオードＰＤ1 、画素選択用トランジスタＴｒ1、リセット用トランジスタＴｒ2 および接合トランジスタＪＴ1 から構成され、第ｎ番目のゲート電極Ｇn がリセット用のゲート電極となり、一方、第ｎ＋１番目のゲート電極Ｇn+1 が画素選択用のゲート電極ＳＧとなる。
隣接画素Ｅ2 も同様の構成であり、フォトダイオードＰＤ2 、画素選択用トランジスタＴｒ3 、リセット用トランジスタＴｒ4 および接合トランジスタＪＴ2から構成され、上記の第ｎ＋１番目のゲート電極Ｇn+1 がリセット用トランジスタＴｒ4 のゲート電極ＲＧとなっている。
【００３９】
図４は、本実施形態に係るＣＭＯＳセンサにおける信号電荷の読み出しおよびリセット動作を示すタイミングチャートである。
図３における第ｎ番目のゲート電極Ｇn の印加電圧φｎ、第ｎ＋１番目のゲート電極Ｇn+1 の印加電圧φｎ＋１、画素Ｅ1 の出力電圧ｏｕｔ１を時刻Ｔに対して示している。
まず、初期値としてφｎとφｎ＋１をそれぞれ中電圧Ｍとする。このとき、受光部のフォトダイオードでは光を受光して信号電荷が生成される。
時刻Ｔ1 において、φｎ＋１を低電圧Ｌとし、画素選択用トランジスタをＯＮとすることで、蓄積された信号電荷により変調された出力電圧ｏｕｔ１が得られる。
次に、時刻Ｔ2 においてφｎを高電圧Ｈとし、リセット用トランジスタをＯＮとする。このとき、蓄積された信号電荷は全て排出される。
時刻Ｔ1 から時刻Ｔ2 までの時間ΔＴ1 の時間だけ、蓄積された信号電荷により変調された出力電圧ｏｕｔ１が得られる。
【００４０】
次に、時刻Ｔ3 においてφｎを中電圧Ｍとし、リセット用トランジスタをＯＦＦとする。このとき、信号電荷が全て排出された状態での出力電圧ｏｕｔ１が得られる。
時刻Ｔ4 において、φｎ＋１を中電圧Ｍとし、画素選択用トランジスタをＯＦＦとする。
時刻Ｔ3 から時刻Ｔ4 までの時間ΔＴ2 の時間だけ、信号電荷が全て排出された状態での出力電圧ｏｕｔ１が得られる。
上記のように得られた出力電圧ｏｕｔ１について、時間ΔＴ1 のときの出力と時間ΔＴ2 のときの出力との差Ｖout を取ることで、信号電荷に応じて変調された電圧を得ることができる。
【００４１】
上記の本実施形態のＣＭＯＳセンサは、画素選択用トランジスタがＯＮ状態の時に画素選択用トランジスタのソース・ドレイン領域のコンタクトから信号が出力される。
Ｐ型の基板と同じＰ型の表面中性領域に挟まれた電圧的な浮遊状態下にあるＮ型半導体領域に蓄積された信号電荷は、図２（Ａ）中の縦形ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）の閾値を変調し、画素選択用トランジスタＴｒ1 がＯＮになると電流が流れて、受光部のフォトダイオードを構成するＮ型半導体領域に蓄積された信号電荷量に応じた電圧が出力される。
ここで、画素選択用トランジスタのソース・ドレイン領域をＰ型とすることで、受光部内に金属配線を使用することなく、表面中性領域の電位読み出しが可能となる。この構造により、受光部内のコンタクトが不要になり、電流を流す際の直列抵抗となるコンタクトも減らすことができる。
また、電位出力の半導体領域がＰ型であるため、Ｖddを供給するＮ型の半導体領域とは空乏層で分離され、ＬＯＣＯＳ素子分離絶縁膜などによる素子分離は不要となるという長所を持つ。
【００４２】
また、上記のＣＭＯＳセンサは、電圧的な浮遊状態下にあるＮ型半導体領域に蓄積された信号電荷を受光部内にとどめるための電位障壁と、信号電荷を外部に排出するリセット動作をするための独立可変な電位障壁が必要になる。これを実現するために、閾値の異なる２種類の縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）と縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）を固定の電位障壁とし、埋め込みチャネルを有するＮチャネル型ＭＯＳトランジスタである、リセット用トランジスタＴｒ2 を独立可変の電位障壁とする。
このうち、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）は、電荷検出と蓄積電荷の電位障壁の二役を担っている。この構造はＮ型半導体領域の上層にＰ型の浮遊中性領域を作り込む構造となり、従来型の縦形ＰＮＰ構造と同様のソース電位の出力が可能となる。
上記のような電位障壁の組み合わせにより、１つのゲート電極を異なる画素のリセット用トランジスタのゲート電極と画素選択用トランジスタのゲート電極の双方に使用することが可能となる。即ち、画素選択用トランジスタＴｒ1 のゲート電極は図面上右側に配置されている画素のリセット用トランジスタのゲート電極と接続されており、右側に配置されている画素のリセットを行う場合は縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が電位障壁となり、同時にリセットされるのを防ぐことができる。
さらに、リセット用トランジスタのゲート電極の印加電圧にリセットパルスを入れない場合は、３種類の電位障壁のうちで最も電位障壁が低くなるように設計することでブルーミング抑制のためのバリアとしても機能する。
【００４３】
また、上記のＣＭＯＳセンサは、画素選択用トランジスタとリセット用トランジスタの部分以外は、縦型ＰＮＰトランジスタ（接合トランジスタ）で電位障壁を形成しており、Ｐ型の表面中性領域を何らかの方法で電気的に分離しないと画素毎に異なるソース電位がかけられず、画素選択ができない。
そこで、上下の画素間はＭＯＳ構造を利用したフィールドプレートＦＰを採用し、画素分離に必要な面積を抑えた構造となっている。
また、フィールドプレートＦＰと各ゲート間はゲート材料を多層化するのを避けるため、一部、Ｎ型の中性領域で分離する構造としている。
ここでＰＮ接合部は空乏層がシリコン表面に達するが、界面準位で発生した信号電荷は縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ，ＪＴb ，ＪＴc ）による電位障壁があるため受光部には流入せず、Ｎ型の中性領域に捨てられる。また、フィールドプレートＦＰ下の界面で発生した信号電荷も、縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）による電位障壁があるため受光部には流入せず、暗電流として観測されない。
【００４４】
また、上記のＣＭＯＳセンサは、図１に示す画素選択用トランジスタＴｒ1 のゲート電極は図面上右側に配置されている画素のリセット用トランジスタのゲート電極と接続されているが、右隣に配置されている画素をリセットする場合は、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が電位障壁となり、同時にリセットされるのを防いでいる構造となっており、このように隣接する画素において画素選択用トランジスタＴｒ1 のゲート電極とリセット用トランジスタのゲート電極を共用することが可能となったものである。
【００４５】
次に、本実施形態に係るＣＭＯＳセンサの製造方法について説明する。
まず、図５（Ａ）に示すように、Ｐ型シリコン半導体基板１０の主面に、例えば熱酸化法によりゲート酸化膜１１を形成する。
次に、センサ領域を開口する保護膜（不図示）などを形成した後、図５（Ｂ）に示すように、例えばＮ型の導電性不純物ＤＰ１として、リンを１５０ｋｅＶの注入エネルギーおよび８×１０11／ｃｍ2 のドーズ量でイオン注入し、トランジスタの閾値を調整するように、Ｐ型シリコン半導体基板１０の主面にＮ型半導体層１２を形成する。
【００４６】
次に、図５（Ｃ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりゲート電極パターンのレジスト膜（不図示）を形成し、これをマスクとした反応性イオンエッチングなどのエッチング処理によりポリシリコンをパターン加工し、画素選択用トランジスタのゲート電極１３ａと、リセット用トランジスタのゲート電極１３ｂを形成する。
【００４７】
次に、センサ領域を開口する保護膜（不図示）などを形成した後、図６（Ａ）に示すように、例えばＮ型の導電性不純物ＤＰ２として、リンを２２０ｋｅＶの注入エネルギーおよび２．５×１０12／ｃｍ2 のドーズ量でイオン注入し、ゲート電極（１３ａ，１３ｂ）の下部を除くＮ型半導体層１２において、フォトダイオード用にＮ型不純物濃度を調整したＮ型半導体層１４を形成する。
【００４８】
次に、図６（Ｂ）に示すように、フォトダイオード領域および画素選択用トランジスタ領域を開口するレジスト膜ＰＲ１をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ３として、ホウ素を２０ｋｅＶの注入エネルギーおよび６．５×１０12／ｃｍ2 のドーズ量でイオン注入し、Ｎ型半導体層１４の表層部分にＰ型半導体領域（第１の半導体領域）１５を形成する。
【００４９】
次に、図６（Ｃ）に示すように、フォトダイオード領域の一部をスリット状に開口するレジスト膜ＰＲ２をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ４として、ホウ素を１４０ｋｅＶの注入エネルギーおよび１．８×１０12／ｃｍ2 のドーズ量でイオン注入し、フォトダイオードとなるＰ型半導体領域１５内におけるＮ型半導体層１４の表層部分にＰ+ 型半導体領域（第２の半導体領域）１６を形成する。
これにより、Ｐ+ 型半導体領域１６とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成される。
【００５０】
次に、図７（Ａ）に示すように、画素選択用トランジスタの一方のソース・ドレイン領域を開口するレジスト膜ＰＲ３をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ５として、ホウ素を３０ｋｅＶの注入エネルギーおよび１．２×１０13／ｃｍ2 のドーズ量でイオン注入し、Ｎ型半導体層１４の表層部分に、画素選択用トランジスタのソース・ドレイン領域となるＰ++型半導体領域（第３の半導体領域）１７を形成する。
これにより、Ｐ++型半導体領域１７と、Ｐ型半導体領域１５およびＰ+ 型半導体領域１６をソース・ドレイン領域とする画素選択用のＰＭＯＳトランジスタＴｒ1 が構成される。さらに、Ｐ++型半導体領域１７とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴa ）が構成される。
【００５１】
次に、図７（Ｂ）に示すように、リセット用トランジスタの一方のソース・ドレイン領域を開口するレジスト膜ＰＲ４をフォトリソグラフィー工程により形成し、例えばＮ型の導電性不純物ＤＰ６をイオン注入し、Ｎ型半導体層１４の表層部分にＮ+ 型半導体領域（第４の半導体領域）１８を形成する。
これにより、Ｎ+ 型半導体領域１８およびＮ型半導体層１４をソース・ドレイン領域とする埋め込みチャネル型のリセット用のＮＭＯＳトランジスタＴｒ2 が構成される。
【００５２】
次に、図７（Ｃ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、層間絶縁膜１９を形成する。
次に、図８（Ａ）に示すように、Ｐ++型半導体領域１７およびＮ+ 型半導体領域１８に達するコンタクトホール（ＣＴ１，ＣＴ２）をそれぞれ開口し、図８（Ｂ）に示すように導電性材料で埋め込んで、Ｐ++型半導体領域１７に接続するコンタクトプラグ２０を形成し、一方、Ｎ+ 型半導体領域１８に接続するコンタクトプラグ２１を形成する。
次に、図８（Ｃ）に示すように、コンタクトプラグ２０に接続する上層配線２２と、コンタクトプラグ２１に接続する上層配線２３をそれぞれ形成し、図２（Ａ）に示す構成のＣＭＯＳセンサとすることができる。
【００５３】
上記のように、本実施形態に係るＣＭＯＳセンサの製造方法において、図７（Ｂ）に示すＮ+ 型半導体領域（第４の半導体領域）１８の形成工程以降は、ＣＭＯＳプロセスを適用して行うことができる。
即ち、通常のＣＭＯＳアナログプロセスに５マスクを追加することで、本実施形態のＣＭＯＳセンサに好適な半導体領域（拡散層）を作り込むことが可能である。追加工程数からも明らかなように、画素に使用するトランジスタの全てはアナログＣＭＯＳの流用ではなく、画質重視の専用トランジスタとなる。
【００５４】
本実施形態に係るＣＭＯＳセンサにおいて、電荷検出のための電流を深さ方向に流す新たな電荷検出方法は、リセット動作に伴うｋＴＣノイズの発生が無く、黒スミアの問題も無い。また、電荷検出電流を大きく取れるのでジョンソンノイズも低減できる。
この新たな電荷検出部にＰＭＯＳトランジスタを採用することにより、受光部内にコンタクトがあることによる開口率向上の困難さと、シリサイドプロセスを採用する場合における暗電流や傷などの問題やシリサイド下部における不純物の濃度調整が難しいという問題を解決可能である。同じデザインルールでも高い開口率を実現でき、高感度、高解像度のＣＭＯＳセンサの実現が可能になる。
【００５５】
（実施例１）
上記の製造方法により製造したＣＭＯＳセンサについて、信号電荷の読み出しおよびリセット動作を行った。
動作は、図４に示すタイミングチャートに従って行い、明時と暗時においてそれぞれ行った。
結果を図９に示す。図９（Ａ）および（Ｂ）は、それぞれ明時と暗時における出力電圧（Ｖ）を時間（Ｔ）に対してプロットした図である。
図９（Ａ）に示す明時において、時間ΔＴ1 において、蓄積された信号電荷により変調された出力電圧（Ｖ1 ）が、時間ΔＴ2 において、蓄積された信号電荷が完全に排出されたときの出力電圧（Ｖ2 ）が、また、リセットによる信号電荷の排出中において、出力電圧（Ｖ0 ）が、それぞれ得られた。この出力電圧の差（Ｖ1 −Ｖ2 ）から、明時において信号電荷に応じて変調された電圧を得ることができた。
また、図９（Ｂ）に示す暗時において、時間ΔＴ1 における蓄積された信号電荷により変調された出力電圧（Ｖ1 ）と、時間ΔＴ2 における蓄積された信号電荷が完全に排出されたときの出力電圧（Ｖ2 ）とが等しい値となって得られた。即ち、暗時においては蓄積電荷が実質的にゼロであることが示された。
【００５６】
（実施例２）
試料として上記の製造方法により製造したＣＭＯＳセンサを２個準備し、それぞれについてリセット前後における出力電圧の差（Ｖout ＝Ｖ1 −Ｖ2 ）の光量依存性を調べた。
結果を図１０（Ａ）および（Ｂ）に示す。どちらのＣＭＯＳセンサ試料においても、２０〜３０ルクスの明るさまで、出力電圧の差はほぼ線型に変化し、再現性もあることが確認された。
【００５７】
第２実施形態
図１１は本実施形態に係るＣＭＯＳセンサの断面図である。
実質的に第１実施形態に係るＣＭＯＳセンサと同様の構成であるが、出力用のソース・ドレイン領域のコンタクト側をＶddではなく接地（ＧＮＤ）していることが異なっている。
即ち、ＰＭＯＳトランジスタを駆動するために必要な基板電位Ｖsub を利用して、Ｐ型シリコン半導体基板１０から縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）を通して、画素選択用トランジスタ（ＰＭＯＳトランジスタ）Ｔｒ1へと、第１実施形態とは逆に方向に電荷検出電流Ｉを流すことになる。
【００５８】
本実施形態に係るＣＭＯＳセンサは、まず、ＰＭＯＳトランジスタである画素選択用トランジスタのソース・ドレイン領域に基板電位Ｖsub より低い電圧しかかからないので、Ｖout のＤＣレベルが高くなり過ぎてＶout −Ｖdd間に順方向電流が流れる危険性が全くないという利点を有する。このことは、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）に、より大きな電流を流すことが可能であることを意味している。
さらに、画素選択用トランジスタの読み出しパルスの電圧を０Ｖから少し上げると、電流量が十分にあれば飽和領域で動作し、短チャネル効果を利用して通常のゲインに対して十数倍のゲインを稼ぐことが可能であるという最大の利点を有する。
以下に、上述の通常のゲインに対して十数倍のゲインを稼ぐことが可能であることの原理を説明する。
【００５９】
図１２は、第２実施形態に係るＣＭＯＳセンサにおいて画素選択用トランジスタとして使用しているＰＭＯＳトランジスタのＩ−Ｖ特性を測定したものである。
通常の画素情報の読み出し条件はＰＭＯＳのゲートバイアスが０Ｖであり、出力のＤＣレベルが１．５Ｖ付近なので、ＰＭＯＳトランジスタは線形領域で動作している。この時は、ＰＭＯＳトランジスタは単にスイッチとして働き、ｄＶd／ｄＶs はほぼ１である。
【００６０】
ここで、読み出し時のゲートバイアスを０Ｖから３００ｍＶに変化させると、出力ＤＣレベルが１．５Ｖの場合、飽和領域に移行する。この領域では、受光部に蓄積される信号電荷が減少してＰＭＯＳトランジスタへの入力電圧Ｖs が下がった場合、ゲート−ソース間の電圧Ｖgsが下がるため、一定電流を流している条件下では、ドレイン電圧Ｖd （Ｖout ）はより大きく下がることになる。この効果は、画素選択用トランジスタのドレイン側を出力端子とした時に発生するものであり、本実施形態において図１１に示す方向に電荷検出電流Ｉを流す場合においてのみ得られる特性である。
【００６１】
図１２のように、短チャネルのＦＥＴは飽和領域においてもドレイン電圧（Ｖout ）に対してソース・ドレイン間電流（Ｉout ）が一定とはならず、飽和領域においてｄＶd ／ｄＶs は１から無限大の範囲となり、電圧利得も１から無限大の範囲でトランジスタ長により制御可能である。
図１３は、第２実施形態に係るＣＭＯＳセンサにおいてドレイン出力電位をリセットゲートバイアスに対してプロットした図であり、縦軸はＰＭＯＳトランジスタのドレイン出力電位（Ｖout ）であり、横軸はリセットゲートバイアス（リセット用トランジスタのゲート電極印加電圧）を示す。Ａは線型領域動作時（ゲート電圧０．０Ｖ）の特性を示し、Ｂは飽和領域動作時（ゲート電圧０．３Ｖ）の特性を示す。飽和領域とすることで傾きが大きくなり、電圧利得が向上していることを示す。
【００６２】
この飽和領域への移行は、画素選択トランジスタのゲート電極印加電圧を低電圧Ｌ側の電位とすることや、基板電位Ｖsub や電荷検出電流量の制御により実現できるため、デバイスの要求により、動作時に必要に応じて高ゲインモードに移行できる。
このモードは画素選択ゲートのバイアス値とゲート長によってゲインが左右されるため用途が限られるが、例えば、デジタルスチルカメラのオ−トフォーカス動作時や、プレビューモードなどへの応用が考えられる。
【００６３】
第１実施形態と同様に、本実施形態に係るＣＭＯＳセンサにおいて、電荷検出のための電流を深さ方向に流す新たな電荷検出方法は、リセット動作に伴うｋＴＣノイズの発生が無く、黒スミアの問題も無い。また、電荷検出電流を大きく取れるのでジョンソンノイズも低減でき、電荷検出部にＰＭＯＳトランジスタを採用することにより、受光部内にコンタクトがあることによる開口率向上の困難さと、シリサイドプロセスを採用する場合における暗電流や傷などの問題やシリサイド下部における不純物の濃度調整が難しいという問題を解決可能である。同じデザインルールでも高い開口率を実現でき、高感度、高解像度のＣＭＯＳセンサの実現が可能になる。
さらに、このＰＭＯＳトランジスタは電圧利得向上の手段としても活用することが可能であり、超高感度のｋＴＣノイズをゼロにすることが可能なＣＭＯＳセンサを実現することが可能となる。
【００６４】
従来方法に係る４トランジスタ構成のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が４個（電流増幅のみ）であり、５μｍセルにおいて開口率は２０％程度であり、暗電流ノイズ、ｋＴＣノイズ（リセットノイズ）、熱雑音、信号のショットノイズ、固定パターンノイズなどのノイズがある。
また、同じく従来方法に係るＭＯＳゲート閾値変調型のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が１個（電流増幅のみ）であり、５μｍセルにおいて開口率は３０％程度であり、熱雑音、信号のショットノイズ、固定パターンノイズなどのノイズがある。
また、同じく従来方法に係る縦型ＰＮＰトランジスタ型のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が２個（電流増幅のみ）であり、５μｍセルにおいて開口率は３０％程度であり、暗電流ノイズ、信号のショットノイズ、固定パターンノイズなどのノイズがある。
これに対して、本発明の２つの実施形態に係るＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が２個（電流電圧増幅）であり、５μｍセルにおいて開口率を６０％程度にまで向上させることができ、固定パターンノイズのみにノイズを抑制することができる。
【００６５】
上述のように、本発明の２つの実施形態のＣＭＯＳセンサは、受光部内に従来必要であったコンタクトを無くすだけでなく、非選択画素のリーク電流の低減を実現でき、更に素子分離領域を大幅に減らすことができる。
また、電荷検出電流を流す縦型ＰＮＰトランジスタ（接合トランジスタ）を蓄積電荷に対する電位障壁としても使用し、画素選択ゲートとリセットゲートの共用化を可能とした結果、高い開口率を実現可能である。
さらに、画素選択用トランジスタに流れる電荷検出電流の流れる方向によっては、画素内アンプとして使用することが可能となる。
【００６６】
本発明は、上記の実施形態に限定されない。
例えば、実施形態においてはＣＭＯＳセンサに対して説明しているが、ＣＭＯセンサ以外の固体撮像装置に適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００６７】
【発明の効果】
本発明の固体撮像装置によれば、ｋＴＣノイズをゼロにすることが可能な構造において、黒スミアや暗電流を抑制し、開口率を向上して受光部面積の不足を解消することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係るＣＭＯＳセンサの平面図である。
【図２】図２（Ａ）は図１中のＡ−Ａ’における断面図であり、図２（Ｂ）は図２（Ａ）の断面図に対応するポテンシャル図である。
【図３】図３は第１実施形態に係るＣＭＯＳセンサの２画素分の等価回路図である。
【図４】図４は第１実施形態に係るＣＭＯＳセンサにおける信号電荷の読み出しおよびリセット動作を示すタイミングチャートである。
【図５】図５（Ａ）〜（Ｃ）は第１実施形態に係るＣＭＯＳセンサの製造方法の製造工程を示す断面図である。
【図６】図６（Ａ）〜（Ｃ）は図５の続きの工程を示す断面図である。
【図７】図７（Ａ）〜（Ｃ）は図６の続きの工程を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は図７の続きの工程を示す断面図である。
【図９】図９（Ａ）および（Ｂ）は実施例１に係るＣＭＯＳセンサにおいて明時と暗時における出力電圧（Ｖ）を時間（Ｔ）に対してプロットした図である。
【図１０】図１０（Ａ）および（Ｂ）は実施例２に係るＣＭＯＳセンサリセット前後における出力電圧の差の光量依存性を示す図である。
【図１１】図１１は第２実施形態に係るＣＭＯＳセンサの断面図である。
【図１２】図１２は、第２実施形態に係るＣＭＯＳセンサにおいて画素選択用トランジスタとして使用しているＰＭＯＳトランジスタのＩ−Ｖ特性を測定したものである。
【図１３】図１３は、第２実施形態に係るＣＭＯＳセンサにおいてドレイン出力電位をリセットゲートバイアスに対してプロットした図である。
【符号の説明】
１０…ｐ型半導体基板、１１…ゲート絶縁膜、１２…Ｎ型半導体層、１３ａ…画素選択用トランジスタのゲート電極、１３ｂ…リセット用トランジスタのゲート電極、１４…Ｎ型半導体層、１５…Ｐ型半導体領域（第１の半導体領域）、１６…Ｐ+ 型半導体領域（第２の半導体領域）、１７…Ｐ++型半導体領域（第３の半導体領域）、１８…Ｎ+ 型半導体領域（第４の半導体領域）、１９…層間絶縁膜、２０，２１…コンタクトプラグ、２２，２３上層配線、Ｎ…Ｎ型半導体層、Ｐ…Ｐ型半導体領域、Ｐ+ …Ｐ+ 型半導体領域、Ｐ++…Ｐ++型半導体領域、Ｎ+…Ｎ+ 型半導体領域、ＳＧ…画素選択用トランジスタのゲート電極、ＲＧ…リセット用トランジスタのゲート電極、Ｇn ，Ｇn+1 ，Ｇn+2 …ゲート電極、ＦＰ…フィールドプレート、Ｅ，Ｅ1 ，Ｅ2 …画素、Ｒ…受光部、Ｔｒ1 ，Ｔｒ3 …画素選択用トランジスタ、Ｔｒ2 ，Ｔｒ4 …リセット用トランジスタ、ＪＴ1 ，ＪＴ2 ，ＪＴa ，ＪＴb ，ＪＴc …縦型ＰＮＰトランジスタ（接合トランジスタ）、ＣＴ1 ，ＣＴ2 …コンタクト、ＰＤ，ＰＤ1 ，ＰＤ2 …フォトダイオード、ＣＨ1 ，ＣＨ2 …チャネル形成領域、Ｌ…低電圧、Ｍ…中電圧、Ｈ…高電圧、Ｉ…電荷検出電流、ＤＰ１，ＤＰ２，ＤＰ６…Ｎ型の導電性不純物、ＤＰ３〜ＤＰ５…Ｐ型の導電性不純物、ＰＲ１〜ＰＲ４…レジスト膜
【発明の属する技術分野】
本発明は固体撮像装置に関し、特にＣＭＯＳトランジスタ（Complementary Metal Oxide Semiconductor Transistor）を形成するロジックプロセスで製造可能なＣＭＯＳイメージセンサと呼ばれる固体撮像装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳロジックプロセスを使用して作るＣＭＯＳイメージセンサ（以下ＣＭＯＳセンサとも称する）は、チップの受光部にアンプを内蔵したＡＰＳ（アクティブピクセルセンサ）と呼ばれるものである。
これは、光によって発生した電荷を電流増幅して受光部外に取り出す方式で、画質的に有利となっている。
【０００３】
上記のＣＭＯＳセンサとしては、例えば、１画素あたりにアンプを構成するトランジスタを３から５個有する構成のＣＭＯＳイメージセンサ（代表して４トランジスタ構成のＣＭＯＳセンサと称する）が広く用いられている。
【０００４】
しかし、上記の４トランジスタ構成のＣＭＯＳセンサにおいては、上記の受光部内のアンプが占める面積により、開口率が２０％程度にとどまって開口率の向上が困難であるとともに、画素の縮小化が困難であるという問題点があり、センサ特性の向上をＣＭＯＳプロセスの微細化に頼っている面が大きい。
また、その構造上、信号電荷の完全空乏化ができず、ｋＴＣノイズと呼ばれるリセット動作に伴うノイズを信号成分に含んでしまう点が実用化に向けての大きな課題となる。
【０００５】
一方、完全空乏化可能な受光部を持つＣＭＯＳセンサとして、リセット時に信号電荷を完全に排出するタイプの電荷検出部を組み合わせた新しいＣＭＯＳセンサが開発されている。このタイプのＣＭＯＳセンサは、ｋＴＣノイズがゼロである高画質を実現できる潜在的な能力を持っており、高速駆動が可能であるという利点を有している。
【０００６】
上記の完全空乏化可能な受光部を持つＣＭＯＳセンサについて、いくつかの報告がなされている。
一つは、ＭＯＳゲート閾値変調型と呼ばれる基板の面内方向に電荷検出電流を流す構造を有するＣＭＯＳセンサであり、開口率が約３０％程度のものが開発されている（非特許文献１参照）。
【０００７】
しかし、上記のＭＯＳゲート閾値変調型のＣＭＯＳセンサは、電荷検出用ゲートと画素選択用のゲートが共用となっているため、非選択画素に強い光が当たって非選択画素のソース電流が流れ出してしまうと黒スミアとなるコンセプト的な問題点を有する。
【０００８】
また、縦型ＰＮＰトランジスタ（接合トランジスタ）によりシリコンウエハの深さ方向（以下縦方向）に電荷検出電流を流す構造を持つ電荷検出部が開発されている（特許文献１参照）。以下縦型ＰＮＰトランジスタ型センサと称する。
この縦型ＰＮＰトランジスタ型センサの開口率は約３０％程度となっており、ＭＯＳゲート閾値変調型のＣＭＯＳセンサに比べて電荷検出電流をより多く流すことができるため、ジョンソンノイズを大幅に低減できる。
また、画素選択用のゲートを電荷検出部と分離することが可能なので、ＭＯＳゲート閾値変調型のＣＭＯＳセンサにおいて問題となる黒スミアの点でも有利である。
【０００９】
【非特許文献１】
ミイダ・Ｔ（Ｍｉｉｄａ Ｔ．）他著、「局在化されたホール変調法による１．５Ｍピクセルイメージャー（１．５Ｍ Ｐｉｘｅｌ Ｉｍａｇｅｒｗｉｔｈ Ｌｏｃａｌｉｚｅｄ Ｈｏｌｅ Ｍｏｄｕｌａｔｉｏｎ Ｍｅｔｈｏｄ）」、アイエスエスシーシー・ダイジェスト・オブ・テクニカル・ペイパーズ（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）、（米国）、第５５巻、２００２年２月
【特許文献１】
米国特許出願公開第２００２／００５４２２５号明細書
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の縦型ＰＮＰトランジスタ型センサにおいては、ＣＭＯＳセンサに応用した場合、受光部内に電荷検出電流を流すためのソース・ドレイン領域のコンタクトが必要になる点が問題点となる。
これは、面積の有効利用の点から電荷検出部をそのまま受光部として使用することが望ましいが、ソース・ドレイン領域のコンタクトのための配線が受光部を遮光してしまうので開口率の低下を招く。さらに、シリサイドプロセスを採用する場合、受光部にコンタクトが存在することで暗電流や傷などの問題や、シリサイイド下部における不純物の濃度調整が難しく、縦型ＰＮＰトランジスタの特性を確保することが困難であるという問題が新たに発生する。
一方、受光部を別に設けた場合は、転送用ゲートや電荷検出部のための面積が必要となるため、受光部の面積を広く採れなくなり、開口率の低下が生じる。
また、目的の画素を選択するためのトランジスタが画素毎に必要となるが、通常のＮＭＯＳトランジスタを使用した場合、素子分離の面積が必要になり、さらに開口率は低下する。
【００１１】
このように、従来のイメージセンサの問題点で共通な点は、受光部面積の不足である。これはイメージセンサの重要な特性である感度と解像度に対して十分な余裕が無いことを示している。もちろん、微細加工技術とＯＣＬ（ｏｎ ｃｈｉｐ ｌｅｎｓ）である程度の改善は期待できるが、通常ＣＭＯＳで要求されるリーク電流とイメージセンサで要求されるリーク電流は異なり、ＣＭＯＳの微細加工技術をそのまま転用できるわけではない。また、受光部面積が小さい場合、ＯＣＬの焦点位置によって感度が変わってしまうため、Ｆ値の大きいレンズに対しては特殊なレンズ設計が要求されることもある。
【００１２】
本発明は上記の問題点に鑑みてなされたものであり、本発明は、ｋＴＣノイズをゼロにすることが可能な構造において、黒スミアや暗電流を抑制し、開口率を向上して受光部面積の不足を解消することができる固体撮像装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の固体撮像装置は、光を受光して信号電荷を生成および蓄積する受光部を有する画素が複数個集積された固体撮像装置であって、第１導電型の半導体基板と、上記半導体基板の主面に形成されている第２導電型の半導体層と、上記半導体層上にゲート絶縁膜を介して形成された画素選択用のゲート電極と、上記画素選択用のゲート電極の一方の側部に配置されている受光部において上記半導体層の表層に形成されている第１導電型の第１の半導体領域と、上記受光部の一部における上記半導体層の表層において、上記第１の半導体領域よりも深く形成されている第１導電型の第２の半導体領域と、上記画素選択用のゲート電極の他方の側部における上記半導体層の表層に形成されており、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第３の半導体領域とを有し、上記画素選択用のゲート電極と上記画素選択用のゲート電極の両側部に位置する上記第１の半導体領域及び上記第３の半導体領域とを含む画素選択用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給される。
【００１４】
上記の本発明の固体撮像装置は、好適には、上記受光部における上記半導体層において、光を受光して生成された信号電荷が蓄積され、上記受光部における上記半導体層において蓄積された信号電荷により、上記接合トランジスタの閾値が変調される。
【００１５】
上記の本発明の固体撮像装置は、好適には、上記半導体層上にゲート絶縁膜を介して形成されたリセット用のゲート電極と、上記リセット用のゲート電極の一方の側部における上記半導体層の表層に形成されている第２導電型の第４の半導体領域とをさらに有し、上記リセット用のゲート電極の他方の側部における上記半導体層の表層に上記第１の半導体領域が配置されており、上記リセット用のゲート電極と上記リセット用のゲート電極の両側部に位置する上記半導体層及び上記第４の半導体領域とを含む埋め込みチャネル型のリセット用トランジスタの動作により上記受光部において蓄積された上記信号電荷を上記受光部の外部へ排出する。
さらに好適には、一画素における上記画素選択用のゲート電極と一画素に隣接する画素における上記リセット用のゲート電極が接続されている。
【００１６】
上記の本発明の固体撮像装置は、好適には、上記受光部の外周であって、上記画素選択用のゲート電極および上記リセット用のゲート電極が形成されている部分以外の部分における上記半導体層の表層において、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第５の半導体領域が形成されている。
【００１７】
上記の本発明の固体撮像装置は、好適には、上記第５の半導体領域の外周であって隣接する画素間における半導体層の上層に、ゲート絶縁膜を介して、素子分離用のトランジスタのゲート電極となるフィールドプレートが形成されている。
【００１８】
上記の本発明の第１の固体撮像装置は、第１の半導体領域の形成領域にフォトダイオードが構成されて受光部となり、この領域の半導体層中に光を受光して生成された信号電荷が蓄積される。
また、半導体層、画素選択用のゲート電極、第１の半導体領域と第２の半導体領域、および、第３の半導体領域などから、画素選択用トランジスタが構成される。
ここで、受光部における半導体層において蓄積された信号電荷により、半導体基板、半導体層および第２の半導体領域から構成される接合トランジスタの閾値が変調される構成であり、画素選択用トランジスタがＯＮしたときに、信号電荷に応じて変調された電荷検出電流が流れる構成である。
【００１９】
本発明の第２の固体撮像装置は、複数の受光素子が直線状に配置された複数の画素列を有し、隣接する画素列において受光素子の配置がおおよそ１／２ピッチずれている固体撮像装置であって、上記受光素子は、第１導電型の半導体基板の主面に形成された第２導電型の半導体層と、画素列の一方の端部側において上記半導体層上に絶縁膜を介して形成された読み出し用ゲート電極と、画素列の他方の端部側において上記半導体層上に絶縁膜を介して形成されたリセット用ゲート電極と、上記読み出し用ゲート電極と上記リセット用ゲート電極との間の領域において上記半導体層上に形成された第１導電型の第１の半導体領域と、上記第１の半導体領域内の上記リセット用ゲート電極よりも上記読み出し用ゲート電極に近い領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域と、上記読み出し用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域と、上記リセット用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記半導体層よりも不純物濃度の高い第２導電型の第４の半導体領域とを有し、隣接する画素列において対向する受光素子の上記読み出し用ゲート電極と上記リセット用ゲート電極とが電気的に接続されており、上記読み出し用ゲート電極と上記第 1 の半導体領域と上記第３の半導体領域とを含む読み出し用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給され、上記リセット用ゲート電極と上記半導体層と上記第４の半導体領域とを含むリセット用トランジスタにより上記受光素子の受光部に蓄積された電荷が上記受光部の外部に排出される。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２１】
第１実施形態
本実施形態にかかる固体撮像装置はＣＭＯＳイメージセンサであり、図１はその平面図である。
各画素Ｅに、光を受光して信号電荷を生成および蓄積する受光部Ｒが設けられており、Ｐ型シリコン半導体基板（不図示）の主面に形成されたＮ型半導体層（不図示）の表層部分にＰ型半導体領域（第１の半導体領域）が形成され、この領域がフォトダイオードとなって受光部Ｒを構成する。
【００２２】
フォトダイオードとなるＰ型半導体領域内に、Ｐ型半導体領域よりも深く形成されているＰ+ 型半導体領域（第２の半導体領域）がスリット状に細長く形成されており、Ｐ+ 型半導体領域とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成されている。
【００２３】
また、フォトダイオードとなるＰ型半導体領域に隣接して、Ｎ型半導体層の上層にゲート絶縁膜を介して画素選択用のゲート電極ＳＧが形成されており、その側部におけるＮ型半導体層の表層部分にＰ型半導体領域およびＰ+ 型半導体領域よりも高濃度のＰ型不純物を含有するＰ++型半導体領域（第３の半導体領域）が形成されており、Ｐ型半導体領域とＰ+ 型半導体領域、および、Ｐ++型半導体領域がそれぞれソース・ドレイン領域である画素選択用トランジスタＴｒ1 が構成されている。Ｐ++型半導体領域にはコンタクトＣＴ1 が接続されている。
また、Ｐ++型半導体領域（第３の半導体領域）とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴa ）が構成されている。
【００２４】
さらに、フォトダイオードとなるＰ型半導体領域に隣接して、Ｎ型半導体層の上層にゲート絶縁膜を介してリセット用のゲート電極ＲＧが形成されており、その側部におけるＮ型半導体層の表層部分にＮ+ 型半導体領域（第４の半導体領域）が形成されており、Ｎ型半導体層内にチャネルが形成される埋め込みチャネル型であり、かつデプレッション型のリセット用トランジスタＴｒ2 が構成されている。Ｎ+ 型半導体領域にはコンタクトＣＴ2 が接続されている。
【００２５】
また、Ｐ型半導体領域（第１の半導体領域）の外周であって、画素選択用のゲート電極ＳＧおよびリセット用のゲート電極ＲＧが形成されている部分以外の部分における半導体層の表層において、Ｐ型半導体領域よりも高濃度のＰ型不純物を含有して素子分離用のポテンシャル障壁となるＰ++型半導体領域（第５の半導体領域）が形成されており、これによりＰ++型半導体領域（第５の半導体領域）とＰ型半導体基板の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）が構成されている。
さらに、Ｐ++型半導体領域（第５の半導体領域）の外周であって隣接する画素間における半導体層の上層に、ゲート絶縁膜を介して、素子分離用のトランジスタのゲート電極となるフィールドプレートＦＰが形成されている。
フィールドプレートＦＰをゲート電極、隣接する２画素のＰ++型半導体領域（第５の半導体領域）をソース・ドレインとするトランジスタは、フィールドプレートＦＰの電圧的な浮遊状態下ではＯＮしない閾値に設定されている。
フィールドプレートＦＰと画素選択用およびリセット用の各ゲート電極（ＳＧ，ＲＧ）の間は、ゲート材料が多層化するのを避けるため、一部Ｎ型半導体領域により分離する構造となっている。
【００２６】
上記のような構成の画素Ｅがマトリクス状に並べられてＣＭＯＳイメージセンサが構成されている。
さらに、上記の画素選択用のゲート電極ＳＧは、同じ列に配置された画素と接続されており、さらに隣接する列の配置された画素のリセット用のゲート電極ＲＧとも接続されている。
即ち、第ｎ番目のゲート電極Ｇn をリセット用のゲート電極とする画素ＲＧにおいては、隣接する第ｎ＋１番目のゲート電極Ｇn+1 が画素選択用のゲート電極ＳＧとなっており、第ｎ＋１番目のゲート電極Ｇn+1 をリセット用のゲート電極とする画素ＲＧにおいては、隣接する第ｎ＋２番目のゲート電極Ｇn+2 が画素選択用のゲート電極ＳＧとなってる。また、隣接する列間の画素の配置は、図１から明らかなように、おおよそ１／２ピッチずれている。
【００２７】
図２（Ａ）は図１中のＡ−Ａ’における断面図である。
Ｐ型シリコン半導体基板１０の主面に、Ｎ型半導体層（１２，１４）が形成されており、その表層部分にＰ型半導体領域（第１の半導体領域）１５が形成され、この領域がフォトダイオードＰＤとなって受光部を構成する。
【００２８】
フォトダイオードとなるＰ型半導体領域１５内に、Ｐ+ 型半導体領域（第２の半導体領域）１６が形成されており、Ｐ+ 型半導体領域１６とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成されている。
【００２９】
また、Ｐ型半導体領域１５に隣接して、Ｎ型半導体層（１２，１４）の上層にゲート絶縁膜１１を介して画素選択用のゲート電極１３ａ（ＳＧ）が形成されており、その側部におけるＮ型半導体層（１２，１４）の表層部分にＰ++型半導体領域（第３の半導体領域）１７が形成されており、ＰＭＯＳトランジスタである画素選択用トランジスタＴｒ1 が構成されている。
このＰ++型半導体領域１７とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタ）が構成されている。
【００３０】
また、Ｐ型半導体領域１５に隣接して、Ｎ型半導体層（１２，１４）の上層にゲート絶縁膜１１を介してリセット用のゲート電極１３ｂ（ＲＧ）が形成されており、その側部におけるＮ型半導体層（１２，１４）の表層部分にＮ+ 型半導体領域（第４の半導体領域）１８が形成されており、埋め込みチャネルを有するＮＭＯＳトランジスタであるリセット用トランジスタＴｒ2 が構成されている。
上記のＮ型半導体層（１２，１４）は、画素選択用のゲート電極１３ａ（ＳＧ）とリセット用のゲート電極１３ｂ（ＲＧ）の下部におけるＮ型半導体層１２と、それ以外の部分のＮ型半導体層１４とでＮ型不純物の濃度が異なっており、トランジスタの閾値やフォトダイオード特性の最適化のためにそれぞれ濃度が調整されている。
【００３１】
上記のゲート電極（１３ａ，１３ｂ）およびゲート絶縁膜１１の上層に、全面に酸化シリコンの層間絶縁膜１９が形成されている。
層間絶縁膜１９にはＰ++型半導体領域１７に到達するコンタクトＣＴ1 が開口されており、コンタクトプラグ２０が埋め込まれ、上層配線２２に接続されている。
一方、層間絶縁膜１９にはＮ+ 型半導体領域１８に到達するコンタクトＣＴ2が開口されており、コンタクトプラグ２１が埋め込まれ、上層配線２３に接続されている。
【００３２】
図２（Ｂ）は図２（Ａ）の断面図に対応するポテンシャル図であり、横軸は断面方向、縦軸はＮ型半導体領域の最大ポテンシャル（＋方向を下方とする）を示す。図２（Ａ）に対応させて、上記の構成のＣＭＯＳセンサの動作について説明する。
【００３３】
画素選択用トランジスタＴｒ1 と、リセット用トランジスタＴｒ2 は、それぞれは３値で駆動する。即ち、画素選択用トランジスタＴｒ1 のゲート電極ＳＧに印加される電圧φＸと、リセット用トランジスタＴｒ2 のゲート電極ＲＧに印加される電圧φＲＳＴは、高電圧（Ｈ）、中電圧（Ｍ）、低電圧（Ｌ）の３値を取り、各トランジスタのチャネル形成領域（ＣＨ1 ，ＣＨ2 ）にはＨ、Ｍ、Ｌで示すポテンシャルが生成される。
また、Ｐ++型半導体領域１７に接続する上層配線２２およびＮ+ 型半導体領域１８に接続する上層配線２３には、それぞれＶddに接続された定電流源およびＶddが印加される。
【００３４】
電圧φＸと電圧φＲＳＴが中電圧Ｍのとき、フォトダイオード領域ＰＤのポテンシャルは谷部となり、光を受光して生成された信号電荷が蓄積される。
最大に信号電荷が蓄積されたときの準位ＬＶは電圧φＲＳＴが中電圧Ｍであるときのポテンシャルに相当し、それ以上に生成された信号電荷はリセット用トランジスタＴｒ2 のポテンシャル障壁を越えて排出される。
【００３５】
フォトダイオード領域内のＰ+ 型半導体領域１６はポテンシャル障壁となっており、画素選択用トランジスタＴｒ1 のゲート電圧を低電圧Ｌとすると、図２（Ａ）に示すように、Ｐ+ 型半導体領域１６の部分に相当する接合トランジスタＪＴ1 を通って、上層配線２２からＰ型半導体基板１０へとホール電流である電荷検出電流Ｉが流れる。
このとき、フォトダイオード領域ＰＤにおいて蓄積された信号電荷により、接合トランジスタＪＴ1 の閾値が変調され、画素選択用トランジスタＴｒ1 のゲート電圧を低電圧ＬとしてトランジスタをＯＮとすると、信号電荷に応じて変調された電圧がＶout 端子に現れることになる。
【００３６】
また、リセット用トランジスタＴｒ2 のゲート電圧を高電圧Ｈとすることにより、フォトダイオード領域ＰＤにおいて蓄積された信号電荷を全て排出するリセット動作が行われる。
上記のフォトダイオード領域ＰＤにおいて信号電荷が蓄積されたときの出力電圧と、リセット動作後の出力電圧の差から、信号電荷の読み出しがなされる。
【００３７】
このように、中間値の時に全トランジスタはＯＦＦ状態となり、画素選択用トランジスタをＰＭＯＳトランジスタ、リセット用トランジスタをＮＭＯＳトランジスタとすることで、高電圧を印加するとリセット用トランジスタがＯＮとなり、低電圧を印加すると画素選択用トランジスタがＯＮとなる。これらの組み合わせで、画素の読み出しとリセットを行う。
【００３８】
図３は本実施形態に係るＣＭＯＳセンサの２画素分の等価回路図である。
１つの画素Ｅ1 は、フォトダイオードＰＤ1 、画素選択用トランジスタＴｒ1、リセット用トランジスタＴｒ2 および接合トランジスタＪＴ1 から構成され、第ｎ番目のゲート電極Ｇn がリセット用のゲート電極となり、一方、第ｎ＋１番目のゲート電極Ｇn+1 が画素選択用のゲート電極ＳＧとなる。
隣接画素Ｅ2 も同様の構成であり、フォトダイオードＰＤ2 、画素選択用トランジスタＴｒ3 、リセット用トランジスタＴｒ4 および接合トランジスタＪＴ2から構成され、上記の第ｎ＋１番目のゲート電極Ｇn+1 がリセット用トランジスタＴｒ4 のゲート電極ＲＧとなっている。
【００３９】
図４は、本実施形態に係るＣＭＯＳセンサにおける信号電荷の読み出しおよびリセット動作を示すタイミングチャートである。
図３における第ｎ番目のゲート電極Ｇn の印加電圧φｎ、第ｎ＋１番目のゲート電極Ｇn+1 の印加電圧φｎ＋１、画素Ｅ1 の出力電圧ｏｕｔ１を時刻Ｔに対して示している。
まず、初期値としてφｎとφｎ＋１をそれぞれ中電圧Ｍとする。このとき、受光部のフォトダイオードでは光を受光して信号電荷が生成される。
時刻Ｔ1 において、φｎ＋１を低電圧Ｌとし、画素選択用トランジスタをＯＮとすることで、蓄積された信号電荷により変調された出力電圧ｏｕｔ１が得られる。
次に、時刻Ｔ2 においてφｎを高電圧Ｈとし、リセット用トランジスタをＯＮとする。このとき、蓄積された信号電荷は全て排出される。
時刻Ｔ1 から時刻Ｔ2 までの時間ΔＴ1 の時間だけ、蓄積された信号電荷により変調された出力電圧ｏｕｔ１が得られる。
【００４０】
次に、時刻Ｔ3 においてφｎを中電圧Ｍとし、リセット用トランジスタをＯＦＦとする。このとき、信号電荷が全て排出された状態での出力電圧ｏｕｔ１が得られる。
時刻Ｔ4 において、φｎ＋１を中電圧Ｍとし、画素選択用トランジスタをＯＦＦとする。
時刻Ｔ3 から時刻Ｔ4 までの時間ΔＴ2 の時間だけ、信号電荷が全て排出された状態での出力電圧ｏｕｔ１が得られる。
上記のように得られた出力電圧ｏｕｔ１について、時間ΔＴ1 のときの出力と時間ΔＴ2 のときの出力との差Ｖout を取ることで、信号電荷に応じて変調された電圧を得ることができる。
【００４１】
上記の本実施形態のＣＭＯＳセンサは、画素選択用トランジスタがＯＮ状態の時に画素選択用トランジスタのソース・ドレイン領域のコンタクトから信号が出力される。
Ｐ型の基板と同じＰ型の表面中性領域に挟まれた電圧的な浮遊状態下にあるＮ型半導体領域に蓄積された信号電荷は、図２（Ａ）中の縦形ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）の閾値を変調し、画素選択用トランジスタＴｒ1 がＯＮになると電流が流れて、受光部のフォトダイオードを構成するＮ型半導体領域に蓄積された信号電荷量に応じた電圧が出力される。
ここで、画素選択用トランジスタのソース・ドレイン領域をＰ型とすることで、受光部内に金属配線を使用することなく、表面中性領域の電位読み出しが可能となる。この構造により、受光部内のコンタクトが不要になり、電流を流す際の直列抵抗となるコンタクトも減らすことができる。
また、電位出力の半導体領域がＰ型であるため、Ｖddを供給するＮ型の半導体領域とは空乏層で分離され、ＬＯＣＯＳ素子分離絶縁膜などによる素子分離は不要となるという長所を持つ。
【００４２】
また、上記のＣＭＯＳセンサは、電圧的な浮遊状態下にあるＮ型半導体領域に蓄積された信号電荷を受光部内にとどめるための電位障壁と、信号電荷を外部に排出するリセット動作をするための独立可変な電位障壁が必要になる。これを実現するために、閾値の異なる２種類の縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）と縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）を固定の電位障壁とし、埋め込みチャネルを有するＮチャネル型ＭＯＳトランジスタである、リセット用トランジスタＴｒ2 を独立可変の電位障壁とする。
このうち、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）は、電荷検出と蓄積電荷の電位障壁の二役を担っている。この構造はＮ型半導体領域の上層にＰ型の浮遊中性領域を作り込む構造となり、従来型の縦形ＰＮＰ構造と同様のソース電位の出力が可能となる。
上記のような電位障壁の組み合わせにより、１つのゲート電極を異なる画素のリセット用トランジスタのゲート電極と画素選択用トランジスタのゲート電極の双方に使用することが可能となる。即ち、画素選択用トランジスタＴｒ1 のゲート電極は図面上右側に配置されている画素のリセット用トランジスタのゲート電極と接続されており、右側に配置されている画素のリセットを行う場合は縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が電位障壁となり、同時にリセットされるのを防ぐことができる。
さらに、リセット用トランジスタのゲート電極の印加電圧にリセットパルスを入れない場合は、３種類の電位障壁のうちで最も電位障壁が低くなるように設計することでブルーミング抑制のためのバリアとしても機能する。
【００４３】
また、上記のＣＭＯＳセンサは、画素選択用トランジスタとリセット用トランジスタの部分以外は、縦型ＰＮＰトランジスタ（接合トランジスタ）で電位障壁を形成しており、Ｐ型の表面中性領域を何らかの方法で電気的に分離しないと画素毎に異なるソース電位がかけられず、画素選択ができない。
そこで、上下の画素間はＭＯＳ構造を利用したフィールドプレートＦＰを採用し、画素分離に必要な面積を抑えた構造となっている。
また、フィールドプレートＦＰと各ゲート間はゲート材料を多層化するのを避けるため、一部、Ｎ型の中性領域で分離する構造としている。
ここでＰＮ接合部は空乏層がシリコン表面に達するが、界面準位で発生した信号電荷は縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ，ＪＴb ，ＪＴc ）による電位障壁があるため受光部には流入せず、Ｎ型の中性領域に捨てられる。また、フィールドプレートＦＰ下の界面で発生した信号電荷も、縦型ＰＮＰトランジスタ（接合トランジスタＪＴb ，ＪＴc ）による電位障壁があるため受光部には流入せず、暗電流として観測されない。
【００４４】
また、上記のＣＭＯＳセンサは、図１に示す画素選択用トランジスタＴｒ1 のゲート電極は図面上右側に配置されている画素のリセット用トランジスタのゲート電極と接続されているが、右隣に配置されている画素をリセットする場合は、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が電位障壁となり、同時にリセットされるのを防いでいる構造となっており、このように隣接する画素において画素選択用トランジスタＴｒ1 のゲート電極とリセット用トランジスタのゲート電極を共用することが可能となったものである。
【００４５】
次に、本実施形態に係るＣＭＯＳセンサの製造方法について説明する。
まず、図５（Ａ）に示すように、Ｐ型シリコン半導体基板１０の主面に、例えば熱酸化法によりゲート酸化膜１１を形成する。
次に、センサ領域を開口する保護膜（不図示）などを形成した後、図５（Ｂ）に示すように、例えばＮ型の導電性不純物ＤＰ１として、リンを１５０ｋｅＶの注入エネルギーおよび８×１０11／ｃｍ2 のドーズ量でイオン注入し、トランジスタの閾値を調整するように、Ｐ型シリコン半導体基板１０の主面にＮ型半導体層１２を形成する。
【００４６】
次に、図５（Ｃ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりゲート電極パターンのレジスト膜（不図示）を形成し、これをマスクとした反応性イオンエッチングなどのエッチング処理によりポリシリコンをパターン加工し、画素選択用トランジスタのゲート電極１３ａと、リセット用トランジスタのゲート電極１３ｂを形成する。
【００４７】
次に、センサ領域を開口する保護膜（不図示）などを形成した後、図６（Ａ）に示すように、例えばＮ型の導電性不純物ＤＰ２として、リンを２２０ｋｅＶの注入エネルギーおよび２．５×１０12／ｃｍ2 のドーズ量でイオン注入し、ゲート電極（１３ａ，１３ｂ）の下部を除くＮ型半導体層１２において、フォトダイオード用にＮ型不純物濃度を調整したＮ型半導体層１４を形成する。
【００４８】
次に、図６（Ｂ）に示すように、フォトダイオード領域および画素選択用トランジスタ領域を開口するレジスト膜ＰＲ１をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ３として、ホウ素を２０ｋｅＶの注入エネルギーおよび６．５×１０12／ｃｍ2 のドーズ量でイオン注入し、Ｎ型半導体層１４の表層部分にＰ型半導体領域（第１の半導体領域）１５を形成する。
【００４９】
次に、図６（Ｃ）に示すように、フォトダイオード領域の一部をスリット状に開口するレジスト膜ＰＲ２をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ４として、ホウ素を１４０ｋｅＶの注入エネルギーおよび１．８×１０12／ｃｍ2 のドーズ量でイオン注入し、フォトダイオードとなるＰ型半導体領域１５内におけるＮ型半導体層１４の表層部分にＰ+ 型半導体領域（第２の半導体領域）１６を形成する。
これにより、Ｐ+ 型半導体領域１６とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）が構成される。
【００５０】
次に、図７（Ａ）に示すように、画素選択用トランジスタの一方のソース・ドレイン領域を開口するレジスト膜ＰＲ３をフォトリソグラフィー工程により形成し、例えばＰ型の導電性不純物ＤＰ５として、ホウ素を３０ｋｅＶの注入エネルギーおよび１．２×１０13／ｃｍ2 のドーズ量でイオン注入し、Ｎ型半導体層１４の表層部分に、画素選択用トランジスタのソース・ドレイン領域となるＰ++型半導体領域（第３の半導体領域）１７を形成する。
これにより、Ｐ++型半導体領域１７と、Ｐ型半導体領域１５およびＰ+ 型半導体領域１６をソース・ドレイン領域とする画素選択用のＰＭＯＳトランジスタＴｒ1 が構成される。さらに、Ｐ++型半導体領域１７とＰ型半導体基板１０の間に縦型ＰＮＰトランジスタ（接合トランジスタＪＴa ）が構成される。
【００５１】
次に、図７（Ｂ）に示すように、リセット用トランジスタの一方のソース・ドレイン領域を開口するレジスト膜ＰＲ４をフォトリソグラフィー工程により形成し、例えばＮ型の導電性不純物ＤＰ６をイオン注入し、Ｎ型半導体層１４の表層部分にＮ+ 型半導体領域（第４の半導体領域）１８を形成する。
これにより、Ｎ+ 型半導体領域１８およびＮ型半導体層１４をソース・ドレイン領域とする埋め込みチャネル型のリセット用のＮＭＯＳトランジスタＴｒ2 が構成される。
【００５２】
次に、図７（Ｃ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、層間絶縁膜１９を形成する。
次に、図８（Ａ）に示すように、Ｐ++型半導体領域１７およびＮ+ 型半導体領域１８に達するコンタクトホール（ＣＴ１，ＣＴ２）をそれぞれ開口し、図８（Ｂ）に示すように導電性材料で埋め込んで、Ｐ++型半導体領域１７に接続するコンタクトプラグ２０を形成し、一方、Ｎ+ 型半導体領域１８に接続するコンタクトプラグ２１を形成する。
次に、図８（Ｃ）に示すように、コンタクトプラグ２０に接続する上層配線２２と、コンタクトプラグ２１に接続する上層配線２３をそれぞれ形成し、図２（Ａ）に示す構成のＣＭＯＳセンサとすることができる。
【００５３】
上記のように、本実施形態に係るＣＭＯＳセンサの製造方法において、図７（Ｂ）に示すＮ+ 型半導体領域（第４の半導体領域）１８の形成工程以降は、ＣＭＯＳプロセスを適用して行うことができる。
即ち、通常のＣＭＯＳアナログプロセスに５マスクを追加することで、本実施形態のＣＭＯＳセンサに好適な半導体領域（拡散層）を作り込むことが可能である。追加工程数からも明らかなように、画素に使用するトランジスタの全てはアナログＣＭＯＳの流用ではなく、画質重視の専用トランジスタとなる。
【００５４】
本実施形態に係るＣＭＯＳセンサにおいて、電荷検出のための電流を深さ方向に流す新たな電荷検出方法は、リセット動作に伴うｋＴＣノイズの発生が無く、黒スミアの問題も無い。また、電荷検出電流を大きく取れるのでジョンソンノイズも低減できる。
この新たな電荷検出部にＰＭＯＳトランジスタを採用することにより、受光部内にコンタクトがあることによる開口率向上の困難さと、シリサイドプロセスを採用する場合における暗電流や傷などの問題やシリサイド下部における不純物の濃度調整が難しいという問題を解決可能である。同じデザインルールでも高い開口率を実現でき、高感度、高解像度のＣＭＯＳセンサの実現が可能になる。
【００５５】
（実施例１）
上記の製造方法により製造したＣＭＯＳセンサについて、信号電荷の読み出しおよびリセット動作を行った。
動作は、図４に示すタイミングチャートに従って行い、明時と暗時においてそれぞれ行った。
結果を図９に示す。図９（Ａ）および（Ｂ）は、それぞれ明時と暗時における出力電圧（Ｖ）を時間（Ｔ）に対してプロットした図である。
図９（Ａ）に示す明時において、時間ΔＴ1 において、蓄積された信号電荷により変調された出力電圧（Ｖ1 ）が、時間ΔＴ2 において、蓄積された信号電荷が完全に排出されたときの出力電圧（Ｖ2 ）が、また、リセットによる信号電荷の排出中において、出力電圧（Ｖ0 ）が、それぞれ得られた。この出力電圧の差（Ｖ1 −Ｖ2 ）から、明時において信号電荷に応じて変調された電圧を得ることができた。
また、図９（Ｂ）に示す暗時において、時間ΔＴ1 における蓄積された信号電荷により変調された出力電圧（Ｖ1 ）と、時間ΔＴ2 における蓄積された信号電荷が完全に排出されたときの出力電圧（Ｖ2 ）とが等しい値となって得られた。即ち、暗時においては蓄積電荷が実質的にゼロであることが示された。
【００５６】
（実施例２）
試料として上記の製造方法により製造したＣＭＯＳセンサを２個準備し、それぞれについてリセット前後における出力電圧の差（Ｖout ＝Ｖ1 −Ｖ2 ）の光量依存性を調べた。
結果を図１０（Ａ）および（Ｂ）に示す。どちらのＣＭＯＳセンサ試料においても、２０〜３０ルクスの明るさまで、出力電圧の差はほぼ線型に変化し、再現性もあることが確認された。
【００５７】
第２実施形態
図１１は本実施形態に係るＣＭＯＳセンサの断面図である。
実質的に第１実施形態に係るＣＭＯＳセンサと同様の構成であるが、出力用のソース・ドレイン領域のコンタクト側をＶddではなく接地（ＧＮＤ）していることが異なっている。
即ち、ＰＭＯＳトランジスタを駆動するために必要な基板電位Ｖsub を利用して、Ｐ型シリコン半導体基板１０から縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）を通して、画素選択用トランジスタ（ＰＭＯＳトランジスタ）Ｔｒ1へと、第１実施形態とは逆に方向に電荷検出電流Ｉを流すことになる。
【００５８】
本実施形態に係るＣＭＯＳセンサは、まず、ＰＭＯＳトランジスタである画素選択用トランジスタのソース・ドレイン領域に基板電位Ｖsub より低い電圧しかかからないので、Ｖout のＤＣレベルが高くなり過ぎてＶout −Ｖdd間に順方向電流が流れる危険性が全くないという利点を有する。このことは、縦型ＰＮＰトランジスタ（接合トランジスタＪＴ1 ）に、より大きな電流を流すことが可能であることを意味している。
さらに、画素選択用トランジスタの読み出しパルスの電圧を０Ｖから少し上げると、電流量が十分にあれば飽和領域で動作し、短チャネル効果を利用して通常のゲインに対して十数倍のゲインを稼ぐことが可能であるという最大の利点を有する。
以下に、上述の通常のゲインに対して十数倍のゲインを稼ぐことが可能であることの原理を説明する。
【００５９】
図１２は、第２実施形態に係るＣＭＯＳセンサにおいて画素選択用トランジスタとして使用しているＰＭＯＳトランジスタのＩ−Ｖ特性を測定したものである。
通常の画素情報の読み出し条件はＰＭＯＳのゲートバイアスが０Ｖであり、出力のＤＣレベルが１．５Ｖ付近なので、ＰＭＯＳトランジスタは線形領域で動作している。この時は、ＰＭＯＳトランジスタは単にスイッチとして働き、ｄＶd／ｄＶs はほぼ１である。
【００６０】
ここで、読み出し時のゲートバイアスを０Ｖから３００ｍＶに変化させると、出力ＤＣレベルが１．５Ｖの場合、飽和領域に移行する。この領域では、受光部に蓄積される信号電荷が減少してＰＭＯＳトランジスタへの入力電圧Ｖs が下がった場合、ゲート−ソース間の電圧Ｖgsが下がるため、一定電流を流している条件下では、ドレイン電圧Ｖd （Ｖout ）はより大きく下がることになる。この効果は、画素選択用トランジスタのドレイン側を出力端子とした時に発生するものであり、本実施形態において図１１に示す方向に電荷検出電流Ｉを流す場合においてのみ得られる特性である。
【００６１】
図１２のように、短チャネルのＦＥＴは飽和領域においてもドレイン電圧（Ｖout ）に対してソース・ドレイン間電流（Ｉout ）が一定とはならず、飽和領域においてｄＶd ／ｄＶs は１から無限大の範囲となり、電圧利得も１から無限大の範囲でトランジスタ長により制御可能である。
図１３は、第２実施形態に係るＣＭＯＳセンサにおいてドレイン出力電位をリセットゲートバイアスに対してプロットした図であり、縦軸はＰＭＯＳトランジスタのドレイン出力電位（Ｖout ）であり、横軸はリセットゲートバイアス（リセット用トランジスタのゲート電極印加電圧）を示す。Ａは線型領域動作時（ゲート電圧０．０Ｖ）の特性を示し、Ｂは飽和領域動作時（ゲート電圧０．３Ｖ）の特性を示す。飽和領域とすることで傾きが大きくなり、電圧利得が向上していることを示す。
【００６２】
この飽和領域への移行は、画素選択トランジスタのゲート電極印加電圧を低電圧Ｌ側の電位とすることや、基板電位Ｖsub や電荷検出電流量の制御により実現できるため、デバイスの要求により、動作時に必要に応じて高ゲインモードに移行できる。
このモードは画素選択ゲートのバイアス値とゲート長によってゲインが左右されるため用途が限られるが、例えば、デジタルスチルカメラのオ−トフォーカス動作時や、プレビューモードなどへの応用が考えられる。
【００６３】
第１実施形態と同様に、本実施形態に係るＣＭＯＳセンサにおいて、電荷検出のための電流を深さ方向に流す新たな電荷検出方法は、リセット動作に伴うｋＴＣノイズの発生が無く、黒スミアの問題も無い。また、電荷検出電流を大きく取れるのでジョンソンノイズも低減でき、電荷検出部にＰＭＯＳトランジスタを採用することにより、受光部内にコンタクトがあることによる開口率向上の困難さと、シリサイドプロセスを採用する場合における暗電流や傷などの問題やシリサイド下部における不純物の濃度調整が難しいという問題を解決可能である。同じデザインルールでも高い開口率を実現でき、高感度、高解像度のＣＭＯＳセンサの実現が可能になる。
さらに、このＰＭＯＳトランジスタは電圧利得向上の手段としても活用することが可能であり、超高感度のｋＴＣノイズをゼロにすることが可能なＣＭＯＳセンサを実現することが可能となる。
【００６４】
従来方法に係る４トランジスタ構成のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が４個（電流増幅のみ）であり、５μｍセルにおいて開口率は２０％程度であり、暗電流ノイズ、ｋＴＣノイズ（リセットノイズ）、熱雑音、信号のショットノイズ、固定パターンノイズなどのノイズがある。
また、同じく従来方法に係るＭＯＳゲート閾値変調型のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が１個（電流増幅のみ）であり、５μｍセルにおいて開口率は３０％程度であり、熱雑音、信号のショットノイズ、固定パターンノイズなどのノイズがある。
また、同じく従来方法に係る縦型ＰＮＰトランジスタ型のＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が２個（電流増幅のみ）であり、５μｍセルにおいて開口率は３０％程度であり、暗電流ノイズ、信号のショットノイズ、固定パターンノイズなどのノイズがある。
これに対して、本発明の２つの実施形態に係るＣＭＯＳセンサは、１画素中のアンプを構成するトランジスタの数が２個（電流電圧増幅）であり、５μｍセルにおいて開口率を６０％程度にまで向上させることができ、固定パターンノイズのみにノイズを抑制することができる。
【００６５】
上述のように、本発明の２つの実施形態のＣＭＯＳセンサは、受光部内に従来必要であったコンタクトを無くすだけでなく、非選択画素のリーク電流の低減を実現でき、更に素子分離領域を大幅に減らすことができる。
また、電荷検出電流を流す縦型ＰＮＰトランジスタ（接合トランジスタ）を蓄積電荷に対する電位障壁としても使用し、画素選択ゲートとリセットゲートの共用化を可能とした結果、高い開口率を実現可能である。
さらに、画素選択用トランジスタに流れる電荷検出電流の流れる方向によっては、画素内アンプとして使用することが可能となる。
【００６６】
本発明は、上記の実施形態に限定されない。
例えば、実施形態においてはＣＭＯＳセンサに対して説明しているが、ＣＭＯセンサ以外の固体撮像装置に適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００６７】
【発明の効果】
本発明の固体撮像装置によれば、ｋＴＣノイズをゼロにすることが可能な構造において、黒スミアや暗電流を抑制し、開口率を向上して受光部面積の不足を解消することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係るＣＭＯＳセンサの平面図である。
【図２】図２（Ａ）は図１中のＡ−Ａ’における断面図であり、図２（Ｂ）は図２（Ａ）の断面図に対応するポテンシャル図である。
【図３】図３は第１実施形態に係るＣＭＯＳセンサの２画素分の等価回路図である。
【図４】図４は第１実施形態に係るＣＭＯＳセンサにおける信号電荷の読み出しおよびリセット動作を示すタイミングチャートである。
【図５】図５（Ａ）〜（Ｃ）は第１実施形態に係るＣＭＯＳセンサの製造方法の製造工程を示す断面図である。
【図６】図６（Ａ）〜（Ｃ）は図５の続きの工程を示す断面図である。
【図７】図７（Ａ）〜（Ｃ）は図６の続きの工程を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は図７の続きの工程を示す断面図である。
【図９】図９（Ａ）および（Ｂ）は実施例１に係るＣＭＯＳセンサにおいて明時と暗時における出力電圧（Ｖ）を時間（Ｔ）に対してプロットした図である。
【図１０】図１０（Ａ）および（Ｂ）は実施例２に係るＣＭＯＳセンサリセット前後における出力電圧の差の光量依存性を示す図である。
【図１１】図１１は第２実施形態に係るＣＭＯＳセンサの断面図である。
【図１２】図１２は、第２実施形態に係るＣＭＯＳセンサにおいて画素選択用トランジスタとして使用しているＰＭＯＳトランジスタのＩ−Ｖ特性を測定したものである。
【図１３】図１３は、第２実施形態に係るＣＭＯＳセンサにおいてドレイン出力電位をリセットゲートバイアスに対してプロットした図である。
【符号の説明】
１０…ｐ型半導体基板、１１…ゲート絶縁膜、１２…Ｎ型半導体層、１３ａ…画素選択用トランジスタのゲート電極、１３ｂ…リセット用トランジスタのゲート電極、１４…Ｎ型半導体層、１５…Ｐ型半導体領域（第１の半導体領域）、１６…Ｐ+ 型半導体領域（第２の半導体領域）、１７…Ｐ++型半導体領域（第３の半導体領域）、１８…Ｎ+ 型半導体領域（第４の半導体領域）、１９…層間絶縁膜、２０，２１…コンタクトプラグ、２２，２３上層配線、Ｎ…Ｎ型半導体層、Ｐ…Ｐ型半導体領域、Ｐ+ …Ｐ+ 型半導体領域、Ｐ++…Ｐ++型半導体領域、Ｎ+…Ｎ+ 型半導体領域、ＳＧ…画素選択用トランジスタのゲート電極、ＲＧ…リセット用トランジスタのゲート電極、Ｇn ，Ｇn+1 ，Ｇn+2 …ゲート電極、ＦＰ…フィールドプレート、Ｅ，Ｅ1 ，Ｅ2 …画素、Ｒ…受光部、Ｔｒ1 ，Ｔｒ3 …画素選択用トランジスタ、Ｔｒ2 ，Ｔｒ4 …リセット用トランジスタ、ＪＴ1 ，ＪＴ2 ，ＪＴa ，ＪＴb ，ＪＴc …縦型ＰＮＰトランジスタ（接合トランジスタ）、ＣＴ1 ，ＣＴ2 …コンタクト、ＰＤ，ＰＤ1 ，ＰＤ2 …フォトダイオード、ＣＨ1 ，ＣＨ2 …チャネル形成領域、Ｌ…低電圧、Ｍ…中電圧、Ｈ…高電圧、Ｉ…電荷検出電流、ＤＰ１，ＤＰ２，ＤＰ６…Ｎ型の導電性不純物、ＤＰ３〜ＤＰ５…Ｐ型の導電性不純物、ＰＲ１〜ＰＲ４…レジスト膜
Claims (12)
- 光を受光して信号電荷を生成および蓄積する受光部を有する画素が複数個集積された固体撮像装置であって、
第１導電型の半導体基板と、
上記半導体基板の主面に形成されている第２導電型の半導体層と、
上記半導体層上にゲート絶縁膜を介して形成された画素選択用のゲート電極と、
上記画素選択用のゲート電極の一方の側部に配置されている受光部において上記半導体層の表層に形成されている第１導電型の第１の半導体領域と、
上記受光部の一部における上記半導体層の表層において、上記第１の半導体領域よりも深く形成されている第１導電型の第２の半導体領域と、
上記画素選択用のゲート電極の他方の側部における上記半導体層の表層に形成されており、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第３の半導体領域と
を有し、
上記画素選択用のゲート電極と上記画素選択用のゲート電極の両側部に位置する上記第１の半導体領域及び上記第３の半導体領域とを含む画素選択用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給される
固体撮像装置。 - 上記受光部における上記半導体層において、光を受光して生成された信号電荷が蓄積され、
上記受光部における上記半導体層において蓄積された信号電荷により、上記接合トランジスタの閾値が変調される
請求項１に記載の固体撮像装置。 - 上記半導体層上にゲート絶縁膜を介して形成されたリセット用のゲート電極と、
上記リセット用のゲート電極の一方の側部における上記半導体層の表層に形成されている第２導電型の第４の半導体領域と
をさらに有し、
上記リセット用のゲート電極の他方の側部における上記半導体層の表層に上記第１の半導体領域が配置されており、
上記リセット用のゲート電極と上記リセット用のゲート電極の両側部に位置する上記半導体層及び上記第４の半導体領域とを含む埋め込みチャネル型のリセット用トランジスタの動作により上記受光部において蓄積された上記信号電荷を上記受光部の外部へ排出する
請求項１に記載の固体撮像装置。 - 一画素における上記画素選択用のゲート電極と一画素に隣接する画素における上記リセット用のゲート電極が接続されている
請求項３に記載の固体撮像装置。 - 上記第１の半導体領域の外周であって、上記画素選択用のゲート電極および上記リセット用のゲート電極が形成されている部分以外の部分における上記半導体層の表層において、上記第１の半導体領域よりも高濃度の第１導電型不純物を含有する第１導電型の第５の半導体領域が形成されている
請求項３に記載の固体撮像装置。 - 上記第５の半導体領域の外周であって隣接する画素間における半導体層の上層に、ゲート絶縁膜を介して、素子分離用のトランジスタのゲート電極となるフィールドプレートが形成されている
請求項５に記載の固体撮像装置。 - 複数の受光素子が直線状に配置された複数の画素列を有し、隣接する画素列において受光素子の配置がおおよそ１／２ピッチずれている固体撮像装置であって、
上記受光素子は、
第１導電型の半導体基板の主面に形成された第２導電型の半導体層と、
画素列の一方の端部側において上記半導体層上に絶縁膜を介して形成された読み出し用ゲート電極と、
画素列の他方の端部側において上記半導体層上に絶縁膜を介して形成されたリセット用ゲート電極と、
上記読み出し用ゲート電極と上記リセット用ゲート電極との間の領域において上記半導体層上に形成された第１導電型の第１の半導体領域と、
上記第１の半導体領域内の上記リセット用ゲート電極よりも上記読み出し用ゲート電極に近い領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第２の半導体領域と、
上記読み出し用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域と、
上記リセット用ゲート電極を挟んで上記第１の半導体領域と対向する領域において上記半導体層上に形成された上記半導体層よりも不純物濃度の高い第２導電型の第４の半導体領域と
を有し、
隣接する画素列において対向する受光素子の上記読み出し用ゲート電極と上記リセット用ゲート電極とが電気的に接続されており、
上記読み出し用ゲート電極と上記第１の半導体領域と上記第３の半導体領域とを含む読み出し用トランジスタを介して、上記第２の半導体領域と上記半導体層と上記半導体基板とで構成される接合トランジスタに電荷検出電流が供給され、
上記リセット用ゲート電極と上記半導体層と上記第４の半導体領域とを含むリセット用トランジスタにより上記受光素子の受光部に蓄積された電荷が上記受光部の外部に排出される
固体撮像装置。 - 隣接する画素列において対向する受光素子の上記読みだし用ゲート電極と上記リセット用ゲート電極とが１つの導電層で形成され、上記導電層が隣接する画素列の間に蛇行するように配置されている
請求項７に記載の固体撮像装置。 - 同一画素列内の隣接する受光素子の上記第１の半導体領域が当該第１の半導体領域よりも不純物濃度の高い第１導電型の第５の半導体領域により分離されている
請求項７または８に記載の固体撮像装置。 - 上記第５の半導体領域上に絶縁膜を介してプレート電極が形成されている
請求項９に記載の固体撮像装置。 - 上記リセット用ゲート電極に第１の電圧が印加されたときに上記受光素子がリセットされて上記受光素子に蓄積された電荷が排出され、上記読み出し用ゲート電極に第２の電圧が印加されたときに上記受光素子に蓄積された電荷に応じた信号が出力される
請求項７、８、９または１０に記載の固体撮像装置。 - 上記第１、第２および第３の半導体領域の導電型がｐ型であり、上記半導体層および上記第４の半導体領域の導電型がｎ型である
請求項７、８、９、１０または１１に記載の固体撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002320252A JP3720014B2 (ja) | 2002-11-01 | 2002-11-01 | 固体撮像装置 |
| US10/696,018 US7271462B2 (en) | 2002-11-01 | 2003-10-29 | Solid-state image sensing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002320252A JP3720014B2 (ja) | 2002-11-01 | 2002-11-01 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158508A JP2004158508A (ja) | 2004-06-03 |
| JP3720014B2 true JP3720014B2 (ja) | 2005-11-24 |
Family
ID=32801220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002320252A Expired - Fee Related JP3720014B2 (ja) | 2002-11-01 | 2002-11-01 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7271462B2 (ja) |
| JP (1) | JP3720014B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649165B2 (en) | 2007-03-23 | 2010-01-19 | Seiko Epson Corporation | Image capturing apparatus |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5224633B2 (ja) | 2004-03-30 | 2013-07-03 | キヤノン株式会社 | 半導体装置の製造方法 |
| KR101200444B1 (ko) * | 2005-07-14 | 2012-11-12 | 삼성디스플레이 주식회사 | 박막트랜지스터와 이를 이용한 박막트랜지스터 기판 및 그제조방법 및 액정표시장치 |
| EP1971088A1 (en) * | 2007-03-12 | 2008-09-17 | Nokia Corporation | Release of resources in a communication system |
| US8077236B2 (en) | 2008-03-20 | 2011-12-13 | Aptina Imaging Corporation | Method and apparatus providing reduced metal routing in imagers |
| JP5129035B2 (ja) * | 2008-06-17 | 2013-01-23 | オリンパス株式会社 | 固体撮像装置 |
| JP5448258B2 (ja) * | 2009-08-24 | 2014-03-19 | 株式会社半導体エネルギー研究所 | フォトセンサ |
| US8513585B2 (en) * | 2010-07-19 | 2013-08-20 | National Chiao Tung University | Optical three-dimensional coordinate sensor system and method thereof |
| JP5241883B2 (ja) * | 2011-05-02 | 2013-07-17 | キヤノン株式会社 | 固体撮像装置及びこれを用いたカメラ |
| US9911772B2 (en) * | 2012-06-29 | 2018-03-06 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus |
| DE102013018789A1 (de) | 2012-11-29 | 2014-06-05 | Infineon Technologies Ag | Steuern lichterzeugter Ladungsträger |
| US9473719B2 (en) * | 2013-12-30 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer in CMOS image sensor array region |
| TWI646658B (zh) * | 2014-05-30 | 2019-01-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| JP6347677B2 (ja) | 2014-06-24 | 2018-06-27 | キヤノン株式会社 | 固体撮像装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128467A (ja) * | 1987-11-13 | 1989-05-22 | Hitachi Ltd | Ｃｃｄ固体撮像素子 |
| JPH03237758A (ja) * | 1990-02-15 | 1991-10-23 | Sony Corp | 固体撮像素子 |
| KR0183730B1 (ko) * | 1995-08-24 | 1999-04-15 | 김광호 | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 |
| JP3579194B2 (ja) * | 1996-09-17 | 2004-10-20 | 株式会社東芝 | 固体撮像装置の駆動方法 |
| EP0883187A1 (en) * | 1997-06-04 | 1998-12-09 | Interuniversitair Micro-Elektronica Centrum Vzw | A detector for electromagnetic radiation, pixel structure with high sensitivity using such detector and method of manufacturing such detector |
| US6977684B1 (en) * | 1998-04-30 | 2005-12-20 | Canon Kabushiki Kaisha | Arrangement of circuits in pixels, each circuit shared by a plurality of pixels, in image sensing apparatus |
| JP3036512B2 (ja) * | 1998-05-26 | 2000-04-24 | 日本電気株式会社 | 液晶表示装置 |
| US6466266B1 (en) * | 1998-07-28 | 2002-10-15 | Eastman Kodak Company | Active pixel sensor with shared row timing signals |
| US6287886B1 (en) * | 1999-08-23 | 2001-09-11 | United Microelectronics Corp. | Method of forming a CMOS image sensor |
| US6350663B1 (en) * | 2000-03-03 | 2002-02-26 | Agilent Technologies, Inc. | Method for reducing leakage currents of active area diodes and source/drain diffusions |
| JP2001326342A (ja) * | 2000-05-16 | 2001-11-22 | Nec Corp | 固体撮像装置及びその製造方法 |
| JP3655542B2 (ja) * | 2000-09-22 | 2005-06-02 | 株式会社東芝 | 固体撮像装置 |
| US6580106B2 (en) * | 2001-01-12 | 2003-06-17 | Isetex. Inc | CMOS image sensor with complete pixel reset without kTC noise generation |
-
2002
- 2002-11-01 JP JP2002320252A patent/JP3720014B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-29 US US10/696,018 patent/US7271462B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649165B2 (en) | 2007-03-23 | 2010-01-19 | Seiko Epson Corporation | Image capturing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050247941A1 (en) | 2005-11-10 |
| JP2004158508A (ja) | 2004-06-03 |
| US7271462B2 (en) | 2007-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050314 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |