JPH0878653A - 増幅型光電変換素子、それを用いた増幅型固体撮像装置、及び増幅型光電変換素子の製造方法 - Google Patents
増幅型光電変換素子、それを用いた増幅型固体撮像装置、及び増幅型光電変換素子の製造方法Info
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- JPH0878653A JPH0878653A JP6303953A JP30395394A JPH0878653A JP H0878653 A JPH0878653 A JP H0878653A JP 6303953 A JP6303953 A JP 6303953A JP 30395394 A JP30395394 A JP 30395394A JP H0878653 A JPH0878653 A JP H0878653A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
-
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
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- H01L31/113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor
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Abstract
(57)【要約】 （修正有）
【目的】 オフセット電荷注入を可能にして、暗電流や
固定パターンノイズが小さく、駆動電圧の低い増幅型光
電変換素子及びそれを用いた固体撮像装置の製造方法を
提供する。 【構成】 光電変換・蓄積用の第２ゲート領域３２に第
１ゲート領域３３を加え、領域３３のポテンシャルバリ
アを変化させて、領域３２の表面近傍の蓄積信号電荷を
領域３３を介して基板２１へ排出し、リセットする。ま
た、信号蓄積期間中でも領域３３のバリアを適当に設定
して、領域２４の表面近傍の過剰な信号電荷を基板へ排
出してブルーミングを抑圧する。また光積分期間中の特
定期間だけ光により発生した全信号電荷を排出するシャ
ッター動作を行う。またリセット後、領域３３のバリア
を無くして、基板２１から領域２４表面へ一定の電荷
（オフセット電荷）を注入する。
固定パターンノイズが小さく、駆動電圧の低い増幅型光
電変換素子及びそれを用いた固体撮像装置の製造方法を
提供する。 【構成】 光電変換・蓄積用の第２ゲート領域３２に第
１ゲート領域３３を加え、領域３３のポテンシャルバリ
アを変化させて、領域３２の表面近傍の蓄積信号電荷を
領域３３を介して基板２１へ排出し、リセットする。ま
た、信号蓄積期間中でも領域３３のバリアを適当に設定
して、領域２４の表面近傍の過剰な信号電荷を基板へ排
出してブルーミングを抑圧する。また光積分期間中の特
定期間だけ光により発生した全信号電荷を排出するシャ
ッター動作を行う。またリセット後、領域３３のバリア
を無くして、基板２１から領域２４表面へ一定の電荷
（オフセット電荷）を注入する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（金属−酸化膜
−半導体）型または接合ゲート型ＦＥＴ（電界効果トラ
ンジスタ）を用いた増幅型固体撮像装置に関し、特に優
れた性能と低い駆動電圧とを達成できる構造を有する増
幅型固体撮像装置に関する。
−半導体）型または接合ゲート型ＦＥＴ（電界効果トラ
ンジスタ）を用いた増幅型固体撮像装置に関し、特に優
れた性能と低い駆動電圧とを達成できる構造を有する増
幅型固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置としては現在、電荷結合素
子（ＣＣＤ）型のものが主流であり、様々な分野に広く
利用されている。ＣＣＤ型撮像装置は、ホトダイオード
またはＭＯＳダイオードで光電変換・蓄積された信号電
荷を、ＣＣＤ転送チャネルを介して高感度の電荷検出部
へ導き、そこで電圧信号に変換する構成としている。そ
のためＳ／Ｎが高く、出力電圧も大きい特徴を備えてい
る。
子（ＣＣＤ）型のものが主流であり、様々な分野に広く
利用されている。ＣＣＤ型撮像装置は、ホトダイオード
またはＭＯＳダイオードで光電変換・蓄積された信号電
荷を、ＣＣＤ転送チャネルを介して高感度の電荷検出部
へ導き、そこで電圧信号に変換する構成としている。そ
のためＳ／Ｎが高く、出力電圧も大きい特徴を備えてい
る。
【０００３】しかしながら撮像装置の小型化・多画素化
を進めるに従い、画素サイズは小さくなり、ＣＣＤの転
送可能電荷量は次第に少なくなる。このためダイナミッ
クレンジの低下が深刻な問題となる。更にＣＣＤでは素
子全体を数相のクロックで駆動するため負荷容量が大き
く駆動電圧も高いため、多画素になる程消費電力が急激
に大きくなる。
を進めるに従い、画素サイズは小さくなり、ＣＣＤの転
送可能電荷量は次第に少なくなる。このためダイナミッ
クレンジの低下が深刻な問題となる。更にＣＣＤでは素
子全体を数相のクロックで駆動するため負荷容量が大き
く駆動電圧も高いため、多画素になる程消費電力が急激
に大きくなる。
【０００４】これら問題に対処するため、各画素で発生
した信号電荷そのものを読み出さず、画素内で信号を増
幅した後走査回路により読み出す、増幅型撮像装置が提
案されている。これにより読み出しによる信号量の制限
はなくなり、ダイナミックレンジはＣＣＤより有利とな
る。また駆動は信号読み出し画素を含む水平・垂直ライ
ンのみの駆動で良くその電圧も低いため、消費電力はＣ
ＣＤより少ない。
した信号電荷そのものを読み出さず、画素内で信号を増
幅した後走査回路により読み出す、増幅型撮像装置が提
案されている。これにより読み出しによる信号量の制限
はなくなり、ダイナミックレンジはＣＣＤより有利とな
る。また駆動は信号読み出し画素を含む水平・垂直ライ
ンのみの駆動で良くその電圧も低いため、消費電力はＣ
ＣＤより少ない。
【０００５】画素内での増幅にはトランジスタを用いる
のが一般的で、トランジスタの種類によりＳＩＴ型、バ
イポーラ型、ＦＥＴ型（ＭＯＳ型および接合型がある）
等に分けられる。読み出しの走査回路は通常ＭＯＳ−Ｆ
ＥＴ型が構成容易であるから、ＦＥＴ型画素の方が装置
全体の構成上有利である。ＦＥＴ型の内、画素内に単一
のＦＥＴのみ含むものが画素密度を高める上で有利とな
る。このタイプには、ＣＭＤ（Ｃｈａｒｇｅ Ｍｏｄｕ
ｌａｔｉｏｎ Ｄｅｖｉｃｅ）型、ＦＧＡ（Ｆｌｏａｔ
ｉｎｇ Ｇａｔｅ Ａｒｒａｙ）型、ＢＣＭＤ（Ｂｕｌ
ｋ Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｅｄ Ｄｅｖｉｃ
ｅ）型等が報告されている。
のが一般的で、トランジスタの種類によりＳＩＴ型、バ
イポーラ型、ＦＥＴ型（ＭＯＳ型および接合型がある）
等に分けられる。読み出しの走査回路は通常ＭＯＳ−Ｆ
ＥＴ型が構成容易であるから、ＦＥＴ型画素の方が装置
全体の構成上有利である。ＦＥＴ型の内、画素内に単一
のＦＥＴのみ含むものが画素密度を高める上で有利とな
る。このタイプには、ＣＭＤ（Ｃｈａｒｇｅ Ｍｏｄｕ
ｌａｔｉｏｎ Ｄｅｖｉｃｅ）型、ＦＧＡ（Ｆｌｏａｔ
ｉｎｇ Ｇａｔｅ Ａｒｒａｙ）型、ＢＣＭＤ（Ｂｕｌ
ｋ Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｅｄ Ｄｅｖｉｃ
ｅ）型等が報告されている。
【０００６】
【発明が解決しようとする課題】図３２に従来の増幅型
固体撮像装置のＣＭＤ型の画素を示す。従来の増幅型固
体撮像装置は、図３２に示す画素が複数個用いられ、複
数個の画素がマトリクス状に配列された構成である。図
３２（ａ）は前記画素の平面図であり、図３２（ｂ）は
図３２（ａ）の切断面線Ｌ−Ｌから見た断面図である。
図３３は図３２（ｂ）に於けるラインＨ−Ｈに沿う深さ
方向のポテンシャル分布図である。これら図３２及び図
３３は、−中村他、『ゲート蓄積型ＭＯＳフォトトラン
ジスタ・イメージセンサ』、１９８６年テレビジョン学
会全国大会、ｐ．５７に示されている。図３２より明ら
かなように、ｐ型基板１上にｎ型ウェル２が埋め込みチ
ャネルとして形成されている。該ｎ型ウェル２上に絶縁
膜６を介してゲート電極３が形成されている。また、ｎ
型ウェル２により相互に分離された高濃度ｎ層によるソ
ース領域４及びドレイン領域５が、ｎ型ウェル２内に形
成されている。各画素毎のゲート電極３は水平方向に共
通に、ゲート端子７に接続され、各ソース領域４は垂直
方向に共通にソース端子８に接続されている。
固体撮像装置のＣＭＤ型の画素を示す。従来の増幅型固
体撮像装置は、図３２に示す画素が複数個用いられ、複
数個の画素がマトリクス状に配列された構成である。図
３２（ａ）は前記画素の平面図であり、図３２（ｂ）は
図３２（ａ）の切断面線Ｌ−Ｌから見た断面図である。
図３３は図３２（ｂ）に於けるラインＨ−Ｈに沿う深さ
方向のポテンシャル分布図である。これら図３２及び図
３３は、−中村他、『ゲート蓄積型ＭＯＳフォトトラン
ジスタ・イメージセンサ』、１９８６年テレビジョン学
会全国大会、ｐ．５７に示されている。図３２より明ら
かなように、ｐ型基板１上にｎ型ウェル２が埋め込みチ
ャネルとして形成されている。該ｎ型ウェル２上に絶縁
膜６を介してゲート電極３が形成されている。また、ｎ
型ウェル２により相互に分離された高濃度ｎ層によるソ
ース領域４及びドレイン領域５が、ｎ型ウェル２内に形
成されている。各画素毎のゲート電極３は水平方向に共
通に、ゲート端子７に接続され、各ソース領域４は垂直
方向に共通にソース端子８に接続されている。
【０００７】図３３を参照して、ＣＭＤ型画素の動作を
説明する。まず信号蓄積時に、ゲート電圧が電圧ＶLと
され、光電変換により発生した信号電荷（正孔）は半導
体／絶縁膜界面に蓄積される。次いで信号読み出し時
に、ゲート電圧を前記電圧ＶLよりも高電位の電圧ＶMと
する。このとき、信号電荷の量に応じてドレイン領域５
とソース領域４との間の電流が変化する。その変化した
電流値を信号出力として読み出す。このとき、同一ソー
ス端子８上の他の画素はゲート電圧がＶLレベルのため
検出されない。信号電荷をクリアし次の信号蓄積に備え
るリセット動作は、ゲート電圧をＶHとし深さ方向に単
調減少するポテンシャル勾配を付けることにより、ｎ形
ウェル２／絶縁膜６の界面に蓄積した信号電荷（正孔）
をその真下の基板１へ、図３２（ｂ）に破線で示すよう
に排出する。
説明する。まず信号蓄積時に、ゲート電圧が電圧ＶLと
され、光電変換により発生した信号電荷（正孔）は半導
体／絶縁膜界面に蓄積される。次いで信号読み出し時
に、ゲート電圧を前記電圧ＶLよりも高電位の電圧ＶMと
する。このとき、信号電荷の量に応じてドレイン領域５
とソース領域４との間の電流が変化する。その変化した
電流値を信号出力として読み出す。このとき、同一ソー
ス端子８上の他の画素はゲート電圧がＶLレベルのため
検出されない。信号電荷をクリアし次の信号蓄積に備え
るリセット動作は、ゲート電圧をＶHとし深さ方向に単
調減少するポテンシャル勾配を付けることにより、ｎ形
ウェル２／絶縁膜６の界面に蓄積した信号電荷（正孔）
をその真下の基板１へ、図３２（ｂ）に破線で示すよう
に排出する。
【０００８】ＣＭＤ構造の問題点としては、信号電荷蓄
積密度を高めるため、ｎ形ウェルである埋め込みチャネ
ル層の不純物濃度を高めると、前記リセット動作時のゲ
ート電圧を非常に高くしなければならない点である。例
えば以下の条件１を考える。この条件１は後述される本
発明の実施例に於いて、再度引用される。
積密度を高めるため、ｎ形ウェルである埋め込みチャネ
ル層の不純物濃度を高めると、前記リセット動作時のゲ
ート電圧を非常に高くしなければならない点である。例
えば以下の条件１を考える。この条件１は後述される本
発明の実施例に於いて、再度引用される。
【０００９】（条件１） 基板濃度 ：１．０×１０15ｃｍ-3 ｎ層濃度 ：３．０×１０15ｃｍ-3 ｎ層厚 ：１．５μｍ ゲート絶縁膜厚：８０ｎｍ ここで、ｎ型ウェル２の表面からｐ型基板１側へポテン
シャルが単調減少する限界条件は、前記条件の場合、下
式のようになる。
シャルが単調減少する限界条件は、前記条件の場合、下
式のようになる。
【００１０】
【数１】
【００１１】従って、リセット動作に必要なゲート電圧
ＶHは、フラットバンド電圧ＶFB＝−０．８５Ｖの場
合、
ＶHは、フラットバンド電圧ＶFB＝−０．８５Ｖの場
合、
【００１２】
【数２】ＶH＝２０．０Ｖ と非実用的な値となる。
【００１３】ＣＭＤ型の他の問題点として、暗時におい
てｎ型ウェル２／絶縁膜６の界面が空乏化するため、暗
電流が多くなることが挙げられる。
てｎ型ウェル２／絶縁膜６の界面が空乏化するため、暗
電流が多くなることが挙げられる。
【００１４】ＦＥＴ型の増幅型撮像装置で暗電流を低減
する方法としてＦＧＡ型がある。図３４（ａ）にこのＦ
ＧＡ型の平面図、同図（ｂ）にＮ−Ｎ部における画素部
断面図、同図（ｃ）に図３４（ａ）の切断面線Ｏ−Ｏ部
の深さ方向ポテンシャル分布図を示す。これらの従来技
術は、−Ｊ．Ｈｙｎｅｃｅｋ，”Ａ Ｎｅｗ Ｄｅｖｉ
ｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｕｉｔａｂｌｅ
ｆｏｒ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ ａｎｄ Ｈ
ｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＩｍａｇｅＳｅｎｓ
ｏｒ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，
ｐ．６４６，（１９８８）．に記載されている。
する方法としてＦＧＡ型がある。図３４（ａ）にこのＦ
ＧＡ型の平面図、同図（ｂ）にＮ−Ｎ部における画素部
断面図、同図（ｃ）に図３４（ａ）の切断面線Ｏ−Ｏ部
の深さ方向ポテンシャル分布図を示す。これらの従来技
術は、−Ｊ．Ｈｙｎｅｃｅｋ，”Ａ Ｎｅｗ Ｄｅｖｉ
ｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｕｉｔａｂｌｅ
ｆｏｒ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ ａｎｄ Ｈ
ｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＩｍａｇｅＳｅｎｓ
ｏｒ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，
ｐ．６４６，（１９８８）．に記載されている。
【００１５】このＦＧＡ型のＣＭＤ型との相違は、ゲー
ト電極３下のｎ型ウェル２上に、比較的高濃度のｐ層９
を設けたことである。信号蓄積及び読み出し時にはゲー
ト電圧はＶLとし、信号電荷（正孔）が該ｐ層９に蓄積
することによるｎウェル層２のチャネルポテンシャルの
変化を、閾値の変化として読み出す。同一信号線上の他
の画素は、そのゲート電圧が読み出し時のみＶLレベル
のため検出されない。リセット動作はＣＭＤ型と同様
で、ゲート電圧をＶHとして深さ方向に単調減少するポ
テンシャル勾配を付けることにより、ｐ層９に蓄積した
信号電荷（正孔）をその真下の基板１へ排出する。該ｐ
層９はこのリセット動作時においても空乏化しないか
ら、暗電流は抑えられる。しかしながら、該ｐ層９がリ
セット動作時にも空乏化しないことは、信号電荷の完全
転送がされないことを意味し、残像の発生とリセットノ
イズの増大という欠点をもたらす。
ト電極３下のｎ型ウェル２上に、比較的高濃度のｐ層９
を設けたことである。信号蓄積及び読み出し時にはゲー
ト電圧はＶLとし、信号電荷（正孔）が該ｐ層９に蓄積
することによるｎウェル層２のチャネルポテンシャルの
変化を、閾値の変化として読み出す。同一信号線上の他
の画素は、そのゲート電圧が読み出し時のみＶLレベル
のため検出されない。リセット動作はＣＭＤ型と同様
で、ゲート電圧をＶHとして深さ方向に単調減少するポ
テンシャル勾配を付けることにより、ｐ層９に蓄積した
信号電荷（正孔）をその真下の基板１へ排出する。該ｐ
層９はこのリセット動作時においても空乏化しないか
ら、暗電流は抑えられる。しかしながら、該ｐ層９がリ
セット動作時にも空乏化しないことは、信号電荷の完全
転送がされないことを意味し、残像の発生とリセットノ
イズの増大という欠点をもたらす。
【００１６】ＦＧＡ型の改善としてＢＣＭＤ型が提案さ
れている。−Ｊ．Ｈｙｎｅｃｅｋ，”ＢＣＭＤ−Ａｎ
Ｉｍｐｒｏｖｅｄ Ｐｈｏｔｏｓｉｔｅ Ｓｔｒｕｃｔ
ｕｒｅ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇ
ｅ Ｓｅｎｓｏｒ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅ
ｃ．Ｄｅｖ．，ｐ．１０１１，（１９９１）．図３５は
ＢＣＭＤ型の画素を示したものであり、図３５（ａ）は
断面図、同図（ｂ）は図３５（ａ）のＰ−Ｐ部のゲート
部深さ方向ポテンシャル分布部である。ＢＣＭＤ型は、
ｎ型基板１０上にｐ層１１、ｎ層１２、及びｐ層１３を
積層し、ｐ層１１、ｎ層１２、及びｐ層１３に亘るソー
スおよびドレイン用高濃度ｐ層１４を形成している。
れている。−Ｊ．Ｈｙｎｅｃｅｋ，”ＢＣＭＤ−Ａｎ
Ｉｍｐｒｏｖｅｄ Ｐｈｏｔｏｓｉｔｅ Ｓｔｒｕｃｔ
ｕｒｅ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇ
ｅ Ｓｅｎｓｏｒ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅ
ｃ．Ｄｅｖ．，ｐ．１０１１，（１９９１）．図３５は
ＢＣＭＤ型の画素を示したものであり、図３５（ａ）は
断面図、同図（ｂ）は図３５（ａ）のＰ−Ｐ部のゲート
部深さ方向ポテンシャル分布部である。ＢＣＭＤ型は、
ｎ型基板１０上にｐ層１１、ｎ層１２、及びｐ層１３を
積層し、ｐ層１１、ｎ層１２、及びｐ層１３に亘るソー
スおよびドレイン用高濃度ｐ層１４を形成している。
【００１７】ＦＧＡ型と比べると、信号電荷を電子と
しｎ層１２である埋め込みチャネルに蓄積させたこと、
信号電荷による表面ｐ層１３のポテンシャル変化をＰ
−ＭＯＳの閾値変化として検出させたこと、基板１０
をｎ型としリセット動作時にはゲート電圧を低く
（ＶL）して信号電荷を基板１０へ排出させたこと、が
相違点として挙げられる。これにより、信号電荷の完全
転送が達成される。しかしながら本構造ではｐ−ｎ−ｐ
−ｎの多層構造のため、駆動条件の最適化を図るのが困
難であり、また作製も複雑になるという欠点を有する。
しｎ層１２である埋め込みチャネルに蓄積させたこと、
信号電荷による表面ｐ層１３のポテンシャル変化をＰ
−ＭＯＳの閾値変化として検出させたこと、基板１０
をｎ型としリセット動作時にはゲート電圧を低く
（ＶL）して信号電荷を基板１０へ排出させたこと、が
相違点として挙げられる。これにより、信号電荷の完全
転送が達成される。しかしながら本構造ではｐ−ｎ−ｐ
−ｎの多層構造のため、駆動条件の最適化を図るのが困
難であり、また作製も複雑になるという欠点を有する。
【００１８】更に上記ＣＭＤ型、ＦＧＡ型、ＢＣＭＤ型
を含め、現在知られている総ての増幅撮像装置に共通す
る問題として、画素毎の信号レベル及び増幅率のバラツ
キに起因する固定パターンノイズ（ＦＰＮ）の問題があ
る。
を含め、現在知られている総ての増幅撮像装置に共通す
る問題として、画素毎の信号レベル及び増幅率のバラツ
キに起因する固定パターンノイズ（ＦＰＮ）の問題があ
る。
【００１９】本発明は以上の問題点に鑑み考案されたも
ので、簡単な構造で広いダイナミックレンジと低駆動電
圧化を達成し、更に暗電流の低減とＦＰＮの抑圧も可能
となる、新規な増幅型固体撮像装置を提供するものであ
る。
ので、簡単な構造で広いダイナミックレンジと低駆動電
圧化を達成し、更に暗電流の低減とＦＰＮの抑圧も可能
となる、新規な増幅型固体撮像装置を提供するものであ
る。
【００２０】
【課題を解決するための手段】本発明の増幅型光電変換
素子は半導体基体の表面に形成されたトランジスタであ
って、該トランジスタに入射する光によって発生した電
荷を該トランジスタ内の該半導体基体の表面に蓄積し、
該蓄積された信号電荷に応じた電気信号の変化を出力す
るトランジスタと、該トランジスタに隣接して設けられ
た第１のゲート領域であって、該第１のゲート領域は該
半導体基体の一部と、該半導体基体の一部上に形成され
た第１の絶縁膜と、該絶縁膜上に設けられた第１のゲー
ト電極とを有し、該第１のゲート電極に印加された電圧
に基づいて、該蓄積された信号電荷を該半導体基体の表
面から該半導体基体の内部へ移動させる第１のゲート領
域とを有しており、そのことにより上記目的が達成され
る。
素子は半導体基体の表面に形成されたトランジスタであ
って、該トランジスタに入射する光によって発生した電
荷を該トランジスタ内の該半導体基体の表面に蓄積し、
該蓄積された信号電荷に応じた電気信号の変化を出力す
るトランジスタと、該トランジスタに隣接して設けられ
た第１のゲート領域であって、該第１のゲート領域は該
半導体基体の一部と、該半導体基体の一部上に形成され
た第１の絶縁膜と、該絶縁膜上に設けられた第１のゲー
ト電極とを有し、該第１のゲート電極に印加された電圧
に基づいて、該蓄積された信号電荷を該半導体基体の表
面から該半導体基体の内部へ移動させる第１のゲート領
域とを有しており、そのことにより上記目的が達成され
る。
【００２１】好適な実施態様において、前記トランジス
タは前記第１のゲート領域に隣接して設けられた、埋め
込みチャネル構造を有する第２のゲート領域を含むＭＯ
ＳＦＥＴであり、前記第１のゲート領域が表面チャネル
構造を有している。
タは前記第１のゲート領域に隣接して設けられた、埋め
込みチャネル構造を有する第２のゲート領域を含むＭＯ
ＳＦＥＴであり、前記第１のゲート領域が表面チャネル
構造を有している。
【００２２】前記トランジスタは前記第１のゲート領域
に隣接して設けられた、埋め込みチャネル構造を有する
第２のゲート領域を含む接合ゲート型ＦＥＴであり、前
記第１のゲート領域が表面チャネル構造を有している。
に隣接して設けられた、埋め込みチャネル構造を有する
第２のゲート領域を含む接合ゲート型ＦＥＴであり、前
記第１のゲート領域が表面チャネル構造を有している。
【００２３】好適な実施態様において、前記半導体基体
は第１の導電型を有しており、前記トランジスタは、前
記信号電荷を蓄積するための信号蓄積領域と、該トラン
ジスタのチャネルとなるチャネル領域とを含み、該半導
体基体の表面に設けられた、第２の導電型を有する第１
半導体層と、該第１半導体層の表面に設けられ該第１半
導体層よりも高濃度の不純物を含み、ソース及びドレイ
ンとして機能する第２半導体層及び第３半導体層と、該
第１半導体層上に設けられた第２の絶縁膜と、該第２の
絶縁膜上に設けられた第２のゲート電極とを有し、これ
によって、前記第２のゲート領域は該第１半導体層と該
第２の絶縁膜と該第２のゲート電極とからなる。
は第１の導電型を有しており、前記トランジスタは、前
記信号電荷を蓄積するための信号蓄積領域と、該トラン
ジスタのチャネルとなるチャネル領域とを含み、該半導
体基体の表面に設けられた、第２の導電型を有する第１
半導体層と、該第１半導体層の表面に設けられ該第１半
導体層よりも高濃度の不純物を含み、ソース及びドレイ
ンとして機能する第２半導体層及び第３半導体層と、該
第１半導体層上に設けられた第２の絶縁膜と、該第２の
絶縁膜上に設けられた第２のゲート電極とを有し、これ
によって、前記第２のゲート領域は該第１半導体層と該
第２の絶縁膜と該第２のゲート電極とからなる。
【００２４】好適な実施態様において、前記半導体基体
は第１の導電型を有しており、前記トランジスタは、該
トランジスタのチャネルとなるチャネル領域とを含み、
該半導体基体の中に設けられた、第２の導電型を有する
第１半導体層と、該第１半導体層の表面に設けられ、該
第１半導体層よりも高濃度の不純物を含み、ソース及び
ドレインとして機能する第２半導体層及び第３半導体層
と、前記信号電荷を蓄積するための信号蓄積領域を含
み、該第１半導体層上に設けられた第１導電型の第４半
導体層とを有し、これによって、前記第２のゲート領域
は該第１半導体層と該４半導体層とからなる。
は第１の導電型を有しており、前記トランジスタは、該
トランジスタのチャネルとなるチャネル領域とを含み、
該半導体基体の中に設けられた、第２の導電型を有する
第１半導体層と、該第１半導体層の表面に設けられ、該
第１半導体層よりも高濃度の不純物を含み、ソース及び
ドレインとして機能する第２半導体層及び第３半導体層
と、前記信号電荷を蓄積するための信号蓄積領域を含
み、該第１半導体層上に設けられた第１導電型の第４半
導体層とを有し、これによって、前記第２のゲート領域
は該第１半導体層と該４半導体層とからなる。
【００２５】好適な実施態様において、前記トランジス
タは、更に、前記第４半導体層上に設けられた第３の絶
縁膜と該第３の絶縁膜上に設けられた第２のゲート電極
とを有する。
タは、更に、前記第４半導体層上に設けられた第３の絶
縁膜と該第３の絶縁膜上に設けられた第２のゲート電極
とを有する。
【００２６】好適な実施態様において、前記増幅型光電
変換素子の信号電荷のリセット動作は、少なくとも前記
第１のゲート電極に印加する電圧を制御することによっ
て、前記トランジスタ内の前記半導体基体の表面に蓄積
された前記信号電荷を前記第１のゲート領域を介して前
記半導体基体の内部へ排出することにより達成される。
変換素子の信号電荷のリセット動作は、少なくとも前記
第１のゲート電極に印加する電圧を制御することによっ
て、前記トランジスタ内の前記半導体基体の表面に蓄積
された前記信号電荷を前記第１のゲート領域を介して前
記半導体基体の内部へ排出することにより達成される。
【００２７】好適な実施態様において、前記増幅型光電
変換素子であって、前記トランジスタ内の前記半導体基
体の表面に所定量以上の過剰な信号電荷が蓄積された場
合、少なくとも前記第１のゲート電極に印加する電圧を
制御することによって、該過剰な信号電荷を前記第１の
ゲート領域を介して前記半導体基体の内部へ排出するこ
とによりブルーミング抑圧を行う。
変換素子であって、前記トランジスタ内の前記半導体基
体の表面に所定量以上の過剰な信号電荷が蓄積された場
合、少なくとも前記第１のゲート電極に印加する電圧を
制御することによって、該過剰な信号電荷を前記第１の
ゲート領域を介して前記半導体基体の内部へ排出するこ
とによりブルーミング抑圧を行う。
【００２８】好適な実施態様において、前記増幅型光電
変換素子であって、前記第１のゲート電極、または該第
１のゲート電極及び前記第２のゲート電極に印加する電
圧を制御することによって、前記半導体基体の内部から
前記第１のゲート領域を介して前記トランジスタ内の前
記半導体基体の表面にオフセット電荷を注入することに
よりオフセット加算を行う。
変換素子であって、前記第１のゲート電極、または該第
１のゲート電極及び前記第２のゲート電極に印加する電
圧を制御することによって、前記半導体基体の内部から
前記第１のゲート領域を介して前記トランジスタ内の前
記半導体基体の表面にオフセット電荷を注入することに
よりオフセット加算を行う。
【００２９】好適な実施態様において、前記注入された
オフセット電荷と前記トランジスタ内の前記半導体基体
の表面に光電変換により蓄積された電荷との和による出
力信号と、前記注入されたオフセット電荷のみによる出
力信号との差分信号を出力する。
オフセット電荷と前記トランジスタ内の前記半導体基体
の表面に光電変換により蓄積された電荷との和による出
力信号と、前記注入されたオフセット電荷のみによる出
力信号との差分信号を出力する。
【００３０】好適な実施態様において、前記増幅型光電
変換素子であって、前記第１のゲート電極、または前記
第１のゲート電極及び前記第２のゲート電極に印加する
電圧を制御することによって、リセット動作のタイミン
グを制御し、信号電荷蓄積時間を制御する。
変換素子であって、前記第１のゲート電極、または前記
第１のゲート電極及び前記第２のゲート電極に印加する
電圧を制御することによって、リセット動作のタイミン
グを制御し、信号電荷蓄積時間を制御する。
【００３１】また、本発明の増幅型固体撮像装置は半導
体基体の表面に一次元または二次元アレイ状に設けられ
た複数の増幅型光電変換素子を有する増幅型固体撮像装
置であって、該複数の増幅型光電変換素子それぞれが、
該半導体基体の表面に形成されたトランジスタであっ
て、該トランジスタに入射する光によって発生した電荷
を該トランジスタ内の該半導体基体の表面に蓄積し、該
蓄積された信号電荷に応じた電気信号の変化を出力する
トランジスタと、該トランジスタに隣接して設けられた
第１のゲート領域であって、該第１のゲート領域は該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該絶縁膜上に設けられた第１のゲート
電極とを有し、該第１のゲート電極に印加された電圧に
基づいて、該蓄積された信号電荷を該半導体基体の表面
から該半導体基体の内部へ移動させる第１のゲート領域
とを有しており、そのことにより上記目的が達成され
る。
体基体の表面に一次元または二次元アレイ状に設けられ
た複数の増幅型光電変換素子を有する増幅型固体撮像装
置であって、該複数の増幅型光電変換素子それぞれが、
該半導体基体の表面に形成されたトランジスタであっ
て、該トランジスタに入射する光によって発生した電荷
を該トランジスタ内の該半導体基体の表面に蓄積し、該
蓄積された信号電荷に応じた電気信号の変化を出力する
トランジスタと、該トランジスタに隣接して設けられた
第１のゲート領域であって、該第１のゲート領域は該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該絶縁膜上に設けられた第１のゲート
電極とを有し、該第１のゲート電極に印加された電圧に
基づいて、該蓄積された信号電荷を該半導体基体の表面
から該半導体基体の内部へ移動させる第１のゲート領域
とを有しており、そのことにより上記目的が達成され
る。
【００３２】好適な実施態様において、前記各増幅型光
電変換素子であって、前記第１のゲート領域は表面チャ
ネル構造を有しており、前記トランジスタは前記第１の
ゲート領域に隣接して設けられ、埋め込みチャネル構造
を有する第２のゲート領域と、ソース領域と、ドレイン
領域とを有する電界効果型トランジスタであって、該第
２のゲート領域は該ドレイン領域及び該第１のゲート領
域によって囲まれており、隣接する光電変換素子と少な
くとも該ドレイン領域及び該第１のゲート領域の一方に
よって互いに分離されている。
電変換素子であって、前記第１のゲート領域は表面チャ
ネル構造を有しており、前記トランジスタは前記第１の
ゲート領域に隣接して設けられ、埋め込みチャネル構造
を有する第２のゲート領域と、ソース領域と、ドレイン
領域とを有する電界効果型トランジスタであって、該第
２のゲート領域は該ドレイン領域及び該第１のゲート領
域によって囲まれており、隣接する光電変換素子と少な
くとも該ドレイン領域及び該第１のゲート領域の一方に
よって互いに分離されている。
【００３３】好適な実施態様において、前記複数の増幅
型光電変換素子は第１の方向のアレイ状に配置されてお
り、該光電変換素子のそれぞれにおいて、前記第１のゲ
ート領域は表面チャネル構造を有しており、前記トラン
ジスタは前記第１のゲート領域に隣接して設けられ、埋
め込みチャネル構造を有する第２のゲート領域と、ソー
ス領域と、ドレイン領域とを有する電界効果型トランジ
スタであって、該トランジスタは該光電変換素子の該第
１の方向の一方に隣接する第１の増幅型光電変換素子の
トランジスタと該ソース領域を共有しており、該光電変
換素子の該第１の方向の他方に隣接する第２の増幅型光
電変換素子のトランジスタと該ドレイン領域及び該第１
のゲート領域を共有している。
型光電変換素子は第１の方向のアレイ状に配置されてお
り、該光電変換素子のそれぞれにおいて、前記第１のゲ
ート領域は表面チャネル構造を有しており、前記トラン
ジスタは前記第１のゲート領域に隣接して設けられ、埋
め込みチャネル構造を有する第２のゲート領域と、ソー
ス領域と、ドレイン領域とを有する電界効果型トランジ
スタであって、該トランジスタは該光電変換素子の該第
１の方向の一方に隣接する第１の増幅型光電変換素子の
トランジスタと該ソース領域を共有しており、該光電変
換素子の該第１の方向の他方に隣接する第２の増幅型光
電変換素子のトランジスタと該ドレイン領域及び該第１
のゲート領域を共有している。
【００３４】好適な実施態様において、前記複数の増幅
型光電変換素子は更に第２の方向にも配列された２次元
アレイ状に配置されており、前記増幅型光電変換素子の
それぞれは該光電変換素子及び前記第２の増幅型光電変
換素子の該第２の方向も一方にそれぞれ隣接する２つの
増幅型光電変換素子の２つのトランジスタと前記ドレイ
ン領域を更に共有しており、該光電変換素子及び前記第
２の増幅型光電変換素子の該第２の方向の他方にそれぞ
れ隣接する２つの増幅型光電変換素子の２つのトランジ
スタと前記第１のゲート領域を更に共有している。
型光電変換素子は更に第２の方向にも配列された２次元
アレイ状に配置されており、前記増幅型光電変換素子の
それぞれは該光電変換素子及び前記第２の増幅型光電変
換素子の該第２の方向も一方にそれぞれ隣接する２つの
増幅型光電変換素子の２つのトランジスタと前記ドレイ
ン領域を更に共有しており、該光電変換素子及び前記第
２の増幅型光電変換素子の該第２の方向の他方にそれぞ
れ隣接する２つの増幅型光電変換素子の２つのトランジ
スタと前記第１のゲート領域を更に共有している。
【００３５】好適な実施態様において、前記複数の増幅
型光電変換素子の前記トランジスタはＭＯＳ型ＦＥＴで
ある。
型光電変換素子の前記トランジスタはＭＯＳ型ＦＥＴで
ある。
【００３６】好適な実施態様において、前記複数の増幅
型光電変換素子の前記トランジスタは接合ゲート型ＦＥ
Ｔである。
型光電変換素子の前記トランジスタは接合ゲート型ＦＥ
Ｔである。
【００３７】好適な実施態様において、前記半導体基体
は第１の導電型を有し、前記第１のゲート領域は、該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該第１の絶縁膜上に設けられた第１の
ゲート電極とを有しており、前記トランジスタは、該第
１のゲート領域に隣接して該半導体基体の表面に設けら
れた、第２の導電型を有する第１の半導体層を含み、前
記ソース領域及び前記ドレイン領域は該第１の半導体層
の表面にそれぞれ形成されており、前記第２のゲート領
域は、該第１の半導体層の一部と、該第１の半導体層の
一部上に設けらた第２のゲート絶縁膜と、該第２のゲー
ト絶縁膜上に設けられた第２のゲート電極とを有する。
は第１の導電型を有し、前記第１のゲート領域は、該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該第１の絶縁膜上に設けられた第１の
ゲート電極とを有しており、前記トランジスタは、該第
１のゲート領域に隣接して該半導体基体の表面に設けら
れた、第２の導電型を有する第１の半導体層を含み、前
記ソース領域及び前記ドレイン領域は該第１の半導体層
の表面にそれぞれ形成されており、前記第２のゲート領
域は、該第１の半導体層の一部と、該第１の半導体層の
一部上に設けらた第２のゲート絶縁膜と、該第２のゲー
ト絶縁膜上に設けられた第２のゲート電極とを有する。
【００３８】好適な実施態様において、前記半導体基体
は第１の導電型を有し、前記第１のゲート領域は、該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該第１の絶縁膜上に設けられた第１の
ゲート電極とを有しており、前記トランジスタは、該第
１のゲート領域に隣接して該半導体基体の表面に設けら
れた、第２の導電型を有する第１の半導体層と、該第１
の半導体層の表面にそれぞれ形成された前記ソース領域
及び前記ドレイン領域となる第２及び第３の半導体層と
を有し、前記第２のゲート領域は、該第１の半導体層の
一部と、該第１の半導体層の表面の一部に設けられた第
１導電型の第４の半導体層とを有する。
は第１の導電型を有し、前記第１のゲート領域は、該半
導体基体の一部と、該半導体基体の一部上に形成された
第１の絶縁膜と、該第１の絶縁膜上に設けられた第１の
ゲート電極とを有しており、前記トランジスタは、該第
１のゲート領域に隣接して該半導体基体の表面に設けら
れた、第２の導電型を有する第１の半導体層と、該第１
の半導体層の表面にそれぞれ形成された前記ソース領域
及び前記ドレイン領域となる第２及び第３の半導体層と
を有し、前記第２のゲート領域は、該第１の半導体層の
一部と、該第１の半導体層の表面の一部に設けられた第
１導電型の第４の半導体層とを有する。
【００３９】好適な実施態様において、前記各増幅型光
電変換素子の前記トランジスタは、更に、前記第４半導
体層上に設けられた第３の絶縁膜と該第３の絶縁膜上に
設けられた第２のゲート電極とを有する。
電変換素子の前記トランジスタは、更に、前記第４半導
体層上に設けられた第３の絶縁膜と該第３の絶縁膜上に
設けられた第２のゲート電極とを有する。
【００４０】好適な実施態様において、前記第２のゲー
ト電極は前記第２の半導体層に沿って設けられた第１の
副電極と前記第３の半導体層に沿って設けられた第２の
副電極とからなる。
ト電極は前記第２の半導体層に沿って設けられた第１の
副電極と前記第３の半導体層に沿って設けられた第２の
副電極とからなる。
【００４１】好適な実施態様において、前記増幅型固体
撮像装置は、前記各増幅型光電変換素子の第１のゲート
電極がそれぞれ電気的に接続された第１のクロックライ
ンと、該増幅型光電変換素子の第２のゲート電極がそれ
ぞれ電気的に接続された第２のクロックラインと、該各
増幅型光電変換素子の前記第２半導体層がそれぞれ電気
的に接続された信号ラインとを更に有し、該各増幅型光
電変換素子の前記第３半導体層に所定の電位が供給され
ている。
撮像装置は、前記各増幅型光電変換素子の第１のゲート
電極がそれぞれ電気的に接続された第１のクロックライ
ンと、該増幅型光電変換素子の第２のゲート電極がそれ
ぞれ電気的に接続された第２のクロックラインと、該各
増幅型光電変換素子の前記第２半導体層がそれぞれ電気
的に接続された信号ラインとを更に有し、該各増幅型光
電変換素子の前記第３半導体層に所定の電位が供給され
ている。
【００４２】好適な実施態様において、前記増幅型固体
撮像装置は、前記各増幅型光電変換素子の第１のゲート
電極がそれぞれ電気的に接続された第１のクロックライ
ンと、該各増幅型光電変換素子の前記第３半導体層がそ
れぞれ電気的に接続された第２のクロックラインと、該
各増幅型光電変換素子の前記第２半導体層がそれぞれ電
気的に接続された信号ラインとを更に有する。
撮像装置は、前記各増幅型光電変換素子の第１のゲート
電極がそれぞれ電気的に接続された第１のクロックライ
ンと、該各増幅型光電変換素子の前記第３半導体層がそ
れぞれ電気的に接続された第２のクロックラインと、該
各増幅型光電変換素子の前記第２半導体層がそれぞれ電
気的に接続された信号ラインとを更に有する。
【００４３】好適な実施態様において、前記各増幅型光
電変換素子の前記第１のゲート領域は基部と基部から前
記第１の方向に延びる枝部とからなり、前記増幅型光電
変換素子の前記トランジスタの前記ソース領域及び前記
第２のゲート領域はそれぞれ前記第２の方向に隣接する
増幅型光電変換素子のソース領域及び第２のゲート領域
と該第１のゲート領域の該枝部によって分離されてい
る。
電変換素子の前記第１のゲート領域は基部と基部から前
記第１の方向に延びる枝部とからなり、前記増幅型光電
変換素子の前記トランジスタの前記ソース領域及び前記
第２のゲート領域はそれぞれ前記第２の方向に隣接する
増幅型光電変換素子のソース領域及び第２のゲート領域
と該第１のゲート領域の該枝部によって分離されてい
る。
【００４４】好適な実施態様において、前記各増幅型光
電変換素子であって、前記第１のゲート領域の基部は前
記第２の方向に隣接する増幅型光電変換素子の２つのド
レイン領域に挟まれて設けられており、該各増幅型光電
変換素子の前記第２のゲート領域を画素として、前記第
１の方向及び該第２の方向に所定のピッチで配列された
２次元アレイにおいて、該第２の方向に配列された該第
２のゲート領域の配列周期に対して、該第１のゲート領
域の基部及び該ドレイン領域の配列周期が半周期ずれて
いる。
電変換素子であって、前記第１のゲート領域の基部は前
記第２の方向に隣接する増幅型光電変換素子の２つのド
レイン領域に挟まれて設けられており、該各増幅型光電
変換素子の前記第２のゲート領域を画素として、前記第
１の方向及び該第２の方向に所定のピッチで配列された
２次元アレイにおいて、該第２の方向に配列された該第
２のゲート領域の配列周期に対して、該第１のゲート領
域の基部及び該ドレイン領域の配列周期が半周期ずれて
いる。
【００４５】好適な実施態様において、前記増幅型固体
撮像装置であって、前記第１のゲート領域の基部及び前
記ドレイン領域の前記第２の方向への配列周期は第１の
方向に隣接する該第１のゲート領域の基部及び該ドレイ
ン領域の前記第２の方向への配列周期に対し、一周期分
ずれている。
撮像装置であって、前記第１のゲート領域の基部及び前
記ドレイン領域の前記第２の方向への配列周期は第１の
方向に隣接する該第１のゲート領域の基部及び該ドレイ
ン領域の前記第２の方向への配列周期に対し、一周期分
ずれている。
【００４６】好適な実施態様において、前記増幅型固体
撮像装置であって、各増幅型光電変換素子、前期第１の
ゲート電極、前記ドレイン領域、及び前記第２のゲート
電極は前記第２の方向に隣接する増幅型固体撮像素子の
それぞれと互いに電気的に接続されており、前記ソース
領域は第１の方向のそれぞれと互いに電気的に接続され
ている。
撮像装置であって、各増幅型光電変換素子、前期第１の
ゲート電極、前記ドレイン領域、及び前記第２のゲート
電極は前記第２の方向に隣接する増幅型固体撮像素子の
それぞれと互いに電気的に接続されており、前記ソース
領域は第１の方向のそれぞれと互いに電気的に接続され
ている。
【００４７】また本発明の増幅型光電変換素子の製造方
法は、第１導電型を有する半導体基体の表面に、ゲート
絶縁膜を形成する工程と、レジストパターンをマスクと
して該ゲート絶縁膜上に第１のゲート電極を形成する工
程と、該第１のゲート電極及び該レジストパターンをマ
スクとして、該半導体基体に第２導電型を有する不純物
を注入し、該第１のゲート電極に対して自己整合的に該
半導体基体内に第１の半導体層を形成する工程と、該第
１の半導体層内にソース領域及びドレイン領域を形成
し、これによって、該第１の半導体層を含み、光電変換
素子として機能するトランジスタを形成する工程とを包
含しており、そのことにより上記目的が達成される。
法は、第１導電型を有する半導体基体の表面に、ゲート
絶縁膜を形成する工程と、レジストパターンをマスクと
して該ゲート絶縁膜上に第１のゲート電極を形成する工
程と、該第１のゲート電極及び該レジストパターンをマ
スクとして、該半導体基体に第２導電型を有する不純物
を注入し、該第１のゲート電極に対して自己整合的に該
半導体基体内に第１の半導体層を形成する工程と、該第
１の半導体層内にソース領域及びドレイン領域を形成
し、これによって、該第１の半導体層を含み、光電変換
素子として機能するトランジスタを形成する工程とを包
含しており、そのことにより上記目的が達成される。
【００４８】
【作用】このような構造とすることにより、前記第２の
ゲート領域の埋め込みチャネル中で少数キャリアとなる
電荷に対し、該埋め込みチャネル中程のポテンシャルの
山と前記第１のゲート領域とがバリアを形成することに
より、光電変換により発生した電荷を光電変換領域の表
面近傍に閉じ込めて蓄積し、この電荷により前記第２の
ゲート領域の埋め込みチャネルの特性が変化する量とし
てセンサ出力を得た後、前記第１のゲート領域のバリア
を低くすることにより該信号電荷を基板側へ排出するこ
とにより、低電圧でのリセット動作が可能となる。
ゲート領域の埋め込みチャネル中で少数キャリアとなる
電荷に対し、該埋め込みチャネル中程のポテンシャルの
山と前記第１のゲート領域とがバリアを形成することに
より、光電変換により発生した電荷を光電変換領域の表
面近傍に閉じ込めて蓄積し、この電荷により前記第２の
ゲート領域の埋め込みチャネルの特性が変化する量とし
てセンサ出力を得た後、前記第１のゲート領域のバリア
を低くすることにより該信号電荷を基板側へ排出するこ
とにより、低電圧でのリセット動作が可能となる。
【００４９】また、信号蓄積期間中においても前記第１
のゲート領域のバリアを適当に設定することにより、光
電変換領域の表面近傍の過剰な信号電荷を基板へ排出す
る、、ブルーミング抑圧機能を持たせることができる。
のゲート領域のバリアを適当に設定することにより、光
電変換領域の表面近傍の過剰な信号電荷を基板へ排出す
る、、ブルーミング抑圧機能を持たせることができる。
【００５０】更に、前記半導体表面近傍の電位を基板電
位より低い適当な値に設定すれば、リセット動作後、前
記第１のゲート領域のバリアを無くすることにより、基
板から半導体表面領域へ一定の電荷（オフセット電荷）
を注入することができる。これにより、暗時にも表面を
空乏化させずにでき、暗電流を抑圧できる。また、ＦＰ
Ｎの主要成分である画素毎のゲインのバラツキは一般に
低信号量で大きいが、オフセット電荷の追加により緩和
され、ＦＰＮ改善効果も持たすことができる。
位より低い適当な値に設定すれば、リセット動作後、前
記第１のゲート領域のバリアを無くすることにより、基
板から半導体表面領域へ一定の電荷（オフセット電荷）
を注入することができる。これにより、暗時にも表面を
空乏化させずにでき、暗電流を抑圧できる。また、ＦＰ
Ｎの主要成分である画素毎のゲインのバラツキは一般に
低信号量で大きいが、オフセット電荷の追加により緩和
され、ＦＰＮ改善効果も持たすことができる。
【００５１】また、本発明の増幅型固体撮像素子を一次
元または二次元のアレイ状に配置し、増幅型固体撮像装
置を形成する場合、ソース、ドレイン、及び第１のゲー
ト領域を隣接する素子間で共有することにより、光電変
換に寄与しない部分の面積の装置全体に占める割合を小
さくすることができる。これらのソース、ドレイン、及
び第１のゲート領域を六角形のユニットを基本とする形
状で構成することによって、配線用のコンタクトが容易
で確実なコンタクトホールをこれらの領域に設けること
ができる。
元または二次元のアレイ状に配置し、増幅型固体撮像装
置を形成する場合、ソース、ドレイン、及び第１のゲー
ト領域を隣接する素子間で共有することにより、光電変
換に寄与しない部分の面積の装置全体に占める割合を小
さくすることができる。これらのソース、ドレイン、及
び第１のゲート領域を六角形のユニットを基本とする形
状で構成することによって、配線用のコンタクトが容易
で確実なコンタクトホールをこれらの領域に設けること
ができる。
【００５２】垂直方向に隣接する増幅型固体撮像素子間
でソース領域を共有することにより、垂直方向の開口率
が改善される。また、水平方向に第１のゲート領域とド
レイン領域とを交互に配置し、それぞれを４つの増幅型
固体撮像素子間で共有すると共に、各素子間を水平方向
に分離するためにのみ機能する狭い幅の領域を第１のゲ
ート領域から引き延ばすことにより、水平方向の開口率
が改善される。
でソース領域を共有することにより、垂直方向の開口率
が改善される。また、水平方向に第１のゲート領域とド
レイン領域とを交互に配置し、それぞれを４つの増幅型
固体撮像素子間で共有すると共に、各素子間を水平方向
に分離するためにのみ機能する狭い幅の領域を第１のゲ
ート領域から引き延ばすことにより、水平方向の開口率
が改善される。
【００５３】
【実施例】以下、図面を用いて本発明を説明する。
【００５４】図１は、光電変換領域のトランジスタがＭ
ＯＳ型ＦＥＴである場合の本発明による一実施例であ
り、１画素分の断面構成を示す。ｐ型半導体基板２１上
に絶縁膜２７を介して第２のゲート電極２２及び第１の
ゲート電極２３を形成する。第２のゲート電極２２の下
方の半導体基板２１の表面側にｎ層２４を形成し、前記
第２のゲート電極２２をゲートとするＭＯＳ型ＦＥＴの
ソース領域２５及びトレイン領域２６となるｎ+拡散層
を形成する。各画素毎のソース領域２５は図１に示すソ
ース端子（Ｖｓ（ｊ））２８に共通に接続される。ま
た、各画素毎のドレイン領域２６は図１に示すドレイン
端子（ＶD）２９に共通に接続される。
ＯＳ型ＦＥＴである場合の本発明による一実施例であ
り、１画素分の断面構成を示す。ｐ型半導体基板２１上
に絶縁膜２７を介して第２のゲート電極２２及び第１の
ゲート電極２３を形成する。第２のゲート電極２２の下
方の半導体基板２１の表面側にｎ層２４を形成し、前記
第２のゲート電極２２をゲートとするＭＯＳ型ＦＥＴの
ソース領域２５及びトレイン領域２６となるｎ+拡散層
を形成する。各画素毎のソース領域２５は図１に示すソ
ース端子（Ｖｓ（ｊ））２８に共通に接続される。ま
た、各画素毎のドレイン領域２６は図１に示すドレイン
端子（ＶD）２９に共通に接続される。
【００５５】第２のゲート電極２２を貫いて入射した光
ｈνは、光電変換により電子−正孔対を発生するが、電
子はドレイン領域２６へ流出する。正孔はｎ層２４中程
に形成されるバリア及び第１のゲート電極２３下のバリ
アにより閉じ込められ、ｎ層２４の半導体／絶縁膜界面
に蓄積し信号電荷となる。
ｈνは、光電変換により電子−正孔対を発生するが、電
子はドレイン領域２６へ流出する。正孔はｎ層２４中程
に形成されるバリア及び第１のゲート電極２３下のバリ
アにより閉じ込められ、ｎ層２４の半導体／絶縁膜界面
に蓄積し信号電荷となる。
【００５６】該信号電荷量に応じてｎ層２４のポテンシ
ャルが変化する量を、ソース領域２５における電位変化
として読み出し、出力信号とする。信号電荷の排出は、
第１のゲート電極２３下のポテンシャルバリアを引き下
げてやれば、図１の点線に示す経路によりｐ基板２１へ
流れることにより、容易に達成される。
ャルが変化する量を、ソース領域２５における電位変化
として読み出し、出力信号とする。信号電荷の排出は、
第１のゲート電極２３下のポテンシャルバリアを引き下
げてやれば、図１の点線に示す経路によりｐ基板２１へ
流れることにより、容易に達成される。
【００５７】図２は前記図１での動作をより詳細に示し
たものである。ここで図２（ａ）〜（ｄ）は、共通に、
右側は図１のＡ−Ａ部、即ち第２のゲート電極２２下の
深さ方向ポテンシャル分布を、左側は図１のＢ−Ｂ部、
即ち第１のゲート電極２３下の深さ方向ポテンシャル分
布を、それぞれ表している。まず、信号電荷蓄積時を図
２（ａ）に示す。第２のゲート電極２２に低めの電圧Ｖ
A（Ｌ）を印加し、第１のゲート電極２３に、電圧Ｖ
A（Ｌ）より高くかつ後述する電圧ＶA（Ｈ）より低い中
程の電圧ＶB（Ｍ）を印加する。第１のゲート電極２３
下には正孔に対して一定値（半導体がシリコンの場合
は、ほぼ０．５Ｖ：以下では、半導体がシリコンの場合
に限定して議論する）以上のポテンシャルバリア△φB
が形成され、ｐ基板２１からｎ層２４表面への正孔の流
入を防止する。ｎ層２４表面には光電変換により発生し
た正孔が信号電荷として蓄積され、ポテンシャル分布を
図２（ａ）のライン(1)からライン(2)へ引き上げる。ｎ
層２４の表面ポテンシャルと第１の電極２３下の表面ポ
テンシャルとの差△φABが大きい（△φAB＞０．５Ｖ）
間は信号電荷はｎ層２４表面に留まるが、限界値（≒
０．５Ｖ）を越えると、第１のゲート電極２３下のポテ
ンシャルバリアを越えて基板２１へ流出する（図２
（ａ）のライン(3)参照）。
たものである。ここで図２（ａ）〜（ｄ）は、共通に、
右側は図１のＡ−Ａ部、即ち第２のゲート電極２２下の
深さ方向ポテンシャル分布を、左側は図１のＢ−Ｂ部、
即ち第１のゲート電極２３下の深さ方向ポテンシャル分
布を、それぞれ表している。まず、信号電荷蓄積時を図
２（ａ）に示す。第２のゲート電極２２に低めの電圧Ｖ
A（Ｌ）を印加し、第１のゲート電極２３に、電圧Ｖ
A（Ｌ）より高くかつ後述する電圧ＶA（Ｈ）より低い中
程の電圧ＶB（Ｍ）を印加する。第１のゲート電極２３
下には正孔に対して一定値（半導体がシリコンの場合
は、ほぼ０．５Ｖ：以下では、半導体がシリコンの場合
に限定して議論する）以上のポテンシャルバリア△φB
が形成され、ｐ基板２１からｎ層２４表面への正孔の流
入を防止する。ｎ層２４表面には光電変換により発生し
た正孔が信号電荷として蓄積され、ポテンシャル分布を
図２（ａ）のライン(1)からライン(2)へ引き上げる。ｎ
層２４の表面ポテンシャルと第１の電極２３下の表面ポ
テンシャルとの差△φABが大きい（△φAB＞０．５Ｖ）
間は信号電荷はｎ層２４表面に留まるが、限界値（≒
０．５Ｖ）を越えると、第１のゲート電極２３下のポテ
ンシャルバリアを越えて基板２１へ流出する（図２
（ａ）のライン(3)参照）。
【００５８】これにより、ｎ層２４の表面に蓄積される
過剰電荷をオーバーフローでき、ブルーミング抑圧が可
能となる。なお、前記(2)の時のｎ層２４のポテンシャ
ル深さを△φA（Ｓｔｏ）とする。
過剰電荷をオーバーフローでき、ブルーミング抑圧が可
能となる。なお、前記(2)の時のｎ層２４のポテンシャ
ル深さを△φA（Ｓｔｏ）とする。
【００５９】次に信号読みだし時を図２（ｂ）に示す。
第２のゲート電極２２に高めの電圧ＶA（Ｈ）を印加す
ることにより、第１のゲート電極２３下のポテンシャル
分布は更に引き上げられ、信号がゼロの時には図２
（ｂ）のライン(4)、信号蓄積時にはライン(5)となる。
またライン(4)の場合のｎ層２４のポテンシャル深さを
△φA(Det）とする。ＶA（Ｈ）の値は、△φA(Det）＞
△φA（Ｓｔｏ）となるように選定される。一方、第１
のゲート電極２３には高めの電圧ＶB（Ｈ）が印加され
ることにより、第１のゲート電極２３下には信号蓄積時
（図２（ｂ）のライン(5)）のｎ層２４の表面ポテンシ
ャルに比べ△φAB（＞０．５Ｖ）のポテンシャルバリア
が形成され、ｎ層２４表面からｐ基板２１への正孔の流
入を防止する。図１に示したソース端子ＶSが複数画素
のソース領域２５に共通接続されていても、特定のゲー
トに電圧ＶA（Ｈ）が印加されて、かつ前記各ポテンシ
ャル深さに関して、
第２のゲート電極２２に高めの電圧ＶA（Ｈ）を印加す
ることにより、第１のゲート電極２３下のポテンシャル
分布は更に引き上げられ、信号がゼロの時には図２
（ｂ）のライン(4)、信号蓄積時にはライン(5)となる。
またライン(4)の場合のｎ層２４のポテンシャル深さを
△φA(Det）とする。ＶA（Ｈ）の値は、△φA(Det）＞
△φA（Ｓｔｏ）となるように選定される。一方、第１
のゲート電極２３には高めの電圧ＶB（Ｈ）が印加され
ることにより、第１のゲート電極２３下には信号蓄積時
（図２（ｂ）のライン(5)）のｎ層２４の表面ポテンシ
ャルに比べ△φAB（＞０．５Ｖ）のポテンシャルバリア
が形成され、ｎ層２４表面からｐ基板２１への正孔の流
入を防止する。図１に示したソース端子ＶSが複数画素
のソース領域２５に共通接続されていても、特定のゲー
トに電圧ＶA（Ｈ）が印加されて、かつ前記各ポテンシ
ャル深さに関して、
【００６０】
【数３】△φA(Det）＞△φA（Ｓｔｏ） なる関係が成立する限り、検出されるソース電位は電圧
ＶA（Ｈ）がゲートに印加されたソース端子Ｖｓの値と
なる。
ＶA（Ｈ）がゲートに印加されたソース端子Ｖｓの値と
なる。
【００６１】信号電荷を排出するリセット動作時を図２
（ｃ）に示す。第２のゲート電極２２には高めの電圧、
例えば前記信号読み出し時と同じ電圧ＶA（Ｈ）を印加
する。第１のゲート電極２３には中程の電圧、例えば前
記信号蓄積時と同じＶB（Ｍ）を印加する。このとき第
１のゲート電極２３下のポテンシャルは、信号ゼロ時
（図２（ｃ）のライン(4')）のｎ層２４表面ポテンシャ
ルより十分低い値（−△φAB）となる。このためｎ層２
４表面の信号電荷（正孔）は総て、第１のゲート電極２
３下を通り、ｐ基板２１へ流れる。即ち、リセット動作
が達成される。
（ｃ）に示す。第２のゲート電極２２には高めの電圧、
例えば前記信号読み出し時と同じ電圧ＶA（Ｈ）を印加
する。第１のゲート電極２３には中程の電圧、例えば前
記信号蓄積時と同じＶB（Ｍ）を印加する。このとき第
１のゲート電極２３下のポテンシャルは、信号ゼロ時
（図２（ｃ）のライン(4')）のｎ層２４表面ポテンシャ
ルより十分低い値（−△φAB）となる。このためｎ層２
４表面の信号電荷（正孔）は総て、第１のゲート電極２
３下を通り、ｐ基板２１へ流れる。即ち、リセット動作
が達成される。
【００６２】これにより一度画像情報がクリアされ、次
の画像情報の蓄積動作へ移ることが可能となる。更に、
上記リセット動作を光積分期間の中程で行えば、それま
での画像情報がクリアされるため、それ以降の情報のみ
が蓄積する、いわゆるシャッタ動作をすることができ
る。
の画像情報の蓄積動作へ移ることが可能となる。更に、
上記リセット動作を光積分期間の中程で行えば、それま
での画像情報がクリアされるため、それ以降の情報のみ
が蓄積する、いわゆるシャッタ動作をすることができ
る。
【００６３】図２（ｄ）はオフセット電荷注入動作を示
したものである。第２のゲート電極２２に信号蓄積時の
電圧ＶA（Ｌ）よりやや高い電圧ＶA（Ｍ）を印加し、信
号電荷がゼロの時のｎ層２４の表面ポテンシャルが基板
２１のポテンシャルＶSUBよりポテンシャル深さ△φIN
だけ低くなるようにする。一方、第１のゲート電極２３
にはフラットバンド電圧以下の電圧ＶB（Ｌ）を印加
し、バリア△φBを消失させる。この結果、ｎ層２４の
表面ポテンシャルが基板２１のポテンシャルと一致する
までｐ基板２１からｎ層２４の表面へ正孔が流入する。
即ち、オフセット電荷Ｑ0が注入されることになる。
したものである。第２のゲート電極２２に信号蓄積時の
電圧ＶA（Ｌ）よりやや高い電圧ＶA（Ｍ）を印加し、信
号電荷がゼロの時のｎ層２４の表面ポテンシャルが基板
２１のポテンシャルＶSUBよりポテンシャル深さ△φIN
だけ低くなるようにする。一方、第１のゲート電極２３
にはフラットバンド電圧以下の電圧ＶB（Ｌ）を印加
し、バリア△φBを消失させる。この結果、ｎ層２４の
表面ポテンシャルが基板２１のポテンシャルと一致する
までｐ基板２１からｎ層２４の表面へ正孔が流入する。
即ち、オフセット電荷Ｑ0が注入されることになる。
【００６４】この状態（図２（ｄ）のライン(1')）を暗
状態とした後、信号蓄積動作に移る。即ち第１のゲート
電極２３電圧を中程の値、例えば電圧ＶB’（Ｍ）に設
定し、第１のゲート電極２３下にバリア△φB’を形成
する。第２のゲート電極２２下には光電変換により発生
した正孔による信号電荷Ｑが電荷Ｑ0に加算されてお
り、電荷Ｑ0＋Ｑだけ蓄積した状態（ライン(2')）とな
る。これを明状態とすれば、このときのｎ層２４の表面
ポテンシャルと第１の電極２３下の表面ポテンシャルと
の差△φAB’が、例として、
状態とした後、信号蓄積動作に移る。即ち第１のゲート
電極２３電圧を中程の値、例えば電圧ＶB’（Ｍ）に設
定し、第１のゲート電極２３下にバリア△φB’を形成
する。第２のゲート電極２２下には光電変換により発生
した正孔による信号電荷Ｑが電荷Ｑ0に加算されてお
り、電荷Ｑ0＋Ｑだけ蓄積した状態（ライン(2')）とな
る。これを明状態とすれば、このときのｎ層２４の表面
ポテンシャルと第１の電極２３下の表面ポテンシャルと
の差△φAB’が、例として、
【００６５】
【数４】△φAB’＞０．５Ｖ 程度に大きい間は信号電荷は表面に留まるが、限界値
（≒０．５Ｖ）を越えると、第１のゲート電極２３下の
ポテンシャルバリアを越えて基板２１へ流出する。これ
により過剰電荷をオーバーフローでき、ブルーミング抑
圧が可能となる。
（≒０．５Ｖ）を越えると、第１のゲート電極２３下の
ポテンシャルバリアを越えて基板２１へ流出する。これ
により過剰電荷をオーバーフローでき、ブルーミング抑
圧が可能となる。
【００６６】信号の読み出しは、前記信号読み出し動作
と同様である。但し、信号電荷量が電荷Ｑ0から電荷Ｑ0
＋Ｑへ変化するから、その差として読み出す必要があ
る。ここで述べたオフセット電荷注入モードでは、ｎ層
２４表面が常に信号電荷により覆われるため空乏化する
ことがなく、暗電流を抑えることができる。また、信号
電荷に対するｎ層２４のチャネルポテンシャルの変化
は、１次元的には比例するが、実際には２次元効果によ
り必ずしも比例しない。これが画素毎にバラツキ易く、
固定パターンノイズ（ＦＰＮ）の主要因となる。しか
し、上記２次元効果は小さい信号量の場合に顕著であ
る。従ってオフセット電荷を注入することによりこの２
次元効果を抑圧でき、ＦＰＮを大幅に低減できる効果を
もたらす。
と同様である。但し、信号電荷量が電荷Ｑ0から電荷Ｑ0
＋Ｑへ変化するから、その差として読み出す必要があ
る。ここで述べたオフセット電荷注入モードでは、ｎ層
２４表面が常に信号電荷により覆われるため空乏化する
ことがなく、暗電流を抑えることができる。また、信号
電荷に対するｎ層２４のチャネルポテンシャルの変化
は、１次元的には比例するが、実際には２次元効果によ
り必ずしも比例しない。これが画素毎にバラツキ易く、
固定パターンノイズ（ＦＰＮ）の主要因となる。しか
し、上記２次元効果は小さい信号量の場合に顕著であ
る。従ってオフセット電荷を注入することによりこの２
次元効果を抑圧でき、ＦＰＮを大幅に低減できる効果を
もたらす。
【００６７】本発明により、ＦＰＮを大幅に低減できる
作用は、更に詳細には、以下のように説明される。
作用は、更に詳細には、以下のように説明される。
【００６８】ＦＰＮには、（Ａ）オフセットレベルのば
らつきと、（Ｂ）ゲインのばらつきとの２種類がある。
このうち（Ａ）タイプＦＰＮは、前記ＦＧＡ型の増幅型
光電変換素子を用いることによって、明時の出力と暗時
の術力との差を取ることにより除去可能される。一方、
（Ｂ）タイプＦＰＮは一般にきわめて除去困難である。
しかしながら、増幅型光電変換素子のゲイン（出力信号
／信号電荷量）は、低信号レベル時にはバラツキ易い
が、中程度以上の信号レベル時にはバラツキが小さくな
り、前記（Ｂ）タイプのＦＰＮは抑制される。従って、
適当なオフセット電荷（Ｑoffset）をｎ層２４へ注入し
てやれば、注入時を暗時として、明時との差を取ること
により（Ａ）タイプＦＰＮ、及び（Ｂ）タイプＦＰＮを
共に除去することができる。
らつきと、（Ｂ）ゲインのばらつきとの２種類がある。
このうち（Ａ）タイプＦＰＮは、前記ＦＧＡ型の増幅型
光電変換素子を用いることによって、明時の出力と暗時
の術力との差を取ることにより除去可能される。一方、
（Ｂ）タイプＦＰＮは一般にきわめて除去困難である。
しかしながら、増幅型光電変換素子のゲイン（出力信号
／信号電荷量）は、低信号レベル時にはバラツキ易い
が、中程度以上の信号レベル時にはバラツキが小さくな
り、前記（Ｂ）タイプのＦＰＮは抑制される。従って、
適当なオフセット電荷（Ｑoffset）をｎ層２４へ注入し
てやれば、注入時を暗時として、明時との差を取ること
により（Ａ）タイプＦＰＮ、及び（Ｂ）タイプＦＰＮを
共に除去することができる。
【００６９】次に図２の動作を定量的に議論する。一例
として下記条件２を考える。但し、用いられる半導体は
Ｓｉとする（これは前記従来例での条件１と同じであ
る）。 （条件２） 基板濃度：ＮP＝１．０×１０15cm-3 Ｎ層濃度：ＮN＝３．０×１０15cm-3 Ｎ層厚 ：ｄN＝１．５μm 酸化膜厚：ｄ0＝８０nm なお信号電荷密度をＮsig（cm-2）とする。
として下記条件２を考える。但し、用いられる半導体は
Ｓｉとする（これは前記従来例での条件１と同じであ
る）。 （条件２） 基板濃度：ＮP＝１．０×１０15cm-3 Ｎ層濃度：ＮN＝３．０×１０15cm-3 Ｎ層厚 ：ｄN＝１．５μm 酸化膜厚：ｄ0＝８０nm なお信号電荷密度をＮsig（cm-2）とする。
【００７０】この時、イントリンシック・ポテンシャル
φiの分布を考え、基板２１の中性領域のポテンシャル
φi（ｂ）＝０．０Ｖとし、第２のゲート電極２２下の
深さ方向に、ｎ層２４表面ポテンシャルをφi1（ｓ），
ｎ層２４のポテンシャルの底をφi1（ｍ）とする。また
第２のゲート電極２３下の半導体表面のポテンシャルを
φi2（ｓ）とする。なおフラットバンド電圧＝−０．８
５Ｖとする。このとき、各動作状態毎に上記各ポテンシ
ャルφi1（ｍ），φi1（ｓ）及び電圧ＶAの値を計算す
る。
φiの分布を考え、基板２１の中性領域のポテンシャル
φi（ｂ）＝０．０Ｖとし、第２のゲート電極２２下の
深さ方向に、ｎ層２４表面ポテンシャルをφi1（ｓ），
ｎ層２４のポテンシャルの底をφi1（ｍ）とする。また
第２のゲート電極２３下の半導体表面のポテンシャルを
φi2（ｓ）とする。なおフラットバンド電圧＝−０．８
５Ｖとする。このとき、各動作状態毎に上記各ポテンシ
ャルφi1（ｍ），φi1（ｓ）及び電圧ＶAの値を計算す
る。
【００７１】［信号電荷蓄積時］ＶA（Ｌ）＝−３．０
Ｖ，ＶB（Ｍ）＝１．０Ｖとすると、Ｎsig＝０の時、φ
i1（ｍ）＝１．７２Ｖ，φi1（ｓ）＝−０．９３Ｖ，φ
i2（ｓ）＝１．３４Ｖ Ｎsig＝５×１０11の時、φi1（ｍ）＝２．８９Ｖ，φ
i1（ｓ）＝Ｏ．８３Ｖ ここで、前記各φi1（ｍ），φi1（ｓ），φi2（ｓ）の
値は、以下のようにして求められた。
Ｖ，ＶB（Ｍ）＝１．０Ｖとすると、Ｎsig＝０の時、φ
i1（ｍ）＝１．７２Ｖ，φi1（ｓ）＝−０．９３Ｖ，φ
i2（ｓ）＝１．３４Ｖ Ｎsig＝５×１０11の時、φi1（ｍ）＝２．８９Ｖ，φ
i1（ｓ）＝Ｏ．８３Ｖ ここで、前記各φi1（ｍ），φi1（ｓ），φi2（ｓ）の
値は、以下のようにして求められた。
【００７２】深さ方向（ｘ）の電場強度（Ｅ（ｘ））分
布は図３のようになる。従って、ポテンシャルの定義式
布は図３のようになる。従って、ポテンシャルの定義式
【００７３】
【数５】φｉ＝∫Ｅ（ｘ）ｄｘ より、各ポテンシャルφi1（ｍ），φi1（ｓ）及び電圧
ＶAは以下のように求めることができる。
ＶAは以下のように求めることができる。
【００７４】
【数６】
【００７５】
【数７】
【００７６】
【数８】
【００７７】ここで、ある信号電荷密度Ｎsigに対し、
決められた電圧ＶAとなるδを求め、そのδからポテン
シャルφｉ1（ｍ），φｉ1（Ｓ）を得ることができる。
決められた電圧ＶAとなるδを求め、そのδからポテン
シャルφｉ1（ｍ），φｉ1（Ｓ）を得ることができる。
【００７８】即ち、図２（ａ）に示した各ポテンシャル
深さ△φB，△φABの値は、△φB＝１．３４Ｖ、Ｎsig
＝５×１０11で△φAB＝０．５１Ｖとなることから、信
号電荷量が約５×１０11ｃｍ-2まではｎ層２４の表面に
蓄積され、それ以上の信号電荷量となるとオーバーフロ
ーする。
深さ△φB，△φABの値は、△φB＝１．３４Ｖ、Ｎsig
＝５×１０11で△φAB＝０．５１Ｖとなることから、信
号電荷量が約５×１０11ｃｍ-2まではｎ層２４の表面に
蓄積され、それ以上の信号電荷量となるとオーバーフロ
ーする。
【００７９】［信号読み出し時］ＶA（Ｈ）＝０．０
Ｖ，ＶB（Ｈ）＝５．０Ｖとすると、Ｎsig＝０の時、φ
i1（ｍ）＝３．６２Ｖ，φi1（ｓ）＝１．８５Ｖ，φi2
（ｓ）＝４．８９Ｖ Ｎsig＝５×１０11の時、φi1（ｍ）＝４．９９Ｖ，φ
i1（ｓ）＝３．６３Ｖ ここでドレイン電圧ＶD＝５．０Ｖとすると、ドレイン
領域２６は十分高濃度の為、縮退（degenerate)してい
る。従って、Fermi LevelはIntrinsic Levelから−０．
５６ｖシフトしている。このため、ポテンシャルφｉD
＝ＶD＋０．５６Ｖである。従って、φi1（ｍ）換算で
はポテンシャルφiD＝５．５６Ｖとなるから、Ｎsig＝
０〜５×１０11の間では、φi1（ｍ）より十分大きく、
ポテンシャル検出が十分に可能である。また、図２
（ａ）及び（ｂ）に示したポテンシャル深さ△φA(De
t）と△φA（Ｓｔｏ）との差は、
Ｖ，ＶB（Ｈ）＝５．０Ｖとすると、Ｎsig＝０の時、φ
i1（ｍ）＝３．６２Ｖ，φi1（ｓ）＝１．８５Ｖ，φi2
（ｓ）＝４．８９Ｖ Ｎsig＝５×１０11の時、φi1（ｍ）＝４．９９Ｖ，φ
i1（ｓ）＝３．６３Ｖ ここでドレイン電圧ＶD＝５．０Ｖとすると、ドレイン
領域２６は十分高濃度の為、縮退（degenerate)してい
る。従って、Fermi LevelはIntrinsic Levelから−０．
５６ｖシフトしている。このため、ポテンシャルφｉD
＝ＶD＋０．５６Ｖである。従って、φi1（ｍ）換算で
はポテンシャルφiD＝５．５６Ｖとなるから、Ｎsig＝
０〜５×１０11の間では、φi1（ｍ）より十分大きく、
ポテンシャル検出が十分に可能である。また、図２
（ａ）及び（ｂ）に示したポテンシャル深さ△φA(De
t）と△φA（Ｓｔｏ）との差は、
【００８０】
【数９】△φA(Det）−△φA（Ｓｔｏ）＝０．７３Ｖ となり、非読み出し画素と読み出し画素との電圧マージ
ンは十分確保される。検出信号電圧は、ポテンシャルφ
i1（ｍ）の信号電荷量による変化△φi1（ｍ）として検
出され、Ｎsig＝５×１０11で△φi1（ｍ）＝１．３７
Ｖが得られる。
ンは十分確保される。検出信号電圧は、ポテンシャルφ
i1（ｍ）の信号電荷量による変化△φi1（ｍ）として検
出され、Ｎsig＝５×１０11で△φi1（ｍ）＝１．３７
Ｖが得られる。
【００８１】［リセット動作時］ＶA（Ｈ）＝０．０
Ｖ，ＶB（Ｍ）＝１．０ＶとするとＮsig＝０の時、φi1
（ｍ）＝３．６２Ｖ，φi1（ｓ）＝１．８５Ｖ，φ
i2（ｓ）＝１．３４Ｖ 信号電荷密度Ｎsig＝５×１０11の時、ポテンシャルφ
i1（ｍ）＝４．９９Ｖ，φi1（ｓ）＝３．６３Ｖであ
る。即ち、Ｎsig＝０〜５×１０11で、
Ｖ，ＶB（Ｍ）＝１．０ＶとするとＮsig＝０の時、φi1
（ｍ）＝３．６２Ｖ，φi1（ｓ）＝１．８５Ｖ，φ
i2（ｓ）＝１．３４Ｖ 信号電荷密度Ｎsig＝５×１０11の時、ポテンシャルφ
i1（ｍ）＝４．９９Ｖ，φi1（ｓ）＝３．６３Ｖであ
る。即ち、Ｎsig＝０〜５×１０11で、
【００８２】
【数１０】φi1（ｓ）＞φi2（ｓ） となり、総ての信号電荷が第１のゲート電極２２下の半
導体（ｎ層２４）表面から第２のゲート電極２３下を通
り、基板２１側へ流出する。
導体（ｎ層２４）表面から第２のゲート電極２３下を通
り、基板２１側へ流出する。
【００８３】［オフセット電荷注入時］ＶA（Ｍ）＝−
２．５Ｖ，ＶB（Ｌ）＝−１．０Ｖとすると、Ｎsig(of
s)＝１．３３×１０11の時、φi1（ｍ）＝２．３２Ｖ，
φi1（ｓ）＝０．００Ｖ，φi2（ｓ）＝０．００Ｖ 即ち、電荷（正孔）が基板２１側から第１のゲート電極
２３下を通り、第２のゲート電極２２下のｎ層２４であ
る半導体の表面へ流入し、信号電荷密度Ｎsig（ｏｆ
ｓ）＝１．３３×１０11まで蓄積する。従って、この動
作の後、本実施例の増幅型光電変換素子の動作モードを
前記［信号電荷蓄積時］のモードへ移せば、信号電荷に
信号電荷密度Ｎsig（ｏｆｓ）分だけ上積みされた電荷
量が第２のゲート電極２２下のｎ層２４である半導体の
表面に蓄積する。信号読み出しは、前記オフセット電荷
注入直後と光信号蓄積動作後とで、増幅型光電変換素子
の動作モードを前記［信号読み出し時］モードへそれぞ
れ移し、例として、信号読み出し時の出力レベルをクラ
ンプし、リセット後、電荷注入直後のレベルでサンプル
ホールドするなど、周知の方法で両者の差分を取ること
により、信号が検出される。
２．５Ｖ，ＶB（Ｌ）＝−１．０Ｖとすると、Ｎsig(of
s)＝１．３３×１０11の時、φi1（ｍ）＝２．３２Ｖ，
φi1（ｓ）＝０．００Ｖ，φi2（ｓ）＝０．００Ｖ 即ち、電荷（正孔）が基板２１側から第１のゲート電極
２３下を通り、第２のゲート電極２２下のｎ層２４であ
る半導体の表面へ流入し、信号電荷密度Ｎsig（ｏｆ
ｓ）＝１．３３×１０11まで蓄積する。従って、この動
作の後、本実施例の増幅型光電変換素子の動作モードを
前記［信号電荷蓄積時］のモードへ移せば、信号電荷に
信号電荷密度Ｎsig（ｏｆｓ）分だけ上積みされた電荷
量が第２のゲート電極２２下のｎ層２４である半導体の
表面に蓄積する。信号読み出しは、前記オフセット電荷
注入直後と光信号蓄積動作後とで、増幅型光電変換素子
の動作モードを前記［信号読み出し時］モードへそれぞ
れ移し、例として、信号読み出し時の出力レベルをクラ
ンプし、リセット後、電荷注入直後のレベルでサンプル
ホールドするなど、周知の方法で両者の差分を取ること
により、信号が検出される。
【００８４】上記各動作モードでのポテンシャル関係を
図に示すと図４のようになる。ここで同図（ａ）は表面
ポテンシャルφi（ｓ）の信号電荷量による変化を示
し、同図（ｂ）は埋め込みチャネルポテンシャルφ
i（ｍ）の信号電荷量による変化を、それぞれ表してい
る。なお、この場合の最大信号電荷密度は５×１０11cm
-2となるが、例えば画素サイズが５μm角（２５μm2）
程度と小さく、第２のゲート電極２２の面積が１０μm2
程度とした場合でも、画素当たり信号量は正孔数で５
０，０００個と十分な値となる。
図に示すと図４のようになる。ここで同図（ａ）は表面
ポテンシャルφi（ｓ）の信号電荷量による変化を示
し、同図（ｂ）は埋め込みチャネルポテンシャルφ
i（ｍ）の信号電荷量による変化を、それぞれ表してい
る。なお、この場合の最大信号電荷密度は５×１０11cm
-2となるが、例えば画素サイズが５μm角（２５μm2）
程度と小さく、第２のゲート電極２２の面積が１０μm2
程度とした場合でも、画素当たり信号量は正孔数で５
０，０００個と十分な値となる。
【００８５】以上、定量的に議論したように、本発明で
は十分な信号量を維持したまま、リセット動作に高い電
圧を必要とすることがない。本例では−３〜＋５Ｖの電
源により全ての動作が可能である。なお、不純物の濃
度、各シリコン層の厚さ、等の条件を変更すれば、駆動
電圧の変更も容易である。
は十分な信号量を維持したまま、リセット動作に高い電
圧を必要とすることがない。本例では−３〜＋５Ｖの電
源により全ての動作が可能である。なお、不純物の濃
度、各シリコン層の厚さ、等の条件を変更すれば、駆動
電圧の変更も容易である。
【００８６】図５は図１に示した増幅型光電変換素子で
ある画素を用いて増幅型固体撮像装置（以下、固体撮像
装置）である２次元イメージセンサを構成する場合の例
を示したものである。ここで図５（ａ）は固体撮像装置
の平面図、同図（ｂ）は図５（ａ）の切断面線Ｃ−Ｃか
ら見た断面図を示す。第１のゲート電極２２を含む第１
のゲート領域３２は水平方向（図５（ａ）の左右方向）
に共通に、ＶA（ｉ），ＶA（ｉ＋１）、・・・で標記さ
れるクロックライン３０に接続される。第１のゲート電
極２３を含む第２のゲート領域３３も水平方向に共通
に、ＶB（ｉ），ＶB（ｉ＋１）、・・・で標記されるク
ロックライン３１に接続される。なお、第１のゲート電
極２３は第２のゲート電極２２によって部分的に被覆さ
れた形状に形成される。
ある画素を用いて増幅型固体撮像装置（以下、固体撮像
装置）である２次元イメージセンサを構成する場合の例
を示したものである。ここで図５（ａ）は固体撮像装置
の平面図、同図（ｂ）は図５（ａ）の切断面線Ｃ−Ｃか
ら見た断面図を示す。第１のゲート電極２２を含む第１
のゲート領域３２は水平方向（図５（ａ）の左右方向）
に共通に、ＶA（ｉ），ＶA（ｉ＋１）、・・・で標記さ
れるクロックライン３０に接続される。第１のゲート電
極２３を含む第２のゲート領域３３も水平方向に共通
に、ＶB（ｉ），ＶB（ｉ＋１）、・・・で標記されるク
ロックライン３１に接続される。なお、第１のゲート電
極２３は第２のゲート電極２２によって部分的に被覆さ
れた形状に形成される。
【００８７】ソース領域２５は各画素毎に、ｎ層２４の
前記第１のゲート領域３２の中程に形成され、垂直方向
（図５（ａ）の上下方向）に共通に，ＶS（ｊ），Ｖ
S（ｊ＋１）等と標記した信号ライン２８に接続され
る。ドレイン領域２６は、各画素周辺にハッチングで示
すように形成され、前記周辺部から前記ドレイン端子２
９を介して電圧ＶDが与えられる。また、また上記各画
素は、図５（ｂ）に示すようにｐ基板２１上に形成さ
れ、更に前記第２のゲート領域３３下を除き、ｎ層２４
が形成される。
前記第１のゲート領域３２の中程に形成され、垂直方向
（図５（ａ）の上下方向）に共通に，ＶS（ｊ），Ｖ
S（ｊ＋１）等と標記した信号ライン２８に接続され
る。ドレイン領域２６は、各画素周辺にハッチングで示
すように形成され、前記周辺部から前記ドレイン端子２
９を介して電圧ＶDが与えられる。また、また上記各画
素は、図５（ｂ）に示すようにｐ基板２１上に形成さ
れ、更に前記第２のゲート領域３３下を除き、ｎ層２４
が形成される。
【００８８】以上の構成より明らかなように、画素分離
領域はドレイン領域２６と、前記第１のゲート電極２３
の下の領域を含む第１のゲート領域３３とにより形成さ
れる。また信号ライン２８によって、各画素でソース領
域２５を囲む第２のゲート領域３２のポテンシャル変化
がソース電位の変化として導出される。このような構成
とすることにより、簡単な構成で図１に示した増幅型光
電変換素子を用いた増幅型固体撮像素子である２次元イ
メージセンサが容易に形成可能となる。
領域はドレイン領域２６と、前記第１のゲート電極２３
の下の領域を含む第１のゲート領域３３とにより形成さ
れる。また信号ライン２８によって、各画素でソース領
域２５を囲む第２のゲート領域３２のポテンシャル変化
がソース電位の変化として導出される。このような構成
とすることにより、簡単な構成で図１に示した増幅型光
電変換素子を用いた増幅型固体撮像素子である２次元イ
メージセンサが容易に形成可能となる。
【００８９】図６は図１に示した画素を用いて２次元イ
メージセンサを構成する場合の別の例を示したものであ
る。ここで図６（ａ）は平面図，図６（ｂ）は図６
（ａ）の切断面線Ｄ−Ｄから見た断面図を示す。本実施
例の増幅型固体撮像装置は、図５を参照して説明された
増幅型固体撮像装置と類似し、対応する部分には、同一
の参照符号を付す。本実施例の固体撮像装置において、
第２のゲート領域３２は水平方向に共通に、Ｖ
A（ｉ），ＶA（ｉ＋１）等と標記したクロックライン３
０に接続される。第１のゲート領域３３も水平方向に共
通に、ＶB（ｉ），ＶB（ｉ＋１）等と標記したクロック
ライン３１に接続される。なお、第１のゲート電極２３
は第２のゲート電極２２の下側に形成され、水平方向の
画素分離も兼ねている。
メージセンサを構成する場合の別の例を示したものであ
る。ここで図６（ａ）は平面図，図６（ｂ）は図６
（ａ）の切断面線Ｄ−Ｄから見た断面図を示す。本実施
例の増幅型固体撮像装置は、図５を参照して説明された
増幅型固体撮像装置と類似し、対応する部分には、同一
の参照符号を付す。本実施例の固体撮像装置において、
第２のゲート領域３２は水平方向に共通に、Ｖ
A（ｉ），ＶA（ｉ＋１）等と標記したクロックライン３
０に接続される。第１のゲート領域３３も水平方向に共
通に、ＶB（ｉ），ＶB（ｉ＋１）等と標記したクロック
ライン３１に接続される。なお、第１のゲート電極２３
は第２のゲート電極２２の下側に形成され、水平方向の
画素分離も兼ねている。
【００９０】ドレイン領域２６は、各水平画素列の間の
ハッチングで示すように、上下方向画素分離をかねて形
成され、周辺部より電圧ＶDが与えられる。ソース領域
２５は各画素で、ドレイン領域２６に対し第２のゲート
領域３２を挟んで対向する位置に形成され、通常のＭＯ
ＳＦＥＴと同様の形態とされる。また上記ソース領域２
５は垂直方向に共通にＶS（ｊ），ＶS（ｊ＋１）等と標
記した信号ライン２８に接続される。信号ライン２８に
は、各画素でソース領域２５とドレイン領域２６により
２方向から挟まれた第２のゲート領域３２のポテンシャ
ル変化がソース電位の変化として検出される。上記各画
素は、図６（ｂ）に示すようにｐ基板２１上に形成さ
れ、第１のゲート領域３３下を除きｎ層２４が形成され
る。更に第１のゲート領域３３の内、第２のゲート電極
２２で覆われていない領域（図６（ａ）にドット領域で
示す）には、ｐ型基板２１の半導体表面近傍にｐ型不純
物が注入される（図６（ｂ）に×印で示す）。この理由
を以下に述べる。
ハッチングで示すように、上下方向画素分離をかねて形
成され、周辺部より電圧ＶDが与えられる。ソース領域
２５は各画素で、ドレイン領域２６に対し第２のゲート
領域３２を挟んで対向する位置に形成され、通常のＭＯ
ＳＦＥＴと同様の形態とされる。また上記ソース領域２
５は垂直方向に共通にＶS（ｊ），ＶS（ｊ＋１）等と標
記した信号ライン２８に接続される。信号ライン２８に
は、各画素でソース領域２５とドレイン領域２６により
２方向から挟まれた第２のゲート領域３２のポテンシャ
ル変化がソース電位の変化として検出される。上記各画
素は、図６（ｂ）に示すようにｐ基板２１上に形成さ
れ、第１のゲート領域３３下を除きｎ層２４が形成され
る。更に第１のゲート領域３３の内、第２のゲート電極
２２で覆われていない領域（図６（ａ）にドット領域で
示す）には、ｐ型基板２１の半導体表面近傍にｐ型不純
物が注入される（図６（ｂ）に×印で示す）。この理由
を以下に述べる。
【００９１】図２（ｂ）に示した信号読み出し時には、
第１のゲート領域３３の表面ポテンシャルφi2（ｓ）
は、第２のゲート領域２２下のｎ層２４のポテンシャル
の極大値φi1（ｍ）より高くなる場合が多い。前記条件
（２）の場合における信号読み出し時の深さ方向ポテン
シャル分布を図７に示す。ここでライン(1)が第２のゲ
ート電極２２下のポテンシャル分布、ライン(2)が第１
のゲート電極２３下のポテンシャル分布を示す。
第１のゲート領域３３の表面ポテンシャルφi2（ｓ）
は、第２のゲート領域２２下のｎ層２４のポテンシャル
の極大値φi1（ｍ）より高くなる場合が多い。前記条件
（２）の場合における信号読み出し時の深さ方向ポテン
シャル分布を図７に示す。ここでライン(1)が第２のゲ
ート電極２２下のポテンシャル分布、ライン(2)が第１
のゲート電極２３下のポテンシャル分布を示す。
【００９２】これより、ポテンシャルφi2（ｓ）＝４．
８９Ｖ，φi1（ｍ）＝３．６２Ｖとなる。ソース電位は
φi1（ｍ），ドレイン電位はφiD＝５．５６Ｖとなるか
ら、前記ライン(2)に示すチャネルによりソース領域２
５とドレイン領域２６とが接すると、ライン(2)で示さ
れるチャネルを介して、ソース領域２５／ドレイン領域
２６間に電流が流れてしまい、読み出される信号が第２
のゲート電極２２下のｎ層２４のチャネルポテンシャル
に依存しなくなる。このため、前述したように、ソース
領域２５／ドレイン領域２６の間の第２のゲート領域３
３にｐ型不純物を注入することにより、図７のライン
(3)に示すように第１のゲート電極２３下の表面ポテン
シャルを引き下げ、ポテンシャル
８９Ｖ，φi1（ｍ）＝３．６２Ｖとなる。ソース電位は
φi1（ｍ），ドレイン電位はφiD＝５．５６Ｖとなるか
ら、前記ライン(2)に示すチャネルによりソース領域２
５とドレイン領域２６とが接すると、ライン(2)で示さ
れるチャネルを介して、ソース領域２５／ドレイン領域
２６間に電流が流れてしまい、読み出される信号が第２
のゲート電極２２下のｎ層２４のチャネルポテンシャル
に依存しなくなる。このため、前述したように、ソース
領域２５／ドレイン領域２６の間の第２のゲート領域３
３にｐ型不純物を注入することにより、図７のライン
(3)に示すように第１のゲート電極２３下の表面ポテン
シャルを引き下げ、ポテンシャル
【００９３】
【数１１】φi2’（ｓ）＝２．９９Ｖ＜φi1（ｍ） とすることができる（図７のライン(3)のポテンシャル
を構成する場合、ｐ型不純物注入量＝５×１０11cm-2と
した）。これにより第１のゲート領域２３を介するソー
ス領域２５／ドレイン領域２６間の電流はなくなる。
を構成する場合、ｐ型不純物注入量＝５×１０11cm-2と
した）。これにより第１のゲート領域２３を介するソー
ス領域２５／ドレイン領域２６間の電流はなくなる。
【００９４】なお第１のゲート領域３３に於ける水平方
向の画素分離は、電子に対し図７に示すように、３．６
２−３．２４＝０．３８Ｖのバリアが存在し、更に実際
には、第１のゲート領域３３近傍のｎ層２４は作製時の
横方向拡散により濃度が若干低下するため、図７のライ
ン(4)のようなポテンシャル分布となる。これにより、
ｎ層２４の中央部のポテンシャルに対しバリアが強化さ
れるため、画素間で電荷（電子）の移動が干渉すること
はない。
向の画素分離は、電子に対し図７に示すように、３．６
２−３．２４＝０．３８Ｖのバリアが存在し、更に実際
には、第１のゲート領域３３近傍のｎ層２４は作製時の
横方向拡散により濃度が若干低下するため、図７のライ
ン(4)のようなポテンシャル分布となる。これにより、
ｎ層２４の中央部のポテンシャルに対しバリアが強化さ
れるため、画素間で電荷（電子）の移動が干渉すること
はない。
【００９５】以上、本実施例の増幅型固体撮像装置を図
６を用いて述べた構成とすることにより、図１に示した
増幅型光電変換素子を用いた２次元イメージセンサが、
図５を参照して説明した増幅型固体撮像装置とは別個の
簡単な構成で、かつ容易に形成可能となる。
６を用いて述べた構成とすることにより、図１に示した
増幅型光電変換素子を用いた２次元イメージセンサが、
図５を参照して説明した増幅型固体撮像装置とは別個の
簡単な構成で、かつ容易に形成可能となる。
【００９６】本実施例の２次元イメージセンサは、図５
を参照して説明された２次元イメージセンサに関して説
明された効果に加え、以下のような独自の効果を併せて
有している。
を参照して説明された２次元イメージセンサに関して説
明された効果に加え、以下のような独自の効果を併せて
有している。
【００９７】ゲートのチャネル長に関して：図５の構
成の増幅型固体撮像装置ではドレイン領域２６／ソース
領域２５間に電流が放射状に流れ、ゲート長には電流が
流れる方向によって差が存在する。一方、図６の構成の
増幅型固体撮像装置では、ドレイン領域２６／ソース領
域２５間に電流は一方向に流れチャネル長は一定とな
り、通常のＭＯＳトランジスタと同様のチャネル構造と
なる。従って、図６で示される増幅型固体撮像装置の信
号電荷とポテンシャル変化との関係は、図５に於いて説
明され、チャネル長方向に於ける２次元効果を有する増
幅型固体撮像装置よりも簡単になる。これにより、図６
の増幅型固体撮像装置は、信号電荷とポテンシャルとの
関係も単純で、一次元的となる。即ち、光電変換出力特
性は図６に示される構成の２次元イメージセンサの方が
優れている。
成の増幅型固体撮像装置ではドレイン領域２６／ソース
領域２５間に電流が放射状に流れ、ゲート長には電流が
流れる方向によって差が存在する。一方、図６の構成の
増幅型固体撮像装置では、ドレイン領域２６／ソース領
域２５間に電流は一方向に流れチャネル長は一定とな
り、通常のＭＯＳトランジスタと同様のチャネル構造と
なる。従って、図６で示される増幅型固体撮像装置の信
号電荷とポテンシャル変化との関係は、図５に於いて説
明され、チャネル長方向に於ける２次元効果を有する増
幅型固体撮像装置よりも簡単になる。これにより、図６
の増幅型固体撮像装置は、信号電荷とポテンシャルとの
関係も単純で、一次元的となる。即ち、光電変換出力特
性は図６に示される構成の２次元イメージセンサの方が
優れている。
【００９８】有効光電変換領域に関して：図５の構成
では各画素周辺部と中央部とがともに光電変換無効領域
となる。これに対し、図６では各画素周辺部のみ光電変
換無効領域となる。従って、図６の構成では、マイクロ
レンズ等を用いることにより実効開口率を容易に高める
ことができるという独自の効果を有している。
では各画素周辺部と中央部とがともに光電変換無効領域
となる。これに対し、図６では各画素周辺部のみ光電変
換無効領域となる。従って、図６の構成では、マイクロ
レンズ等を用いることにより実効開口率を容易に高める
ことができるという独自の効果を有している。
【００９９】図８は、図５または図６に示すいずれかの
２次元イメージセンサを駆動するための回路構成を示し
たものである。前記第２のゲート領域３２を結ぶクロッ
クライン（ＶA（ｉ），ＶA（ｉ＋１）、・・・等）３０
は、第１垂直走査回路４０に接続される。また前記第１
のゲート領域３３を結ぶクロックライン（ＶB（ｉ），
ＶB（ｉ＋１）、・・・等）３１は、第２垂直走査回路
４１に接続される。更に、垂直信号ライン（ＶS（ｊ＋
１）等）２８は、各々ＭＯＳ ＦＥＴ４７を介して共通
信号線（ＶO）４４に接続され、共通信号線４４には定
電流負荷（ＩC）４５が接続された後、バッファーアン
プ４６を介して信号ＯＳを出力する。各ＭＯＳ ＦＥＴ
４２のゲートには、水平走査回路４３からの走査信号が
供給される。
２次元イメージセンサを駆動するための回路構成を示し
たものである。前記第２のゲート領域３２を結ぶクロッ
クライン（ＶA（ｉ），ＶA（ｉ＋１）、・・・等）３０
は、第１垂直走査回路４０に接続される。また前記第１
のゲート領域３３を結ぶクロックライン（ＶB（ｉ），
ＶB（ｉ＋１）、・・・等）３１は、第２垂直走査回路
４１に接続される。更に、垂直信号ライン（ＶS（ｊ＋
１）等）２８は、各々ＭＯＳ ＦＥＴ４７を介して共通
信号線（ＶO）４４に接続され、共通信号線４４には定
電流負荷（ＩC）４５が接続された後、バッファーアン
プ４６を介して信号ＯＳを出力する。各ＭＯＳ ＦＥＴ
４２のゲートには、水平走査回路４３からの走査信号が
供給される。
【０１００】図９は、図８に示す２次元イメージセンサ
駆動回路のタイミングの例を示した図である。ここでＶ
A（ｋ），ＶB（ｋ）等は、第２及び第１ゲート電極（Ｖ
A，ＶB）３０、３１の（ｋ）番目水平クロックラインを
示す。まず、（ｉ−１）番目水平走査期間では、（ｉ−
１）番目水平クロックラインが読みだし動作に設定さ
れ、出力信号ＯＳに水平（ｉ−１）ラインの画素信号が
得られる。次の水平ブランキング期間でリセット動作に
入り、水平（ｉ−１）ラインの画素の信号がリセットさ
れる。以下同様にして次の水平ライン上の画素が順次読
み出し及びリセット動作に移っていく。
駆動回路のタイミングの例を示した図である。ここでＶ
A（ｋ），ＶB（ｋ）等は、第２及び第１ゲート電極（Ｖ
A，ＶB）３０、３１の（ｋ）番目水平クロックラインを
示す。まず、（ｉ−１）番目水平走査期間では、（ｉ−
１）番目水平クロックラインが読みだし動作に設定さ
れ、出力信号ＯＳに水平（ｉ−１）ラインの画素信号が
得られる。次の水平ブランキング期間でリセット動作に
入り、水平（ｉ−１）ラインの画素の信号がリセットさ
れる。以下同様にして次の水平ライン上の画素が順次読
み出し及びリセット動作に移っていく。
【０１０１】図１０は、図９に示す２次元イメージセン
サ駆動回路のタイミングの例において、リセット動作タ
イミングを次の読み出し動作タイミングに近付けること
により、有効信号蓄積期間を短縮する、シャッター動作
の手法を示したものである。即ち、通常の場合の信号蓄
積期間となる垂直走査期間において、リセットパルスの
位置を点線で示す通常時の場合から、実線で示すシャッ
ター動作時の場合まで遅らせることにより、信号蓄積期
間が図示のように短くなる。
サ駆動回路のタイミングの例において、リセット動作タ
イミングを次の読み出し動作タイミングに近付けること
により、有効信号蓄積期間を短縮する、シャッター動作
の手法を示したものである。即ち、通常の場合の信号蓄
積期間となる垂直走査期間において、リセットパルスの
位置を点線で示す通常時の場合から、実線で示すシャッ
ター動作時の場合まで遅らせることにより、信号蓄積期
間が図示のように短くなる。
【０１０２】図１１は、図９に示す２次元イメージセン
サ駆動回路のタイミングの例において、オフセット電荷
注入動作を示したものである。即ち、図９でリセット動
作の代わりに注入動作とする。この場合、図２（ｄ）で
示したように、電圧ＶA（ｉ）は、信号蓄積動作時より
若干高い電圧ＶA（Ｍ）とし、電圧ＶB（ｉ）は信号蓄積
動作時より若干低い電圧ＶB（Ｌ）とする。この後、信
号電荷読み出し動作としてオフセット電荷を読み出す。
その後、前述した通常の信号電荷蓄積動作へ移る。出力
信号は、注入動作前の読み出し動作で得られる（信号電
荷＋オフセット電荷）読み出し時の値と、前記オフセッ
ト電荷読み出し時の値との差分を前述した周知の差分手
段などにより読み出せば良い。
サ駆動回路のタイミングの例において、オフセット電荷
注入動作を示したものである。即ち、図９でリセット動
作の代わりに注入動作とする。この場合、図２（ｄ）で
示したように、電圧ＶA（ｉ）は、信号蓄積動作時より
若干高い電圧ＶA（Ｍ）とし、電圧ＶB（ｉ）は信号蓄積
動作時より若干低い電圧ＶB（Ｌ）とする。この後、信
号電荷読み出し動作としてオフセット電荷を読み出す。
その後、前述した通常の信号電荷蓄積動作へ移る。出力
信号は、注入動作前の読み出し動作で得られる（信号電
荷＋オフセット電荷）読み出し時の値と、前記オフセッ
ト電荷読み出し時の値との差分を前述した周知の差分手
段などにより読み出せば良い。
【０１０３】図１の示す本発明による画素部構造を製造
する方法の例を、図１２及び図１３に示す。なお以下で
は、各部の寸法、濃度等は前記条件（２）の場合を例に
取る。まず図１２（ａ）に示すように、ｐ基板２１上に
ゲート絶縁膜（図示せず）を形成した後、第１のゲート
電極２３をレジスト５３をマスクとして形成する。次い
で電極２３およびレジスト５３をマスクとしてｎ型不純
物をイオン注入しｎ層２４を形成する。ｎ層２４の接合
深さを条件（１）の例のように１．５×１０-4ｃｍ程度
とするには、注入エネルギーは１ＭｅＶ程度必要であ
り、前記電極２３およびレジスト５３の複合層をマスク
とすることにより、セルアライン（自己整合）により形
成可能となる。
する方法の例を、図１２及び図１３に示す。なお以下で
は、各部の寸法、濃度等は前記条件（２）の場合を例に
取る。まず図１２（ａ）に示すように、ｐ基板２１上に
ゲート絶縁膜（図示せず）を形成した後、第１のゲート
電極２３をレジスト５３をマスクとして形成する。次い
で電極２３およびレジスト５３をマスクとしてｎ型不純
物をイオン注入しｎ層２４を形成する。ｎ層２４の接合
深さを条件（１）の例のように１．５×１０-4ｃｍ程度
とするには、注入エネルギーは１ＭｅＶ程度必要であ
り、前記電極２３およびレジスト５３の複合層をマスク
とすることにより、セルアライン（自己整合）により形
成可能となる。
【０１０４】その後、図１２（ｂ）に示すように、レジ
スト５３を除去し、前記電極２３の上及びｎ層２４の上
に絶縁膜２７を形成した後、第２の電極２２を形成す
る。更に図１２（ｃ）に示すように、電極２２及び電極
２３をマスクとして、高濃度ｎ型不純物を注入または拡
散し、ソース領域２５／ドレイン領域２６を構成するた
めのｎ+領域５６を形成する。図１３は、図１２（ｃ）
のＥ−Ｅ部及びＦ−Ｆ部断面における不純物濃度分布
を、それぞれ実線及び破線で示したものである。
スト５３を除去し、前記電極２３の上及びｎ層２４の上
に絶縁膜２７を形成した後、第２の電極２２を形成す
る。更に図１２（ｃ）に示すように、電極２２及び電極
２３をマスクとして、高濃度ｎ型不純物を注入または拡
散し、ソース領域２５／ドレイン領域２６を構成するた
めのｎ+領域５６を形成する。図１３は、図１２（ｃ）
のＥ−Ｅ部及びＦ−Ｆ部断面における不純物濃度分布
を、それぞれ実線及び破線で示したものである。
【０１０５】このような製造方法により、前述した構成
の増幅型光電変換素子を形成することができる。
の増幅型光電変換素子を形成することができる。
【０１０６】以上の実施例では、光電変換領域のトラン
ジスタはＭＯＳ型ＦＥＴであったが、接合ゲート型ＦＥ
Ｔを用いた場合の実施例を以下に説明する。
ジスタはＭＯＳ型ＦＥＴであったが、接合ゲート型ＦＥ
Ｔを用いた場合の実施例を以下に説明する。
【０１０７】図１４及び図１５に、接合ゲート型ＦＥＴ
を用いた場合の増幅型光電変換素子の実施例を１画素分
の断面構成によりそれぞれ示す。ここで、図１４の増幅
型光電変換素子は光電変換領域にゲート電極を全く有し
ない例であり、図１５は光電変換領域に一部ゲート電極
を有する例である。図１５の場合は、駆動方法、回路構
成法等が図１の場合と同様であり、図１に示される増幅
型光電変換素子に於いて、ｎ層２４の第２ゲート電極２
２の下に相当する範囲にｐ型不純物を高濃度に注入され
たｐ+接合ゲート６０を形成したことが特長である。
を用いた場合の増幅型光電変換素子の実施例を１画素分
の断面構成によりそれぞれ示す。ここで、図１４の増幅
型光電変換素子は光電変換領域にゲート電極を全く有し
ない例であり、図１５は光電変換領域に一部ゲート電極
を有する例である。図１５の場合は、駆動方法、回路構
成法等が図１の場合と同様であり、図１に示される増幅
型光電変換素子に於いて、ｎ層２４の第２ゲート電極２
２の下に相当する範囲にｐ型不純物を高濃度に注入され
たｐ+接合ゲート６０を形成したことが特長である。
【０１０８】従って、以下の議論では図１４の場合につ
いてのみ述べる。図１４の増幅型光電変換素子は、ｐ型
半導体基板２１上にｎ層２４及びｐ+接合ゲート６０を
形成した第２のゲート領域３２を形成する。一方、基板
２１上に絶縁膜２７を介して第１のゲート電極２３を形
成し第１のゲート領域３３とする。前記接合ゲート６０
を挟んでＦＥＴのソース領域２５及びドレイン領域２６
となるｎ+拡散層を形成する。
いてのみ述べる。図１４の増幅型光電変換素子は、ｐ型
半導体基板２１上にｎ層２４及びｐ+接合ゲート６０を
形成した第２のゲート領域３２を形成する。一方、基板
２１上に絶縁膜２７を介して第１のゲート電極２３を形
成し第１のゲート領域３３とする。前記接合ゲート６０
を挟んでＦＥＴのソース領域２５及びドレイン領域２６
となるｎ+拡散層を形成する。
【０１０９】接合ゲート２０は電気的にフローティグ状
態である。これは下記理由による。まず、接合ゲート２
０の領域に入射した光ｈνは、光電変換により電子−正
孔対を発生する。電子はドレイン領域２６へ流出する。
正孔はｎ層２４中程に形成されるバリア及び第１のゲー
ト電極２３下のバリアにより閉じ込められ、接合ゲート
６０に蓄積し信号電荷となる。接合ゲート６０がフロー
ティングであれば、該信号電荷量に応じて接合ゲート６
０の電位が変化し、それに伴ってｎ層２４のポテンシャ
ルが変化する。これを、ソースの電位または電流変化と
して読み出し、出力信号とする。
態である。これは下記理由による。まず、接合ゲート２
０の領域に入射した光ｈνは、光電変換により電子−正
孔対を発生する。電子はドレイン領域２６へ流出する。
正孔はｎ層２４中程に形成されるバリア及び第１のゲー
ト電極２３下のバリアにより閉じ込められ、接合ゲート
６０に蓄積し信号電荷となる。接合ゲート６０がフロー
ティングであれば、該信号電荷量に応じて接合ゲート６
０の電位が変化し、それに伴ってｎ層２４のポテンシャ
ルが変化する。これを、ソースの電位または電流変化と
して読み出し、出力信号とする。
【０１１０】即ち、図１４の構造では、信号電荷蓄積及
び読み出し期間を通じて接合ゲート６０はフローティン
グでないといけない。リセット動作時には、リセットゲ
ート下のチャネルを介して、接合ゲート６０と基板２１
とが導通状態になり、接合ゲート６０の電位は、基板２
１の電位にリセットされる。換言すれば、信号電荷はリ
セット動作時には、第１のゲート電極２３下のポテンシ
ャルバリアが引き下げられることにより、図１４の点線
に示す経路によりｐ基板２１へ排出される。なお、本構
造の場合、光電変換領域に電極が存在しないから入射光
は全て接合ゲート６０の半導体領域に入り、特に短波長
領域での感度が高い特徴を有する。
び読み出し期間を通じて接合ゲート６０はフローティン
グでないといけない。リセット動作時には、リセットゲ
ート下のチャネルを介して、接合ゲート６０と基板２１
とが導通状態になり、接合ゲート６０の電位は、基板２
１の電位にリセットされる。換言すれば、信号電荷はリ
セット動作時には、第１のゲート電極２３下のポテンシ
ャルバリアが引き下げられることにより、図１４の点線
に示す経路によりｐ基板２１へ排出される。なお、本構
造の場合、光電変換領域に電極が存在しないから入射光
は全て接合ゲート６０の半導体領域に入り、特に短波長
領域での感度が高い特徴を有する。
【０１１１】図１６は前記図１４に示す増幅型光電変換
素子の動作をより詳細に示したものである。ここで図１
６（ａ），（ｂ）共通に、右側は図１４Ｇ−Ｇ部、即ち
接合ゲート６０の深さ方向ポテンシャル分布を、左側は
図１４Ｈ−Ｈ部、即ち第２のゲート電極２３下の深さ方
向ポテンシャル分布を、それぞれ表している。まず、リ
セット動作時を図１６（ａ）に示す。第１のゲート電極
２３にフラットバンド電圧以下の低い電圧ＶB（Ｌ）を
印加する。この時第１のゲート電極２３下の空乏層は消
え、一様なポテンシャルとなる。このため、接合ゲート
６０はｐ基板２１と接続されて基板電位（ＯＶ）と等し
くなる。従って接合ゲート６０に蓄積していた電荷（正
孔）は基板２１へ流出しリセット動作が達成される。こ
れにより一度画像情報がクリアされ、次の画像情報の蓄
積動作へ移ることが可能となる。更に、上記リセット動
作を光積分期間の中程で行えば、それまでの画像情報が
クリアされるため、それ以降の情報のみ蓄積する、いわ
ゆるシャッタ動作をすることができる。
素子の動作をより詳細に示したものである。ここで図１
６（ａ），（ｂ）共通に、右側は図１４Ｇ−Ｇ部、即ち
接合ゲート６０の深さ方向ポテンシャル分布を、左側は
図１４Ｈ−Ｈ部、即ち第２のゲート電極２３下の深さ方
向ポテンシャル分布を、それぞれ表している。まず、リ
セット動作時を図１６（ａ）に示す。第１のゲート電極
２３にフラットバンド電圧以下の低い電圧ＶB（Ｌ）を
印加する。この時第１のゲート電極２３下の空乏層は消
え、一様なポテンシャルとなる。このため、接合ゲート
６０はｐ基板２１と接続されて基板電位（ＯＶ）と等し
くなる。従って接合ゲート６０に蓄積していた電荷（正
孔）は基板２１へ流出しリセット動作が達成される。こ
れにより一度画像情報がクリアされ、次の画像情報の蓄
積動作へ移ることが可能となる。更に、上記リセット動
作を光積分期間の中程で行えば、それまでの画像情報が
クリアされるため、それ以降の情報のみ蓄積する、いわ
ゆるシャッタ動作をすることができる。
【０１１２】次ぎに信号蓄積時を図１６（ｂ）に示す。
第１のゲート電極２３には高い電圧ＶB（Ｈ）が印加さ
れる。一方、接合ゲート６０には光電変換により発生し
た正孔が蓄積されるため、接合ゲート６０の電位は上昇
する。接合ゲート６０の電位と第１のゲート電極２３下
のポテンシャルバリアとの差△φABが０．５Ｖ以下にな
るまでは接合ゲート６０からｐ基板２１への正孔の流入
が防止される。入射光強度が大きくなり、前記電位とポ
テンシャルとの差
第１のゲート電極２３には高い電圧ＶB（Ｈ）が印加さ
れる。一方、接合ゲート６０には光電変換により発生し
た正孔が蓄積されるため、接合ゲート６０の電位は上昇
する。接合ゲート６０の電位と第１のゲート電極２３下
のポテンシャルバリアとの差△φABが０．５Ｖ以下にな
るまでは接合ゲート６０からｐ基板２１への正孔の流入
が防止される。入射光強度が大きくなり、前記電位とポ
テンシャルとの差
【０１１３】
【数１２】△φAB≦０．５Ｖ となると、過剰な正孔はバリアを乗り越え基板２１へ流
出し、ブルーミングが抑圧される。接合ゲート６０の電
位の上昇に伴い、ｎ層２４のポテンシャルもポテンシャ
ルφi1（ｍ0）からφi1（ｍ1）へ上昇する。なお信号蓄
積時、ソース電位、ドレイン電位ともポテンシャル範囲
φi1（ｍ0）〜φi1（ｍ1）より高い値φS，φD（Ｈ）と
すれば、ソース領域２５／ドレイン領域２６間に電流は
流れない。信号電荷読み出し時も図１６（ｂ）に示す。
この場合、前記ポテンシャル範囲φi1（ｍ0）〜φ
i1（ｍ1）に比べ、ソース電位は高い値ＶSのままドレイ
ン電位を低い値φD（Ｌ）とする。その結果、ｎ層２４
のチャネルを介してソース領域２５／ドレイン領域２６
間に電流が流れる。この例では、実際には通常とは逆に
ソース領域２５からドレイン領域２６へ電流が流れる。
この電流はｎ層２４のポテンシャルに依存するから、セ
ンサ信号となる。
出し、ブルーミングが抑圧される。接合ゲート６０の電
位の上昇に伴い、ｎ層２４のポテンシャルもポテンシャ
ルφi1（ｍ0）からφi1（ｍ1）へ上昇する。なお信号蓄
積時、ソース電位、ドレイン電位ともポテンシャル範囲
φi1（ｍ0）〜φi1（ｍ1）より高い値φS，φD（Ｈ）と
すれば、ソース領域２５／ドレイン領域２６間に電流は
流れない。信号電荷読み出し時も図１６（ｂ）に示す。
この場合、前記ポテンシャル範囲φi1（ｍ0）〜φ
i1（ｍ1）に比べ、ソース電位は高い値ＶSのままドレイ
ン電位を低い値φD（Ｌ）とする。その結果、ｎ層２４
のチャネルを介してソース領域２５／ドレイン領域２６
間に電流が流れる。この例では、実際には通常とは逆に
ソース領域２５からドレイン領域２６へ電流が流れる。
この電流はｎ層２４のポテンシャルに依存するから、セ
ンサ信号となる。
【０１１４】図１７は図１４または図１５に示した増幅
型光電変換素子を用いて２次元イメージセンサを構成す
る場合の例を示したものである。ここで図１７（ａ）は
増幅型光電変換素子の単位画素当たりの平面図、同図
（ｂ）は図１７（ａ）の切断面線Ｉ−Ｉから見た断面図
を示す。接合ゲート部６０は破線で囲まれた領域であ
り、電気的にフローティングである。ドレイン領域２６
は水平方向に共通に、ＶA（ｉ），ＶA（ｉ＋１）等と標
記したクロックライン３０に接続される。第１のゲート
領域３３は水平方向に共通に、ＶB（ｉ），ＶB（ｉ＋
１）等と標記したクロックライン３１に接続される。な
お、第１のゲート領域３３は水平方向の画素分離も兼ね
ている。ソース領域２５は各画素で、ドレイン領域２６
に対し接合ゲート部６０を挟んで対向する位置に形成さ
れ、通常のＦＥＴと同様の形態とされる。
型光電変換素子を用いて２次元イメージセンサを構成す
る場合の例を示したものである。ここで図１７（ａ）は
増幅型光電変換素子の単位画素当たりの平面図、同図
（ｂ）は図１７（ａ）の切断面線Ｉ−Ｉから見た断面図
を示す。接合ゲート部６０は破線で囲まれた領域であ
り、電気的にフローティングである。ドレイン領域２６
は水平方向に共通に、ＶA（ｉ），ＶA（ｉ＋１）等と標
記したクロックライン３０に接続される。第１のゲート
領域３３は水平方向に共通に、ＶB（ｉ），ＶB（ｉ＋
１）等と標記したクロックライン３１に接続される。な
お、第１のゲート領域３３は水平方向の画素分離も兼ね
ている。ソース領域２５は各画素で、ドレイン領域２６
に対し接合ゲート部６０を挟んで対向する位置に形成さ
れ、通常のＦＥＴと同様の形態とされる。
【０１１５】また、上記ソース領域２５は垂直方向に共
通に、ＶS（ｊ），ＶS（ｊ＋１）等と標記した信号ライ
ン２８に接続される。読み出しを行う水平のドレイン領
域２６に低い電圧が印加されることにより、読み出し画
素部のみソース領域２５／ドレイン領域２６間に電流が
流れる。このため、信号ライン２８へ、当該画素に蓄積
した信号電荷に対応した電流信号が導出される。
通に、ＶS（ｊ），ＶS（ｊ＋１）等と標記した信号ライ
ン２８に接続される。読み出しを行う水平のドレイン領
域２６に低い電圧が印加されることにより、読み出し画
素部のみソース領域２５／ドレイン領域２６間に電流が
流れる。このため、信号ライン２８へ、当該画素に蓄積
した信号電荷に対応した電流信号が導出される。
【０１１６】なお、第１のゲート領域３３の内、ソース
領域２５に対してソース領域２５の下側で隣接する画素
のドレイン領域２６との間の領域（図１８（ａ）にドッ
ト領域で示す）には、半導体表面近傍にｐ型不純物が注
入される（図１７（ｂ）に×印を付した領域）。この理
由を以下に述べる。
領域２５に対してソース領域２５の下側で隣接する画素
のドレイン領域２６との間の領域（図１８（ａ）にドッ
ト領域で示す）には、半導体表面近傍にｐ型不純物が注
入される（図１７（ｂ）に×印を付した領域）。この理
由を以下に述べる。
【０１１７】図１６（ｂ）に示した信号読み出し時に
は、第１ゲート領域３３の表面ポテンシャルφ
i2（Ｓ1）は、ドレイン領域２６の読み出し時の電位φD
（Ｌ）より高くなる場合が多い。この場合、隣り合う画
素のソース領域２５／ドレイン領域２６間で電流が流れ
てしまい、読み出される信号電荷が、接合ゲート６０下
のｎ層２４のチャネルポテンシャルに依存しなくなる。
このため、ソース領域２５／ドレイン領域２６間の第１
のゲート領域３３にｐ型不純物を注入することにより、
図１６（ｂ）に於いてＢ−Ｂ断面の破線に示すように表
面ポテンシャルをＶD（Ｌ）より低いポテンシャルφi3
（ｓ）に引き下げることができる。これにより第１のゲ
ート領域３３を介するソース領域２５／ドレイン領域２
６間の電流はなくなる。
は、第１ゲート領域３３の表面ポテンシャルφ
i2（Ｓ1）は、ドレイン領域２６の読み出し時の電位φD
（Ｌ）より高くなる場合が多い。この場合、隣り合う画
素のソース領域２５／ドレイン領域２６間で電流が流れ
てしまい、読み出される信号電荷が、接合ゲート６０下
のｎ層２４のチャネルポテンシャルに依存しなくなる。
このため、ソース領域２５／ドレイン領域２６間の第１
のゲート領域３３にｐ型不純物を注入することにより、
図１６（ｂ）に於いてＢ−Ｂ断面の破線に示すように表
面ポテンシャルをＶD（Ｌ）より低いポテンシャルφi3
（ｓ）に引き下げることができる。これにより第１のゲ
ート領域３３を介するソース領域２５／ドレイン領域２
６間の電流はなくなる。
【０１１８】図１７で第１のゲート領域３３により水平
方向の画素分離を行う場合、信号蓄積時に、第１のゲー
ト領域３３の下のポテンシャルφi2（ｓ1）を介して水
平に隣接する画素間で、ソース領域２５／ドレイン領域
２６間で電流が混合する可能性がある。図１７（ｂ）に
示すように、ｎ層２４の境界を第２のゲート領域３３か
ら僅かの距離δだけ離すことにより、ｎ層２４のチャネ
ルにポテンシャルバリアが形成される。これにより、前
記画素間の電流の混合は防止できる。
方向の画素分離を行う場合、信号蓄積時に、第１のゲー
ト領域３３の下のポテンシャルφi2（ｓ1）を介して水
平に隣接する画素間で、ソース領域２５／ドレイン領域
２６間で電流が混合する可能性がある。図１７（ｂ）に
示すように、ｎ層２４の境界を第２のゲート領域３３か
ら僅かの距離δだけ離すことにより、ｎ層２４のチャネ
ルにポテンシャルバリアが形成される。これにより、前
記画素間の電流の混合は防止できる。
【０１１９】図１８は、図１７に示す２次元イメージセ
ンサを駆動するための回路構成を示したものである。前
記ドレイン領域２６を結ぶクロックライン（Ｖ
A（ｉ），ＶA（ｉ＋１）等）３０は、第１の垂直走査回
路４０に接続される。また前記第１のゲート領域３３を
結ぶクロックライン（ＶB（ｉ），ＶB（ｉ＋１）等）３
１は、垂直走査回路４１に接続される。さらに垂直信号
ライン（ＶS（ｊ），ＶS（ｊ＋１）等）２８は、各々Ｍ
ＯＳ ＦＥＴ４７を介して共通信号線（ＶO）４４に接
続される。共通信号線４４は抵抗ＲLを介してソース電
源ＶS0に接続され、ＭＯＳ ＦＥＴ４７のソース電流変
化を電圧変化に変換した後、バッファーアンプ４６を介
して信号ＯＳを出力する。なお、共通信号線４４の電圧
ＶOはｎ層２４のチャネルポテンシャルφi1（ｍ1）より
は高い値となるよう、ソース電源ＶS0，抵抗ＲLの値が
それぞれ設定される。
ンサを駆動するための回路構成を示したものである。前
記ドレイン領域２６を結ぶクロックライン（Ｖ
A（ｉ），ＶA（ｉ＋１）等）３０は、第１の垂直走査回
路４０に接続される。また前記第１のゲート領域３３を
結ぶクロックライン（ＶB（ｉ），ＶB（ｉ＋１）等）３
１は、垂直走査回路４１に接続される。さらに垂直信号
ライン（ＶS（ｊ），ＶS（ｊ＋１）等）２８は、各々Ｍ
ＯＳ ＦＥＴ４７を介して共通信号線（ＶO）４４に接
続される。共通信号線４４は抵抗ＲLを介してソース電
源ＶS0に接続され、ＭＯＳ ＦＥＴ４７のソース電流変
化を電圧変化に変換した後、バッファーアンプ４６を介
して信号ＯＳを出力する。なお、共通信号線４４の電圧
ＶOはｎ層２４のチャネルポテンシャルφi1（ｍ1）より
は高い値となるよう、ソース電源ＶS0，抵抗ＲLの値が
それぞれ設定される。
【０１２０】以上を定量的に議論するため、以下の条件
（３）を考える。これはｐ+層６０を除き前記条件
（１）と同じである） （条件３） 基板濃度：ＮP＝１．０×１０15ｃｍ-3 Ｎ層濃度：ＮN＝３．０×１０15ｃｍ-3 ｐ+層濃度：ＮS＝１．０×１０17ｃｍ-3 Ｎ層厚 ：ｄN＝１．５μｍ 酸化膜厚：ｄO＝８０ｎｍ （３） なお、ｐ+層６０の層厚は０．１μｍ以上であれば良
い。また信号電荷密度をＮsig（ｃｍ-2）とし、Ｎsig＝
０は、前記リセット動作時の場合とする。
（３）を考える。これはｐ+層６０を除き前記条件
（１）と同じである） （条件３） 基板濃度：ＮP＝１．０×１０15ｃｍ-3 Ｎ層濃度：ＮN＝３．０×１０15ｃｍ-3 ｐ+層濃度：ＮS＝１．０×１０17ｃｍ-3 Ｎ層厚 ：ｄN＝１．５μｍ 酸化膜厚：ｄO＝８０ｎｍ （３） なお、ｐ+層６０の層厚は０．１μｍ以上であれば良
い。また信号電荷密度をＮsig（ｃｍ-2）とし、Ｎsig＝
０は、前記リセット動作時の場合とする。
【０１２１】この時のｎ層２４のポテンシャルφ
i1（ｍ），ｐ+層６０のポテンシャルφi1（ｓ）の、信
号電荷密度Ｎsigによる変化を図１９に示す。即ち、信
号電荷密度Ｎs ig＝０から１×１０12ｃｍ-2で、ポテン
シャルは、 φi1（ｍ）＝２．２９→３．３０Ｖ φi1（ｓ）＝−０．１２→１．３５Ｖ のように変化する。今、第１のゲート電極２３に印加す
る電圧をＶB（Ｈ）＝１．６Ｖとすると、
i1（ｍ），ｐ+層６０のポテンシャルφi1（ｓ）の、信
号電荷密度Ｎsigによる変化を図１９に示す。即ち、信
号電荷密度Ｎs ig＝０から１×１０12ｃｍ-2で、ポテン
シャルは、 φi1（ｍ）＝２．２９→３．３０Ｖ φi1（ｓ）＝−０．１２→１．３５Ｖ のように変化する。今、第１のゲート電極２３に印加す
る電圧をＶB（Ｈ）＝１．６Ｖとすると、
【０１２２】
【数１３】φi2（ｓ）＝１．８６Ｖ となるから、ｐ+層６０には信号電荷が１×１０12ｃｍ
-2まで蓄積し、それ以上ではオーバーフローする。ドレ
イン電圧をＶD（Ｌ）＝１．５Ｖ，ＶD（Ｈ）＝３．０Ｖ
とすれば、ポテンシャルφD（Ｌ）＝２．０６Ｖ，φ
D（Ｈ）＝３．５６Ｖとなり、ポテンシャルφi1（ｍ）
はこの間の値となって、読み出し水平ライン上の画素の
み電流が流れる。
-2まで蓄積し、それ以上ではオーバーフローする。ドレ
イン電圧をＶD（Ｌ）＝１．５Ｖ，ＶD（Ｈ）＝３．０Ｖ
とすれば、ポテンシャルφD（Ｌ）＝２．０６Ｖ，φ
D（Ｈ）＝３．５６Ｖとなり、ポテンシャルφi1（ｍ）
はこの間の値となって、読み出し水平ライン上の画素の
み電流が流れる。
【０１２３】接合ゲート型ＦＥＴを光電変換領域に用い
た場合の製造方法の例として、図１７に対応する素子の
製造方法を図２０に示す。まず図２０（ａ）に示すよう
に、ｐ基板２１上にレジストパターン７０を形成した
後、×印で示すｐ型不純物層７１をイオン注入により形
成する。次いで、図２０（ｂ）に示すようにゲート絶縁
膜２７を形成した後、第１のゲート電極２３をレジスト
７４をマスクとして形成する。次ぎにゲート電極２３お
よびレジスト７４をマスクとして、ｎ型不純物をイオン
注入しｎ層２４を形成する。ｎ層２４の接合深さを、条
件（３）の例のように１．５×１０-4ｃｍ程度とするに
は、注入エネルギーは１ＭｅＶ程度必要である。これに
より、前記電極２３およびレジスト７４の複合層をマス
クとすることにより、セルフアラインにより形成可能と
なる。
た場合の製造方法の例として、図１７に対応する素子の
製造方法を図２０に示す。まず図２０（ａ）に示すよう
に、ｐ基板２１上にレジストパターン７０を形成した
後、×印で示すｐ型不純物層７１をイオン注入により形
成する。次いで、図２０（ｂ）に示すようにゲート絶縁
膜２７を形成した後、第１のゲート電極２３をレジスト
７４をマスクとして形成する。次ぎにゲート電極２３お
よびレジスト７４をマスクとして、ｎ型不純物をイオン
注入しｎ層２４を形成する。ｎ層２４の接合深さを、条
件（３）の例のように１．５×１０-4ｃｍ程度とするに
は、注入エネルギーは１ＭｅＶ程度必要である。これに
より、前記電極２３およびレジスト７４の複合層をマス
クとすることにより、セルフアラインにより形成可能と
なる。
【０１２４】その後、図２０（ｃ）に示すように、レジ
スト７４を除去して新たなレジスト層７５を形成し、レ
ジスト層７５と第１の電極２３をマスクに接合ゲート６
０用ｐ型高濃度層７２をイオン注入により形成する。更
に図２０（ｄ）に示すように、レジスト層７３を形成し
該レジスト層７３と電極２３とをマスクとして、高濃度
ｎ型不純物を注入または拡散し、ソース領域２５／ドレ
イン領域２６を形成するためのｎ+領域７７を形成す
る。図２１は、図２０（ｄ）の接合ゲート部６０断面に
おける不純物濃度分布を示したものである。
スト７４を除去して新たなレジスト層７５を形成し、レ
ジスト層７５と第１の電極２３をマスクに接合ゲート６
０用ｐ型高濃度層７２をイオン注入により形成する。更
に図２０（ｄ）に示すように、レジスト層７３を形成し
該レジスト層７３と電極２３とをマスクとして、高濃度
ｎ型不純物を注入または拡散し、ソース領域２５／ドレ
イン領域２６を形成するためのｎ+領域７７を形成す
る。図２１は、図２０（ｄ）の接合ゲート部６０断面に
おける不純物濃度分布を示したものである。
【０１２５】以下、更に別な実施例を示す。以下に説明
する固体撮像装置では、固体撮像装置の受光感度を高め
るために、装置全体の面積と光電変換に寄与する面積の
比を示す開口率が改善されている。
する固体撮像装置では、固体撮像装置の受光感度を高め
るために、装置全体の面積と光電変換に寄与する面積の
比を示す開口率が改善されている。
【０１２６】図２２（ａ）及び同図（ｂ）は改善された
開口率を有する固体撮像装置の平面図及びＪ−Ｊ断面図
を示している。ｐ型半導体基板１０１の表面領域にｎ層
１０２が形成されており、ｎ層１０２中にドレイン領域
１０３及びソース領域１０４がさらに形成されている。
ドレイン領域１０３およびソース領域１０４の間のｎ層
１０２上には絶縁膜１０５を介して第２のゲート電極１
０６が形成されている。また第２のゲート電極１０６に
隣接し、かつｐ型半導体基板１０１上に絶縁膜１０５を
介して第１のゲート電極１０７が形成されている。第２
のゲート電極１０６及びその下方の半導体層を含む領域
は第２のゲート領域１０８として機能し、第１のゲート
電極１０７及びその下方の半導体層を含む領域は第１の
ゲート領域１０９として機能する。さらに第２のゲート
領域１０８、ドレイン領域１０３、およびソース領域１
０４はＭＯＳ型ＦＥＴを構成する。
開口率を有する固体撮像装置の平面図及びＪ−Ｊ断面図
を示している。ｐ型半導体基板１０１の表面領域にｎ層
１０２が形成されており、ｎ層１０２中にドレイン領域
１０３及びソース領域１０４がさらに形成されている。
ドレイン領域１０３およびソース領域１０４の間のｎ層
１０２上には絶縁膜１０５を介して第２のゲート電極１
０６が形成されている。また第２のゲート電極１０６に
隣接し、かつｐ型半導体基板１０１上に絶縁膜１０５を
介して第１のゲート電極１０７が形成されている。第２
のゲート電極１０６及びその下方の半導体層を含む領域
は第２のゲート領域１０８として機能し、第１のゲート
電極１０７及びその下方の半導体層を含む領域は第１の
ゲート領域１０９として機能する。さらに第２のゲート
領域１０８、ドレイン領域１０３、およびソース領域１
０４はＭＯＳ型ＦＥＴを構成する。
【０１２７】第１のゲート電極１０７は基部１０７ａと
ブランチ１０７ｂとからなる。基部１０７ａは垂直方向
に幅ＷVを有し、水平方向には画素ピッチに等しい幅ｈ
を有する。また、ブランチ１０７ｂは水平方向に幅ＷH
を有する。第１のゲート領域１０９も基部１０７ａ及び
ブランチ１０７ｂに対応する領域に分かれている。第１
のゲート領域１０９の基部１０７ａに対応する部分は第
２のゲート領域１０８において生成した電荷をｐ型半導
体基板１０１の内部へ流すためのゲートとして機能し、
第１のゲート領域１０９のブランチ１０７ｂに対応する
部分は水平方向に隣接する画素を分離する働きをする。
ブランチ１０７ｂとからなる。基部１０７ａは垂直方向
に幅ＷVを有し、水平方向には画素ピッチに等しい幅ｈ
を有する。また、ブランチ１０７ｂは水平方向に幅ＷH
を有する。第１のゲート領域１０９も基部１０７ａ及び
ブランチ１０７ｂに対応する領域に分かれている。第１
のゲート領域１０９の基部１０７ａに対応する部分は第
２のゲート領域１０８において生成した電荷をｐ型半導
体基板１０１の内部へ流すためのゲートとして機能し、
第１のゲート領域１０９のブランチ１０７ｂに対応する
部分は水平方向に隣接する画素を分離する働きをする。
【０１２８】図２２（ａ）は、ＦＥＴをそれぞれ含み、
垂直方向及び水平方向にそれぞれ２つづつ配列された４
つの画素を示している。ソース領域１０４は垂直向に隣
接する２つのＦＥＴに共有されており、ドレイン領域１
０３は垂直方向及び水平方向にそれぞれ隣接する４つの
ＦＥＴに共有される。第１のゲート電極１０７の基部１
０７ａもドレイン領域１０３を共有する４つのＦＥＴと
は異なる組み合わせからなる４つのＦＥＴに共有され
る。
垂直方向及び水平方向にそれぞれ２つづつ配列された４
つの画素を示している。ソース領域１０４は垂直向に隣
接する２つのＦＥＴに共有されており、ドレイン領域１
０３は垂直方向及び水平方向にそれぞれ隣接する４つの
ＦＥＴに共有される。第１のゲート電極１０７の基部１
０７ａもドレイン領域１０３を共有する４つのＦＥＴと
は異なる組み合わせからなる４つのＦＥＴに共有され
る。
【０１２９】水平方向に配列された第２のゲート域１０
８の配列周期に対して、第１のゲート領域１０９の基部
１０７ａに対応する部分及びドレイン領域１０３の配列
周期は半周期ずらされている。また、第１のゲート領域
１０９の基部１０７ａに対応する部分及びドレイン領域
１０３の垂直方向への配列周期は水平方向に隣接する第
１のゲート領域１０９の基部１０７ａに対応する部分及
びドレイン領域１０３の垂直方向への配列周期に対して
一周期分ずらされている。
８の配列周期に対して、第１のゲート領域１０９の基部
１０７ａに対応する部分及びドレイン領域１０３の配列
周期は半周期ずらされている。また、第１のゲート領域
１０９の基部１０７ａに対応する部分及びドレイン領域
１０３の垂直方向への配列周期は水平方向に隣接する第
１のゲート領域１０９の基部１０７ａに対応する部分及
びドレイン領域１０３の垂直方向への配列周期に対して
一周期分ずらされている。
【０１３０】図２２（ａ）に示されるように、画素ピッ
チ、第２のゲート領域１０８、ドレイン領域１０３、及
びソース領域１０４のそれぞれの垂直方向の長さを、
ｌ、ｍ、ｄ、及びｓとする。この場合、ｌはｄ＋ｍまた
はｓ＋ｍで示され、各画素はソース領域１０４またはド
レイン領域１０３の一方しか含まないので、垂直方向に
おける第２のゲート領域１０８が占める長さの割合は大
きくなる。
チ、第２のゲート領域１０８、ドレイン領域１０３、及
びソース領域１０４のそれぞれの垂直方向の長さを、
ｌ、ｍ、ｄ、及びｓとする。この場合、ｌはｄ＋ｍまた
はｓ＋ｍで示され、各画素はソース領域１０４またはド
レイン領域１０３の一方しか含まないので、垂直方向に
おける第２のゲート領域１０８が占める長さの割合は大
きくなる。
【０１３１】例えば図６（ａ）に示される固体撮像装置
と比較した場合、図６（ａ）に示されるように、垂直方
向の各領域の長さをｓ＝ｄ＝ｇ＝ｋ1とすると、垂直方
向の開口率は、（１−３ｋ1）／ｌとなる。
と比較した場合、図６（ａ）に示されるように、垂直方
向の各領域の長さをｓ＝ｄ＝ｇ＝ｋ1とすると、垂直方
向の開口率は、（１−３ｋ1）／ｌとなる。
【０１３２】一方、図２２（ａ）において、基部１０７
ａの幅ＷVをＷV＝ｄ＝ｓ＝ｋ2とすれば垂直方向の開口
率は（１ーｋ2）／ｌとなる。従って、ＷV＝ｋ2＝２ｋ1
を満たすとしても、図６（ａ）に示される装置よりも垂
直方向の両方向において高い開口率を達成することがで
きる。
ａの幅ＷVをＷV＝ｄ＝ｓ＝ｋ2とすれば垂直方向の開口
率は（１ーｋ2）／ｌとなる。従って、ＷV＝ｋ2＝２ｋ1
を満たすとしても、図６（ａ）に示される装置よりも垂
直方向の両方向において高い開口率を達成することがで
きる。
【０１３３】また、水平方向の画素ピッチをｈとすれば
水平方向の開口率は１−ＷH／ｈとなる。ブランチ１０
７ｂは単に水平方向に画素を分離するように機能すれば
良いので、水平方向の幅ＷHは短くしていよい。一方、
図６（ａ）において、第１のゲート電極４の水平方向の
幅Ｗはｎ層２４の厚さ程度の長さが必要であり、十分に
短くすることはできない。
水平方向の開口率は１−ＷH／ｈとなる。ブランチ１０
７ｂは単に水平方向に画素を分離するように機能すれば
良いので、水平方向の幅ＷHは短くしていよい。一方、
図６（ａ）において、第１のゲート電極４の水平方向の
幅Ｗはｎ層２４の厚さ程度の長さが必要であり、十分に
短くすることはできない。
【０１３４】従って、図６（ａ）に示される装置より、
水平方向においても高い開口率を達成することができ
る。
水平方向においても高い開口率を達成することができ
る。
【０１３５】本実施例の固体撮像装置において、ドレイ
ン領域１０３、ソース領域１０４、及び第１のゲート電
極１０６は島状に形成されるため、これらを相互に接続
する配線が必要となる。図２３に示されるように、水平
方向に隣接するドレイン領域１０３はコンタクト１１１
を介して配線１１０に電気的に接続されている。また、
水平方向に隣接する第１のゲート電極１０７はその基部
１０７ａにおいて、コンタクト１１３を介して配線１１
２に電気的に接続されている。垂直方向に隣接するソー
ス領域１０４はコンタクト１１５を介して配線１１４に
電気的に接続されている。配線１１４と配線１１０及び
１１２とは絶縁膜（図示せず）を介して２層配線を形成
している。
ン領域１０３、ソース領域１０４、及び第１のゲート電
極１０６は島状に形成されるため、これらを相互に接続
する配線が必要となる。図２３に示されるように、水平
方向に隣接するドレイン領域１０３はコンタクト１１１
を介して配線１１０に電気的に接続されている。また、
水平方向に隣接する第１のゲート電極１０７はその基部
１０７ａにおいて、コンタクト１１３を介して配線１１
２に電気的に接続されている。垂直方向に隣接するソー
ス領域１０４はコンタクト１１５を介して配線１１４に
電気的に接続されている。配線１１４と配線１１０及び
１１２とは絶縁膜（図示せず）を介して２層配線を形成
している。
【０１３６】図２３、図２４、及び図２５（ａ）から図
２５（ｃ）を参照しながら本固体撮像装置の動作を説明
する。
２５（ｃ）を参照しながら本固体撮像装置の動作を説明
する。
【０１３７】信号電荷を蓄積する場合、第２のゲート電
極１０６及び第１のゲート電極１０７に低い電圧Ｖ
G（Ｌ）及び低い電圧ＶR（Ｌ）を印加する。このとき、
図２５（ａ）に示されるように、信号電荷（正孔）は第
１のゲート電極１０７下に生じたポテンシャルバリア
(1)及び第２のゲート電極下に生じたポテンシャルバリ
ア(2)により、第２のゲート電極１０６下のｎ層１０２
（図２２（ｂ））の表面付近に蓄積される。信号蓄積
後、ポテンシャルバリア(2)はポテンシャルバリア(2')
となる。
極１０６及び第１のゲート電極１０７に低い電圧Ｖ
G（Ｌ）及び低い電圧ＶR（Ｌ）を印加する。このとき、
図２５（ａ）に示されるように、信号電荷（正孔）は第
１のゲート電極１０７下に生じたポテンシャルバリア
(1)及び第２のゲート電極下に生じたポテンシャルバリ
ア(2)により、第２のゲート電極１０６下のｎ層１０２
（図２２（ｂ））の表面付近に蓄積される。信号蓄積
後、ポテンシャルバリア(2)はポテンシャルバリア(2')
となる。
【０１３８】信号電荷を読み出す場合、第２のゲート電
極１０６及び第１のゲート電極１０７に高い電圧Ｖ
G（Ｈ）及び高い電圧ＶR（Ｈ）を印加する。図２５
（ｂ）に示されるように、信号電荷は第１のゲート電極
１０７下に生じたポテンシャルバリア(3)及び第２のゲ
ート電極１０６下に生じたポテンシャルバリア(4')によ
り、第２のゲート電極１０６下のｎ層１０２（図２２
（ｂ））の表面付近に蓄積される。この時、第２のゲー
ト電極１０６下に生じたポテンシャルバリア(4')のポテ
ンシャルΦｍ’は図２５（ａ）に示されるポテンシャル
バリア(２')のポテンシャルΦｍ’よりも高くなってい
る。ソース領域１０４及びドレイン領域１０３（図２２
（ｂ））間の電気的特性は画素信号として読み出され
る。
極１０６及び第１のゲート電極１０７に高い電圧Ｖ
G（Ｈ）及び高い電圧ＶR（Ｈ）を印加する。図２５
（ｂ）に示されるように、信号電荷は第１のゲート電極
１０７下に生じたポテンシャルバリア(3)及び第２のゲ
ート電極１０６下に生じたポテンシャルバリア(4')によ
り、第２のゲート電極１０６下のｎ層１０２（図２２
（ｂ））の表面付近に蓄積される。この時、第２のゲー
ト電極１０６下に生じたポテンシャルバリア(4')のポテ
ンシャルΦｍ’は図２５（ａ）に示されるポテンシャル
バリア(２')のポテンシャルΦｍ’よりも高くなってい
る。ソース領域１０４及びドレイン領域１０３（図２２
（ｂ））間の電気的特性は画素信号として読み出され
る。
【０１３９】第１のゲート電極１０７に低い電圧Ｖ
R（Ｌ）を印加すると、図２５（ｃ）に示されるよう
に、第１のゲート電極１０７下にはポテンシャルバリア
(1)が生じる。ポテンシャルバリア(1)はポテンシャルバ
リア(4')よりも低くなるために、信号電荷がｐ型半導体
基板１０１の内部へ排出される。
R（Ｌ）を印加すると、図２５（ｃ）に示されるよう
に、第１のゲート電極１０７下にはポテンシャルバリア
(1)が生じる。ポテンシャルバリア(1)はポテンシャルバ
リア(4')よりも低くなるために、信号電荷がｐ型半導体
基板１０１の内部へ排出される。
【０１４０】各電極に印加する電圧は各半導体層の不純
物濃度が前述の条件１の場合、ＶG（Ｌ）＝−３．０
Ｖ、ＶR（Ｌ）＝１．０Ｖ ＶG（Ｈ）＝０．０Ｖ、ＶR（Ｈ）＝５．０Ｖが適切であ
る。
物濃度が前述の条件１の場合、ＶG（Ｌ）＝−３．０
Ｖ、ＶR（Ｌ）＝１．０Ｖ ＶG（Ｈ）＝０．０Ｖ、ＶR（Ｈ）＝５．０Ｖが適切であ
る。
【０１４１】次に、本固体撮像装置の駆動タイミングを
図２３及び図２４を参照しながら説明する。図２３に示
されるように、第２のゲート電極１０６にはそれぞれＧ
i-1、Ｇi、Ｇi+1の駆動電圧が印加され、第１のリセッ
トゲート１０７にはそれぞれＲi-3、（図示されていな
い図の上方に位置する第１のリセットゲートに印加され
る電圧）Ｒi-1、及びＲi+1が印加される。
図２３及び図２４を参照しながら説明する。図２３に示
されるように、第２のゲート電極１０６にはそれぞれＧ
i-1、Ｇi、Ｇi+1の駆動電圧が印加され、第１のリセッ
トゲート１０７にはそれぞれＲi-3、（図示されていな
い図の上方に位置する第１のリセットゲートに印加され
る電圧）Ｒi-1、及びＲi+1が印加される。
【０１４２】駆動電圧Ｇiが印加された第２のゲート電
極１０６下に蓄積された信号電荷を期間Ｔiの間に読み
出す場合、その第２のゲート電極１０６とＲi-1及びＲ
i+1が印加された第１のゲート電極１０７にのみ高い電
圧を印加する。この場合、駆動電圧Ｇiが印加された第
２のゲート電極１０６下のポテンシャルは図２５(b)の
状態を示し、他の第２のゲート電極１０６下のポテンシ
ャルは図２５(ａ）の状態を示す。図２３示されるソー
ス領域１０４は駆動電圧Ｇiが印加された第２のゲート
電極１０６と駆動電圧Ｇi+1が印加された第２のゲート
電極１０６とに共有されているが、駆動電圧Ｇiが印加
された第２のゲート電極１０６下のポテンシャルの値に
一致する。ソース領域１０４に接続された配線１１４に
はポテンシャルが他に較べ十分に高い駆動電圧Ｇiが印
加された第２のゲート電極１０６下のポテンシャルの値
のみが出力される。第１のゲート電極１０７に印加され
た高い電圧によってブランチ１０７ｂの下方にポテンシ
ャルバリアが形成され、水平方向に隣接する画素を分離
している。ドレイン領域１０３は従来から画素を分離す
るために用いられており、ドレイン領域１０３を共有す
る４つの画素間で電荷が移動することはない。
極１０６下に蓄積された信号電荷を期間Ｔiの間に読み
出す場合、その第２のゲート電極１０６とＲi-1及びＲ
i+1が印加された第１のゲート電極１０７にのみ高い電
圧を印加する。この場合、駆動電圧Ｇiが印加された第
２のゲート電極１０６下のポテンシャルは図２５(b)の
状態を示し、他の第２のゲート電極１０６下のポテンシ
ャルは図２５(ａ）の状態を示す。図２３示されるソー
ス領域１０４は駆動電圧Ｇiが印加された第２のゲート
電極１０６と駆動電圧Ｇi+1が印加された第２のゲート
電極１０６とに共有されているが、駆動電圧Ｇiが印加
された第２のゲート電極１０６下のポテンシャルの値に
一致する。ソース領域１０４に接続された配線１１４に
はポテンシャルが他に較べ十分に高い駆動電圧Ｇiが印
加された第２のゲート電極１０６下のポテンシャルの値
のみが出力される。第１のゲート電極１０７に印加され
た高い電圧によってブランチ１０７ｂの下方にポテンシ
ャルバリアが形成され、水平方向に隣接する画素を分離
している。ドレイン領域１０３は従来から画素を分離す
るために用いられており、ドレイン領域１０３を共有す
る４つの画素間で電荷が移動することはない。
【０１４３】駆動電圧Ｇiが印加された第２のゲート電
極１０６下に蓄積された信号電荷を排出する場合、図２
４に示されるように、期間Ｕiの間、駆動電圧Ｇiが印加
された第２のゲート電極１０６にのみ高い電圧を印加
し、他の第２のゲート電極１０６及びすべての第１のゲ
ート電極１０７には低い電圧を印加する。この場合、駆
動電圧Ｇiが印加された第２のゲート電極１０６下のポ
テンシャルは図２５（ｃ）の状態を示す。蓄積されてい
た信号電荷は、主として第１のゲート電極１０７の基部
１０７ａの下方を介してｐ型半導体基板１０１（図２２
（ａ））の内部へ排出される。第１のゲート電極１０７
が垂直方向に隣接する画素間で共有されていても、駆動
電圧Ｇi-1が印加された第２のゲート電極１０６は低い
電圧が印加されているので、この下方に蓄積されている
信号電荷は排出されない。また、リセット動作は水平方
向に隣接した画素に対し同時に行われるので、水平方向
に隣接した画素間で第１のゲート電極１０７を共有する
ことに問題はない。
極１０６下に蓄積された信号電荷を排出する場合、図２
４に示されるように、期間Ｕiの間、駆動電圧Ｇiが印加
された第２のゲート電極１０６にのみ高い電圧を印加
し、他の第２のゲート電極１０６及びすべての第１のゲ
ート電極１０７には低い電圧を印加する。この場合、駆
動電圧Ｇiが印加された第２のゲート電極１０６下のポ
テンシャルは図２５（ｃ）の状態を示す。蓄積されてい
た信号電荷は、主として第１のゲート電極１０７の基部
１０７ａの下方を介してｐ型半導体基板１０１（図２２
（ａ））の内部へ排出される。第１のゲート電極１０７
が垂直方向に隣接する画素間で共有されていても、駆動
電圧Ｇi-1が印加された第２のゲート電極１０６は低い
電圧が印加されているので、この下方に蓄積されている
信号電荷は排出されない。また、リセット動作は水平方
向に隣接した画素に対し同時に行われるので、水平方向
に隣接した画素間で第１のゲート電極１０７を共有する
ことに問題はない。
【０１４４】上記説明と同様にＧi-1及びＧi+1の駆動電
圧が印加された第２のゲート電極１０６に対しても同様
に蓄積信号電荷の読み出し及び排出が順次繰り返し行わ
れる。上記実施例において、各信号読み出し期間Ｔi、
はＴＶ規格の場合の水平ブランキング期間に相当する。
信号読み出し期間Ｔi及びリセット期間Ｕi以外の期間は
蓄積期間としているが、リセット期間あるいは他の動作
期間（例えばオフセット電荷注入期間）としても良い。
圧が印加された第２のゲート電極１０６に対しても同様
に蓄積信号電荷の読み出し及び排出が順次繰り返し行わ
れる。上記実施例において、各信号読み出し期間Ｔi、
はＴＶ規格の場合の水平ブランキング期間に相当する。
信号読み出し期間Ｔi及びリセット期間Ｕi以外の期間は
蓄積期間としているが、リセット期間あるいは他の動作
期間（例えばオフセット電荷注入期間）としても良い。
【０１４５】光電変換ＦＥＴとしてＭＯＳ型ＦＥＴを用
いた他の例を示す。
いた他の例を示す。
【０１４６】図２６に示されるように、本実施例の固体
撮像装置において、増幅型固体撮像素子を構成する第１
のゲート電極１２９、第２のゲート電極１２６、ソース
領域１２７、及びドレイン領域１２８はそれぞれ六角形
のユニットからなる。これらの要素は六角形のユニット
敷き詰めた連続パターンを形成するように半導体基板１
２５上または半導体基板１２５内に形成されている。ｐ
型半導体基板１２５内の構造は図２２（ｂ）示される構
造と同一である。
撮像装置において、増幅型固体撮像素子を構成する第１
のゲート電極１２９、第２のゲート電極１２６、ソース
領域１２７、及びドレイン領域１２８はそれぞれ六角形
のユニットからなる。これらの要素は六角形のユニット
敷き詰めた連続パターンを形成するように半導体基板１
２５上または半導体基板１２５内に形成されている。ｐ
型半導体基板１２５内の構造は図２２（ｂ）示される構
造と同一である。
【０１４７】具体的には、本実施例の固体撮像装置は六
角形のユニットを水平方向に接続した第２のゲート電極
１２６を半導体基板１２５上に複数有している。第２の
ゲート電極１２６はそれらによって挟まれる二種類の領
域を形成している。一方の領域に位置する半導体基板１
２５中にはソース領域１２７が六角形ユニットを埋める
ように複数形成されている。他方の領域に位置する半導
体基板１２５中にはドレイン領域１２８が六角形ユニッ
トを一つおきに埋めるように形成されている。また、ド
レイン領域１２８に挟まれた半導体基板１２５の領域上
には第１のゲート電極１２９が形成されている。
角形のユニットを水平方向に接続した第２のゲート電極
１２６を半導体基板１２５上に複数有している。第２の
ゲート電極１２６はそれらによって挟まれる二種類の領
域を形成している。一方の領域に位置する半導体基板１
２５中にはソース領域１２７が六角形ユニットを埋める
ように複数形成されている。他方の領域に位置する半導
体基板１２５中にはドレイン領域１２８が六角形ユニッ
トを一つおきに埋めるように形成されている。また、ド
レイン領域１２８に挟まれた半導体基板１２５の領域上
には第１のゲート電極１２９が形成されている。
【０１４８】第１のゲート電極１２９は、六角形のユニ
ットの辺に沿って垂直方向に延びるブランチ１２９ｂを
有している。ブランチ１２９ｂは幅ＷHを有しており、
２つの第２のゲート電極１２６を横切るように絶縁膜
（図示せず）を介して第２のゲート電極１２６の下方に
形成されている。第１のゲート電極１２９及びブランチ
１２９ｂの下方にはソース領域１２７、ドレイン領域１
２８及び第２のゲート領域は形成されておらず、ｐ型半
導体基板１２５のまま残されている。
ットの辺に沿って垂直方向に延びるブランチ１２９ｂを
有している。ブランチ１２９ｂは幅ＷHを有しており、
２つの第２のゲート電極１２６を横切るように絶縁膜
（図示せず）を介して第２のゲート電極１２６の下方に
形成されている。第１のゲート電極１２９及びブランチ
１２９ｂの下方にはソース領域１２７、ドレイン領域１
２８及び第２のゲート領域は形成されておらず、ｐ型半
導体基板１２５のまま残されている。
【０１４９】第１のゲート電極１２９の下方の半導体基
板１２５中にはｎ層（図示せず）が形成されており、第
１のゲート電極１２９及びｎ層は第１のゲート領域を構
成している。第２のゲート電極１２６及びその下方の半
導体基板１２５の領域は第２のゲート領域を構成してい
る。
板１２５中にはｎ層（図示せず）が形成されており、第
１のゲート電極１２９及びｎ層は第１のゲート領域を構
成している。第２のゲート電極１２６及びその下方の半
導体基板１２５の領域は第２のゲート領域を構成してい
る。
【０１５０】ソース領域１２７は隣接する第２のゲート
電極１２６の２つ六角形のユニットをそれぞれゲート電
極とする２つのＦＥＴに共有されており、ドレイン領域
１２８は隣接する第２のゲート電極１２６の４つの六角
形のユニットをゲート電極とする４つのＦＥＴに共有さ
れている。
電極１２６の２つ六角形のユニットをそれぞれゲート電
極とする２つのＦＥＴに共有されており、ドレイン領域
１２８は隣接する第２のゲート電極１２６の４つの六角
形のユニットをゲート電極とする４つのＦＥＴに共有さ
れている。
【０１５１】この様な構造によれば、ソース領域１２
７、ドレイン領域１２８及び第１のゲート電極１２９が
いずれも六角形を有しているので、細長い領域にコンタ
クトホールを設ける場合に較べ、各領域あるいは電極を
相互に接続するための配線用コンタクトが容易となる。
７、ドレイン領域１２８及び第１のゲート電極１２９が
いずれも六角形を有しているので、細長い領域にコンタ
クトホールを設ける場合に較べ、各領域あるいは電極を
相互に接続するための配線用コンタクトが容易となる。
【０１５２】光電変換ＦＥＴとして接合ゲート型ＦＥＴ
を用いた他の例を示す。
を用いた他の例を示す。
【０１５３】図２７（ａ）及び２７（ｂ）は本実施例に
よる固体撮像装置の平面図及び及びＫ−Ｋ断面図を示し
ている。ｐ型半導体基板１３１の表面領域にｎ層１３２
が形成されており、ｎ層１３２中にドレイン領域１３３
及びソース領域１３４がさらにｎ層１３２に形成されて
いる。ドレイン領域１３３およびソース領域１３４の間
のｎ層１０２の表面にｐ+層１３５が形成されている。
更にｐ型半導体基板１３１上に絶縁膜１３６を介して電
極１３７がドレイン領域１３３及びソース領域１３４に
沿って形成されている。ｐ型半導体基板１３１の表面に
絶縁膜１３６を介して第１のゲート電極１３９が形成さ
れている。
よる固体撮像装置の平面図及び及びＫ−Ｋ断面図を示し
ている。ｐ型半導体基板１３１の表面領域にｎ層１３２
が形成されており、ｎ層１３２中にドレイン領域１３３
及びソース領域１３４がさらにｎ層１３２に形成されて
いる。ドレイン領域１３３およびソース領域１３４の間
のｎ層１０２の表面にｐ+層１３５が形成されている。
更にｐ型半導体基板１３１上に絶縁膜１３６を介して電
極１３７がドレイン領域１３３及びソース領域１３４に
沿って形成されている。ｐ型半導体基板１３１の表面に
絶縁膜１３６を介して第１のゲート電極１３９が形成さ
れている。
【０１５４】ｐ+層１３５及びその下方の半導体層を含
む領域は第２のゲート領域１３９として機能し、第１の
ゲート電極１３８及びその下方の半導体層を含む領域は
第１のゲート領域１４０として機能する。さらに第２の
ゲート領域１３９、ドレイン領域１３３、およびソース
領域１３４は接合ゲート型ＦＥＴを構成する。
む領域は第２のゲート領域１３９として機能し、第１の
ゲート電極１３８及びその下方の半導体層を含む領域は
第１のゲート領域１４０として機能する。さらに第２の
ゲート領域１３９、ドレイン領域１３３、およびソース
領域１３４は接合ゲート型ＦＥＴを構成する。
【０１５５】図２７（ａ）は、ＦＥＴをそれぞれ含み、
垂直及び水平方向に２つづつ配列された４つの画素を示
している。ソース領域１３４は垂直向に隣接する２つの
ＦＥＴに共有されており、ドレイン領域１３２は垂直及
び水平方向にそれぞれ隣接する４つのＦＥＴに共有され
る。第１のゲート電極１３８もドレイン領域１３３を共
有する４つのＦＥＴとは異なる組み合わせからなる４つ
のＦＥＴに共有される。第１のゲート電極１３８は垂直
方向に幅ｗvを有する基部１３８ａと、基部１３８ａか
ら垂直方向に延び、水平方向に幅ｗhを有するブランチ
１３８ｂとからなる。基部１３８ａは第２のゲート領域
１３９において生成した電荷をｐ型半導体基板１３１の
内部へ流すためのゲートとして機能し、ブランチ１３８
ｂは水平方向に隣接する画素を分離する働きをする。
垂直及び水平方向に２つづつ配列された４つの画素を示
している。ソース領域１３４は垂直向に隣接する２つの
ＦＥＴに共有されており、ドレイン領域１３２は垂直及
び水平方向にそれぞれ隣接する４つのＦＥＴに共有され
る。第１のゲート電極１３８もドレイン領域１３３を共
有する４つのＦＥＴとは異なる組み合わせからなる４つ
のＦＥＴに共有される。第１のゲート電極１３８は垂直
方向に幅ｗvを有する基部１３８ａと、基部１３８ａか
ら垂直方向に延び、水平方向に幅ｗhを有するブランチ
１３８ｂとからなる。基部１３８ａは第２のゲート領域
１３９において生成した電荷をｐ型半導体基板１３１の
内部へ流すためのゲートとして機能し、ブランチ１３８
ｂは水平方向に隣接する画素を分離する働きをする。
【０１５６】第１のゲート領域１３８のうち、ブランチ
１３８ｂを含む領域は水平方向に隣接する２つのＦＥＴ
からなる画素を分離している。
１３８ｂを含む領域は水平方向に隣接する２つのＦＥＴ
からなる画素を分離している。
【０１５７】電極１３７はｐ+層１３５と容量的に結合
しており、ｐ+層の電位を変化させる。電極１３７は一
画素内で２本に分離されている。これは各画素間におい
て、光学特性を均一にし、ソース領域１３４及びドレイ
ン領域１３３を電極１３７に対して自己整合的に形成す
るためである。図２７（ａ）及び図２７（ｂ）に示され
る固体撮像装置は、信号電荷がｐ+層１３５に蓄積され
る点で図２２（ａ）及び図２２（ｂ）に示される固体撮
像装置と異なる。ｐ+層１３５に信号電荷を蓄積する場
合、接合ゲートが露出しているため、ゲート電極による
光の吸収がなく感度が高いという利点を有する。
しており、ｐ+層の電位を変化させる。電極１３７は一
画素内で２本に分離されている。これは各画素間におい
て、光学特性を均一にし、ソース領域１３４及びドレイ
ン領域１３３を電極１３７に対して自己整合的に形成す
るためである。図２７（ａ）及び図２７（ｂ）に示され
る固体撮像装置は、信号電荷がｐ+層１３５に蓄積され
る点で図２２（ａ）及び図２２（ｂ）に示される固体撮
像装置と異なる。ｐ+層１３５に信号電荷を蓄積する場
合、接合ゲートが露出しているため、ゲート電極による
光の吸収がなく感度が高いという利点を有する。
【０１５８】以上の各実施例においては、光電変換領域
のトランジスタはｎチャネルＦＥＴで、半導体表面近傍
に蓄積する信号電荷は正孔である場合を説明してきた
が、本発明はこれに限定されるものではなく、全て逆の
極性の場合についても同様に議論することが可能であ
る。光電変換領域のトランジスタがｐチャネルＭＯＳ型
ＦＥＴの場合を図２８及び２９に、またｐチャネル接合
ゲート型ＦＥＴの場合を図３０及び３１に示す。図２８
及び２９に示される増幅型光電変換素子及び増幅型固体
撮像装置の構成は、図１を参照して説明した増幅型光電
変換素子及び図２２（ａ）及び２２（ｂ）を参照して説
明した固体撮像装置において、半導体の導電型を逆にし
たものであり、図３０に示される構成の増幅型光電変換
素子及び図３１に示される固体撮像装置の構成は、図１
４を参照して説明した増幅型光電変換素子及び図２７
（ａ）及び２７（ｂ）を参照して説明した固体撮像装置
の構成に於いて、半導体の導電型を逆にしたものであ
る。従って、その構成及び駆動方法は、前記各実施例か
ら容易に理解される。このような実施例の増幅型光電変
換素子によっても、前記各実施例で説明された効果と同
様な効果を達成することができる。
のトランジスタはｎチャネルＦＥＴで、半導体表面近傍
に蓄積する信号電荷は正孔である場合を説明してきた
が、本発明はこれに限定されるものではなく、全て逆の
極性の場合についても同様に議論することが可能であ
る。光電変換領域のトランジスタがｐチャネルＭＯＳ型
ＦＥＴの場合を図２８及び２９に、またｐチャネル接合
ゲート型ＦＥＴの場合を図３０及び３１に示す。図２８
及び２９に示される増幅型光電変換素子及び増幅型固体
撮像装置の構成は、図１を参照して説明した増幅型光電
変換素子及び図２２（ａ）及び２２（ｂ）を参照して説
明した固体撮像装置において、半導体の導電型を逆にし
たものであり、図３０に示される構成の増幅型光電変換
素子及び図３１に示される固体撮像装置の構成は、図１
４を参照して説明した増幅型光電変換素子及び図２７
（ａ）及び２７（ｂ）を参照して説明した固体撮像装置
の構成に於いて、半導体の導電型を逆にしたものであ
る。従って、その構成及び駆動方法は、前記各実施例か
ら容易に理解される。このような実施例の増幅型光電変
換素子によっても、前記各実施例で説明された効果と同
様な効果を達成することができる。
【０１５９】また、各実施例では増幅型固体撮像素子が
二次元に配列された固体撮像装置を説明したが、一次元
状に配列しても良い。
二次元に配列された固体撮像装置を説明したが、一次元
状に配列しても良い。
【０１６０】
【発明の効果】以上詳述したように本発明の増幅型固体
撮像装置によれば、光電変換・蓄積用の第２のゲート領
域に第１のゲート領域を加え、該第１のゲート領域のポ
テンシャルバリアを変化させることにより、前記第２の
ゲート領域の半導体表面近傍に蓄積した信号電荷を第１
のゲート領域を介して基板側へ排出することができるた
め、電荷密度を高めた構造の場合でも低電圧でのリセッ
ト動作が可能となる。また、信号蓄積期間中においても
前記第１のゲート領域のバリアを適当に設定することに
より、半導体表面近傍の過剰な信号電荷を基板へ排出す
るブルーミング抑圧機能や、光積分期間中の特定期間だ
け光により発生した全信号電荷を排出するシャッター動
作機能を、持たせることができる。
撮像装置によれば、光電変換・蓄積用の第２のゲート領
域に第１のゲート領域を加え、該第１のゲート領域のポ
テンシャルバリアを変化させることにより、前記第２の
ゲート領域の半導体表面近傍に蓄積した信号電荷を第１
のゲート領域を介して基板側へ排出することができるた
め、電荷密度を高めた構造の場合でも低電圧でのリセッ
ト動作が可能となる。また、信号蓄積期間中においても
前記第１のゲート領域のバリアを適当に設定することに
より、半導体表面近傍の過剰な信号電荷を基板へ排出す
るブルーミング抑圧機能や、光積分期間中の特定期間だ
け光により発生した全信号電荷を排出するシャッター動
作機能を、持たせることができる。
【０１６１】更に、前記半導体表面近傍の電位を基板電
位より低い適当な値に設定すれば、リセット動作後、前
記第２のゲート領域のバリアを無くすことにより、基板
から半導体装置領域へ一定の電荷（オフセット電荷）を
注入することができる。これにより、暗時にも表面を空
乏化させずにでき、暗電流を抑圧できる。また、ＦＰＮ
の主要成分である画素毎のゲインのバラツキは一般に低
信号量で大きいが、オフセット電荷の追加により緩和さ
れ、ＦＰＮ改善効果も持たすことができる。
位より低い適当な値に設定すれば、リセット動作後、前
記第２のゲート領域のバリアを無くすことにより、基板
から半導体装置領域へ一定の電荷（オフセット電荷）を
注入することができる。これにより、暗時にも表面を空
乏化させずにでき、暗電流を抑圧できる。また、ＦＰＮ
の主要成分である画素毎のゲインのバラツキは一般に低
信号量で大きいが、オフセット電荷の追加により緩和さ
れ、ＦＰＮ改善効果も持たすことができる。
【０１６２】また、隣接する画素間でソース領域を共有
したり、ドレイン及第１のゲート電極を共有することに
より、画素密度を高めたり、開口率を改善し受光感度を
向上させることができる。更に共有により、一つあたり
の第１のゲート電極の面積を大きくすることができるの
で、半導体基板へ信号電荷を完全に排出することでき、
素子の動作を確実なものにすることができる。
したり、ドレイン及第１のゲート電極を共有することに
より、画素密度を高めたり、開口率を改善し受光感度を
向上させることができる。更に共有により、一つあたり
の第１のゲート電極の面積を大きくすることができるの
で、半導体基板へ信号電荷を完全に排出することでき、
素子の動作を確実なものにすることができる。
【０１６３】加えて、本撮像装置における第２のゲート
領域は、ＭＯＳ型ＦＥＴの他、接合ゲート型ＦＥＴも可
能であり、幅広い可能性がある。更に、どの場合も一般
のＭＯＳプロセスにより容易に製造可能である。
領域は、ＭＯＳ型ＦＥＴの他、接合ゲート型ＦＥＴも可
能であり、幅広い可能性がある。更に、どの場合も一般
のＭＯＳプロセスにより容易に製造可能である。
【０１６４】以上の理由から、本発明の実用上の効果は
絶大である。
絶大である。
【図１】本発明による増幅型固体撮像装置であって、光
電変換領域がＭＯＳ型ＦＥＴの場合の実施例を画素単位
で示す断面図である。
電変換領域がＭＯＳ型ＦＥＴの場合の実施例を画素単位
で示す断面図である。
【図２】図１に示される増幅型固体撮像装置の動作を深
さ方向ポテンシャル分布で示す断面図で、（ａ）は信号
蓄積動作を、（ｂ）は信号検出動作を、（ｃ）はリセッ
ト動作を、（ｄ）はオフセット電荷注入動作をそれぞれ
示す。
さ方向ポテンシャル分布で示す断面図で、（ａ）は信号
蓄積動作を、（ｂ）は信号検出動作を、（ｃ）はリセッ
ト動作を、（ｄ）はオフセット電荷注入動作をそれぞれ
示す。
【図３】図１に示される増幅型固体撮像装置の深さ方向
の電場強度分布を示す図である。
の電場強度分布を示す図である。
【図４】図２を用いて説明される動作を、信号電荷量に
対するポテンシャルの変化で示す図である。
対するポテンシャルの変化で示す図である。
【図５】図１の増幅固体撮像装置により２次元イメージ
センサを構成する例を示した図である。
センサを構成する例を示した図である。
【図６】図１の増幅型固体撮像装置により２次元イメー
ジセンサを構成する別の例を示した図である。
ジセンサを構成する別の例を示した図である。
【図７】図６の２次元イメージセンサにおけるポテンシ
ャル変化を示す図である。
ャル変化を示す図である。
【図８】図１の増幅型固体撮像装置による２次元イメー
ジセンサを駆動するための回路構成例を示した図であ
る。
ジセンサを駆動するための回路構成例を示した図であ
る。
【図９】図８に示す回路を駆動するタイミング例を示し
たタイミングチャートである。
たタイミングチャートである。
【図１０】図８に示す回路を用いてシャッター動作を行
うための駆動タイミング例を示したタイミングチャート
である。
うための駆動タイミング例を示したタイミングチャート
である。
【図１１】図８に示す回路を用いてオフセット電荷注入
動作を行うための駆動タイミング例を示したタイミング
チャートである。
動作を行うための駆動タイミング例を示したタイミング
チャートである。
【図１２】図１に示される増幅型固体撮像装置の製造方
法の例を示す断面図である。
法の例を示す断面図である。
【図１３】図１に示される増幅型固体撮像装置の半導体
層の不純物濃度分布を示す図である。
層の不純物濃度分布を示す図である。
【図１４】本発明による増幅型固体撮像装置であって、
光電変換領域に接合ゲートＦＥＴを用いる実施例を画素
単位で示す断面図である。
光電変換領域に接合ゲートＦＥＴを用いる実施例を画素
単位で示す断面図である。
【図１５】本発明による増幅型固体撮像装置であって、
光電変換領域に接合ゲートＦＥＴを用いる他の実施例を
画素単位で示す断面図である。
光電変換領域に接合ゲートＦＥＴを用いる他の実施例を
画素単位で示す断面図である。
【図１６】図１４に示される増幅型固体撮像装置の動作
を深さ方向ポテンシャル分布で示す図で、（ａ）リセッ
ト動作を、（ｂ）は信号蓄積及び検出動作を、それぞれ
示す。
を深さ方向ポテンシャル分布で示す図で、（ａ）リセッ
ト動作を、（ｂ）は信号蓄積及び検出動作を、それぞれ
示す。
【図１７】図１４に示される増幅型固体撮像装置により
２次元イメージセンサを構成する例を示した図である。
２次元イメージセンサを構成する例を示した図である。
【図１８】図１４の増幅型固体撮像装置による２次元イ
メージセンサを駆動するための、回路構成例を示した図
である。
メージセンサを駆動するための、回路構成例を示した図
である。
【図１９】図１６を用いて説明される動作を、信号電荷
量に対するポテンシャルの変化で示す図である。
量に対するポテンシャルの変化で示す図である。
【図２０】図１４に示される増幅型固体撮像装置の製造
方法の例を示す図である。
方法の例を示す図である。
【図２１】図１４に示される増幅型固体撮像装置の半導
体層の不純物濃度分布を示す図である。
体層の不純物濃度分布を示す図である。
【図２２】本発明による増幅型固体撮像装置であって、
光電変換領域にＭＯＳ型ＦＥＴを用いる他の実施例を示
す平面図（ａ）及び断面図（ｂ）である。
光電変換領域にＭＯＳ型ＦＥＴを用いる他の実施例を示
す平面図（ａ）及び断面図（ｂ）である。
【図２３】図２２に示される固体撮像装置を駆動させる
ために必要な配線部分をより詳細に説明する平面図であ
る。
ために必要な配線部分をより詳細に説明する平面図であ
る。
【図２４】図２３に示される固体撮像装置を駆動させる
タイミングを説明する図である。
タイミングを説明する図である。
【図２５】図２２に示される固体撮像装置の光電変換領
域の深さ方向のポテンシャルを示す図であって、（ａ）
は信号電荷蓄積時、（ｂ）は信号読み出し時、（ｃ）は
信号は移出時のポテンシャルを示す図である。
域の深さ方向のポテンシャルを示す図であって、（ａ）
は信号電荷蓄積時、（ｂ）は信号読み出し時、（ｃ）は
信号は移出時のポテンシャルを示す図である。
【図２６】本発明による増幅型固体撮像装置であって、
光電変換領域にＭＯＳ型ＦＥＴを用いた更に別な実施例
を示す平面図である。
光電変換領域にＭＯＳ型ＦＥＴを用いた更に別な実施例
を示す平面図である。
【図２７】本発明による増幅型固体撮像装置であって、
光電変換領域に接合ゲート型ＦＥＴを用いる実施例を示
す平面図（ａ）及び断面図（ｂ）である。
光電変換領域に接合ゲート型ＦＥＴを用いる実施例を示
す平面図（ａ）及び断面図（ｂ）である。
【図２８】本発明による増幅型固体撮像装置であって、
光電変換領域にＭＯＳ型ＦＥＴを用い、図１に示される
増幅型固体撮像装置とは異なる導電型の半導体基板を用
いる実施例を画素単位で示す断面図である。
光電変換領域にＭＯＳ型ＦＥＴを用い、図１に示される
増幅型固体撮像装置とは異なる導電型の半導体基板を用
いる実施例を画素単位で示す断面図である。
【図２９】本発明による増幅型固体撮像装置であって、
光電変換領域にＭＯＳ型ＦＥＴを用い、図２２に示され
る増幅型固体撮像装置とは異なる導電型の半導体基板を
用いる実施例を画素単位で示す断面図である。
光電変換領域にＭＯＳ型ＦＥＴを用い、図２２に示され
る増幅型固体撮像装置とは異なる導電型の半導体基板を
用いる実施例を画素単位で示す断面図である。
【図３０】本発明による増幅型固体撮像装置であって、
光電変換領域に接合ゲート型ＦＥＴを用い、図１４に示
される増幅型固体撮像装置とは異なる導電型の半導体基
板を用いる実施例を画素単位で示す断面図である。
光電変換領域に接合ゲート型ＦＥＴを用い、図１４に示
される増幅型固体撮像装置とは異なる導電型の半導体基
板を用いる実施例を画素単位で示す断面図である。
【図３１】本発明による増幅型固体撮像装置であって、
光電変換領域に接合ゲート型ＦＥＴを用い、図２７に示
される増幅型固体撮像装置とは異なる導電型の半導体基
板を用いる実施例を画素単位で示す断面図である。
光電変換領域に接合ゲート型ＦＥＴを用い、図２７に示
される増幅型固体撮像装置とは異なる導電型の半導体基
板を用いる実施例を画素単位で示す断面図である。
【図３２】従来のＣＭＤ型の増幅型固体撮像装置を示す
平面図（ａ）及び断面図（ｂ）である。
平面図（ａ）及び断面図（ｂ）である。
【図３３】図３２に示される従来のＣＭＤ型の増幅型固
体撮像装置の深さ方向のポテンシャル変化を示す図であ
る。
体撮像装置の深さ方向のポテンシャル変化を示す図であ
る。
【図３４】従来のＦＧＡ型の増幅型固体撮像装置を示す
平面図（ａ）及び断面図（ｂ）、及び、深さ方向のポテ
ンシャル変化を示す図（ｃ）である。
平面図（ａ）及び断面図（ｂ）、及び、深さ方向のポテ
ンシャル変化を示す図（ｃ）である。
【図３５】従来のＢＣＭＤ型の増幅型固体撮像装置を示
す断面図（ａ）及び、深さ方向のポテンシャル変化を示
す図（ｂ）である。
す断面図（ａ）及び、深さ方向のポテンシャル変化を示
す図（ｂ）である。
２１ ｐ型半導体基板 ２２ 第２のゲート電極 ２３ 第１のゲート電極 ２４ ｎ層２４ ２５ ソース領域 ２６ ドレイン領域 ２７ 絶縁膜 ２８ 信号ライン ２９ ドレイン端子（ＶD） ３０、３１ クロックライン ３２ 第２のゲート領域 ３３ 第１のゲート領域
Claims (28)
- 【請求項１】 半導体基体の表面に形成されたトランジ
スタであって、該トランジスタに入射する光によって発
生した電荷を該トランジスタ内の該半導体基体の表面に
蓄積し、該蓄積された信号電荷に応じた電気信号の変化
を出力するトランジスタと、 該トランジスタに隣接して設けられた第１のゲート領域
であって、該第１のゲート領域は該半導体基体の一部
と、該半導体基体の一部上に形成された第１の絶縁膜
と、該絶縁膜上に設けられた第１のゲート電極とを有
し、該第１のゲート電極に印加された電圧に基づいて、
該蓄積された信号電荷を該半導体基体の表面から該半導
体基体の内部へ移動させる第１のゲート領域と、を有す
る増幅型光電変換素子。 - 【請求項２】 前記トランジスタは前記第１のゲート領
域に隣接して設けられた、埋め込みチャネル構造を有す
る第２のゲート領域を含むＭＯＳＦＥＴであり、前記第
１のゲート領域が表面チャネル構造を有する請求項１に
記載の増幅型光電変換素子。 - 【請求項３】 前記トランジスタは前記第１のゲート領
域に隣接して設けられた、埋め込みチャネル構造を有す
る第２のゲート領域を含む接合ゲート型ＦＥＴであり、
前記第１のゲート領域が表面チャネル構造を有する請求
項１に記載の増幅型光電変換素子。 - 【請求項４】 前記半導体基体は第１の導電型を有して
おり、前記トランジスタは、 前記信号電荷を蓄積するための信号蓄積領域と、該トラ
ンジスタのチャネルとなるチャネル領域とを含み、該半
導体基体の表面に設けられた、第２の導電型を有する第
１半導体層と、 該第１半導体層の表面に設けられ該第１半導体層よりも
高濃度の不純物を含み、ソース及びドレインとして機能
する第２半導体層及び第３半導体層と、 該第１半導体層上に設けられた第２の絶縁膜と、 該第２の絶縁膜上に設けられた第２のゲート電極と、を
有し、これによって、前記第２のゲート領域は該第１半
導体層と該第２の絶縁膜と該第２のゲート電極とからな
る請求項２に記載の増幅型光電変換素子。 - 【請求項５】 前記半導体基体は第１の導電型を有して
おり、前記トランジスタは、 該トランジスタのチャネルとなるチャネル領域とを含
み、該半導体基体の中に設けられた、第２の導電型を有
する第１半導体層と、 該第１半導体層の表面に設けられ、該第１半導体層より
も高濃度の不純物を含み、ソース及びドレインとして機
能する第２半導体層及び第３半導体層と、 前記信号電荷を蓄積するための信号蓄積領域を含み、該
第１半導体層上に設けられた第１導電型の第４半導体層
と、を有し、これによって、前記第２のゲート領域は該
第１半導体層と該４半導体層とからなる請求項３に記載
の増幅型光電変換素子。 - 【請求項６】 前記トランジスタは、更に、前記第４半
導体層上に設けられた第３の絶縁膜と該第３の絶縁膜上
に設けられた第２のゲート電極とを有する請求項５に記
載の増幅型光電変換素子。 - 【請求項７】 前記増幅型光電変換素子の信号電荷のリ
セット動作は、少なくとも前記第１のゲート電極に印加
する電圧を制御することによって、前記トランジスタ内
の前記半導体基体の表面に蓄積された前記信号電荷を前
記第１のゲート領域を介して前記半導体基体の内部へ排
出することにより達成されることを特徴とする請求項１
から６のいずれかに記載の増幅型光電変換素子。 - 【請求項８】 前記増幅型光電変換素子であって、前記
トランジスタ内の前記半導体基体の表面に所定量以上の
過剰な信号電荷が蓄積された場合、少なくとも前記第１
のゲート電極に印加する電圧を制御することによって、
該過剰な信号電荷を前記第１のゲート領域を介して前記
半導体基体の内部へ排出することによりブルーミング抑
圧を行うことを特徴とする請求項１から６のいずれかに
記載の増幅型光電変換素子。 - 【請求項９】 前記増幅型光電変換素子であって、前記
第１のゲート電極、または該第１のゲート電極及び前記
第２のゲート電極に印加する電圧を制御することによっ
て、前記半導体基体の内部から前記第１のゲート領域を
介して前記トランジスタ内の前記半導体基体の表面にオ
フセット電荷を注入することによりオフセット加算を行
うことを特徴とする請求項１から６のいずれかに記載の
増幅型光電変換素子。 - 【請求項１０】 前記注入されたオフセット電荷と前記
トランジスタ内の前記半導体基体の表面に光電変換によ
り蓄積された電荷との和による出力信号と、前記注入さ
れたオフセット電荷のみによる出力信号との差分信号を
出力することを特徴とする請求項９に記載の増幅型光電
変換素子。 - 【請求項１１】 前記増幅型光電変換素子であって、前
記第１のゲート電極、または前記第１のゲート電極及び
前記第２のゲート電極に印加する電圧を制御することに
よって、リセット動作のタイミングを制御し、信号電荷
蓄積時間を制御することを特徴とする請求項７に記載の
増幅型光電変換素子。 - 【請求項１２】 半導体基体の表面に一次元または二次
元アレイ状に設けられた複数の増幅型光電変換素子を有
する増幅型固体撮像装置であって、 該複数の増幅型光電変換素子それぞれが、該半導体基体
の表面に形成されたトランジスタであって、該トランジ
スタに入射する光によって発生した電荷を該トランジス
タ内の該半導体基体の表面に蓄積し、該蓄積された信号
電荷に応じた電気信号の変化を出力するトランジスタ
と、 該トランジスタに隣接して設けられた第１のゲート領域
であって、該第１のゲート領域は該半導体基体の一部
と、該半導体基体の一部上に形成された第１の絶縁膜
と、該絶縁膜上に設けられた第１のゲート電極とを有
し、該第１のゲート電極に印加された電圧に基づいて、
該蓄積された信号電荷を該半導体基体の表面から該半導
体基体の内部へ移動させる第１のゲート領域と、を有す
る増幅型固体撮像装置。 - 【請求項１３】 前記各増幅型光電変換素子であって、 前記第１のゲート領域は表面チャネル構造を有してお
り、 前記トランジスタは前記第１のゲート領域に隣接して設
けられ、埋め込みチャネル構造を有する第２のゲート領
域と、ソース領域と、ドレイン領域とを有する電界効果
型トランジスタであって、 該第２のゲート領域は該ドレイン領域及び該第１のゲー
ト領域によって囲まれており、隣接する光電変換素子と
少なくとも該ドレイン領域及び該第１のゲート領域の一
方によって互いに分離されていることを特徴とする請求
項１２に記載の増幅型固体撮像装置。 - 【請求項１４】 前記複数の増幅型光電変換素子は第１
の方向のアレイ状に配置されており、該光電変換素子の
それぞれにおいて、 前記第１のゲート領域は表面チャネル構造を有してお
り、 前記トランジスタは前記第１のゲート領域に隣接して設
けられ、埋め込みチャネル構造を有する第２のゲート領
域と、ソース領域と、ドレイン領域とを有する電界効果
型トランジスタであって、 該トランジスタは該光電変換素子の該第１の方向の一方
に隣接する第１の増幅型光電変換素子のトランジスタと
該ソース領域を共有しており、該光電変換素子の該第１
の方向の他方に隣接する第２の増幅型光電変換素子のト
ランジスタと該ドレイン領域及び該第１のゲート領域を
共有していることを特徴とする請求項１２に記載の増幅
型固体撮像装置。 - 【請求項１５】 前記複数の増幅型光電変換素子は更に
第２の方向にも配列された２次元アレイ状に配置されて
おり、前記増幅型光電変換素子のそれぞれは該光電変換
素子及び前記第２の増幅型光電変換素子の該第２の方向
も一方にそれぞれ隣接する２つの増幅型光電変換素子の
２つのトランジスタと前記ドレイン領域を更に共有して
おり、該光電変換素子及び前記第２の増幅型光電変換素
子の該第２の方向の他方にそれぞれ隣接する２つの増幅
型光電変換素子の２つのトランジスタと前記第１のゲー
ト領域を更に共有していることを特徴とする請求項１２
に記載の増幅型固体撮像装置。 - 【請求項１６】 前記複数の増幅型光電変換素子の前記
トランジスタはＭＯＳ型ＦＥＴであることを特徴とする
請求項１２から１５のいずれかに記載の増幅型固体撮像
装置。 - 【請求項１７】 前記複数の増幅型光電変換素子の前記
トランジスタは接合ゲート型ＦＥＴであることを特徴と
する請求項１２から１５のいずれかに記載の増幅型固体
撮像装置。 - 【請求項１８】 前記半導体基体は第１の導電型を有
し、 前記第１のゲート領域は、該半導体基体の一部と、該半
導体基体の一部上に形成された第１の絶縁膜と、該第１
の絶縁膜上に設けられた第１のゲート電極とを有してお
り、 前記トランジスタは、該第１のゲート領域に隣接して該
半導体基体の表面に設けられた、第２の導電型を有する
第１の半導体層を含み、前記ソース領域及び前記ドレイ
ン領域は該第１の半導体層の表面にそれぞれ形成されて
おり、前記第２のゲート領域は、該第１の半導体層の一
部と、該第１の半導体層の一部上に設けらた第２のゲー
ト絶縁膜と、該第２のゲート絶縁膜上に設けられた第２
のゲート電極とを有する請求項１６に記載の増幅型固体
撮像装置。 - 【請求項１９】 前記半導体基体は第１の導電型を有
し、 前記第１のゲート領域は、該半導体基体の一部と、該半
導体基体の一部上に形成された第１の絶縁膜と、該第１
の絶縁膜上に設けられた第１のゲート電極とを有してお
り、 前記トランジスタは、該第１のゲート領域に隣接して該
半導体基体の表面に設けられた、第２の導電型を有する
第１の半導体層と、該第１の半導体層の表面にそれぞれ
形成された前記ソース領域及び前記ドレイン領域となる
第２及び第３の半導体層とを有し、前記第２のゲート領
域は、該第１の半導体層の一部と、該第１の半導体層の
表面の一部に設けられた第１導電型の第４の半導体層と
を有する請求項１７に記載の増幅型固体撮像装置。 - 【請求項２０】 前記各増幅型光電変換素子の前記トラ
ンジスタは、更に、前記第４半導体層上に設けられた第
３の絶縁膜と該第３の絶縁膜上に設けられた第２のゲー
ト電極とを有する請求項１９に記載の増幅型固体撮像装
置。 - 【請求項２１】 前記第２のゲート電極は前記第２の半
導体層に沿って設けられた第１の副電極と前記第３の半
導体層に沿って設けられた第２の副電極とからなる請求
項２０に記載の増幅型固体撮像装置。 - 【請求項２２】 前記増幅型固体撮像装置は、 前記各増幅型光電変換素子の第１のゲート電極がそれぞ
れ電気的に接続された第１のクロックラインと、 該増幅型光電変換素子の第２のゲート電極がそれぞれ電
気的に接続された第２のクロックラインと、 該各増幅型光電変換素子の前記第２半導体層がそれぞれ
電気的に接続された信号ラインと、を更に有し、 該各増幅型光電変換素子の前記第３半導体層に所定の電
位が供給されていることを特徴とする請求項１８または
２０に記載の増幅型固体撮像装置。 - 【請求項２３】 前記増幅型固体撮像装置は、 前記各増幅型光電変換素子の第１のゲート電極がそれぞ
れ電気的に接続された第１のクロックラインと、 該各増幅型光電変換素子の前記第３半導体層がそれぞれ
電気的に接続された第２のクロックラインと、 該各増幅型光電変換素子の前記第２半導体層がそれぞれ
電気的に接続された信号ラインと、を更に有することを
特徴とする請求項１９に記載の増幅型固体撮像装置。 - 【請求項２４】 前記各増幅型光電変換素子の前記第１
のゲート領域は基部と基部から前記第１の方向に延びる
枝部とからなり、前記増幅型光電変換素子の前記トラン
ジスタの前記ソース領域及び前記第２のゲート領域はそ
れぞれ前記第２の方向に隣接する増幅型光電変換素子の
ソース領域及び第２のゲート領域と該第１のゲート領域
の該枝部によって分離されていることを特徴とする請求
項１５に記載の増幅型固体撮像装置。 - 【請求項２５】 前記各増幅型光電変換素子であって、
前記第１のゲート領域の基部は前記第２の方向に隣接す
る増幅型光電変換素子の２つのドレイン領域に挟まれて
設けられており、該各増幅型光電変換素子の前記第２の
ゲート領域を画素として、前記第１の方向及び該第２の
方向に所定のピッチで配列された２次元アレイにおい
て、該第２の方向に配列された該第２のゲート領域の配
列周期に対して、該第１のゲート領域の基部及び該ドレ
イン領域の配列周期が半周期ずれていることを特徴とす
る請求項２４に記載の増幅型固体撮像装置。 - 【請求項２６】 前記増幅型固体撮像装置であって、前
記第１のゲート領域の基部及び前記ドレイン領域の前記
第２の方向への配列周期は第１の方向に隣接する該第１
のゲート領域の基部及び該ドレイン領域の前記第２の方
向への配列周期に対し、一周期分ずれていることを特徴
とする請求項２４に記載の増幅型固体撮像装置。 - 【請求項２７】 前記増幅型固体撮像装置であって、各
増幅型光電変換素子、前期第１のゲート電極、前記ドレ
イン領域、及び前記第２のゲート電極は前記第２の方向
に隣接する増幅型固体撮像素子のそれぞれと互いに電気
的に接続されており、前記ソース領域は第１の方向のそ
れぞれと互いに電気的に接続されていることを特徴とす
る請求項１５に記載の増幅型固体撮像装置。 - 【請求項２８】 増幅型光電変換素子の製造方法であっ
て、該方法は、 第１導電型を有する半導体基体の表面に、ゲート絶縁膜
を形成する工程と、 レジストパターンをマスクとして該ゲート絶縁膜上に第
１のゲート電極を形成する工程と、 該第１のゲート電極及び該レジストパターンをマスクと
して、該半導体基体に第２導電型を有する不純物を注入
し、該第１のゲート電極に対して自己整合的に該半導体
基体内に第１の半導体層を形成する工程と、 該第１の半導体層内にソース領域及びドレイン領域を形
成し、これによって、該第１の半導体層を含み、光電変
換素子として機能するトランジスタを形成する工程と、
を包含する。
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