JP2004259733A - 固体撮像装置 - Google Patents
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Abstract
【課題】しきい値変調型固体撮像素子において、ブルーミングの発生による画質の劣化を抑制する。
【解決手段】固体撮像素子の単位画素に含まれるフォトダイオードと絶縁ゲート型電界効果トランジスタとは、第1導電型の半導体基板上の第2導電型の半導体層内に形成された第1導電型のウェル領域を共有している。前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されている。ただし、p型またはn型のいずれか一方が第1導電型で他方が第2導電型であるとする。
【選択図】 図16
【解決手段】固体撮像素子の単位画素に含まれるフォトダイオードと絶縁ゲート型電界効果トランジスタとは、第1導電型の半導体基板上の第2導電型の半導体層内に形成された第1導電型のウェル領域を共有している。前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されている。ただし、p型またはn型のいずれか一方が第1導電型で他方が第2導電型であるとする。
【選択図】 図16
Description
【0001】
【発明の属する技術分野】
本発明は、しきい値電圧変調方式によるMOS型の固体撮像素子に関し、特にブルーミング現象を抑制するための技術に関する。
【0002】
【従来の技術】
携帯電話やディジタルカメラなど、小型のカメラを搭載した種々の電子機器が普及しつつある。このようなカメラ向けの撮像素子の例として、しきい値変調型撮像素子と呼ばれるMOS型の固体撮像素子が開発されている(例えば、特許文献1参照。)。
【0003】
このしきい値変調型撮像素子は、同等の画素寸法および画素数を備えるCCD型固体撮像素子(CCD:Charge Coupled Device )と比べると、光感度はCCD型固体撮像素子に及ばないが、消費電力はCCD型固体撮像素子よりも低い。また、同等の画素寸法および画素数を備えるCMOS型固体撮像素子(CMOS:Complementary Metal Oxide Semiconductor )と比べると、消費電力が同等であるのに対し、光感度が高いという特徴を有している。
【0004】
しきい値変調型撮像素子は、CMOS型固体撮像素子よりも光感度を高めて画質を改善するために特殊な画素構造を有している。具体的には、CMOS型固体撮像素子の1つの画素(以下、「単位画素」とも呼ぶ。)では、フォトダイオードで受光量に応じて光電変換された電荷(以下、「光電荷」とも呼ぶ。)を電圧に変換(以下、「電荷電圧変換」と呼ぶ。)するとともに増幅するために、3個〜4個のトランジスタが用いられるのに対し、しきい値変調型撮像素子の1つの単位画素では、1個のトランジスタが用いられる。そして、この1個のトランジスタには、汎用のMOSトランジスタとは異なる特殊な構造が採用されている。具体的には、トランジスタ内にキャリアポケットと呼ばれるエネルギーのくぼみ(「井戸」とも呼ばれる。)が設けられている。このキャリアポケットは、例えば、ホール(正孔)に対するポテンシャルが低くなる構造を有している。このため、フォトダイオードで発生した光電荷のうち、ホール(以下、「光ホール」とも呼ぶ。)が蓄積される。トランジスタのしきい値は、このキャリアポケットに蓄積される光ホールの個数に応じて変化し、このトランジスタにより構成されるソースフォロアのソース電位が変化する。従って、キャリアポケットに蓄積された光ホールの個数に応じて変化するソース電位を読み出すことで受光量に応じた画素データを検出することが可能である。
【0005】
【特許文献1】
特開平11−195778号公報
【0006】
【発明が解決しようとする課題】
一般に、固体撮像素子からの出力信号中に、画素アレイに入射する光の分布と対応していない出力が現れることがある。このような出力信号は、「偽信号」と呼ばれている。
【0007】
上記しきい値変調型撮像素子において、例えば、いずれかの単位画素のフォトダイオードに強い光が入射し、キャリアポケットに蓄積可能な量以上の光電荷が発生すると、過剰な光電荷が溢れて周囲の単位画素に流れこむ場合がある。この結果、周囲の画素には光が入射していないのにもかかわらず、キャリアポケットに光電荷が蓄積されて偽信号が出力されることになる。この偽信号がディスプレイ上に再現されると、強い光が入射した部分を中心にして、その周りの領域が白く輝いて見えることになる。この現象が「ブルーミング」と呼ばれている。
【0008】
以上のようなブルーミングの発生は、画質を著しく損なうため大きな問題であり、しきい値変調型撮像素子においてもブルーミングを抑制することが望まれている。
【0009】
この発明は、従来技術における上述の課題を解決するためになされたものであり、しきい値変調型固体撮像素子において、ブルーミングの発生による画質の劣化を抑制することが可能な技術を提供することを目的とする。
【0010】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイとを備える固体撮像装置であって、
前記フォトダイオードと前記絶縁ゲート型電界効果トランジスタとは、第1導電型の半導体基板上の第2導電型の半導体層内に形成された第1導電型のウェル領域を共有しており、
前記絶縁ゲート型電界効果トランジスタの前記ウェル領域内には、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域が形成されており、
前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されていることを特徴とする。
【0011】
上記発明の固体撮像装置では、画素間領域に比べて下層領域のポテンシャルが低くなるように形成されているので、強い光がある単位画素のフォトダイオードに入射して蓄積領域から光電荷が溢れた場合において、この溢れた光電荷が画素間領域を介して隣の単位画素の蓄積領域を有するウェル領域に流れ込むよりも、下層領域を介して半導体基板に流れ出しやすくなる。これにより、しきい値変調型固体撮像装置において、ブルーミングの発生による画質の劣化を抑制することが可能である。
【0012】
なお、第1導電型がp型で第2導電型がn型である場合には、所定の導電型の電荷は正孔である。また、第1導電型がn型で第2導電型がp型である場合には、所定の導電型の電荷は電子である。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.固体撮像装置の構成の概要:
B.撮像動作の概要:
B1.蓄積期間:
B2.読み出し期間:
B3.リセット期間:
B4.プリチャージ期間:
C.比較例の固体撮像装置における構造上の問題点:
D.実施例の固体撮像装置における構造およびその利点:
E.変形例:
【0014】
A.固体撮像装置の構成:
図1は、本発明の実施の形態に係るイメージセンサ(固体撮像装置)の全体の構成の概要について示す説明図である。このイメージセンサ10は、画像の1画素に対応する単位画素100がマトリクス状に配列された画素アレイ20を有している。単位画素100は、1個のフォトダイオード(PDS)と、1個の光電荷検出用のnMOSトランジスタ(PDTr)とにより構成されている。
【0015】
また、画素アレイ20の左側および下側には、画素アレイ20内でマトリクス状に配列されている単位画素を駆動するための垂直制御回路30および水平制御回路40が配置されている。また、垂直制御回路30および水平制御回路40の間には、これらの動作の基準となるタイミング信号を生成するタイミングジェネレータ50が配置されている。また、画素アレイ20の上側と右側には、各単位画素100の動作に要求される各種電圧を生成する電圧制御回路60が配置されている。また、水平制御回路40の右側には、撮像された画像データを出力する出力回路70が配置されている。
【0016】
図2は、単位画素内における素子レイアウトの一例を示す概略平面図である。図3は、図2のA−A線概略断面図である。単位画素100内には、フォトダイオード(PDS)111と光電荷検出用のnMOSトランジスタ(PDTr)112とが隣接して設けられている。
【0017】
図3に示すように、p型シリコンからなる基板121(以下、「p型基板」とも呼ぶ。)上に基板121よりも不純物濃度の薄いp型(以下、「p−型」と呼ぶ。)のシリコンをエピタキシャル成長させることにより、p−型基板層122が形成されている。p型基板121とp−型基板層122とが実質的なp型の半導体基板を構成している。なお、列方向の隣接する単位画素同士の境界には、p−型基板層122および基板表面に図示しない酸化膜を介して設けられた素子分離ゲート124による画素分離領域123が形成されている。この画素分離領域123により、列方向の各単位画素100は電気的に分離されている。行方向に隣接する単位画素同士の境界には画素分離領域123は設けられておらず、行方向の単位画素同士は1つのn型のウェル領域125(以下、「nウェル領域」と呼ぶ。)が共有化されている。画素分離領域123のp−型基板層122の表層に設けられた基板121よりも不純物濃度の濃いp型(以下、「p+型」と呼ぶ。)の不純物拡散領域122aは、隣接するnウェル領域125同士の分離度を高めるために設けられている。具体的には、表層部分で発生する隣接するnウェル領域125間のパンチスルーを防止する。
【0018】
また、nウェル領域125の1つの単位画素100に相当する領域内には、フォトダイオード111とnMOSトランジスタ112とで共有される一つのpウェル領域126が埋め込まれている。フォトダイオード111のpウェル領域126は光照射による電荷の発生領域を構成し、nMOSトランジスタ112のpウェル領域126は電荷の転送領域と蓄積領域とを構成している。
【0019】
フォトダイオード111は、pウェル領域126と、nウェル領域125と、このpウェル領域126を挟むようにnウェル領域125の表層に形成された不純物拡散領域127とで構成されている。この不純物拡散領域127は、nウェル領域125よりも不純物濃度の濃いn型(以下、「n+型」と呼ぶ。)領域である。
【0020】
nMOSトランジスタ112は、リング状のゲート電極128を有しており、このリング状ゲート電極128はnウェル領域125に囲まれた構造を有している。このリング状ゲート電極128およびpウェル領域126を囲むnウェル領域125のいずれかの表層にn+型のドレイン拡散領域129が形成されている。また、リング状のゲート電極128の中央部にn+型のソース拡散領域130が形成されている。なお、ゲート電極128とゲート電極128の下のnウェル領域132との間には、ゲート絶縁膜128aが形成されている。ゲート電極128の下のpウェル領域126の表層のnウェル領域132がチャネル領域となる。
【0021】
また、チャネル領域の下のpウェル領域126内には、ソース拡散領域130を囲むようにp+型のキャリアポケット131が形成されている。キャリアポケット131については後述する。
【0022】
なお、図2の平面図に示された3つの黒塗りの四角形は、ゲート電極、ドレイン電極、ソース電極のコンタクト領域を示している。ただし、図3の断面図においては、これらのコンタクトを省略し、各電極の電圧をゲート電圧VG、ドレイン電圧VD、およびソース電圧VSとして示している。
【0023】
B.撮像動作の概要:
図4は、1つの単位画素における撮像のシーケンスを示す説明図である。図4に示すように、プリチャージ期間(T10)、リセット期間(T1)、蓄積期間(T2)、信号出力期間(T3)、プリチャージ期間(T40)、リセット期間(T4)、ノイズ出力期間(T5)の7つの期間を経て1回の撮像動作が実行される。このシーケンスを繰り返すことにより、繰り返し撮像動作が実行される。なお、他の各単位画素も同様である。
【0024】
B1.蓄積期間:
図5は、蓄積期間の動作を示す説明図である。図5は、図3と同じ単位画素100の概略断面図を示している。蓄積期間(図4の期間T2)では、撮像する画像からの光を、各画素に対応する単位画素100のフォトダイオード111で受光して光電変換し、これにより発生した光ホールをpウェル領域126のキャリアポケット131に蓄積させる。
【0025】
蓄積期間では、ゲート電圧VCGとして2V、ドレイン電圧VDおよびソース電圧VSとして1Vをそれぞれの電極に印加して、nMOSトランジスタ112をオン状態とする。なお、ゲート電圧VCG、ドレイン電圧VDおよびソース電圧VSとして印加される各電圧は、図1の電圧制御回路60に含まれる一般的な定電圧発生回路において生成されて、垂直制御回路30および水平制御回路40を介して供給される。フォトダイオード111のnウェル領域125とpウェル領域126によるpn接合は逆バイアス状態とされており、このpn接合の接合界面付近に空乏領域(例えば、図5のハッチング領域)が形成されている。
【0026】
空乏領域では、フォトダイオード111に入射した光を光電変換して、電子(光電子)とホール(光ホール)の対よりなる電荷(光電荷)を発生する。ここで、光電荷のうち、光電子は、nウェル領域125に分布するようになり、ドレイン拡散領域129を介して排出される。一方、光ホールは、pウェル領域126に分布するようになる。
【0027】
図6は、図5のB−B線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面(界面)からの深さを表す。図6に示したように、pウェル領域126に比べてキャリアポケット131のポテンシャルは低くなっているので、発生した光ホールはキャリアポケット131に集められて蓄積される。
【0028】
B2.読み出し期間:
読み出し期間、すなわち、図4の期間T3における信号出力期間(S出力期間)は、蓄積期間において蓄積された光ホールに基づく撮像データを読み出す期間である。また、図4の期間T5におけるノイズ出力期間(N出力期間)は、光ホールが蓄積されていない状態におけるノイズデータを読み出す期間である。
【0029】
図7は、読み出し期間におけるnMOSトランジスタを示す説明図である。これらの読み出し期間では、図7に示すように、nMOSトランジスタ112をソースフォロア回路として動作させて、読み出された信号を出力する。
【0030】
読み出し期間では、nMOSトランジスタ112にバイアス電圧を印加する。例えば、図7に示すように、ゲート電圧VGとして2Vをゲート電極128に印加し、ドレイン電圧VDとして3.3Vをドレイン拡散領域(ドレイン電極)129に印加する。ソース拡散領域(ソース電極)130には、図示しない負荷回路が接続される。このとき、ソース電圧VSは、nMOSトランジスタ112のしきい値電圧をVTHとすると、下式のように表される。
【0031】
VS=VG−VTH …(1)
【0032】
ここで、しきい値電圧VTHは、キャリアポケット131に蓄積された光ホールの個数に応じて変化する。すなわち、しきい値VTHはホール数Nhpをパラメータとする関数f(Nhp)で表される。
【0033】
従って、(1)式で表されるソース電圧VSは、蓄積されたホール数Nhpに応じて変化する。すなわち、ソース電圧VSはフォトダイオード111で受光された光の量に応じた電圧となり、図4の期間T3におけるS出力期間では撮像データが出力される。また、図4の期間T5におけるN出力期間ではノイズデータが出力される。
【0034】
なお、S出力期間(期間T3)で読み出された撮像データからN出力期間(期間T5)で読み出されたノイズデータを差し引くことにより、ノイズ成分を除去した撮像データを得ることができる。
【0035】
B3.リセット期間:
図8は、リセット期間の動作を示す説明図である。図8は、図5と同じ単位画素100の概略断面図を示している。図4の期間T1におけるリセット期間では、期間T2の蓄積期間において、フォトダイオード111で発生した光ホールを蓄積するために、あらかじめキャリアポケット131に残留しているホール(正孔)をp型基板121側に排出する。また、図4の期間T4におけるリセット期間は、期間T2の蓄積期間にあらかじめキャリアポケット131に蓄積したホールをp型基板121側に排出する。
【0036】
図9は、図8のB−B線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面(界面)からの深さを表す。
【0037】
なお、リセット期間では、ゲート電極128、ドレイン拡散領域129およびソース拡散領域130に通常の動作電圧よりも高い電圧を印加する。例えば、ソース電圧VSとして0Vの初期値に対し4Vをソース拡散領域(ソース電極)130に印加する。ただし、p型基板121の基板電圧VSUBは、図示しない基板電極を介してGND(アース:0V)とされており、同様にp−型基板122の電位もほぼ0Vとされている。
【0038】
この時、ゲート電極128がフローティング状態であっても、ソース・ゲート間の容量カップリングにより、ゲート電圧VGとして6Vを印加することができる。同時に、ゲート電極128下のチャネル領域が導通するため、ドレイン電圧VDがフローティング状態であっても、ソース電圧VSとしてソース拡散領域130に印加した4Vの電圧がほとんどそのままドレイン拡散領域129およびドレイン拡散領域129を含むnウェル領域125に印加される。
【0039】
このとき、図9に実線で示すように、基板表面(界面)側のポテンシャルが最も高く、基板表面側から深さ方向に沿ってポテンシャルが低くなる。これにより、キャリアポケット131に残留するホールを、キャリアポケット131よりもポテンシャルの低いp−型基板122およびp型基板121側に排出することができる。なお、図の破線は、図6に示した蓄積期間におけるポテンシャル分布を示している。
【0040】
B4.プリチャージ期間:
図10は、プリチャージ期間の動作を示す説明図である。図10は、図3と同じ単位画素100の概略断面図を示している。プリチャージ期間(図4の期間T10およびT40)では、リセット期間(期間T1およびT4)におけるリセット動作の前に、キャリアポケット131に対してホールの蓄積を実行する。
【0041】
図11は、図10のC−C線に沿ったポテンシャル分布を示す説明図である。プリチャージ期間では、ゲート電圧VGとして2Vがゲート電極128に印加され、ドレイン電圧VDとして−0.6Vがドレイン拡散領域(ドレイン電極)129に印加される。なお、p型基板121に印加される基板電圧VSUBは0Vである。図11に破線で示すように、nウェル領域125のポテンシャルは、通常、p型基板121、具体的には、P−型基板層122のポテンシャルよりも高くなっており、隣接するnウェル領域125が隔離される。しかしながら、ドレイン電圧VDとして−0.6Vをドレイン拡散領域129に印加すると、実線で示すようにnウェル領域125のポテンシャルが低くなり、実効的に、P−型基板層122と、nウェル層125とで構成されるpn接合領域が順方向にバイアスされた状態となる。あるいは、言い換えると、P−型基板層122と、nウェル層125と、pウェル層126とによって構成される寄生のバイポーラトランジスタ(PTr)が導通状態となるとみることもできる。これにより、p型基板121、具体的には、p−型基板層122側からpウェル領域126にホールを流入させることが可能となる。この結果、キャリアポケット131に対してホールを蓄積させることができる。なお、上記例では、ドレイン電圧VDとして−0.6Vを印加しているが、これに限定されるものではなく、P−型基板層122と、nウェル層125とで構成されるpn接合領域が順方向にバイアスされた状態とすることができる電圧、言い換えると、P−型基板層122と、nウェル層125と、pウェル層126とによって構成される寄生のバイポーラトランジスタ(PTr)を導通状態とすることができる電圧であればよい。
【0042】
図12は、プリチャージ後のホール数について示す説明図である。キャリアポケット131に蓄積可能なホール数(以下、「飽和ホール数」と呼ぶ。)は、有限である。そこで、プリチャージ期間では、プリチャージ前に蓄積されているホール数にかかわらず、キャリアポケット131が飽和となるようにホールを蓄積させる。これにより、プリチャージ後のキャリアポケット131の蓄積ホール数は、プリチャージ前のホール数にかかわりなく、毎回ほぼ一定の値となる。
【0043】
リセット開始前のホール数がほぼ一定ならば、リセット後の残留ホール数も毎回ほぼ一定とすることができるので、これにより、以下で説明する問題を抑制することが可能である。
【0044】
図13は、リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。リセット期間において、上述のように、キャリアポケット131から光ホールを排出することにより、キャリアポケット131に蓄積された光ホールをリセットする場合、キャリアポケット131に残留するホール数は、一般に時間をパラメータとする指数関数で表される。従って、蓄積ホール数の多少にかかわらず、残留ホール数を0とすることは困難である。
【0045】
また、フォトダイオード111に入射する光の量に応じてキャリアポケット131の蓄積ホール数は変化し、入射光量が多いほど多く、入射光量が少ないほど少なくなる。このとき、同一のリセット期間内に排出されるホール数は、リセット開始時における蓄積ホール数の多いほうが多くなり、少ないほうが少なくなるが、残留ホール数も蓄積ホール数の多いほうが多くなり少ないほうが少なくなる。従って、蓄積ホール数、すなわち、入射光量に依存して、リセット期間内にキャリアポケット131から排出されない残留ホールの数も変化する。上術のように、リセット開始時における残留ホール数が毎回一定であれば、この残留ホール数による影響はノイズデータとしてキャンセルすることができる。しかしながら、蓄積ホール数に応じて残留ホール数が変化すると、入射光量の変化に応じた残留ホール数による影響をキャンセルすることができず、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題が発生する場合がある。
【0046】
以上説明したように、プリチャージ期間においてキャリアポケット131に蓄積されているホール数を一定にすれば、図4の期間T3におけるS出力から期間T5におけるN出力を差し引くことにより、残留ホールは入射光量に依存しなくなる。これにより、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題の発生を抑制することができる。
【0047】
C.比較例の固体撮像装置における構造上の問題点:
図14は、比較例としての固体撮像装置における構造上の問題点を示す説明図である。図14は、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。蓄積期間(図4の期間T2)において、例えば、単位画素100[i]のフォトダイオード111に入射した光は光電変換されてキャリアポケット131に蓄積されるが、非常に強い光が入射するとキャリアポケット131に蓄積可能な光ホールの量(飽和ホール数)よりも多くの光ホールが発生し、キャリアポケット131がオーバフローすることになる。
【0048】
図15は、図14のD−D線に沿ったポテンシャル分布を示す説明図である。単位画素100[i]のフォトダイオード111で発生した過剰の光ホールは、キャリアポケット131から溢れて、pウェル領域126内に存在することになる。このような溢れた光ホール(以下、「オーバフロー電荷」、ここでは、「オーバフローホール」とも呼ぶ。)がpウェル領域126に多く存在するようになると、そのポテンシャルが高くなるので、オーバフローホールがnウェル領域125を介して隣の単位画素100[i−1]のpウェル領域126に流れ込むようになる。この結果、強い光が入射した単位画素の周囲の単位画素にも、光が入射されていないにもかかわらず光ホールが蓄積されることになり、ブルーミングが発生してしまうという問題がある。
【0049】
D.実施例の固体撮像装置における構造およびその利点:
図16は、実施例としての固体撮像装置における構造を示す説明図である。図16は、図14と同様に、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。図16に示すように、共通のnウェル領域125は、ポテンシャルに着目すると、pウェル領域126の下層領域(以下、単に「下層領域」と呼ぶ。)125aと、この下層領域125aを除く領域、すなわち、隣接する単位画素のpウェル領域126に挟まれた領域を含む、nウェル領域125の表面からp−型基板層122との境界までの領域(以下、単に「画素間領域」と呼ぶ。)125bとに区分される。
【0050】
下層領域125aのポテンシャルは、画素間領域125bのポテンシャルに比べて低くなるように形成されている。nウェル領域125におけるこのようなポテンシャル分布は、例えば、下層領域125aのn型の不純物濃度が薄くなるように、この下層領域125aにp型の不純物イオンを打ち込こむことにより実現可能である。また、画素間領域125bのn型の不純物濃度が濃くなるように、この画素間領域125bにn型の不純物イオンを多く打ち込むことにより実現可能である。なお、これらに限定されるものではなく、下層領域125aのポテンシャルが画素間領域125bのポテンシャルに比べて低くなるように形成可能な方法であれば、どのようにしてもよい。
【0051】
本例のように、nウェル領域125のうち、画素間領域125bを比較的ポテンシャルを高くし、下層領域125aを比較的ポテンシャルを低くすると、下層領域125aの方がpウェル領域126のポテンシャルに対して画素間領域125bに比べてポテンシャルの高さが低くなる。これにより、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールが、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0052】
E.変形例:
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【0053】
E1.変形例1:
図17は、変形例としての固体撮像装置における構造を示す説明図である。図17も、図16と同様に、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。比較的ポテンシャルの低くなる下層領域125aは、必ずしもpウェル領域126の下層領域のほぼ全部である必要はない。図17に示すように、pウェル領域126の下層領域のうち、pウェル領域126との境界からp−型基板層122との境界までの領域であって、nウェル領域125の面方向に沿った一部領域が、比較的ポテンシャルの低くなる下層領域125aとなるように形成されていてもよい。このような構造であっても、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールは、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0054】
E2.変形例2:
図18は、さらに別の変形例としての固体撮像装置における構造を示す説明図である。図18も、図16と同様に、1つの単位画素100[i]と行方向に隣接する単位画素100[i−1]の概略断面図を示している。この変形例の固体撮像装置の各単位画素は、フォトダイオード111およびnMOSトランジスタ112に加えて、リセット用のnMOSトランジスタ(CTr)113を有する構造を有している。このnMOSトランジスタ113は、隣接する単位画素100[i−1]と100[i]との間のnウェル領域125bの表層に形成されたp型のドレイン拡散領域136と、このドレイン拡散領域136とソース拡散領域としてのpウェル領域126との間の基板表面に形成されたゲート電極134とにより構成されている。この変形例の固体撮像装置は、このnMOSトランジスタ113をリセット期間においてオンさせることにより、キャリアポケット131に蓄積されているホールをドレイン拡散領域136を介して吐き出すものである。
【0055】
この変形例の固体撮像装置においても、nウェル領域125のうち、画素間領域125bを比較的ポテンシャルを高くし、下層領域125aを比較的ポテンシャルを低くすると、下層領域125aの方がpウェル領域126のポテンシャルに対して画素間領域125bに比べてポテンシャルの高さが低くなる。これにより、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールが、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0056】
また、本変形例においても、図17に示した構造と同様に、ポテンシャルの低くなる下層領域125aは、必ずしもpウェル領域126の下層領域のほぼ全部である必要はない。
【0057】
E3.変形例3:
上記実施例および各変形例では、キャリアポケットに蓄積されているホール数が飽和状態となるようにプリチャージを行っているが、これに限定されるものではなく、飽和状態ではなく、所定のホール数となるようにプリチャージを行うようにしてもよい。
【0058】
E4.変形例4:
上記実施例では、フォトダイオード111と光検出用のトランジスタ112とで、p型のウェル領域126を共有する構成とし、光検出用のトランジスタ112をnMOSとした場合を例に説明している。しかしながら、フォトダイオードと光検出用のトランジスタとで共有されるウェル領域をn型のウェル領域とし、光検出用トランジスタをpMOSとすることも可能である。ただし、この場合には、画素間領域125bおよび下層領域125aを含むウェル領域125は、n型ではなくp型となる。また、キャリアポケットに蓄積される光電荷(キャリア)は、ホールではなく電子となる。また、プリチャージ期間において導通状態とされる寄生のバイポーラトランジスタは、pnp型ではなくnpn型のトランジスタである。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るイメージセンサの全体の構成について示す説明図である。
【図2】単位画素内における素子レイアウトの一例を示す概略平面図である。
【図3】図2のA−A線概略断面図である。
【図4】1つの単位画素における撮像のシーケンスを示す説明図である。
【図5】蓄積期間の動作を示す説明図である。
【図6】図5のB−B線断面におけるポテンシャル分布を示す説明図である。
【図7】読み出し期間におけるnMOSトランジスタを示す説明図である。
【図8】リセット期間の動作を示す説明図である。
【図9】図8のB−B線断面におけるポテンシャル分布を示す説明図である。
【図10】プリチャージ期間の動作を示す説明図である。
【図11】図12のC−C線に沿ったポテンシャル分布を示す説明図である。
【図12】プリチャージ後のホール数について示す説明図である。
【図13】リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。
【図14】比較例としての固体撮像装置における構造上の問題点を示す説明図である。
【図15】図14のD−D線に沿ったポテンシャル分布を示す説明図である。
【図16】実施例としての固体撮像装置における構造を示す説明図である。
【図17】変形例としての固体撮像装置における構造を示す説明図である。
【図18】さらに別の変形例としての固体撮像装置における構造を示す説明図である。
【符号の説明】
10…イメージセンサ、20…画素アレイ、30…垂直制御回路、40…水平制御回路、50…タイミングジェネレータ、60…電圧制御回路、70…出力回路、100…単位画素、111…フォトダイオード(PDS)、112…トランジスタ(PDTr)、121…基板(p型基板)、122…p−型基板層、122a…不純物拡散領域、123…画素分離領域、124…素子分離ゲート、125…ウェル領域(nウェル領域)、125a…下層領域、125b…画素間領域、126…ウェル領域(pウェル領域)、127…不純物拡散領域、128…ゲート電極(リング状ゲート電極)、128a…ゲート絶縁膜、129…ドレイン拡散領域、130…ソース拡散領域、131…キャリアポケット、132…nウェル領域(チャネル領域)
【発明の属する技術分野】
本発明は、しきい値電圧変調方式によるMOS型の固体撮像素子に関し、特にブルーミング現象を抑制するための技術に関する。
【0002】
【従来の技術】
携帯電話やディジタルカメラなど、小型のカメラを搭載した種々の電子機器が普及しつつある。このようなカメラ向けの撮像素子の例として、しきい値変調型撮像素子と呼ばれるMOS型の固体撮像素子が開発されている(例えば、特許文献1参照。)。
【0003】
このしきい値変調型撮像素子は、同等の画素寸法および画素数を備えるCCD型固体撮像素子(CCD:Charge Coupled Device )と比べると、光感度はCCD型固体撮像素子に及ばないが、消費電力はCCD型固体撮像素子よりも低い。また、同等の画素寸法および画素数を備えるCMOS型固体撮像素子(CMOS:Complementary Metal Oxide Semiconductor )と比べると、消費電力が同等であるのに対し、光感度が高いという特徴を有している。
【0004】
しきい値変調型撮像素子は、CMOS型固体撮像素子よりも光感度を高めて画質を改善するために特殊な画素構造を有している。具体的には、CMOS型固体撮像素子の1つの画素(以下、「単位画素」とも呼ぶ。)では、フォトダイオードで受光量に応じて光電変換された電荷(以下、「光電荷」とも呼ぶ。)を電圧に変換(以下、「電荷電圧変換」と呼ぶ。)するとともに増幅するために、3個〜4個のトランジスタが用いられるのに対し、しきい値変調型撮像素子の1つの単位画素では、1個のトランジスタが用いられる。そして、この1個のトランジスタには、汎用のMOSトランジスタとは異なる特殊な構造が採用されている。具体的には、トランジスタ内にキャリアポケットと呼ばれるエネルギーのくぼみ(「井戸」とも呼ばれる。)が設けられている。このキャリアポケットは、例えば、ホール(正孔)に対するポテンシャルが低くなる構造を有している。このため、フォトダイオードで発生した光電荷のうち、ホール(以下、「光ホール」とも呼ぶ。)が蓄積される。トランジスタのしきい値は、このキャリアポケットに蓄積される光ホールの個数に応じて変化し、このトランジスタにより構成されるソースフォロアのソース電位が変化する。従って、キャリアポケットに蓄積された光ホールの個数に応じて変化するソース電位を読み出すことで受光量に応じた画素データを検出することが可能である。
【0005】
【特許文献1】
特開平11−195778号公報
【0006】
【発明が解決しようとする課題】
一般に、固体撮像素子からの出力信号中に、画素アレイに入射する光の分布と対応していない出力が現れることがある。このような出力信号は、「偽信号」と呼ばれている。
【0007】
上記しきい値変調型撮像素子において、例えば、いずれかの単位画素のフォトダイオードに強い光が入射し、キャリアポケットに蓄積可能な量以上の光電荷が発生すると、過剰な光電荷が溢れて周囲の単位画素に流れこむ場合がある。この結果、周囲の画素には光が入射していないのにもかかわらず、キャリアポケットに光電荷が蓄積されて偽信号が出力されることになる。この偽信号がディスプレイ上に再現されると、強い光が入射した部分を中心にして、その周りの領域が白く輝いて見えることになる。この現象が「ブルーミング」と呼ばれている。
【0008】
以上のようなブルーミングの発生は、画質を著しく損なうため大きな問題であり、しきい値変調型撮像素子においてもブルーミングを抑制することが望まれている。
【0009】
この発明は、従来技術における上述の課題を解決するためになされたものであり、しきい値変調型固体撮像素子において、ブルーミングの発生による画質の劣化を抑制することが可能な技術を提供することを目的とする。
【0010】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイとを備える固体撮像装置であって、
前記フォトダイオードと前記絶縁ゲート型電界効果トランジスタとは、第1導電型の半導体基板上の第2導電型の半導体層内に形成された第1導電型のウェル領域を共有しており、
前記絶縁ゲート型電界効果トランジスタの前記ウェル領域内には、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域が形成されており、
前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されていることを特徴とする。
【0011】
上記発明の固体撮像装置では、画素間領域に比べて下層領域のポテンシャルが低くなるように形成されているので、強い光がある単位画素のフォトダイオードに入射して蓄積領域から光電荷が溢れた場合において、この溢れた光電荷が画素間領域を介して隣の単位画素の蓄積領域を有するウェル領域に流れ込むよりも、下層領域を介して半導体基板に流れ出しやすくなる。これにより、しきい値変調型固体撮像装置において、ブルーミングの発生による画質の劣化を抑制することが可能である。
【0012】
なお、第1導電型がp型で第2導電型がn型である場合には、所定の導電型の電荷は正孔である。また、第1導電型がn型で第2導電型がp型である場合には、所定の導電型の電荷は電子である。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.固体撮像装置の構成の概要:
B.撮像動作の概要:
B1.蓄積期間:
B2.読み出し期間:
B3.リセット期間:
B4.プリチャージ期間:
C.比較例の固体撮像装置における構造上の問題点:
D.実施例の固体撮像装置における構造およびその利点:
E.変形例:
【0014】
A.固体撮像装置の構成:
図1は、本発明の実施の形態に係るイメージセンサ(固体撮像装置)の全体の構成の概要について示す説明図である。このイメージセンサ10は、画像の1画素に対応する単位画素100がマトリクス状に配列された画素アレイ20を有している。単位画素100は、1個のフォトダイオード(PDS)と、1個の光電荷検出用のnMOSトランジスタ(PDTr)とにより構成されている。
【0015】
また、画素アレイ20の左側および下側には、画素アレイ20内でマトリクス状に配列されている単位画素を駆動するための垂直制御回路30および水平制御回路40が配置されている。また、垂直制御回路30および水平制御回路40の間には、これらの動作の基準となるタイミング信号を生成するタイミングジェネレータ50が配置されている。また、画素アレイ20の上側と右側には、各単位画素100の動作に要求される各種電圧を生成する電圧制御回路60が配置されている。また、水平制御回路40の右側には、撮像された画像データを出力する出力回路70が配置されている。
【0016】
図2は、単位画素内における素子レイアウトの一例を示す概略平面図である。図3は、図2のA−A線概略断面図である。単位画素100内には、フォトダイオード(PDS)111と光電荷検出用のnMOSトランジスタ(PDTr)112とが隣接して設けられている。
【0017】
図3に示すように、p型シリコンからなる基板121(以下、「p型基板」とも呼ぶ。)上に基板121よりも不純物濃度の薄いp型(以下、「p−型」と呼ぶ。)のシリコンをエピタキシャル成長させることにより、p−型基板層122が形成されている。p型基板121とp−型基板層122とが実質的なp型の半導体基板を構成している。なお、列方向の隣接する単位画素同士の境界には、p−型基板層122および基板表面に図示しない酸化膜を介して設けられた素子分離ゲート124による画素分離領域123が形成されている。この画素分離領域123により、列方向の各単位画素100は電気的に分離されている。行方向に隣接する単位画素同士の境界には画素分離領域123は設けられておらず、行方向の単位画素同士は1つのn型のウェル領域125(以下、「nウェル領域」と呼ぶ。)が共有化されている。画素分離領域123のp−型基板層122の表層に設けられた基板121よりも不純物濃度の濃いp型(以下、「p+型」と呼ぶ。)の不純物拡散領域122aは、隣接するnウェル領域125同士の分離度を高めるために設けられている。具体的には、表層部分で発生する隣接するnウェル領域125間のパンチスルーを防止する。
【0018】
また、nウェル領域125の1つの単位画素100に相当する領域内には、フォトダイオード111とnMOSトランジスタ112とで共有される一つのpウェル領域126が埋め込まれている。フォトダイオード111のpウェル領域126は光照射による電荷の発生領域を構成し、nMOSトランジスタ112のpウェル領域126は電荷の転送領域と蓄積領域とを構成している。
【0019】
フォトダイオード111は、pウェル領域126と、nウェル領域125と、このpウェル領域126を挟むようにnウェル領域125の表層に形成された不純物拡散領域127とで構成されている。この不純物拡散領域127は、nウェル領域125よりも不純物濃度の濃いn型(以下、「n+型」と呼ぶ。)領域である。
【0020】
nMOSトランジスタ112は、リング状のゲート電極128を有しており、このリング状ゲート電極128はnウェル領域125に囲まれた構造を有している。このリング状ゲート電極128およびpウェル領域126を囲むnウェル領域125のいずれかの表層にn+型のドレイン拡散領域129が形成されている。また、リング状のゲート電極128の中央部にn+型のソース拡散領域130が形成されている。なお、ゲート電極128とゲート電極128の下のnウェル領域132との間には、ゲート絶縁膜128aが形成されている。ゲート電極128の下のpウェル領域126の表層のnウェル領域132がチャネル領域となる。
【0021】
また、チャネル領域の下のpウェル領域126内には、ソース拡散領域130を囲むようにp+型のキャリアポケット131が形成されている。キャリアポケット131については後述する。
【0022】
なお、図2の平面図に示された3つの黒塗りの四角形は、ゲート電極、ドレイン電極、ソース電極のコンタクト領域を示している。ただし、図3の断面図においては、これらのコンタクトを省略し、各電極の電圧をゲート電圧VG、ドレイン電圧VD、およびソース電圧VSとして示している。
【0023】
B.撮像動作の概要:
図4は、1つの単位画素における撮像のシーケンスを示す説明図である。図4に示すように、プリチャージ期間(T10)、リセット期間(T1)、蓄積期間(T2)、信号出力期間(T3)、プリチャージ期間(T40)、リセット期間(T4)、ノイズ出力期間(T5)の7つの期間を経て1回の撮像動作が実行される。このシーケンスを繰り返すことにより、繰り返し撮像動作が実行される。なお、他の各単位画素も同様である。
【0024】
B1.蓄積期間:
図5は、蓄積期間の動作を示す説明図である。図5は、図3と同じ単位画素100の概略断面図を示している。蓄積期間(図4の期間T2)では、撮像する画像からの光を、各画素に対応する単位画素100のフォトダイオード111で受光して光電変換し、これにより発生した光ホールをpウェル領域126のキャリアポケット131に蓄積させる。
【0025】
蓄積期間では、ゲート電圧VCGとして2V、ドレイン電圧VDおよびソース電圧VSとして1Vをそれぞれの電極に印加して、nMOSトランジスタ112をオン状態とする。なお、ゲート電圧VCG、ドレイン電圧VDおよびソース電圧VSとして印加される各電圧は、図1の電圧制御回路60に含まれる一般的な定電圧発生回路において生成されて、垂直制御回路30および水平制御回路40を介して供給される。フォトダイオード111のnウェル領域125とpウェル領域126によるpn接合は逆バイアス状態とされており、このpn接合の接合界面付近に空乏領域(例えば、図5のハッチング領域)が形成されている。
【0026】
空乏領域では、フォトダイオード111に入射した光を光電変換して、電子(光電子)とホール(光ホール)の対よりなる電荷(光電荷)を発生する。ここで、光電荷のうち、光電子は、nウェル領域125に分布するようになり、ドレイン拡散領域129を介して排出される。一方、光ホールは、pウェル領域126に分布するようになる。
【0027】
図6は、図5のB−B線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面(界面)からの深さを表す。図6に示したように、pウェル領域126に比べてキャリアポケット131のポテンシャルは低くなっているので、発生した光ホールはキャリアポケット131に集められて蓄積される。
【0028】
B2.読み出し期間:
読み出し期間、すなわち、図4の期間T3における信号出力期間(S出力期間)は、蓄積期間において蓄積された光ホールに基づく撮像データを読み出す期間である。また、図4の期間T5におけるノイズ出力期間(N出力期間)は、光ホールが蓄積されていない状態におけるノイズデータを読み出す期間である。
【0029】
図7は、読み出し期間におけるnMOSトランジスタを示す説明図である。これらの読み出し期間では、図7に示すように、nMOSトランジスタ112をソースフォロア回路として動作させて、読み出された信号を出力する。
【0030】
読み出し期間では、nMOSトランジスタ112にバイアス電圧を印加する。例えば、図7に示すように、ゲート電圧VGとして2Vをゲート電極128に印加し、ドレイン電圧VDとして3.3Vをドレイン拡散領域(ドレイン電極)129に印加する。ソース拡散領域(ソース電極)130には、図示しない負荷回路が接続される。このとき、ソース電圧VSは、nMOSトランジスタ112のしきい値電圧をVTHとすると、下式のように表される。
【0031】
VS=VG−VTH …(1)
【0032】
ここで、しきい値電圧VTHは、キャリアポケット131に蓄積された光ホールの個数に応じて変化する。すなわち、しきい値VTHはホール数Nhpをパラメータとする関数f(Nhp)で表される。
【0033】
従って、(1)式で表されるソース電圧VSは、蓄積されたホール数Nhpに応じて変化する。すなわち、ソース電圧VSはフォトダイオード111で受光された光の量に応じた電圧となり、図4の期間T3におけるS出力期間では撮像データが出力される。また、図4の期間T5におけるN出力期間ではノイズデータが出力される。
【0034】
なお、S出力期間(期間T3)で読み出された撮像データからN出力期間(期間T5)で読み出されたノイズデータを差し引くことにより、ノイズ成分を除去した撮像データを得ることができる。
【0035】
B3.リセット期間:
図8は、リセット期間の動作を示す説明図である。図8は、図5と同じ単位画素100の概略断面図を示している。図4の期間T1におけるリセット期間では、期間T2の蓄積期間において、フォトダイオード111で発生した光ホールを蓄積するために、あらかじめキャリアポケット131に残留しているホール(正孔)をp型基板121側に排出する。また、図4の期間T4におけるリセット期間は、期間T2の蓄積期間にあらかじめキャリアポケット131に蓄積したホールをp型基板121側に排出する。
【0036】
図9は、図8のB−B線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面(界面)からの深さを表す。
【0037】
なお、リセット期間では、ゲート電極128、ドレイン拡散領域129およびソース拡散領域130に通常の動作電圧よりも高い電圧を印加する。例えば、ソース電圧VSとして0Vの初期値に対し4Vをソース拡散領域(ソース電極)130に印加する。ただし、p型基板121の基板電圧VSUBは、図示しない基板電極を介してGND(アース:0V)とされており、同様にp−型基板122の電位もほぼ0Vとされている。
【0038】
この時、ゲート電極128がフローティング状態であっても、ソース・ゲート間の容量カップリングにより、ゲート電圧VGとして6Vを印加することができる。同時に、ゲート電極128下のチャネル領域が導通するため、ドレイン電圧VDがフローティング状態であっても、ソース電圧VSとしてソース拡散領域130に印加した4Vの電圧がほとんどそのままドレイン拡散領域129およびドレイン拡散領域129を含むnウェル領域125に印加される。
【0039】
このとき、図9に実線で示すように、基板表面(界面)側のポテンシャルが最も高く、基板表面側から深さ方向に沿ってポテンシャルが低くなる。これにより、キャリアポケット131に残留するホールを、キャリアポケット131よりもポテンシャルの低いp−型基板122およびp型基板121側に排出することができる。なお、図の破線は、図6に示した蓄積期間におけるポテンシャル分布を示している。
【0040】
B4.プリチャージ期間:
図10は、プリチャージ期間の動作を示す説明図である。図10は、図3と同じ単位画素100の概略断面図を示している。プリチャージ期間(図4の期間T10およびT40)では、リセット期間(期間T1およびT4)におけるリセット動作の前に、キャリアポケット131に対してホールの蓄積を実行する。
【0041】
図11は、図10のC−C線に沿ったポテンシャル分布を示す説明図である。プリチャージ期間では、ゲート電圧VGとして2Vがゲート電極128に印加され、ドレイン電圧VDとして−0.6Vがドレイン拡散領域(ドレイン電極)129に印加される。なお、p型基板121に印加される基板電圧VSUBは0Vである。図11に破線で示すように、nウェル領域125のポテンシャルは、通常、p型基板121、具体的には、P−型基板層122のポテンシャルよりも高くなっており、隣接するnウェル領域125が隔離される。しかしながら、ドレイン電圧VDとして−0.6Vをドレイン拡散領域129に印加すると、実線で示すようにnウェル領域125のポテンシャルが低くなり、実効的に、P−型基板層122と、nウェル層125とで構成されるpn接合領域が順方向にバイアスされた状態となる。あるいは、言い換えると、P−型基板層122と、nウェル層125と、pウェル層126とによって構成される寄生のバイポーラトランジスタ(PTr)が導通状態となるとみることもできる。これにより、p型基板121、具体的には、p−型基板層122側からpウェル領域126にホールを流入させることが可能となる。この結果、キャリアポケット131に対してホールを蓄積させることができる。なお、上記例では、ドレイン電圧VDとして−0.6Vを印加しているが、これに限定されるものではなく、P−型基板層122と、nウェル層125とで構成されるpn接合領域が順方向にバイアスされた状態とすることができる電圧、言い換えると、P−型基板層122と、nウェル層125と、pウェル層126とによって構成される寄生のバイポーラトランジスタ(PTr)を導通状態とすることができる電圧であればよい。
【0042】
図12は、プリチャージ後のホール数について示す説明図である。キャリアポケット131に蓄積可能なホール数(以下、「飽和ホール数」と呼ぶ。)は、有限である。そこで、プリチャージ期間では、プリチャージ前に蓄積されているホール数にかかわらず、キャリアポケット131が飽和となるようにホールを蓄積させる。これにより、プリチャージ後のキャリアポケット131の蓄積ホール数は、プリチャージ前のホール数にかかわりなく、毎回ほぼ一定の値となる。
【0043】
リセット開始前のホール数がほぼ一定ならば、リセット後の残留ホール数も毎回ほぼ一定とすることができるので、これにより、以下で説明する問題を抑制することが可能である。
【0044】
図13は、リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。リセット期間において、上述のように、キャリアポケット131から光ホールを排出することにより、キャリアポケット131に蓄積された光ホールをリセットする場合、キャリアポケット131に残留するホール数は、一般に時間をパラメータとする指数関数で表される。従って、蓄積ホール数の多少にかかわらず、残留ホール数を0とすることは困難である。
【0045】
また、フォトダイオード111に入射する光の量に応じてキャリアポケット131の蓄積ホール数は変化し、入射光量が多いほど多く、入射光量が少ないほど少なくなる。このとき、同一のリセット期間内に排出されるホール数は、リセット開始時における蓄積ホール数の多いほうが多くなり、少ないほうが少なくなるが、残留ホール数も蓄積ホール数の多いほうが多くなり少ないほうが少なくなる。従って、蓄積ホール数、すなわち、入射光量に依存して、リセット期間内にキャリアポケット131から排出されない残留ホールの数も変化する。上術のように、リセット開始時における残留ホール数が毎回一定であれば、この残留ホール数による影響はノイズデータとしてキャンセルすることができる。しかしながら、蓄積ホール数に応じて残留ホール数が変化すると、入射光量の変化に応じた残留ホール数による影響をキャンセルすることができず、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題が発生する場合がある。
【0046】
以上説明したように、プリチャージ期間においてキャリアポケット131に蓄積されているホール数を一定にすれば、図4の期間T3におけるS出力から期間T5におけるN出力を差し引くことにより、残留ホールは入射光量に依存しなくなる。これにより、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題の発生を抑制することができる。
【0047】
C.比較例の固体撮像装置における構造上の問題点:
図14は、比較例としての固体撮像装置における構造上の問題点を示す説明図である。図14は、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。蓄積期間(図4の期間T2)において、例えば、単位画素100[i]のフォトダイオード111に入射した光は光電変換されてキャリアポケット131に蓄積されるが、非常に強い光が入射するとキャリアポケット131に蓄積可能な光ホールの量(飽和ホール数)よりも多くの光ホールが発生し、キャリアポケット131がオーバフローすることになる。
【0048】
図15は、図14のD−D線に沿ったポテンシャル分布を示す説明図である。単位画素100[i]のフォトダイオード111で発生した過剰の光ホールは、キャリアポケット131から溢れて、pウェル領域126内に存在することになる。このような溢れた光ホール(以下、「オーバフロー電荷」、ここでは、「オーバフローホール」とも呼ぶ。)がpウェル領域126に多く存在するようになると、そのポテンシャルが高くなるので、オーバフローホールがnウェル領域125を介して隣の単位画素100[i−1]のpウェル領域126に流れ込むようになる。この結果、強い光が入射した単位画素の周囲の単位画素にも、光が入射されていないにもかかわらず光ホールが蓄積されることになり、ブルーミングが発生してしまうという問題がある。
【0049】
D.実施例の固体撮像装置における構造およびその利点:
図16は、実施例としての固体撮像装置における構造を示す説明図である。図16は、図14と同様に、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。図16に示すように、共通のnウェル領域125は、ポテンシャルに着目すると、pウェル領域126の下層領域(以下、単に「下層領域」と呼ぶ。)125aと、この下層領域125aを除く領域、すなわち、隣接する単位画素のpウェル領域126に挟まれた領域を含む、nウェル領域125の表面からp−型基板層122との境界までの領域(以下、単に「画素間領域」と呼ぶ。)125bとに区分される。
【0050】
下層領域125aのポテンシャルは、画素間領域125bのポテンシャルに比べて低くなるように形成されている。nウェル領域125におけるこのようなポテンシャル分布は、例えば、下層領域125aのn型の不純物濃度が薄くなるように、この下層領域125aにp型の不純物イオンを打ち込こむことにより実現可能である。また、画素間領域125bのn型の不純物濃度が濃くなるように、この画素間領域125bにn型の不純物イオンを多く打ち込むことにより実現可能である。なお、これらに限定されるものではなく、下層領域125aのポテンシャルが画素間領域125bのポテンシャルに比べて低くなるように形成可能な方法であれば、どのようにしてもよい。
【0051】
本例のように、nウェル領域125のうち、画素間領域125bを比較的ポテンシャルを高くし、下層領域125aを比較的ポテンシャルを低くすると、下層領域125aの方がpウェル領域126のポテンシャルに対して画素間領域125bに比べてポテンシャルの高さが低くなる。これにより、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールが、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0052】
E.変形例:
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【0053】
E1.変形例1:
図17は、変形例としての固体撮像装置における構造を示す説明図である。図17も、図16と同様に、1つの単位画素100[i](iは1以上の整数)と行方向に隣接する単位画素100[i−1]の概略断面図を示している。比較的ポテンシャルの低くなる下層領域125aは、必ずしもpウェル領域126の下層領域のほぼ全部である必要はない。図17に示すように、pウェル領域126の下層領域のうち、pウェル領域126との境界からp−型基板層122との境界までの領域であって、nウェル領域125の面方向に沿った一部領域が、比較的ポテンシャルの低くなる下層領域125aとなるように形成されていてもよい。このような構造であっても、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールは、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0054】
E2.変形例2:
図18は、さらに別の変形例としての固体撮像装置における構造を示す説明図である。図18も、図16と同様に、1つの単位画素100[i]と行方向に隣接する単位画素100[i−1]の概略断面図を示している。この変形例の固体撮像装置の各単位画素は、フォトダイオード111およびnMOSトランジスタ112に加えて、リセット用のnMOSトランジスタ(CTr)113を有する構造を有している。このnMOSトランジスタ113は、隣接する単位画素100[i−1]と100[i]との間のnウェル領域125bの表層に形成されたp型のドレイン拡散領域136と、このドレイン拡散領域136とソース拡散領域としてのpウェル領域126との間の基板表面に形成されたゲート電極134とにより構成されている。この変形例の固体撮像装置は、このnMOSトランジスタ113をリセット期間においてオンさせることにより、キャリアポケット131に蓄積されているホールをドレイン拡散領域136を介して吐き出すものである。
【0055】
この変形例の固体撮像装置においても、nウェル領域125のうち、画素間領域125bを比較的ポテンシャルを高くし、下層領域125aを比較的ポテンシャルを低くすると、下層領域125aの方がpウェル領域126のポテンシャルに対して画素間領域125bに比べてポテンシャルの高さが低くなる。これにより、単位画素100[i]のpウェル領域126内に溢れているオーバフローホールが、画素間領域125bを介して隣の単位画素100[i−1]のpウェル領域126に流れ込むよりも、下層領域125aを介してp−型基板層122に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【0056】
また、本変形例においても、図17に示した構造と同様に、ポテンシャルの低くなる下層領域125aは、必ずしもpウェル領域126の下層領域のほぼ全部である必要はない。
【0057】
E3.変形例3:
上記実施例および各変形例では、キャリアポケットに蓄積されているホール数が飽和状態となるようにプリチャージを行っているが、これに限定されるものではなく、飽和状態ではなく、所定のホール数となるようにプリチャージを行うようにしてもよい。
【0058】
E4.変形例4:
上記実施例では、フォトダイオード111と光検出用のトランジスタ112とで、p型のウェル領域126を共有する構成とし、光検出用のトランジスタ112をnMOSとした場合を例に説明している。しかしながら、フォトダイオードと光検出用のトランジスタとで共有されるウェル領域をn型のウェル領域とし、光検出用トランジスタをpMOSとすることも可能である。ただし、この場合には、画素間領域125bおよび下層領域125aを含むウェル領域125は、n型ではなくp型となる。また、キャリアポケットに蓄積される光電荷(キャリア)は、ホールではなく電子となる。また、プリチャージ期間において導通状態とされる寄生のバイポーラトランジスタは、pnp型ではなくnpn型のトランジスタである。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るイメージセンサの全体の構成について示す説明図である。
【図2】単位画素内における素子レイアウトの一例を示す概略平面図である。
【図3】図2のA−A線概略断面図である。
【図4】1つの単位画素における撮像のシーケンスを示す説明図である。
【図5】蓄積期間の動作を示す説明図である。
【図6】図5のB−B線断面におけるポテンシャル分布を示す説明図である。
【図7】読み出し期間におけるnMOSトランジスタを示す説明図である。
【図8】リセット期間の動作を示す説明図である。
【図9】図8のB−B線断面におけるポテンシャル分布を示す説明図である。
【図10】プリチャージ期間の動作を示す説明図である。
【図11】図12のC−C線に沿ったポテンシャル分布を示す説明図である。
【図12】プリチャージ後のホール数について示す説明図である。
【図13】リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。
【図14】比較例としての固体撮像装置における構造上の問題点を示す説明図である。
【図15】図14のD−D線に沿ったポテンシャル分布を示す説明図である。
【図16】実施例としての固体撮像装置における構造を示す説明図である。
【図17】変形例としての固体撮像装置における構造を示す説明図である。
【図18】さらに別の変形例としての固体撮像装置における構造を示す説明図である。
【符号の説明】
10…イメージセンサ、20…画素アレイ、30…垂直制御回路、40…水平制御回路、50…タイミングジェネレータ、60…電圧制御回路、70…出力回路、100…単位画素、111…フォトダイオード(PDS)、112…トランジスタ(PDTr)、121…基板(p型基板)、122…p−型基板層、122a…不純物拡散領域、123…画素分離領域、124…素子分離ゲート、125…ウェル領域(nウェル領域)、125a…下層領域、125b…画素間領域、126…ウェル領域(pウェル領域)、127…不純物拡散領域、128…ゲート電極(リング状ゲート電極)、128a…ゲート絶縁膜、129…ドレイン拡散領域、130…ソース拡散領域、131…キャリアポケット、132…nウェル領域(チャネル領域)
Claims (3)
- フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイとを備える固体撮像装置であって、
前記フォトダイオードと前記絶縁ゲート型電界効果トランジスタとは、第1導電型の半導体基板上の第2導電型の半導体層内に形成された第1導電型のウェル領域を共有しており、
前記絶縁ゲート型電界効果トランジスタの前記ウェル領域内には、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域が形成されており、
前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されていることを特徴とする固体撮像装置。 - 第1導電型がp型で第2導電型がn型である場合には、前記所定の導電型の電荷は正孔である請求項1記載の固体撮像装置。
- 第1導電型がn型で第2導電型がp型である場合には、前記所定の導電型の電荷は電子である請求項1記載の固体撮像装置。
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