JP2009522798A - 可視光検知半導体放射線検出器 - Google Patents

Abstract

半導体放射線検出装置であって、半導体材料のバルク層と、バルク層の第１の表面上に、第２導電型の半導体材料の修正された内部ゲート層、第１導電型の半導体材料のバリア層及びピクセルドーピングに対応するピクセルを生成するために少なくとも１つのピクセル電圧に結合されるように適合された第２導電型の半導体材料のピクセルドーピングを順に備え、前記装置は、第１導電型の第１のコンタクトを備え、前記ピクセル電圧は、前記ピクセルドーピングと第１のコンタクトの間のポテンシャルの相違として規定されることを特徴とする。
【選択図】 図２

Description

本発明は、半導体放射線検出器、詳細には修正内部ゲートを有する半導体放射線検出器に関する。

放射線は半導体材料において電子空孔対に変換される。半導体放射線検出器において、電子空孔対は電界によって分離される。測定される電子空孔対の電荷タイプは信号電荷と呼ばれ、反対の電荷タイプは二次電荷と呼ばれる。

参照によってここに採り入れられるＷＯ２００６／０１８４７０Ａ１（特許文献１）、ＷＯ２００６／０１８４７７Ａ１（特許文献２）、特許出願ＰＣＴ／ＦＩ２００４／０００４９２及びＰＣＴ／ＦＩ２００５／０００３５９は、修正内部ゲート（ＭＩＧ；modified internal gate）を有する半導体放射線検出器を開示している。ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１において提案されているＭＩＧ検出器は、低エネルギーのＸ線の検出及び半導体材料がシリコンである場合において粒子及び近赤外線用のために最適化される。上記参照文献の後者の２件において提案されているＭＩＧ検出器は、半導体材料がシリコンである場合における低い照度環境下における可視光の検出のために最適化される。ＭＩＧ検出器は、バルク層、バルク層上の第２の導電タイプのＭＩＧ層、ＭＩＧ層上の第１導電タイプのバリア層及びバリア層上の第２導電タイプのピクセルドーピング層とを備えている。バリア層上の第１導電タイプのチャンネルストップドーピングを設けることもできる。ＭＩＧ検出器は、信号電荷は非破壊的に読み取ることができ、表面生成電荷は信号電荷から分離することができ、低いキャパシタンスを有する。このため、ＭＩＧ構造は、全ての半導体放射検出器の最も可能な検出感度を提供する。

しかしながら、ＭＩＧ検出器に関する問題は、低ダイナミックレンジにある。これは、ＭＩＧの十分に低い容量によるものである。ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１のＭＩＧ検出器に関連した他の問題は、全てのピクセルの同時のリセットに関するものであり、これは、行型のピクセルのリセットを許容するものではなく、即ち、ローリングシャッター機構は不可能であるということである。リセットライン（row reset）又はローリングシャッター（rolling shutter）機構は、特に短い集積時間の場合イメージ品質を向上させる各ピクセルに対する等価な集積時間を提供する。ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８のＭＩＧ検出器は、第２導電型の付加的なクリアコンタクト（例えば、ＰＣＴ／ＦＩ２００６／００００５８の符号１３３４）を有し、これもまた、アンチブルーミングドレインとして使用することができ、また、ＭＩＧ層からクリアコンタクトの信号電荷の流れを制御するクリアゲート（例えば、ＰＣＴ／ＦＩ２００６／００００５８の符号１３４３）を有する。このような構成は、ピクセルの行のクリアゲートを相互接続し、リセット信号を相互接続されたゲートの行に与えることができるので、リセットラインを構成することができる。前記配置は、ピクセルドーピング（例えば、ＰＣＴ／ＦＩ２００６／００００５８の符号１３３３）に近接するクリアゲートがドレインであることに加えて付加的なクリアゲートとしても機能するので、実際には、個々のピクセルのリセットをすることができる。これらは、これらのピクセルドーピングが、例えば、ピクセルマトリックスにおける行型インスタンスのために接続されることや、ピクセルマトリクスにおける列型に接続されるクリアゲートのために接続されることを必要とする。個々のリセット配置に伴う問題は、大電流がデバイスの消費電力を高めるリセット操作中のドレインとクリアコンタクト間に流れるかもしれないということである。
静止画像に特に関係するリセットラインの問題は、集積時間が同じであるが、異なる行において集積時間の開始及び終了時点が異なることによる速く動くものがぼやけることである。
国際公開第２００６／０１８４７０Ａ１号パンフレット 国際公開第２００６／０１８４７７Ａ１号パンフレット

本発明の目的は、向上したダイナミックレンジを有するＭＩＧ検出器を提供することにある。更なる目的は、ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８に提案されたＭＩＧ検出器の全てのピクセルに対する集積時間の開始及び終了時間を同じにすることを可能とするためのグローバルエレクトロニックシャッターを提供することである。更なる目的は、ＷＯ２００６／０１８４７０Ａ１やＷＯ２００６／０１８４７７Ａ１において提案されたＭＩＧ検出器用のリセットラインを提供することである。更なる目的は、ＰＣＴ／ＦＩ２００６／０００００９やＰＣＴ／ＦＩ２００６／００００５８において提案されたＭＩＧ検出器に個々の消費電力を減らしたピクセルに対する個々のリセットを提供することにある。

本発明の目的は、請求項１の半導体放射線検出器により達成される。これは、半導体材料のバルク層、バルク層の第１表面上に以下の順で続く、第２導電型の半導体材料の修正内部ゲート層、第１導電型の半導体材料のバリア層及び第２導電型の半導体材料のピクセルドーピング、対応するピクセルドーピングのピクセルを生成するために少なくとも１つのピクセル電圧に結合された検出器であって、前記装置は、第１導電型の第１のコンタクトを備え、前記ピクセル電圧は、ピクセルドーピング及び第１のコンタクトとの間のポテンシャルの相違として定義される。

ＭＩＧ検出器のダイナミックレンジは、付加的な電気回路へのアンチブルーミングドレインとして機能するクリアコンタクトを相互接続することにより向上させることができる。信号電荷は、例えば、ＷＯ２００６／０１８４７０Ａ１、ＷＯ２００６／０１８４７７Ａ１、ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８に提案されている２つのＭＩＧＦＥＴ（ＭＩＧ Field Effect Transistor）に対して第１に読み込まれる。この後、信号電荷はクリアゲートへの信号を適用することによりクリアコンタクトに伝送され、負荷は、付加的な電気回路を使用して再び読み込まれる。もし、信号電荷の測定量が所定の限度を超えると、付加的な電気回路から得られる結果が使用され、もし、前記限度を超えないと、２つのＭＩＧＦＥＴから結果が得られる。

グローバルエレクトロニックシャッターは、ＭＩＧ検出器に対して半導体チップ上において、分割した光を信号電荷変換領域に導き、これは不透明層により覆われていない。光から信号電荷変換領域には、信号電荷がＭＩＧ層に導かれ、ここでは、振動電荷は２つのグローバルシャッターゲートにより制御されることが可能である。第１のグローバルシャッターゲートは信号電荷の例えばダブルＭＩＧＦＥＴへの流れを制御し、第２のグローバルシャッターゲートはクリアコンタクトへの信号電荷の流れを制御する。信号電荷を集積する期間中、第１のグローバルシャッターゲートは開いており、第２のグローバルシャッターゲートは閉じている。一方、信号電荷を読み出している間は、第１のグローバルシャッターゲートは閉じており、第２のシャッターゲートは開いている。このように信号電荷集積期間の開始と終了はピクセルマトリックスにおいて全てのピクセルに対して同時にすることができる。

ローリングシャッター機構は、ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１において示されているＭＩＧ検出器に、隣接するピクセルのチャンネルストップドーピングから分けられる個々のチャンネルストップドーピングの個々のピクセルに対して設けることにより導くことができる。このように、ピクセルは行型でリセットされることが可能である。チャンネルストップドーピングの分離は、例えば、個々のチャンネルストップドーピング間の第２導電型の分離ドーピングにより設けることができる。適切な逆バイアスがチャンネルストップドーピングと分離されたドーピング間に適用される時、隣接するピクセルのチャンネルストップドーピングはリセット中は異なるポテンシャルとすることができ、これは、行型のリセットを可能とする。ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１において示されているＭＩＧ検出器に対して行型のリセットを提供する可能性は、例えば、ＳＯＩ（Silicon On Insulator）技術のために使用される互いに完全にピクセルを絶縁することである。

ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８により示されているＭＩＧ検出器におけるピクセルの個々のリセットは、単一のＭＯＳ（Metal Oxide Semiconductor）のクリアゲートに代えて、２つの分離したＭＯＳゲートを使用することにより実行されることが可能となる。このＭＯＳクリアゲートの第１は、ピクセルマトリックスにおける第１のクリアゲートに行型で接続され、第２のクリアゲートはピクセルマトリックスにおける第２のクリアゲートに列型で接続される。

図１は、本発明の半導体放射線検出器の一実施の形態を示す。検出器は、不透明層により覆われていない信号電荷集積領域１４４’への光を含む。信号電荷を集積する領域は更に第２導電型の埋められたドーピング１０６を備え、これは、信号集積領域への光の端部上のＭＩＧ層１０４に接続される。信号電荷集積領域への光の中で生成された信号は、埋められたドーピング１０６からＭＩＧ層１０４へ流れる。第１導電型のチャンネルストップドーピング１２１及び第２導電型のピクセルドーピング１３１の間は、第２のタイプの表面ドーピング１７１であり、これは既に特許出願ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８において導入されている。この表面ドーピング１７１は、作動中、好ましくは完全空乏型となる。第２導電型のピクセルドーピング１３１及び１３３は、好ましくは、ダブルＭＩＧＦＥＴのソースドーピングである。このソースとドレインドーピングとの間は、ダブルＭＩＧＦＥＴのゲート１４１及び１４２である。このクリアゲート１４３は、ＭＩＧ層及びクリアコンタクトの間に位置する第２のタイプのドーピング１９３を経由してＭＩＧ層１０４から第２導電型のクリアコンタクト１３４への信号電荷の流れを制御する。ドーピング１９３は、既に、ＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８において導入され、そして、埋もれたドーピング１０６を形成するのに使用される同じインプラントを形成することが好ましい。

ソース１３２は、一定の電流ソースＤに接続される。ＭＩＧにおける信号電荷の量は、Ｖ１電圧から推定できる。しかしながら、ＭＩＧの十分な容量は制限され、クリアコンタクト１３４は、付加的な電気回路１５０に接続される。信号電荷は、第１にダブルＭＩＧＦＥＴにより複数回読み出され、その後、それは、クリアコンタクトに伝送される。それから、信号電荷は、付加的な電気回路を使用することにより読まれる。もし、１又は両方の測定において所定の限界を超える場合に、付加的な電気回路から得られる結果が使用され、そして、もし、信号電荷の量が、前記限界よりも低い場合には、ダブルＭＩＧＦＥＴにより得られた測定結果が利用される。

図１に示される付加的な電気回路１５０は、１つの可能性のある態様を示している。この構成は、３つのトランジスタＡ，Ｂ及びＣから構成され、これらは、ソースＥの電流の１つのピクセルに属する。ポテンシャルＶ２は、クリアコンタクトに伝送される信号電荷の量を決定する。トランジスタＡは、信号電荷を測定するために使用され、トランジスタＢは、選択トランジスタであり、トランジスタＣはリセットトランジスタである。ポテンシャルＶ３及びＶ４は一定値である。付加的な電気回路として信号電荷の量を測定するためには、如何なる種類の電気回路も使用できることを注意することは重要である。即ち、図１の付加的な電気回路１５０は、３つのトランジスタＡ，Ｂ及びＣから構成されるが例示に過ぎない。例えば、線形応答領域と論理応答領域とを有する電気回路を使用することもできる。このように、ＭＩＧ検出器のダイナミックレンジは、莫大に向上させることができる。電気回路１５０における読み出しノイズを減ずるために、制御されたダブルサンプリングの技術もまた使用することができる。

図３により示された断面図は、切断線１８１に対応する。アイソレータ３０７及び埋もれたドーピング１０６の間には、チャンネルストップドーピングの第１導電型の延長３２０がある。コンタクトバイアスは、アイソレータ層３０７により削られることに注意すべきである。第２のアイソレータ層３０８の上には、不透明層１４４が設けられる。ＭＩＧ層の上には、バリア層３０５が設けられ、ＭＩＧ層の下には、バルク層３０３が設けられる。ドレイン１３３及びクリアコンタクト１３４の間には、付加的な表面ドーピング３７１が設けられる。図３では、ＭＩＧ層を向上させるために、第２導電型のドーピング３９２がソースドーピングの端の下の位置から、ＭＩＧＦＥＴのチャンネルの下の位置にまで延在する。即ち、ＭＩＧ層ドーピングの向上は、ドレインドーピングの縁の下の位置まで延びていない。

図２は、本発明の他の実施の形態を示す。第２のグローバルシャッターゲート２４７は、第２導電型のドーピング２９３を通してＭＩＧ層１０４から付加的な第２導電型のクリアコンタクト２３５への信号電荷の流れを制御する。第１のグローバルシャッターゲートは、ＭＩＧ層１０４からダブルＭＩＧＦＥＴのＭＩＧ層ドーピング３９２の向上させたものに対する信号電荷の流れを制御する。信号電荷の集積期間の間、第１のグローバルシャッターゲートは開き、第２のグローバルシャッターゲートは閉じる。一方で、信号電荷が読み出されている間、第１のグローバルシャッターゲートは閉じており、第２のシャッターゲートは開いている。このように、信号電荷の集積期間の始まりと終わりは、ピクセルマトリックスにおける全てのピクセルに対して同じにすることができる。

図２の検出器において、ＭＯＳクリアゲートは、２つの分かれたクリアゲートとしており、即ち、そこには、第１のクリアゲート２４４及び第２のクリアゲート２４５がある。ＭＯＳクリアゲートの第１は、行型でピクセルマトリクスにおけるクリアゲートに接続され、第２のクリアゲートは列型でピクセルマトリクスにおける第２のクリアゲートに接続される。個々のピクセルリセットの消費電力は、この構成ではとても小さくなる。切断線２８１は、第４図の断面図に対応する。

図５は、特許出願ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１において記載されるＭＩＧ検出器のための行型リセットを可能にする発明の他の実施の形態を示すものである。切断線５８１は、図６Aにおいて断面図、或いは、図６Bにおける断面図のいずれにも対応する。第２導電型の分離ドーピング５３６は、異なるピクセルのチャンネルストップドーピング６２１，６２２及び６２３を分離する。第２導電型の表面ドーピング６７１，６７２及び６７３は、異なるピクセルに属し、それらは、好ましくは、作動中に完全空乏型となる。図６Ｂの装置において、ＭＩＧ層１０４は、ギャップ６９１を有している。図１及び図２のＭＩＧ検出器は、ブルーム電流は、クリアコンタクトにより収集される。そして、図５のＭＩＧ検出器では、ブルーム電流は、ドレインドーピング１３１，１３３により収集される。分離したドーピングの部分は、ＭＯＳ構造により置き換えることが可能である。この場合に、ＭＯＳゲートは好ましくは分離ドーピングに接続される。切断線６８１，６８２及び６８６の電子ポテンシャルエネルギー曲線は、図７Ａ及び７Ｂに示される。図７Ａは、信号電荷集積期間に対応し、図７Ｂは、行型リセット操作の場合に対応する。図７Ａ及び７Ｂにおいて第１導電型はｎ型であり、第２導電型はｐ型である。第１導電型もまたｐ型とすることができ、第２導電型もまたｎ型とすることができる点は重要である。装置の裏側においては、導電層７０２が設けられる。分離ドーピング５３６を貫通する切断線６８６上の電子ポテンシャルエネルギーカーブは、集積期間におけるチャンネルストップドーピングを貫通する切断線６８１及び６８２上の電子ポテンシャルエネルギーカーブ７１１及び７１２と殆ど同じである。信号電荷集積期間において、分離ドーピングは、電子ポテンシャル−V_R1に接続され、チャンネルストップドーピングは、電子ポテンシャル−Ｖ_ＣＳに接続される。チャンネルストップ及びセパレーションドーピングは、互いに逆のバイアスをかけることができることに注意することは重要である。行リセット期間において、セパレーションドーピング及びチャンネルストップドーピング間の逆バイアスは、第１に電子ポテンシャル−V_R2に分離ドーピングを接続することにより高められる。この後、１つのチャンネルストップドーピング６２１と分離ドーピング５３６との間の逆バイアスは、チャンネルストップドーピング６２１をクリアポテンシャル−Ｖ_Ｃに接続することにより高められる。その結果として、ＭＩＧ層ドーピング３９２の向上における信号電荷は、ピクセル内のソース及びドレインドーピング１３２，１３１及び１３３により集められ、そこでは、チャンネルストップドーピングは、クリアポテンシャルに接続される。この後、チャンネルストップドーピング６２１は、電子ポテンシャル−Ｖ_ＣＳに再び接続される。読み出し期間の最後では、分離ドーピングは、電子ポテンシャル−Ｖ_Ｒ１に再び接続される。

ＷＯ２００６／０１８４７０Ａ１及びＷＯ２００６／０１８４７７Ａ１に記載されるＭＩＧ検出器における行リセットを実行する別の方法は、図８A，８Ｂ，８Ｃ及び８Ｄに示されている。図８Ａ−８Ｄの装置において、絶縁層８０９及び８２７により、ピクセルは互いに完全に絶縁されている。図８Ａ−８Ｄにおける装置は、ＳＯＩ絶縁層８０９が厚いＳＯＩ基板８１０及び薄いＳＯＩ半導体層の間に位置するＳＯＩウエハー上に作られる。薄いＳＯＩ半導体層は、バルク層、ＭＩＧ層、バリア層及びピクセルドーピングから構成される。ピクセルは互いに絶縁溝８２７により絶縁される。絶縁溝は、ＳＯＩ半導体層に溝を設け、溝を絶縁材料により埋めることにより作ることができる。図８Ａのチャンネルストップドーピング８２１において、チャンネルストップドーピング８２０の延長及び付加的なドーピング８２４は、全て第１導電型である。ソースを光りから遮る不透明層８４４は、好ましくは、正面の照明装置に加えられる。図８Ａ及び８Ｄにおける装置は、厚いＳＯＩウエハーから遠くなるようにエッチングすることにより背面照明として作ることができる。図８Ａの装置は、図８Ｂの装置とは異なる。即ち、前者の装置が埋もれたドーピング１０６を有し、後者の装置はそれを有さない点において異なる。

装置８Ｃ及び８Ｄにおいては、バルク層３０３及びＭＩＧ層３０４の両方が第２導電型である。バルク層３０３及びＳＯＩ絶縁層の界面には、ＷＯ２００６／０１８４７０Ａ１、ＷＯ２００６／０１８４７７Ａ１，ＦＩ２００４０９９６及びＷＯ２００６／００５８０３Ａ１で開示される伝導層がある。このような伝導層７０２は、図７Ａ及び図７Ｂに示されている。この伝導層は、例えば、二次元（２D)のチャージガス層から作ることができる。このような２Ｄのチャージガス層は、ＳＯＩ絶縁層における固定されたチャージの結果か、或いは、厚いＳＯＩ基板８１０に適切なバイアスをかけることにより作ることができる。図８Ｄの装置は、図８Ｃの装置とは、好ましくは不透明で、金属のような導電材料８２８が溝の絶縁構造に付加されている点において相違する。この導電材料は、厚いＳＯＩ基板にバイアスをかけ、分散した光からピクセルを遮ることに使用することができる。

図９は、本発明の一実施の形態を示すものであり、ここでは、信号電荷は、ＭＩＧ層１０４において、フローティングゲートを使用して破壊しないように読み込まれる。フローティングゲートは、読み出し回路９５０に接続される第２導電型のフローティングピクセルドーピング９３２を備えている。読み出し回路９５０は、例えば、付加的な電子回路１５０と同様とすることができる。ピクセルドーピング９３１及び９３３は、信号電荷をピクセルドーピング９３２及び９３３の下側に位置するＭＩＧ層ドーピング３９２間における信号電荷の前後への伝送のために使用される。ピクセルドーピング９３５は、クリアゲートであり、ドーピング１３４は、クリアコンタクトである。クリアコンタクト１３４は、付加的に、導体９５１により読み出し回路９５０に接続されることができる。このように、検出器のダイナミックレンジは、第２の電気回路１５０をクリアコンタクトに接続することなく向上させることができる。信号電荷は、第１にフローティングゲート構成により測定され、その後、信号電荷は、クリアコンタクトへと運ばれ、そこでは、それが再び読み込まれる。もし、信号電荷の測定量が所定の限界を超える場合には、後で測定された結果が選ばれる。もし、信号電荷の測定量が所定の量を上回らない場合には、前者の測定が選ばれる。

図１０Ａは、本発明の一実施の形態を示しており、そこでは、切断線１０８１及び１０８２は、図１０Ｂ及び図１０Ｃにより示される断面図に対応している。図１０Bにおいて、２つのブラケットの間の領域は、第２導電型のドーピング１０９３であり、これは、第２導電型のＭＩＧ層１０４と第２導電型のクリアコンタクト１３４に接続される。この場合、ＭＩＧ層１０４、バリア層３０５及びドーピング１０９３は、第２及び第１導電型の２つの重複するドーピングを形成する。

ＭＯＳＦＥＴは、ＭＩＧと連結するために使用されるトランジスターであるだけではない。図１１において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ＢＪＴ（Bipolar Junction Transistor）と置き換えられ、ダブルＭＩＧＢＪＴを形成する。第２導電型のピクセルドーピング１１３１及び１１３２は、ベースドーピングであり、第１導電型のドーピング１１５１及び１１５２は、ＭＩＧＢＪＴのエミッタドーピングである。第１導電型のチャンネルストップドーピング１２１は、エミッタにより放出された第１導電型の電荷を収集するＭＩＧＢＪＴのコレクタとして作用する。これらの３つの伝統的なＢＪＴのノードに加えて、ＭＩＧＢＪＴにおいては４つのノード、即ち、ＭＩＧがある。

図２０において、ＭＯＳＦＥＴは、接合電界効果トランジスタ（JFET）により置き換えられており、そこでは、ゲートドーピングは、ＭＯＳゲート１２４１及び１２４２により置き換えられる。ピクセルドーピング１２３１及び１２３２は、ソース、ドレイン及びチャンネルドーピングとして作用する。

これまでに説明してきたＭＩＧを備えたトランジスタの全てにおいて、ＭＩＧにおける信号電荷は、効果チャンネル又はベース幅を減じる。図１３及び図１４は、ＭＩＧを備えたトランジスタを示しており、そこでは、ＭＩＧの信号電荷は、効果チャンネル又はベース幅を増やしている。図１３において、第２導電型のピクセルドーピング１３３１及び１３３２は、コレクタドーピングとして働き、そして、第１導電型のエミッタ１３６１及び１３６２は、ベースドーピングとして働く。第２導電型のエミッタ１３６１及び１３６２は、例えば、多結晶シリコンのような多結晶の半導体材料から形成される。図１４では、ピクセルドーピング１４０６は、チャンネルストップドーピング１４２１を封入された連続層である。第１導電型のピクセルドーピング１４０６の内側には、２つのＭＯＳＦＥＴのソース及びドレインドーピング１４５１，１４５２，１４５３及び１４５４がある。導体１４４１及び１４４２１は、２つのＭＯＳＦＥＴのゲートである。

作動中に逆バイアスが、チャンネルストップドーピングかバルク層へのコンタクトとすることができる第２導電型及び第１導電型のコンタクトのピクセルドーピング間に接続することに注意することが重要である。第１の接点は、半導体検出器で作られた第２の電荷を収集する。ＭＩＧ層及びクリアコンタクト間のドープされた領域（１９３，１０９３）は、バリア層ネットドーピングの部分的な低減又はＰＣＴ／ＦＩ２００６／０００００９及びＰＣＴ／ＦＩ２００６／００００５８に提案されるような溝により置き換えることができる。ＭＩＧＦＥＴゲート絶縁体３０７は、好ましくは、厚く、そして、Ｌｏｗ−ｋ材料により作ることが好ましい。絶縁層３０７は、例えば、Ｌｏｗ−ｋ絶縁材料を膜厚１９０ｎｍとして、シリコンダイオキサイドの１０ｎｍの層上に作ることができる。

ＭＩＧ検出器のダイナミックレンジは、いくつかの異なる集積時間のイメージを観察することにより向上させることができる。一つの例として、信号電荷が測定され、リセットされた後の４０ｍｓの集積時間を第１に使用することができる。次に、前記イメージを４ｍｓ及び０．４ｍｓの集積時間で観察する。このようにして、ダイナミックレンジは、１００倍向上する。信号電荷は、好ましくは、第１の集積時間後に複数回測定するだけでなく、第２及び第３の集積時間後にも１度測定することが好ましい。しかしながら、このアプローチは、早く移動するもののイメージがぶれる点において問題がある。信号電荷が、インパクトイオン化プロセスによりダブルＭＩＧ検出器におけるＭＩＧ層ドーピングの部分的な向上間において前後して伝送される間、何度か掛け合わされる。しかしながら、これは、ＭＩＧ検出器への高い十分な電圧を必要とする。

単一のトランジスタ又は複数のトランジスタピクセルをダブルトランジスタピクセルの代わりに使用することができる。ＭＯＳＦＥＴ、ＪＦＥＴ及びＢＪＴの代わりに、ユニポーラ又はバイポーラのトランジスタをピクセルにおいて使用することができる。ＦＥＴのソース又はバイポーラトランジスタのエミッタのソースは、フロートさせるようにしてもよいし、キャパシタに接続してもよい。ピクセルは、好ましくはＭＯＳ構造に形成、或いは、ドーピング構造に形成されたリング形状のガード構造により、ピクセルエリアを増加させるために囲まれる。本発明のドーピングもまた、異なるマスク、異なるエネルギー、異なる添加物、異なる角度及び異なる伝導タイプのインプラントを使用する如何なる方法においても調整することができる。いくつかの場合では、ドーピングもまた、適切な材料、即ち、オーミック又はSchottkyタイプの接続により置き換えることができる。導電材料は、好ましくは、シリコンだけでなく他の半導体材料も使用することができる。半導体材料としては、例えば、ゲルマニウムを使用することができる。また、絶縁層１３０７を通過する接合開口及び異なるドーピングへの接合は図示していない。ＭＩＧ検出器は、前後で照明されることができる。また、前後の両方から照らされるＭＩＧ検出器において、非反射コート、シンチレータコート、カラーフィルタ又はマイクロレンズを設けることもできる。

読み出し及び選択電子部品を検出チップに設けることもできる。本実施の形態の検出器を含む装置もまた他の半導体チップを含んでもよく、それらのいくらかは検出器のピクセルに結合される。これは、検出、増幅、読み出し及びいくらかの場合には、とても小さいスペースであるＭＣＭ(multi-chip module)のようなストレージを含むとても小さな構造物に適用可能である。

ダイナミックレンジを向上させるためにクリアコンタクトは、付加的な読み出し回路に接続された本発明の一実施の形態の説明図 ピクセルマトリクスにおけるそれぞれのピクセルに対して集積時間の開始と終了時間が同じにすることができるように図１の構造に２つのグローバルシャッターゲートを付加した本発明の一実施の形態の説明図 図１に示された装置の断面図 図２に示された装置の断面図 近接するピクセルのチャンネルストップドーピングからチャンネルストップドーピングを分離した本発明の一実施の形態の説明図 （Ａ）図５で示された装置の断面図（Ｂ）図５で示された装置の変更断面図 （Ａ）集積の間に図６（Ａ）で示された装置の電位ポテンシャルの説明図（Ｂ）リセット間の図６（Ａ）で示される装置の電位ポテンシャルの説明図 （Ａ）ＳＯＩ技術を使用した互いのピクセルが完全に絶縁された本発明の一実施の形態の説明図（Ｂ）ＳＯＩ技術を使用した互いのピクセルが完全に絶縁された本発明の他の実施の形態の説明図（Ｃ）ＳＯＩ技術を使用した互いのピクセルが完全に絶縁された本発明の更なる他の実施の形態の説明図（Ｄ）ＳＯＩ技術を使用した互いのピクセルが完全に絶縁された本発明の更なる他の実施の形態の説明図 フローティングゲートを使用した負荷信号が検出されたＭＩＧ検出器の説明図 （Ａ）２つの重複するドーピングから形成されたクリア構成を有するＭＩＧ検出器の説明図（Ｂ）（Ａ）において示された装置の断面図（Ｃ）（Ａ）において示された装置の断面図 ２つのＭＩＧＢＪＴ構成の説明図 ２つのＭＩＧＢＪＴ構成の変更例の説明図 ２つのＭＩＧＢＪＴ構成の変更例の説明図 ２つのＭＩＧＢＪＴ構成の変更例の説明図

Claims (16)

1. 半導体放射線検出装置であって、半導体材料のバルク層（１０３）を備え、前記バルク層（３０３）の第１の表面上に、
   − 第２導電型の半導体材料の修正された内部ゲート層（１０４）、
   − 第１導電型の半導体材料のバリア層（３０５）及び
   − ピクセルドーピングに対応するピクセルを生成するために少なくとも１つのピクセル電圧に結合されるように適合された第２導電型の半導体材料のピクセルドーピング（１３１，１３２，１３３）
   の順で備え、
   − 前記装置は、第１導電型の第１のコンタクトを備え、
   − 前記ピクセル電圧は、前記ピクセルドーピングと第１のコンタクトの間のポテンシャルの相違として規定され、
   − 前記装置は、フローティングゲート構成を利用して前記修正された内部ゲート層から信号電荷を読み出す手段を備え、その中で読み出しトランジスタのゲートは、前記ピクセル電圧のそれぞれにおいて浮いていることを特徴とする半導体放射線検出装置。
2. ピクセル間のチャンネルストップドーピング（１２１，６２１，８２１）は、第１のコンタクトに対応することを特徴とする請求項１に記載の半導体放射線検出装置。
3. クリアコンタクト（１３４）を有することを特徴とする請求項１又は２に記載の半導体放射線検出装置。
4. 修正された内部ゲート層（１０４）及びクリアコンタクト（１３４）間の第２伝導タイプのドープされた領域（１９３，１０９３）を有することを特徴とする請求項３に記載の半導体放射線検出装置。
5. 修正された内部ゲート層及びクリアコンタクト間に前記バリア層ネットドーピングの部分的な低減、又は、修正された内部ゲート層及びクリアコンタクト間の溝を有することを特徴とする請求項３に記載の半導体放射線検出装置。
6. ゲート（１４３）は、修正された内部ゲート層（１０４）からクリアコンタクト（１３４）への信号電荷の流れを制御することを特徴とする請求項３乃至５の何れか１項に記載の半導体放射線検出装置。
7. 修正された内部ゲート層（１０４）からクリアコンタクト（１３４）への信号電荷の流れを制御する２つのゲート（２４４，２４５）を有することを特徴とする請求項３乃至５の何れか１項に記載の半導体放射線検出装置。
8. クリアコンタクトに接続された付加的な電気回路（１５０）を有することを特徴とする請求項３乃至７の何れか１項に記載の半導体放射線検出装置。
9. 付加的な電気回路（１５０）がクリアコンタクトにより集められた信号電荷の量を測定するために適用されることを特徴とする請求項７に記載の半導体放射線検出装置。
10. 第１のグローバルシャッターゲート（２４６）及び第２のグローバルシャッターゲート（２４７）を備え、第１のグローバルシャッターゲートは、ＭＩＧ検出器への信号電荷の流れを制御し、第２のグローバルシャッターゲートは、クリアコンタクト（２３５）への信号電荷の流れを制御することを特徴とする請求項１乃至９の何れか１項に記載の半導体放射線検出装置。
11. 信号電荷集積期間において、第１のグローバルシャッターゲートは開き、第２のグローバルシャッターゲートは閉じ、信号電荷読み出し期間において第１のグローバルシャッターゲートは閉じ、第２のグローバルシャッターゲートは開くことを特徴とする請求項１に記載の半導体放射線検出装置。
12. チャンネルストップドーピング（６２１，６２２，６２３）は、分離ドーピング（５３６）により分離されることを特徴とする請求項１又は２に記載の半導体放射線検出装置。
13. 行型のリセット可能な期間において、分離ドーピングは、チャンネルストップドーピングを絶縁することを特徴とする請求項１に記載の半導体放射線検出装置。
14. ピクセルは、絶縁材料（８０９，８２７，３０７）により完全に絶縁されることを特徴とする請求項１又は２に記載の半導体放射線検出装置。
15. 溝（８２７）の内側には、不透明材料（８２８）又は導電材料（８２８）又は不透明及び導電材料（８２８）を有することを特徴とする請求項１４に記載の半導体放射線検出装置。
16. 信号電荷は、読み出し回路（９５０）に接続されたピクセルドーピング（９３２）を有するフローティングゲート構成を使用して読み出されることを特徴とする請求項１に記載の半導体放射線検出装置。

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