JP2022131332A - 半導体装置 - Google Patents

Abstract

【課題】集積度を高めることで電荷の収集効率を高めた半導体装置を提供することを目的とする。【解決手段】半導体装置１０は、ＢＯＸ層２２の第１の面と対向する第２の面に接した支持基板１４に形成された、素子領域に対応する第１領域と異なる第２領域に設けられたｐ型の電極２４と、ＢＯＸ層２２の第２の面に接した支持基板１４に形成された一部の領域であり、第１領域、及び電極２４を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたｐ型の電荷遮蔽層１８と、ＢＯＸ層２２の第２の面に接した支持基板１４に形成された、ｎ型の検出電極３０と、ＢＯＸ層２２の第２の面に接した支持基板１４に形成された電荷収集層１６と、を備え、ＢＯＸ層２２に接して形成される転送電極ＴＧ１と検出電極３０との距離が平面視において隣接する。【選択図】図２

Description

特許法第３０条第２項適用申請有り 令和２年１２月８日 ｈｔｔｐｓ：／／ｗｗｗ．ｉｔｅ．ｏｒ．ｊｐ／ｗｉｎｔｅｒ／２０２０／ｗｉｎｔｅｒ２０２０．ｚｉｐにて公開 令和２年１２月２４日 映像情報メディア学会 創立７０周年記念大会 にて公開

本発明は、半導体装置に関する。

一般に、対象物との距離の測定に用いるセンサの一種として、光の飛行時間を用いて距離画像を取得する光飛行時間（ＴＯＦ：Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）型のセンサが知られている。ＴＯＦ型の距離イメージセンサでは、距離画像の取得に、測距用の光の検出用のフォトダイオードを備えた画素を有する半導体装置を備えた固体撮像装置が用いられる。

ＴＯＦ型のセンサは、ドローン又は自動車における高度運転支援などへの応用が期待され注目が集まっている。これらの用途においては直接ＴＯＦ法が主流であるが、画素回路が複雑で空間分解能を高めることが難しい。一方で、計測した光の量から間接的に時間を算出する間接ＴＯＦ法による距離イメージセンサは、画素構造が単純であり、空間解像度の高い距離イメージセンサを実現する上で有利である。

一般に、固体撮像装置に用いられる半導体装置として、同一の半導体基板に、光の検出用のフォトダイオードとトランジスタとが形成されている半導体装置が知られている。この種の半導体装置として、例えば、特許文献１～３には、いわゆるＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）と呼ばれる、酸化膜（絶縁層）を埋め込んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置が開示されている。

特開２０１４－１３０９２０号公報 特開２００６－１７３３５１号公報 特開２０１２－０８００４５号公報

ＴＯＦ型のセンサは屋外で利用されることが多い。そのため、ＴＯＦ型のセンサに用いるために屋外の利用に耐えうる素子の開発が強く望まれている。屋外用途においては，太陽光スペクトルが低下する９４０ｎｍ付近を使用することが必須となるが、撮像素子側の量子効率の低下と時間応答の劣化とが問題となる。特に、長距離においては、アイセーフによって制限された光源パワーを有効に使うために、高い量子効率が必要である。

本発明は、上記の点に鑑みてなされたものであり、集積度を高めることで電荷の収集効率を高めた半導体装置を提供することを目的とする。

本発明の第１態様に係る半導体装置は、素子領域に回路素子が形成されたＳＯＩ基板と、前記ＳＯＩ基板に接する第１の面を有する絶縁層と、第１導電型の支持基板とが積層された半導体装置であって、前記ＳＯＩ基板に接する前記絶縁層の第１の面と対向する第２の面に接した支持基板に形成された、前記素子領域に対応する第１領域と異なる第２領域に設けられた前記第１導電型の第１半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された一部の領域であり、前記第１領域、及び前記第１半導体層を覆う領域を少なくとも含む領域に設けられた、前記第１導電型の第２半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された、第２導電型の第３半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された前記第１半導体層、前記第２半導体層、及び前記第３半導体層が設けられた部分の前記絶縁層の前記第２の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第２導電型の第４半導体層と、前記支持基板の前記第３半導体層に接する面と対向する面に設けられ、前記支持基板を空乏化する電位を与えるための前記第１導電型の電極層と、を備え、前記ＳＯＩ基板には、前記素子領域と異なる領域に、前記支持基板で発生した電荷を前記第３半導体層に転送するための転送電極が形成され、前記転送電極と前記第３半導体層との距離が平面視において隣接する。

本発明の第２態様に係る半導体装置は、前記転送電極と前記第３半導体層とは、セルフアラインメントによって形成されている。

本発明の第３態様に係る半導体装置は、前記転送電極は、間隔を置いて配置される複数の電極からなる。

本発明によれば、転送電極と前記第３半導体層との距離が平面視において隣接することで集積度を高め、電荷の収集効率を高めた半導体装置を提供することができる。

実施形態に係る半導体装置の平面図である。 図１に示した半導体装置のＸ－Ｘ’線における断面図である。 半導体装置１０の断面図である。 比較例の半導体装置の平面図である。 比較例の半導体装置の平面図である。 実施形態に係る半導体装置の平面図である。 実施形態に係る半導体装置の平面図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

図１は、本実施形態に係る半導体装置１０の平面図である。また、図２は、図１に示した半導体装置１０のＸ－Ｘ’線における断面図である。図１及び図２に示した、本実施形態に係る半導体装置１０は、間接ＴＯＦ法による距離イメージセンサとして用いられる固体撮像装置の１つの画素に対応する領域に設けられうる。

なお、本実施形態では、第１導電型の一例がｐ型であり、第２導電型の一例がｎ型である場合について説明する。なお、本発明においては、第１導電型がｎ型、第２導電型がｐ型であってもよい。

図１に示したように、本実施形態に係る半導体装置１０は、中央ゲートＧＣ、転送ゲートＧ１～Ｇ４、ドレインゲートＧＤ、浮遊拡散層（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；ＦＤ）部ＦＤ１～ＦＤ４、及びドレインノードＤＲを備える。

また、図２に示したように、本実施形態に係る半導体装置１０は、裏面電極１２、ｐ型（ｐ－－）の支持基板１４、電荷収集層１６、電荷遮蔽層１８、画素分離層２０、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層２２、ｐ型の電極２４、電界緩和層２８、及びｎ型の検出電極３０を備える。

裏面電極１２は、ｐ型シリコン（Ｓｉ）の半導体基板であり、本発明の電極層の一例である。裏面電極１２に光等の電磁波が照射されることで、支持基板１４に電荷が発生する。

本実施形態の支持基板１４は、シリコン（Ｓｉ）の、不純物の濃度が、６×１０^１１ｃｍ^－３程度の半導体基板である。なお、支持基板１４の厚み（図２における下方向の厚さ）は、検出対象の光に応じて定めればよい。また、支持基板１４の材質等も、検出対象の光に応じて定めればよく、例えば、シリコンに限定されず、ゲルマニウム（Ｇｅ）、テルル化カドミウム（ＣｄＴｅ）、及びテルル化亜鉛カドミウム（ＺｎＣｄＴｅ）等を用いてもよいし、さらに、不純物の濃度も、本実施形態に限定されない。

ｎ型（ｎ－）のｗｅｌｌ層である電荷収集層１６は、支持基板１４の裏面電極１２が設けられている面と対向する面に設けられている。本実施形態の電荷収集層１６が、本発明の第４半導体層の一例である。

また、本実施形態の電荷収集層１６は、電子を検出電極３０に向けてＢＯＸ層２２の第２の面に沿った方向にドリフトさせる機能も有する。本実施形態の電荷収集層１６は、少なくとも電荷遮蔽層１８の下面に設けられていることが好ましく、電荷遮蔽層１８及び電極２４等のｐ型の半導体層と支持基板１４との間の全体に設けられていることがより好ましい。

電荷遮蔽層１８は、電荷収集層１６が収集した電荷が検出電極３０に直接入らないために設けられる層であり、ｐ型の半導体層（ｐ－層）である。電荷遮蔽層１８は、本発明の第２半導体層の一例である。

画素分離層２０は、隣の画素と分離するために設けられる層であり、ｐ型の半導体層（ｐ－層）である。

ＢＯＸ層２２は、本発明の絶縁層の一例である。ＢＯＸ層２２の、支持基板１４側ではない面にはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体層が形成される。図２に示した例では、ＳＯＩ半導体層に中央ゲートＧＣ、転送ゲートＧ１、Ｇ４が形成されている。

電極２４は、裏面電極１２と電気的に接続されており、支持基板１４及び電荷収集層１６を空乏化する際に、電源４０により電圧Ｖ_ＢＢが印加される。電圧Ｖ_ＢＢは、支持基板１４の空乏化の程度、又は支持基板１４の厚みに応じて定められる。本実施形態の電極２４が、本開示の第１半導体層の一例である。

電界緩和層２８は、検出電極３０の周囲に設けられており、電界を緩和して暗電流が小さくなるようにするために設けられる層である。

検出電極３０は、裏面電極１２への電磁波の照射によって発生した電荷を検出する電極である。検出電極３０はＦＤ部の構成の一部である。本実施形態の検出電極３０が、本発明の第３半導体層の一例である。

本実施形態に係る半導体装置１０は、素子分離構造にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用している。素子分離構造にＳＴＩを採用することで、ゲート間のギャップによる電位障壁やディップの発生を抑えることができる。

図２を用いて半導体装置１０の作用を説明する。半導体装置１０の裏面電極１２に電磁波が照射されると、電磁波の照射によって裏面電極１２で発生した電荷が電荷収集層１６に集められる。電荷収集層１６に集められた電荷は、ＳＯＩ半導体層で形成され、所定の電圧が印加される転送ゲートＧ１、Ｇ４によって引き上げられる。

転送ゲートＧ１、Ｇ４によって引き上げられた電荷は、Ｎ型の半導体層（Ｎ＋層）のＦＤ部ＦＤ１、ＦＤ４に転送される。そして、ＦＤ部ＦＤ１、ＦＤ４に転送された電荷は、検出電極３０から信号として取り出される。

また、転送ゲートＧ１～Ｇ４とＦＤ部とはＮ層で同電位となっている。そのため、転送ゲートＧ１、Ｇ４によって引き上げられた電荷の一部は転送ゲートＧ１、Ｇ４を介さず直接ＦＤ部に入ってしまう。そのため、ＦＤ部の下には、図２に示したように、電荷を遮蔽する電荷遮蔽層１８を設け、裏面から来る電荷がＦＤ部に直接入らないようにしている。

本実施形態に係る半導体装置１０を用いた固体撮像装置が撮像を行う際、撮像期間（光が照射されている期間）中に転送ゲートＧ１～Ｇ４に印加される電圧を切り替える。光が照射されるタイミングがずれると、転送ゲートＧ１～Ｇ４に対応して設けられる検出電極３０により排出される信号電荷の量がそれぞれ異なる。照射される光が測距用の光パルスの場合、本実施形態に係る半導体装置１０を用いた固体撮像装置によって、この排出される信号電荷の量の比から、光パルスの遅れ時間の推定が可能となる。

そして、本実施形態に係る半導体装置１０は、ＦＤ部ＦＤ１～ＦＤ４と、転送ゲートＧ１～Ｇ４とが、平面視において隣接していることを特徴とする。ＦＤ部ＦＤ１～ＦＤ４と、転送ゲートＧ１～Ｇ４とが、平面視において隣接していることにより、プロセスばらつきによるＦＤ部ＦＤ１～ＦＤ４と、転送ゲートＧ１～Ｇ４との距離のばらつきが無くなる。

本実施形態に係る半導体装置１０は、ＦＤ部ＦＤ１～ＦＤ４を自己整合的に形成する。すなわち、本実施形態に係る半導体装置１０は、セルフアラインメントによってＦＤ部ＦＤ１～ＦＤ４と、転送ゲートＧ１～Ｇ４とを作製する。セルフアラインメントを用いることで、ＦＤ部ＦＤ１～ＦＤ４と、転送ゲートＧ１～Ｇ４とが、平面視において隣接するように作製することが可能となる。

ＳＯＩ半導体層で形成される転送ゲートＧ１～Ｇ４は、それぞれ、所定の間隔を置いて作製された複数の電極が配置される構成であってもよい。図３は、半導体装置１０の断面図である。図３には、転送ゲートＧ１の代わりに転送ゲートＧ１ａ、Ｇ１ｂ、Ｇ１ｃが、ＳＯＩ半導体層で所定の間隔で配置されて作製されている例が示されている。そして、転送ゲートＧ１ａは、ＦＤ部ＦＤと平面視で隣接するように作製されている。

図３に示したように、転送ゲートが所定の間隔を置いて作製された複数の電極が配置される構成であることで、転送ゲートのそれぞれの電極（転送ゲートＧ１ａ、Ｇ１ｂ、Ｇ１ｃ）に異なる電圧を印加することができる。すなわち、転送ゲートのそれぞれの電極に異なる電圧を印加し、電位勾配をかけることで、ポテンシャル勾配の細かい制御が可能となる。そして、図３に示した半導体装置１０は、電磁波の照射によって裏面電極１２で発生した電荷ＰＣの効率の良い収集が可能となる。

本実施形態に係る半導体装置１０の効果を説明する。図４及び図５は、比較例の半導体装置の平面図である。図５は、図４の符号Ａで示した範囲を拡大して示したものである。この比較例は「S.lee, K.Yasutomi, M.Morita, H.Kawanishi, S.Kawahito “A Time-of-Flight Range Sensor Using four-tap Lock-in Pixels with High Near Infrared Sensitivity for LiDAR Applications”, MDPI Sensors 2020, 20, 116(Dec. 2019)」において開示されたものである。また、図６及び図７は、本実施形態に係る半導体装置１０の平面図である。図７は、図６の符号Ｂで示した範囲を拡大して示したものである。

比較例の半導体装置は、図５に示したように、転送ゲートＧ３とＦＤ部ＦＤとの間に距離がある。そして、転送ゲートＧ３とＦＤ部ＦＤとの間隔が製造ばらつきによって離れると、ＦＤ部ＦＤにポテンシャルバリアが形成され、転送ゲートＧ３をオンしてもＦＤ部ＦＤに電荷が転送されない。逆に転送ゲートＧ３とＦＤ部ＦＤとの間隔が製造ばらつきによって近づくと、転送ゲートＧ３をオフしても、ＦＤ部ＦＤにポテンシャルバリアが形成されず、ＦＤ部に電荷が転送されてしまう。

これに対して、本実施形態に係る半導体装置１０は、転送ゲート及びＦＤ部の作製をセルフアライン化することで、図７に示したように、平面視で転送ゲートＧ３とＦＤ部ＦＤとが隣接する。本実施形態に係る半導体装置１０は、転送ゲート及びＦＤ部の作製をセルフアライン化することで、転送ゲートとＦＤ部との間の距離がゼロになり、比較例の半導体装置で生じていた、製造ばらつきに起因する転送ゲートとＦＤ部との間の距離のばらつきが無くなる。

このように、本実施形態に係る半導体装置１０は、平面視で転送ゲートとＦＤ部とが隣接していることで、転送ゲートとＦＤ部とが隣接しない場合と比較して、電磁波の照射によって発生した電荷を効率よく検出電極３０から取り出すことができる。

また、比較例の半導体装置は、ＦＤ部の面積が大きく，読み出し回路の実装を含めて微細化が困難であった。これに対して、本実施形態に係る半導体装置１０は、ＦＤ部を転送ゲートに近づけて作製することができるので、比較例の半導体装置と比較して微細化が可能となる。

本実施形態に係る半導体装置１０は、比較例の半導体装置と比較して、集積度を高め、電荷の収集効率を高めることが出来るので、対象物との距離の測定に用いる固体撮像装置に用いることに好適である。

なお、上記実施形態で説明した半導体装置１０の構成は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。

１０ 半導体装置
１２ 裏面電極
１４ 支持基板
１６ 電荷収集層
１８ 電荷遮蔽層
２０ 画素分離層
２２ ＢＯＸ層
２４ 電極
２８ 電界緩和層
３０ 検出電極
ＦＤ１～ＦＤ４ 浮遊拡散層（ＦＤ）部
Ｇ１～Ｇ４ 転送ゲート
ＧＤ ドレインゲート

Claims (3)

1. 素子領域に回路素子が形成されたＳＯＩ基板と、前記ＳＯＩ基板に接する第１の面を有する絶縁層と、第１導電型の支持基板とが積層された半導体装置であって、
   前記ＳＯＩ基板に接する前記絶縁層の第１の面と対向する第２の面に接した支持基板に形成された、前記素子領域に対応する第１領域と異なる第２領域に設けられた前記第１導電型の第１半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された一部の領域であり、前記第１領域、及び前記第１半導体層を覆う領域を少なくとも含む領域に設けられた、前記第１導電型の第２半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された、第２導電型の第３半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された前記第１半導体層、前記第２半導体層、及び前記第３半導体層が設けられた部分の前記絶縁層の前記第２の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第２導電型の第４半導体層と、
   前記支持基板の前記第３半導体層に接する面と対向する面に設けられ、前記支持基板を空乏化する電位を与えるための前記第１導電型の電極層と、
   を備え、
   前記ＳＯＩ基板には、前記素子領域と異なる領域に、前記支持基板で発生した電荷を前記第３半導体層に転送するための転送電極が形成され、
   前記転送電極と前記第３半導体層との距離が平面視において隣接する、半導体装置。
2. 前記転送電極と前記第３半導体層とは、セルフアラインメントによって形成された、請求項１に記載の半導体装置。
3. 前記転送電極は、間隔を置いて配置される複数の電極からなる、請求項１又は請求項２に記載の半導体装置。

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