KR101143346B1 - 변형 내부 게이트 구조를 갖는 반도체 방사선 검출기 - Google Patents

변형 내부 게이트 구조를 갖는 반도체 방사선 검출기 Download PDF

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Abstract

하나의 반도체 방사선 검출기 소자가 제1 전도형(a first conductivity type)의 하나의 전도성 배면 레이어(102)와 하나의 벌크 레이어(bulk layer)(103)를 포함하여 구성된다. 전도성 배면 레이어(102)와 마주보게, 제2 전도형의 하나의 변형 내부 게이트 레이어(104), 제1 전도형의 하나의 장벽 레이어(barrier layer)(105) 및 제2 전도형의 화소 도핑부들(pixel dopings)(110, 112, 506, 510, 512)이 있다. 이 화소 도핑부들은 화소 전압(pixel voltage)에 결합되기에 적합하며, 이 화소 전압은 전도성 배면 레이어(102)의 전위에 대한 전위차로서 정의되며, 신호 전하(signal charges)를 트래핑(trapping)하기 위해 검출기 재료(detector material) 내측에 전위 최소치들을 발생시킨다.

Description

변형 내부 게이트 구조를 갖는 반도체 방사선 검출기{Semiconductor radiation detector with a modified internal gate structure}
본 발명은 일반적으로 반도체 방사선 검출기 기술에 관한 것이다. 특히, 본 발명은 검출기에서 상이하게 도핑된 반도체 영역들(differently doped semiconductor regions)이 서로에 대해 배치되는 방법과 반도체 방사선 검출기의 성능을 최대화시키기 위해 그 전위를 취급하는 방법에 관한 것이다.
반도체 방사선 검출기의 동작 원리는 전기장이 존재하는 소위 공핍된 반도체 볼륨(depleted semiconductor volume)을 만드는, 역 바이어스 pn-접합(reverse biased pn-junction)을 기초로 한다. 입사하는 광자(또는 알파 또는 베타 입자 또는 광자와 같은 하나의 입자)는, 전자/홀 쌍들을 국부적으로 만드는, 광전자 효과를 일으킨다. 공핍 구역의 전기장은, 그 한 유형이 신호 전하로 사용되는, 하나의 전하 캐리어들을 분리한다. 신호 전하의 측정량은 방사선의 강도(intensity)를 결정하기 위해 사용된다.
공지된 반도체 방사선 검출기는, 측정되기 전에 그 전하가 가능한 한 긴 거리로 전송되는 것을 의미하는, 하나의 전하 전송 소자(charge transfer device: CTD)로서 특징지어질 수 있는, 전하 결합 소자(CCD: charge-coupled device)이다. 초기의 CCD들은, 전하가 실리콘 실리콘-2산화물 인터페이스(silicon silicon-dioxide interface)에서 전송되는, 표면 채널 형 소자들이었다. 그러나, 이 인터페이스는, 전송될 전하를 트래핑하는(trapping) 많은 표면을 가지며, 이에 따라 전하 전송 효율을 감소시킨다. CCD들의 성능에 대한 주된 개선점은, 신호 전하가 표면 아래의 채널에 전송되는, 매설 채널(buried channel) CCDs로의 변환(transition)이다.
입사 방사선이 전하 전송 게이트를 관통하는 전방 조사 소자들(front illuminated devices)에서, 게이트와 절연 물질들(isolation materials)이 방사선의 일부를 흡수한다. 그러한 흡수는 청색 광, 자외선(UV) 및 연성(soft) X-레이 방사선에 대해 그리고 저에너지 입자들에 대해 특히 강하며, 방사선 검출기의 소위 청색광 반응(blue response)을 해친다. 청색광 반응을 개선하는 분명한 방법은 모든 전하 조작 회로 소자(charge manipulating circuitry), 즉 방사선에 민감하지 않은 두꺼운 물질층이 소자의 앞면에 있는, 후방 조사 소자(back illuminated devices)를 사용하는 것이다.
종래의 후방 조사 CCD의 배면에 있는 중성 기판(neutral substrate)은, 좋은 청색광 반응을 얻기 위해 식각하여 제거하여야(etched away) 하는데, 이것은 이들 소자를 매우 얇게: 일반적으로 50㎛ 정도 또는 더 얇게 한다. 이러한 박형화(thinning) 처리는 매우 어렵고, 낮은 제조효율을 가져오기 쉽다. 박형 기판은 또한 다른 문제들을 야기한다. 적색 및 근적외 광자들의 실리콘에 대한 침투 깊이는 기판 두께보다 당연히 크며, 나쁜 적색광 반응과 테두리 현상(fringing), 즉 이 미지에 파형 패턴을 생기게 한다. 박형 바이어스 배면 레이어의 사용(the introduction of a thin biased backside layer)은 예를 들어 미국 특허 제6,025,585 호 및 제6,259,085호에 기술되어 있는데, 고저항 기판과 결합되어, 후방 조사 CCD에 두꺼운 완전 공핍 기판(thick fully depleted substrates)을 사용할 수 있게 하였으며, 그 결과 좋은 적색광 반응과 청색광 반응을 모두 얻었다.
번짐(blooming)은, 이미지내의 밝은 부위(bright spot)가 상응하는 화소의 전하 수집 우물(charge collection well)을 채우기에 충분한 신호 전하가 생기고 인접한 화소들을 채우기 시작할 때 발생하는 간섭 효과(interfering effect)이다. 이 현상은 번짐방지(antiblooming) 구조의 사용에 의해 방지될 수 있다. 그러나, 미국 특허 제6,259,085호에 공개된 완전히 공핍된 후방 조사 CCD(back illuminated CCD)는 그러한 번짐방지 구조가 없다. 얼룩(smearing)은, 밝은 부위가 그곳을 통해 이송된 모든 전하 패킷들(charge packets)에 전하를 추가할 때 전하 이송 페이스(charge transportation phase) 동안에 관찰되는 또 다른 문제이다.
미국 특허 제6,259,085호 그리고 일반적으로 CCD들에서의 추가적인 문제는, 이미지의 하나의 단편(fraction)만에 대해 관심을 가지고 있더라도, 전체 이미지 프레임이 이송되고 판독되어야 한다는 점이며, 이는 CCD들의 동작을 유연하지 못하고 느리게 만든다. 이러한 문제들은, 화소들이 무작위로(randomly) 판독될 수 있고, 신호 전하가 이송되지 않아 그들을 빠르고 유연하게 하고 그리고 얼룩이 생기지 않게(immune to smear) 하는, 활성 화소 센서들(APS)에는 존재하지 않는다. APS 검출기들에서 결함있는 화소들은, CCD들에서와 달리 다른 화소들에 영향을 주지 않 을 것이며, 이는 제조 수율(fabrication yield)을 증가시키고 제조 비용을 감소시킨다. 그러나, 각 화소마다 고품질 증폭기가 부착되지 않는 한 이미지 품질이 나쁠수 있다. 증폭을 수행하는(to accomplish the amplifier) 가장 좋은 방법은, 접합형전계효과트랜지스터(junction field effect transistor: JFET) 또는 금속 산화물 반도체 FET (MOSFET)와 같은 단극 트랜지스터(unipolar transistor)의 내부 게이트로서 수집된 전하를 사용하는 것이다. 이들 트랜지스터들중에서 JFET가 선호된다. 내부 게이트 구조는, 하나의 FET의 채널 아래의 신호 전하들에 대한 전위 에너지 최소치(potential energy minimum)로 구성된다. 이 전위 에너지 최소치에 모인 신호 전하들은 채널을 넓히고, 이에 따라 채널 저항(channel resistance)을 감소시킨다. 내부 게이트 FET의 우수한 증폭기 특성들은, 그의 작은 전체 용량, 그의 전체 용량에 대한 작은 기생 용량(parasitic capacitance)의 비율, 및 신호 전하로 하여금 여러번 판독되게 하는 비파괴 판독(non-destructive reading)에 관한 것이다.
내부 게이트 구조의 좋은 예가 [내부 게이트는 게이트로 불리우고, 실제 게이트는 후방 게이트(back gate)로 불리우는] 미국 특허 제5,712,498호에 나타나 있다. 이 특허에서, JFET 구조는, 내부 게이트를 형성하는 매설 채널상에 구비된다. JFET 소스(source) 및 드레인(drain) 영역들은 반도체 웨이퍼(wafer)로부터 추가적으로 산소절연된다(additionally oxide isolated). 이 증폭기 구조는 APS 소자로서 사용되는 것이 바람직하나 CCD 구조에 동일하게 잘 사용될 수 있다. 이 소자는 후방 조사되는데(back illuminated), 우수한 청색광 반응을 달성하기 위해 박형화되어야 한다. 적색광 반응(red response)은 소자의 박막 특성(thin nature)으로 인해 나쁜 것이다. 다른 종래 기술인 미국 특허 제5,786,609호는, 하나의 내부 게이트 구조와 하나의 얇은 완전 공핍 기판(thick fully depleted substrate)이 구비된 하나의 JFET를 갖는 후방 조사 APS 방사선 검출기를 제공한다. 이 소자는 이에 따라 우수한 적색광 및 청색광 반응을 둘다 가진다. 이것에 더하여 그것은 100% 채움 인자(100% fill factor)를 가진다.
반도체 방사선 검출기들에 대한 궁극적인 성능 제한은, 신호 전하와 혼합되어 신호 측정(signal measurement)을 왜곡하는 누설 또는 암 전류(leakage or dark current)에 의해 정해진다. 누설 전류는 세가지 성분들로 분할될 수 있다. 하나의 성분은 소자의 공핍 구역(depleted regions)에서 발생한다. 반도체 검출기의 동작이 공핍 구역을 기초로 하므로, 이 전류 성분은 제거될 수 없다. 공핍 구역 크기의 감소는 이 전류 성분을 감소시키나, 반면에 이것은 깊게 침투하는 방사선에 대한 감도를 저하시킨다. 이 전류 성분을 최소화시키는 가장 적절한 방법은, 반도체 재료내의 결함의 양(amount)을 최소화시키는 것인데, 즉, 고품질 기판과 신중히 선택된 제조 방법을 사용하여야 한다.
제2 누설 전류 성분은 공핍 구역 경계부들로부터 발생하는 확산 전류(diffusion current)이다. 그러나, 이 전류 성분은 고저항 물질의 공핍 구역 경계부들(depletion regions borders)에서만 중요하다. 고저항성 물질로 만들어진 완전 공핍 검출기들에서, 이것은 활성 영역 밖, 즉, 화소들이 위치해 있는 영역 밖의 경우이다. 이 전류 성분은 예를 들어 활성 영역을 하나의 바이어스된 가아드 링(biased guard ring)으로 둘러쌈으로써 쉽게 제거할 수 있다.
누설 전류의 일반적으로 가장 중요한 제3의 소스는, 표면 발생 전류로도 알려진, 인터페이스 전류(interface current)이다. 이 전류 성분은 반도체 표면 또는 다른 물질들과의 인터페이스 다음의 반도체의 공핍 영역에서 발생하며, 본 명세서에서 이후부터 표면 전류(surface current)라고 부르기로 한다.
표면 전류가 전체 누설 전류의 그렇게 큰 부분을 형성하는 이유는, 결함의 밀도(the density of defects)가 표면과 인터페이스에서 높다는 사실에 기인한다. 실리콘은, 고품질 기판들을 쉽게 얻을 수 있기 때문에 그리고 실리콘 대 실리콘 산화물 인터페이스(silicon to silicon dioxide interface)가 비교적 적은 결함을 가지기 때문에 검출기 재료로서 널리 사용되어 왔다. 실리콘 베이스 검출기 구조(silicon based detector structures)에서조차도 표면 전류는 일반적으로 누설 전류의 주요한 소스(major source)이다. 미국 특허 제6,259,085호에서, 소자는 전하 인테그레이션 페이스(charge integration phase) 동안에 다중 핀 페이스(multi pinned phase: MPP)에서 동작되기는 하나, 예를 들어 표면 전류는 누설의 주요한 소스이다. MPP 모드는, 전하 인테그레이션 기간(charge integration period) 동안에 표면 전류를 제거하기 위해 사용되나, 전하 이송 기간(charge transport period) 동안에 사용될 수 없다. 미국 특허 제6,259,085호에서의 구조는 누설 전류의 문제많은 성질(problematic nature)을 잘 설명하는데; 이 구조는 두꺼운 완전 공핍 실리콘 기판을 가지며, MPP 동작이 전하 인테그레이션 기간 동안에 사용되고, 표면 전류는 여전히 누설의 주요한 소스이다.
누설 전류를 감소시키기 위한 잘 알려진 방법은 효과적인 냉각이다. 그러나, 이것은 복잡한 기액 냉각 장치(liquid gas cooling arrangements) 또는 고전력 펠티에 소자 냉각(power-intensive peltier element cooling)을 필요로 하며, 이들은 모두 예를 들어 복잡성(complicatedness)과 전력 소모가 모두 최소로 유지되어야만 하는 휴대용 기계에 사용하기에 어느 것도 특별히 매력적이지 못하다.
미국 특허 제5,712,498호에서의 구조의 약점은, 번짐방지 구조가 없다는 사실과 표면 발생 전하들(surface generated charges)이 신호 전하들로부터 분리되지 않는다는 사실에서 기인한다. 그러나, 이 DEPFET 소자의 더 최근의 버전들(the later versions)의 구조는, 표면 발생 전하들이 (상기 특허에 L로 표시된) 하나의 클리어 접점(a clear contact)에 의해 수집될 수 있다고 제안한다. 그래도 내부 게이트 구조는 엄격한 한계를 가진다. 우선 (상기 특허에 1로 표시된) 내부 게이트 도핑부의 특별히 우수한 동질성(homogeneity)이 필요하다. 둘째로, 내부 게이트 구조와 결합된 MOSFET의 사용은 문제가 있는데, 그것은 MOSFET 채널이 표면 전하가 내부 게이트 구조에 위치된 신호 전하들과 혼합하는 것을 막기 위해 항상 열려있어야 하기 때문이다. 셋째로 쌍극 트랜지스터(Bipolar transistor)를 내부 게이트 구조와 결합하여 사용하는 것은 가능하지 않다.
발명의 요약
본 발명의 목적은, 상술한 종래 기술의 문제점들이 해결된, 반도체 방사선 검출기 구조를 제공하는 것이다. 본 발명의 추가적인 목적은, 향상된 정밀도와 측정에서의 누설 전류에 대한 감소된 감응성(reduced susceptibility)을 갖는 반도체 방사선 검출기를 제공하는 것이다. 본 발명의 다른 목적은, 신호 전하를 비파괴적으로(non-destructively) 측정하기 위한 개량된 반도체 방사선 검출기 구조를 제공하는 것이다. 본 발명의 또 다른 목적은, 100% 채움 인자를 가능하게 하는 수직 번짐방지 구조(vertical antiblooming structure)를 제공하는 것이다.
본 발명의 목적들은, 표면 전류 캐리어들(surface current carriers)을 신호 전하로부터 분리할 수 있게 하는, 변형 내부 게이트 (modified internal gate: MIG) 구조에 의해 달성된다.
본 발명에 따른 반도체 방사선 검출기는 반도체 방사선 검출기에 대한 독립항들의 특징부에 기술된 특성들에 의해 특징지어진다.
본 발명에 따른 방사선 검출 방법은, 그러한 방법에 대한 독립항의 특징부에 기술된 특징들에 의해 특징지어진다.
본 발명의 이면의 중요한 원리는, 공핍 인터페이스들로부터 신호 전하를 분리하는 것이며, 이는 누설 전류의 큰 감소에 도달하는 것을 돕는다. 종래의 검출기 구조에서, 아마도 최근의 DEPFET 검출기들을 제외하고, 신호 전하는 공핍 인터페이스 영역들로부터 격리되지(isolated) 않으며, 이것은 공핍 인터페이스의 일부 영역에서 발생된 전하들이 신호 전하에 더해지지 않을 것임을 의미한다. 만약 신호 전하가 공핍 인터페이스로부터 완전히 격리되고 비파괴적으로 판독될 수 있으면, 방사선 검출기들에 대해 실리콘이 아닌 다른 재료들을 더 쉽게 사용할 수 있으며, 더 적은 누설 전류로 인해 측정 정밀도가 향상될 것이다.
본 발명에서 그러한 격리는, 상이한 전도형의 반도체 레이어들 또는 영역들이 적절한 방식으로 번갈아 있는(alternate), 층을 이룬 구조(layered structure)로 달성된다.
표면 전류 격리로 인한 장점들은 여러 가지 상이한 관점들 중 여하한 것으로부터 얻을 수 있다. 하나의 가능성은, 향상된 정밀도를 소자의 높은 동작 온도와 바꾸어 냉각 필요성을 감소시키는 것이다. 액체 또는 기체 냉각으로부터 펠티에 소자 냉각으로 바꾸어 검출기 구조를 단순화할 수 있다면, 이것은 매우 중요할 것이다. 게르마늄, 실리콘 및 다른 간접 밴드 갭 물질들(indirect band gap material)에서, 광자 흡수는 특정 에너지 한도 아래의 음자 상호작용(phonon interaction)을 기초로 한다. 음자 보조 광자 흡수 가능성(phonon assisted photon absorption probability)은, 온도 의존성인, 음자 밀도(phonon density)에 좌우된다. 따라서, 증가된 동작 온도는, 실리콘의 근적외선 광자와 같은, 근밴드 갭 에너지 광자들(near band gap energy photons)에 대한 검출기 양자 효율을 높인다. 다른 중요한 이슈는, 인터페이스들이, 공핍된 인터페이스의 표면 전류를 증가시키고, 이에 따라 종래의 검출기들의 수명을 감소시키는, 방사선 손상을 입기 쉽다는 점이며: 본 발명에 따라 표면 전류로부터의 신호 전하의 격리는 이 단점을 피하는 것을 돕는다.
본 특허출원에 나타나 있는 본 발명의 예시적인 실시예들은 첨부된 특허청구범위의 적용가능성(applicability)을 제한하는 것으로 해석되지 않아야 한다. "포함하여 구성된다"는 동사는, 기술되지 않은 특성들의 존재를 배제하지 않는 개방된 제한(open limitation)으로서 본 특허출원에 사용된다. 종속항에 기술된 특성들은, 명백하게 달리 설명되지 않는 한 서로 자유롭게 결합가능하다.
본 발명의 특징으로 여겨지는 신규한 특성들은 첨부된 특허청구범위에 상세히 설명되어 있다. 그러나, 그 부가적인 목적들과 장점들과 함께, 그 구성 및 그 동작 방법에 관한 본 발명 자체는, 특정 실시예들에 대한 다음의 설명을 첨부된 도면과 함께 읽을 때 최선으로 이해될 것이다.
도 1은, 본 발명의 하나의 실시예에 따른 구조 원리(structural principle)를 나타낸 도면이고,
도 2는, 신호 전하로서 홀들(holes)을 사용하는 검출기의 전자 전위를 나타낸 도면이며,
도 3은, 3차원 형태의 전자 전위를 나타낸 도면이고,
도 4는, 신호 전하로서 전자들을 사용하는 검출기의 전자 전위들을 나타낸 도면이며,
도 5는, 다른 구조 원리를 나타낸 도면이고,
도 6은, 신호 전하로서 홀들을 사용하는 검출기의 전자 전위들을 나타낸 도면이며,
도 7A는 트렌치 구조를 나타낸 도면이고,
도 7B는, 트렌치 구조를 나타낸 도면이며,
도 7C는 트렌치 구조를 나타낸 도면이고,
도 7D는, 트렌치 구조를 나타낸 도면이며,
도 7E는 트렌치 구조를 나타낸 도면이고,
도 7F는, 트렌치 구조를 나타낸 도면이며,
도 7G는 트렌치 구조를 나타낸 도면이고,
도 7H는, 트렌치 구조를 나타낸 도면이며,
도 7I는 트렌치 구조를 나타낸 도면이고,
도 8A는, MIG 소자의 경계부(border)를 나타낸 도면이며,
도 8B는, MIG 소자의 경계부를 나타낸 도면이고,
도 9A는, MIG 소자의 경계부를 나타낸 도면이며,
도 9B는, MIG 소자의 경계부를 나타낸 도면이고,
도 10A는, MIG 소자의 경계부를 나타낸 도면이며,
도 10B는, MIG 소자의 경계부를 나타낸 도면이고,
도 11A는, MIG 소자의 경계부를 나타낸 도면이며,
도 11B는, MIG 소자의 경계부를 나타낸 도면이고,
도 12는, MIG 소자의 경계부를 나타낸 도면이며,
도 13A는, MIG 소자의 경계부를 나타낸 도면이고,
도 13B는, MIG 소자의 경계부를 나타낸 도면이며,
도 14는, MIG 소자의 경계부를 나타낸 도면이고,
도 15는, 단일 화소 MIG 소자를 나타낸 도면이며,
도 16은, 단일 화소 MIG 소자를 나타낸 도면이고,
도 17은, 단일 화소 MIG 소자를 나타낸 도면이며,
도 18은, 단일 화소 MIG 소자를 나타낸 도면이고,
도 19는, 단일 화소 MIG 소자를 나타낸 도면이며,
도 20은, 단일 화소 MIG 소자를 나타낸 도면이고,
도 21는, 단일 화소 MIG 소자를 나타낸 도면이며,
도 22는, 이중 화소 MIG 소자를 나타낸 도면이고,
도 23은, 이중 화소 MIG 소자를 나타낸 도면이며,
도 24는, 이중 화소 MIG 소자를 나타낸 도면이고,
도 25는, 삼중(triple) 화소 MIG 소자를 나타낸 도면이며,
도 26은, 신호 전하 검출의 원리를 나타낸 도면이고,
도 27A는, JFET IG 구조의 동작 원리를 나타낸 도면이며,
도 27B는, JFET MIG 구조의 동작 원리를 나타낸 도면이고,
도 27C는, 다른 JFET MIG 구조의 동작 원리를 나타낸 도면이며,
도 28A는, JFET IG 구조의 또 다른 동작 원리를 나타낸 도면이고,
도 28B는, JFET MIG 구조의 또 다른 동작 원리를 나타낸 도면이며,
도 29A는, MOSFET IG 구조의 동작 원리를 나타낸 도면이고,
도 29B는, MOSFET MIG 구조의 동작 원리를 나타낸 도면이며,
도 30은, 단일 화소 MIG 소자를 나타낸 도면이고,
도 31은, 단일 화소 MIG 소자를 나타낸 도면이며,
도 32는, 단일 화소 MIG 소자를 나타낸 도면이고,
도 33은, 단일 화소 MIG 소자를 나타낸 도면이며,
도 34는, 부동 에미터(floating emitter) MIG 소자를 나타낸 도면이고,
도 35A는, 간단한 APS 검출기를 나타낸 도면이며,
도 35B는, 채널 스톱 임플란트들(channel stop implants)을 구비한 APS 소자를 나타낸 도면이고,
도 35C는, 채널 스톱 임플란트들을 구비한 다른 APS 소자를 나타낸 도면이며,
도 35D는, CTD를 나타낸 도면이고,
도 35E는, 다른 CTD를 나타낸 도면이다.
층을 이룬 구조 및 전자 전위
도 1은, 후방 조사 반도체 검출기의 개략적인 단면도이다. 방사선이 검출기에 들어가는 배면은 도면의 아래쪽이다. 배면으로부터 전면을 향하여, 먼저 임의의 반사방지(antireflection), 신틸레이터(scintillator) 또는 전도성 코팅부(conducting coating)(101)가 있을 수 있으며, 전도성 물질은 예를 들어 금속 또는 투명 전도성 물질(transparent conducting oxide: TCO)이다. 그 상면에는, 활성 영역 밖으로 제2 전류를 보내기 위해 사용되는 얇은 전도성 레이어(102)가 있다. 이 레이어는 예를 들어 제1 전도형 불순물(a first conductivity type dopant)로 벌크 레이어(bulk layer)(103)의 배면을 도핑함으로써 형성된다. 두 레이어들(101 및 102)에 대한 대체물들이, 그 전체내용이 본 명세서의 일부를 이루는, 동시 계류중인 특허출원 제FI 20040966호에 나타나 있다.
검출기의 벌크 레이어(103)는 제1 및 제2 전도형(a first or second conductivity type)의 고 저항성 (약 1012/cm3 또는 그보다 낮은 도핑 농도) 반도체 물질로 만들어지는 것이 바람직하다. 전도형(conductivity types)은 본 명세서에서 초과(excess) 포지티브 및 네가티브 전하들로 각각 포지티브 및 네가티브 도핑된 반도체들(positively and negatively doped semiconductors)을 의미한다. 또한, 전면을 향해서, 예를 들어 이온주입(implantation) 또는 에피 성장(epitaxial growth)에 의해 만들어진 제2 전도형의 레이어(104)가 있다. 이 레이어(104)는 아래에서 변형 내부 게이트 (MIG) 레이어로 불리운다. MIG 레이어(104)의 전방에는, 본 명세서에서 장벽 레이어(barrier layer)로 불리우는 제1 전도형의 레이어(105)가 또 있다. 장벽 레이어(105)는 예를 들어 이온주입 또는 에피 성장을 사용하여 만들어질 수 있다. 레이어(105)의 상면에는 보호 절연 레이어들(protecting insulation layers)과, 그리고 배선(wirings), 게이트, 캐패시터(capacitors) 등을 형성하는 전도체 레이어들(conductor layers)이 있을 수 있다.
제2 전도형을 갖는, 패턴화된, 바람직하게는 화소형 이온 주입부들(pixel-like implantations )(111, 112, 113, 114)이 장벽 레이어(105)에 만들어지는데, 이후 화소 도핑부들이라고 부르기로 한다. 이온 주입부들(111와 112) 사이와 같은, 화소 도핑부들 사이의 영역은, 화소들을 격리시키고 예를 들어 공핍 인터페이스들 에 발생된 제2 전하를 수집하는, 채널 스톱(channel stop)의 기능을 한다. 제1 전도형의 임의의 부동하거나 또는 바이어스된 채널 스톱 임플란트들(floating or biased channel stop implants)(115, 116, 117, 118, 119)이 화소들 사이에 위치될 수 있다.
화소 도핑부(111)와 바이어스된 배면 레이어(biased backside layer) [도 1의 구조에서 레이어(102)] 사이의 전위차는 본 명세서에서 화소 전압(VP)으로 부르기로 한다. 화소 도핑부들(111 및 112) 사이의 정확한 중간 위치는 채널 스톱 위치(channel stop location)로 부르기로 한다. 채널 스톱 위치와 바이어스된 배면 레이어 사이의 전위차는 채널 스톱 전압(channel stop voltage)(Vcs)으로 부르기로 한다. 신호 전하 클리어링 페이스(signal charge clearing phase) 동안의 바이어스된 배면 레이어(biased backside layer)(102)와 전면 화소 도핑부(front side pixel doping) 사이의 전위차는 클리어 전압(VC)이다. 이들 전압들의 크기의 상호간 순서는 |VC| > |VP| > |VCS| 이다.
도 1의 반도체 검출기의 동작을 설명하기 위해, 배면 레이어(102)가 n+형 이고, MIG 레이어(104)가 p형이며, 장벽 레이어(05)가 n형이고, 화소 도핑부(111)가 p형이라고 우선 가정하기로 하자. 벌크 레이어(103)는 n형 또는 p형의 고 저항성 반도체 물질로 만들어지는데, 즉, 기판이 거의 진성(眞性)이다(intrinsic)(i). 도 2는, 상이한 전압들이 바이어스된 배면 레이어(102)와 화소 도핑부 및 채널 스톱부 위치의 사이에 인가될 때, 화소 도핑부와 채널 스톱 위치에서 도 1의 층을 이룬 구 조를 통해 똑바른 수직 전방-대-후방 라인들(straight perpendicular front-to-back lines)을 따라 측정된 전자들에 대한 전위 함수(그래프)(potential functions)를 도시한 것이다. 전위 함수(그래프)에서 평평한 구간들(flat sections)은 중성 영역(neutral areas)에 해당하고, 비탈진(sloping) 구간들은 공핍 영역들에 해당한다. 곡선(curve)(201)은 화소 도핑부와 바이어스된 배면 레이어 사이의 전위차가 VC일 경우를 나타낸다. 전압(VC)의 비교적 큰 네가티브 값은, 전자 전위가 화소 도핑부의 최대값으로부터 바이어스된 배면 레이어(102)의 최소값까지 단조롭게 하락하는 선(monotonously falling line)으로 나타남을 의미한다. 위에 설명한 동시계류중의 특허출원 제FI 20040966호에 나타나 있는 바와 같이, 전도성 레이어와 임의적 레이어(optional layer)(101)는, 그 바로 다음에 위치한 벌크 레이어(103)내의 하나의 축적 레이어(accumulation layer)를 사용하는 구조로 대체될 수 있다[도 2의 위치(211) 참조]. 축적 레이어의 형성과 검출기 동작을 위해 그것을 이용하는데 관한 상세한 내용이 동시계류중의 특허출원 제FI 20040966호에 나타나 있다.
곡선(202)은 그와 바이어스된 배면 레이어 사이에 하나의 화소 전압(VP)을 갖는 화소 도핑부로부터 수직으로 뻗어있는 하나의 선에 걸친 전자 전위(the electron potential along a line)를 나타낸다. VP의 절대값은 VC의 것보다 작으며, 그것은 전자들에 대한 전위 함수(그래프)(202)가 단조롭게 하락하는 선이 아니고 도중에 특정 굴곡부들(bends)을 만든다는 것을 의미한다. 전위 함수(그래프)가 장 벽 레이어(105)의 국부 최소치(216)까지 하락하는, 화소 도핑부에서 국부 최대치(215)가 발견된다[위치(216)는 신호 전하들 및 제2 전하들에 대한 3차원 안장점(three-dimensional saddle point)이다]. 이 전위 함수(그래프)는, 이 국부 최소치로부터, MIG 레이어(104)의 국부 최대치(212)[위치(212)는 신호 전하들에 대한 3차원 전위 에너지 최소치임]로 위를 향해 상승하며, 그 다음에 그 전위 함수(그래프)는 그 국부 최대치로부터 전도성 레이어(102)의 표면의 국부 최소치로 단조롭게 하락한다. 채널 스톱 위치로부터 바이어스된 배면 레이어로 뻗어있는 수직선을 따르는 전자 전위 함수(그래프)는, 바이어스된 또는 부동하는 채널 스톱 위치와 바이어스된 배면 레이어 사이의 전압차(VCS)에 상응하는, 곡선(203)으로 나타나 있다. 이 경우에, 전위 함수(그래프)는, 채널 스톱 위치의 국부 전위 최소치(213)와 MIG 레이어(104)의 전위 최대치(부분)(214)를 가지는데, 이 함수(그래프)는 MIG 레이어(104)의 전위 최대치(214)로부터 전도성 레이어(102)의 표면의 국부 최소치까지 단조롭게 하락한다.
"화소들"(VP와 결합된 화소 도핑부들)과 "채널 스톱부들"(VCS와 결합된 채널 스톱 위치들)을 번갈아 겨냥하면서(hitting alternately), 전자 전위를 검출기를 가로질러 옆으로 스캔하면, 도 3에 대략적으로 나타낸 종류의 파형면 다이아그램(undulating surface diagram)을 얻는다. 도 2의 곡선(202 및 203)에 정확히 상응하는 전위 선들(potential lines)이 도 3에 두꺼운 선들로 나타나 있다. 각 화소에 상응하는 MIG 레이어내에 3차원 국부 전위 최대치(212)가 발생하는 것을 쉽게 볼 수 있으며, 이 최대치들은 채널 스톱부들과 일치하는(coinciding) 낮은 전위대(lower potential zones)에 의해 서로 옆으로 간격을 두고 있다(separated). 각 채널 스톱부에 상응하는 장벽 레이어(105)내의 3차원 국부 전위 최소치(213)가 상응하게 발생하는데, 이 최소치들은 화소들과 일치하는(coinciding) 높은 전위대에 의해 서로 옆으로 떨어져 있다. 각 화소에 상응하는 신호 및 제2 전하들(216)에 대한 3차원 안장점이 도 3에 또한 나타나 있다. 전자 전위를 논의해 보건데, 반도체 물질내의 이동성 전자들은 전자 전위 최소치 위치들을 향해 이동하려고 하고, 그 반면 홀들은 그에 대한 전자 전위가 당연히 최소 전위 위치들인 전자 전위의 최대치로 모이려고 할 것이다.
광자 또는 하전된 입자가 검출기에 닿을 때, 다수의 전자들과 홀들이 벌크 레이어(103)에 만들어진다. 도 2의 상황을 고려하면, 전기장이, 전도성 배면 레이어와 있을 수 있는 축적 레이어(possible accumulation layer)에 의해 수집되는 곳인, 검출기의 배면을 향해 전자들을 몰아낸다(drive). 홀들은, MIG 레이어를 향해 보내지는데, 여기서 홀들은, 상술한 전자 전위의 행태(behaviour)로 인해 화소들과 일치하는(coinciding) 위치들(212)에 트랩된다(trapped). 반면에, 검출기의 전면에 발생하는 표면 발생 전자들(surface generated electrons)은, 채널(216)에 의해 가이드되어(guided), 채널 스톱 위치들에 상응하는 장벽 레이어의 전자 전위 국부 최소치(213)에 트랩된다. 표면 발생 홀들은 화소 도핑부의 전자 전위 국부 최대치(215)에 각각 수집된다(collected). 이 표면 발생 홀들은 신호 전하들에 일반적으로 부가될 것이다. 이제 검출기 내측의 전위의 행태(behaviour)는 표면 발생 홀 들을 신호 전하로부터 격리시키며, 이 경우 표면 발생 홀들은 MIG 레이어에 트랩된 방사선-유도 홀들(the radiation-induced holes)이다.
도 4는, 레이어(102)가 p+형이고, 레이어(104)가 n형이며, 레이어(105)가 p형이고 화소 임플란트(111)가 n형인 검출기내의 전자 전위를 나타낸다. 벌크 레이어는 진성(眞性)이다(intrinsic)(i). 방사선-유도 전하들의 행태(behaviour)는 도 2에 나타낸 검출기에서 관찰된 것과 매우 유사한데, 홀들과 전자들의 역할이 반대이다. 전자들은 신호 전하를 구성하고 화소들과 일치하는(coincide) 전자 전위 피트들(electron potential pits)로 수집되며, 표면 전류 전자들은 화소 도핑부로 수집됨으로써 측정을 간섭하는 것이 방지된다. 표면 전류 홀들은 채널 스톱 위치들의 장벽 레이어에 트랩된다. 도 4에서, 곡선(401)은 VC에 의한 신호 전하 클리어링(signal charge clearing) 동안에 화소 도핑부들과 배면 사이에서 단조롭게 상승하는 전자 전위 곡선이고, 곡선(402)은 화소 위치에서의 전자 전위(VP)를 나타내며, 그리고 곡선(403)은 채널 스톱 위치에서의 전자 전위(VCS)를 나타낸다. 표면 전류 홀들이 413에 트랩되고, 표면 발생 전자들이 415, 즉, 화소 도핑부에 수집되는 반면, 방사선-유도 전자들은 위치(412)에서 수집된다. 위치들(411, 414 및 416)은 도 2의 위치들(211, 214 및 216)에 상응한다.
도 5는, 제2형 화소 레이어(506)가 장벽 레이어(105)의 상부에서 에피텍셜 레이어를 성장시킴(growing an epitaxial layer)에 의해 또는 블랭크 이온 주입(blank implantation)에 의해 만들어지는 다른 구조를 설명한다. 화소 도핑부 들(511 및 512)은 제2 전도형의 역 바이어스된 채널 스톱 임플란트(reverse biased channel stop implants)(516)에 의해 격리되는데, 이들은 화소 레이어(506) 안에 있다. 이후 채널 스톱 위치로도 불리우는 채널 스톱 임플란트(516)는, 이후에 소개될 쌍극 에미터 임플란트(bipolar emitter implant) 또는 JFET 게이트와 같은 것일 수 있다. 채널 스톱 위치(516)는 이 경우에 화소 도핑부와 다르게 역 바이어스되는 것이 바람직하다. 임플란트(516)가 레이어(506)를 통해 도달하면, 상황(situation)은 도 1에서와 본질적으로 동일하다.
도 5의 구조의 전자 전위 함수(그래프)가 도 6에 나타나 있다. 화소 도핑부들(511 및 512)로부터 바이어스된 배면 레이어(102)로 수직으로 걸쳐있는(ranging) 구간의 전위 함수(그래프)들(201 및 202)은, 화소 도핑부들이 클리어 전위 및 화소 전위들에(at clear and pixel potentials) 있는 경우들을 각각 나타낸다. 이들은 도 2와 동일하다. 채널 스톱 위치들에서, 그 상응하는 전위 함수(그래프)(603)는 도 2에 나타낸 곡선(203)과 상이하다. 함수(그래프)(603)에는, 추가적인 국부 최대치(617)와 추가적인 국부 최소치(618)가 있다. 전자 전위 국부 최소치(213)는 표면 발생 전자들을 수집하고, 채널(617)은 표면 발생 홀들을 화소 도핑부의 전자 전위 국부 최대치(215)까지 가이드한다. 전위 함수(그래프)(604)는, 전위 최소치(618)의 전자들이 드레인되는 하나의 가능한 채널 스톱 전압 구성부를 나타낸다. 이것은 예를 들어 칩의 전면 및 배면 사이의 전압차의 절대 크기를 낮춤으로써 행해질 수 있다. 채널 스톱 전압은 또한 전위 함수(그래프)(604)까지 계속해서 상응하도록 설정될 수도 있다.
도 1과 5의 소자들의 경계부들은 도시되어 있지 않다. 경계부들은 소자의 전력 소모를 크게 증가시킬 수 있는, 칩 엣지(chip edges)에서의 과도한 누설 전류 발생을 피하기 위해 중성(neutral)이어야 한다. 중성 경계부(neutral border region)는 가아드 구조들(guard structures)에 의해 성취될 수 있다. 트렌치들(trenches)에 기초한 그러한 구조들의 몇몇 예들이 도 7A 내지 도 7H에 나타나 있다. 도 1과 5에 있는 층을 이룬 구조들중 MIG 레이어(104)만이 나타나 있다. 절연체 물질(isolator material)(701)로 채워진 단순한 트렌치 구조가 도 7A에 나타나 있다. 도 7B에서는, 제1형의 도핑부(710)가, 트렌치를 절연체 물질로 채우기 전에 수직 임플란트를 사용하여 트렌치의 바닥부에 만들어진다. 이러한 이온주입 단계후에, 수직 또는 많이 경사진 임플란트(perpendicular or tilted deep implant), 즉, 제1형 도핑부(710) 아래에 제2형 도핑부를 형성하는 제2형의 고에너지 임플란트를 사용할 수도 있다[이것은 도 7C 및 7D의 구조에도 적용됨]. 트렌치를 채우기 전에 습식 에칭(wet etch)을 수행할 수도 있다.
더 복잡한 트렌치 구조가, 트렌치의 벽들(walls)이 경사 임플란트(tilted implant)를 사용하여 제2형의 불순물로 먼저 도핑되는, 도 7C에 나타나 있다. 그 다음에 에칭이 계속되어 이러한 제2형 도핑부들(711, 712)이 그 결과로서 트렌치의 벽들에 만들어진다. 에칭 공정 후에, 제1형 도핑부(710)가 수직 임플란트를 사용하여 트렌치의 바닥부에 만들어진다. 트렌치를 절연체 물질(701)로 채우기 전에 습식 에칭 단계를 수행할 수 있다. 이 모든 공정 단계들은 단일 마스크 단계(single mask step)로 수행될 수 있다. 임의적 제1형 임플란트(721 및 722)는 트렌치가 만 들어지기 전 또는 후에 만들어질 수 있다. 트렌치가 하나의 영역을 둘러싸면, 트렌치 내측 및 외측의 MIG 레이어들이 상이한 전위에 있을 수 있음을 알아야 한다. 임플란트들(721 및 722)은 분리된 MIG 레이어 부분들을 상이한 전위들에 연결하도록 사용될 수 있다. 트렌치가 포인트 유사 홀(point like hole)이면, 임플란트들(721 및 722)은 경사 임플란트를 사용하여 만들어질 수도 있다.
더 복잡한 트렌치 구조가 도 7D에 나타나 있다. 이 구조의 공정 단계들은 트렌치 채움 공정까지 도 7C의 구조의 공정 단계들에 유사할 수 있다. 도 7D에서, 절연체 레이어가 트렌치의 벽들에 증착된다(deposited). 다음에 트렌치 하부의 이 절연체 레이어가 에칭되어 절연 레이어들(702 및 703)을 만든다. 도핑부(710)가 이 단계에서 만들어질 수도 있다. 마지막으로, 트렌치가 예를 들어 도핑부(710)의 바이어싱(biasing)을 가능하게 하는 제1형의 다결정질 반도체 물질(704)로 채워진다. 트렌치는 적절한 금속 또는 절연체로 채워질 수도 있다. 상술한 모든 공정 단계들은 하나의 마스크(mask)만을 사용하여 행해질 수 있다.
트렌치 구조의 다른 유형이 도 7E에 나타나 있다. 이 구조는, 하나의 트렌치를 에칭하고, 도핑부(713)를 형성하는 제2형의 불순물로 그 트렌치의 벽들을 임플랜팅(implanting)함으로써 만들어진다. 트렌치는 다음에 절연체 물질(701) 또는 금속 또는 다결정질 물질로 채워진다. 도 7F의 트렌치 구조는 도 7E의 것과 본질적으로 동일하다. 이 구조는 하나의 트렌치를 에칭하고, 그것을 제2형의 다결정질 물질(705)로 채움으로서 만들어진다. 도 7G의 트렌치 구조들의 영역들(714, 723 및 724)은, 반대로(oppositely) 도핑된 것을 제외하고는, 도 7E의 트렌치 구조의 영역 들(713, 721 및 722)에 상응한다. 영역(714)의 이온 주입 전 또는 후에 제2형의 깊은 이온 주입(deep implantation)을 수행할 수도 있다. 도 7H의 트렌치 구조의 영역들(704, 723 및 724)은, 반대로 도핑된 것을 제외하고는, 도 7F의 트렌치 구조의 영역들(705, 721 및 723)에 상응한다. 도 7H의 트렌치 구조를 채우기 전에, 트렌치 벽들은 제2 또는 제1 유형의 임플란트로 이온 주입될 수 있다. 트렌치 벽들에는 얕은 제1형 임플란트(shallow first type implant) 및 깊은 제2형 임플란트(deep second type implant)가 이온 주입될 수도 있다. 도 7I에 나타낸 트렌치 구조의 벽들의 제1형의 도핑된 영역들(715 및 716)은 도 7C의 제2형의 도핑된 영역들(711 및 712)과 유사하게 만들어질 수 있다. 구조들(715 및 716)은 장벽 레이어(105)와 접촉하도록 사용될 수 있다. 트렌치의 바닥부가 제1 또는 제2 유형 임플란트로 도핑될 수도 있고, 그 후 반대 유형 깊은 이온 주입이 수행될 수 있다.
제1형의 도핑부의 벌크 레이어(103)를 갖는 도 1에 나타나 있는 소자의 경계부가, 도 8A에 나타나 있다. 트렌치 구조들(821, 822, 823 및 824)은, 예를 들어, 도 7A, 7B, 7C 및 7D에 나타낸 유형들일 수 있다. 제2형의 도핑부의 바람직하게는 링 유사 가아드 구조(ring like guard structure)(811)가, 화소들(812, 813)과 임의적 채널 스톱 구조들(optional channel stop structures)(816, 817, 818)을 포함하는 활성 영역을 둘러싼다. 제1형 도핑부의 바람직한 임의적 링 유사 가아드 구조(optional preferably ring like guard structure)가 다른 가아드 구조(811)를 둘러싼다. 칩의 경계부의 장벽 레이어가 임의적 제1형 도핑부(810)를 통해 접촉될 수 있다. 트렌치 구조들 중간의 접점들이 또한 영역들에 있을 수 있다.
도 8A의 소자는 다음의 동작 원리를 가진다. 벌크 레이어(103)와 배면 레이어(102)의 바이어싱은 배면 레이어(102)에 하나의 접점을 만듦으로써 배면으로부터 행해질 수 있다. 도 7D에 나타낸 트렌치 구조가, 소자의 전면으로부터 벌크 레이어와 배면 레이어를 바이어스하기 위해 대안으로 사용될 수 있다. 임의적 도핑부(810)는 배면 레이어와 벌크 레이어와 동일한 전위에 연결된다. 역 바이어스(VP)가 제2형 도핑부들(811, 812, 813)과 배면 레이어(102) 사이에 인가된다. 크기 ||VP| - |VSC|| 의 역 바이어스가, 임의적 제1형 도핑부들(815, 816, 817, 818)과 제2형 도핑부들(811, 812, 813) 사이에 인가될 수 있다. 영역들(811 및 815)은 선택 및 판독 전자장치(selection and read out electronics)를 포함할 수 있고, VP 또는 VSC 외에 몇몇 다른 전위들에 연결될 수 있다. 전술한 소자의 바이어싱의 결과로서, 하나의 공핍 구역(depletion region)이 소자의 내측에 형성된다. 트렌치 구조들(821 - 824)로 인해, 공핍 구역 경계부(depletion region boundary)(840)가 칩 경계부(chip border)에 도달하지 않는다. 트렌치 구조들(821, 822) 사이의 영역들은 부동하는 것이 바람직하나 바이어스될 수도 있다.
MIG 레이어의 신호 전하는 화소 도핑부와 배면 레이어 사이의 역 바이어싱을 증가시킴으로서 비워없앨(empty) 수 있다. 이것은, 화소 도핑부의 전압을 변경하거나 배면 레이어(102)의 전압을 변경함(altering)으로써 행해질 수 있다. 전자의 방법의 장점은 화소들의 신호 전하가 필요에 따라 개별적으로 제거될(cleared) 수 있다는 점이다. 그러나, 전면위의 높은 필드 값들(field values on the front surface)은, 개별적 클리어링 공정(individual clearing process)의 결과(consequence)이다. 후자의 방법에서 모든 화소들의 신호 전하는 동시에 클리어링된다(cleared). 그러나, 후자의 방법에서, 화소들의 전위는 항상 일정할 [예를 들어 접지 전위(ground potential)] 수 있으며, 이것은 판독 및 선택 전자장치들(read out and selection electronics)의 설계를 용이하게 한다. 어느 한쪽의 방법에서도 채널 스톱 전압은 신호 전하 클리어링(signal charge clearing)을 강화하도록 변경될 수 있다.
도 8B의 소자의 벌크 레이어(103)는 제2형의 도핑부이다. 이 경우에, 양면 처리(two sided processing)가, 소자의 배면에 제1 전도형(the first conductivity type)의 가아드 구조들(831, 834)을 만들기 위해 필요하다. 이 소자의 다른 문제점은, 배면 레이어에 대한 접점(contact)이 선봉합(wire bonded) 되어야 한다는 점이다. 단 하나의 트렌치 구조(825)만이 소자의 전면에 필요하다. 이 트렌치 구조는 예를 들면 도 7E 또는 7F에 나타낸 것들 중의 하나일 수 있다. 벌크 레이어는 이 트렌치 구조들을 사용하여 바이어스될 수 있다. 제1형의 도핑부(819)는 화소들을 포함하는 활성 영역을 둘러싸는 링(ring)인 것이 바람직하다. 제2형의 도핑부(814)는 활성 영역 또는 화소를 둘러싸는 링일 수 있다. 판독 및 선택 전자장치는 밖, 즉, 트렌치의 좌측에 그리고 도핑부들(814 및 819)에 위치될 수 있다. 또한, 예를 들어, 포인트 유사 트렌치 구조들(point like trench structures)이 벌크 레이어에 대한 접촉을 향상시키기 위해 트렌치(825)의 좌측에 만들어질 수도 있다.
동작에서, 벌크 레이어(103)와 임의적 도핑부(810)의 중성 부분(neutral part)은, 동일한 전위에 있다. 높은 역 바이어스 전압이 배면 레이어(102)와, 벌크 레이어(103)의 중성 부분의 사이에 연결된다. 가아드 구조들(831, 834)은 부동하는(floating) 것이 바람직하나 바이어스될 수도 있다. 역 바이어스 전압이 제1형의 도핑부(819)와 중성 벌크 레이어(103) 사이에 연결된다. 이 역 바이어스 전압은 MIG 레이어(104)의 채널을 핀치 오프(pinch off)하기에 충분할 만큼 높아야만 한다. 배면 레이어(102)와 모든 제2형 도핑부들(812 - 814) 사이의 전압차는 신호 전하 인테그레이션(signal charge integration) 동안에 VP 인 것이 바람직하다. 제1형 도핑부들(816, 817, 819)은 모두 채널 스톱 전압(VCS)에 연결되는 것이 바람직하고, 그들과 제2형 도핑부들(812 - 814) 사이에 하나의 역 바이어스(reverse bias)가 존재한다. 신호 전하는, 도 8A에 나타낸 소자에서 행해진 것과 동일한 방식으로 클리어링된다.
도 5에 나타내고, 제1형의 도핑부의 벌크 레이어를 가지는, 소자의 경계부가 도 9A에 나타나 있다. 이 소자의 트렌치 구조들은 도 8A의 소자와 동일할 수 있다. 제2형 도핑부(910)는 제2형 화소 레이어(506)에 대한 접점이다. 이 도핑부는 중성 벌크 레이어(103)와 동일한 전위에 있어야 한다. 도 9A의 소자의 동작 원리는 이미 도 6에 설명되어 있으며, 그것은 도 8A의 소자의 동작 원리와 매우 유사하다. 제2형의 도핑부의 벌크 레이어를 가지며 도 5에 나타낸, 소자의 경계부가 도 9B에 나타나 있다. 이 소자의 트렌치 구조들은, 도 8B의 소자의 것들과 동일할 수 있거나 도 7I에 나타낸 것을 사용할 수 있다. 동작 원리는 또한 도 8B의 소자와 매우 유사 하다.
도 10A 및 10B에 나타낸 소자들은 도 9A 및 9B의 소자들에 상응한다. 먼저 언급된 두 개의 소자들에서, 래이어(105)는 예를 들어 하나의 마스크 단계를 필요로 하는 구조화 임플란트(structured implant)를 사용하여 만들어진다. 도 10A의 트렌치들은 예를 들어 도 7A, 7B 및 7D에 나타낸 유형일 수 있다. 그러나, 구조들(711, 712, 721 및 722)은 이 경우에 필요하지 않다. 도 10A에서, 임의적 도핑부(1010)는 중성 벌크 레이어와 동일한 전위로 유지된다. 도 10B의 임의적 도핑부(1030)는 자동적으로 중성 벌크와 동일한 전압에 있다. 임의적 도핑부(1020)는 부동할 수 있거나 바이어스될 수 있다. 도핑부(102)가 하나의 바이어스된 가아드 링(a biased guard ring)의 역할을 하면, 도핑부(811)는 또한 하나의 화소일 수도 있다. 이 경우에, 도핑부(102)는 화소 전위(VP)에 있을 수 있고, 선택 및 판독 전자장치를 포함할 수 있다. 소자의 동작 원리는 도 8A에 나타낸 소자의 것과 동일하다. 도 10B의 소자에서, 트렌치 구조들을 필요하지 않다. 도 8B 및 10B의 소자들의 동작 원리들은 동일하다.
도 11A 및 11B의 소자들은 도 9A 및 9B에 상응한다. 먼저 언급된 두 개의 소자들에서, 레이어(506)는 예를 들어 하나의 구조화 임플란트(structured implant)를 사용하여 행해진다. 도 11A의 트렌치 구조들은 도 8A 및 9A에서와 동일할 수 있으며, 도 11B의 트렌치 구조는 도 8B 및 9B에서와 동일할 수 있다. 임의적 도핑부(1115)는 예를 들어 채널 스톱 전위에 바이어스되거나 부동할 수 있다. 도핑 부(1115)는 또한 선택 및 판독 전자장치를 포함할 수 있다.
도 12에 나타낸 소자의 레이어들(104 및 105)은 예를 들어 두 개의 구조화 임플란트들을 사용하여 만들어진다. 가아드 구조들(1231 - 1234)은 부동하는 것이 바람직하나 바이어스될 수도 있다. 이 경우에, 트렌치 구조들이 필요하지 않다. 도 13A 및 도 13B에서, 레이어들(105 및 506)이 예를 들어 두 개의 구조화 임플란트들을 사용하여 만들어진다. 도 14에 나타낸 소자의 레이어들(104, 105 및 506)은 예를 들어 세 개의 구조화 임플란트들을 사용하여 만들어진다. 도 8A, 9A, 10A, 11A, 12, 13A 및 14의 소자들의 동작 원리들을 매우 유사하다. 이것은 도 8B, 9B, 10B, 11B 및 13B의 소자들에 대해서도 맞다.
벌크 레이어(103)에 발생된 제2 전하들은, 바이어스된 배면 레이어(102)에 의해 수집되는데, 이들은 상기 배면 레이어의 안에서 소자의 경계부로 이송된다. 도핑부(1210)와 트렌치 구조(821)는, 도 9A, 10A, 11A, 12, 13A 및 14에 나타낸 소자들의 바이어스된 배면 레이어(102)와 벌크 레이어(103)에 대한 하나의 전면 접점으로 사용될 수 있다. 이 접점은, 상술된 제2 전하들이 중성 벌크를 통해 확산된 후에 그들을 수집한다. 도 8B, 9B, 10B, 11B 및 13B에 나타낸 소자들에서, 상술된 제2 전하들을 수집하는, 바이어스된 배면 레이어(102)에 대한 접점은 활성 영역 밖의 위치에 위치되는 것이 바람직하다. 중성 벌크 레이어는 도핑부(103)에 의해 또는 트렌치 구조(825)에 의해 후자의 소자들에 바이어스될 수 있다.
도 10A 내지 도 14로부터, 도 1 및 5의 구조들이 상이한 기술들로 만들어질 수 있음을 알 수 있다. 예를 들어 레이어(104)는 에피 성장에 의해 만들어질 수 있 고, 레이어(105)는 하나의 이온 주입부(implantation)일 수 있다. 두 레이어(104 및 105)는 아주 똑같이 이온 주입(implantation) 또는 에피택시(epitaxy)에 의해 만들어질 수 있다. 도 5에 나타낸 구조에서, 레이어(506)는 또한 에피택시 또는 임플란트에 의해 만들어질 수 있다. 전술한 모든 이온 주입은 블랭크 임플란트(blank implants) 또는 구조화 임플란트, 즉, 패턴화 포토레지스트(patterned fotoresist)를 통해 실행되는 임플란트일 수 있다. 이온 주입 대신에 확산이 동일하게 사용될 수 있다.
도 1의 소자의 화소들 사이에 제2 전도형의 하나 또는 그보다 많은 부동하는 또는 바이어스된 가아드 링들이 있을 수 있다. 도 5의 소자에는 또한, 화소들 사이에 제1 전도형의 하나 또는 그보다 많은 부동하는 또는 바이어스된 가아드 링들이 있을 수 있다. 하소들 사이에 심지어 부동하거나 바이어스된 MOS 가아드 링들이 사용될 수 있다.
도 1과 5에 상응하는 소자들의 적절한 바이어싱은, 검출기의 정확한 동작에 필수적이다. 벌크 레이어(103)가 활성 영역하에서 완전히 공핍되고, 소자의 경계부에서 중성일 필요가 있다. 예를 들면, MIG 레이어와 벌크 레이어의 사이의 pn 인터페이스의 역 바이어싱이 너무 낮게 되는 어떤 포인트에서 벌크 레이어가 제1형 도핑부인 소자에서, 검출기 전면의 전압이 VCS로부터 더 감소되면, 이것은 벌크 레이어가 더 이상 완전히 공핍되지 않을 것임을 의미한다. 이것은, 그 가장 오른쪽 말단부에 나타나는 평평한 구간을 갖는, 도 2의 곡선(203) 아래의 곡선에 의해 그 래프로 나타내어질 것이다. 적절한 양의 가아드 구조가 있어야만 하며, 만약 그렇지 않으면, 공핍 구역이 소자의 경계부에 이를 수도 있다.
신호 전하 검출
본 발명의 하나의 실시예에 따른 반도체 검출기에서의 신호 전하 검출의 원리들을 쉽게 이해할 수 있게 하기 위해, 화소 도핑부의 상부에 전계효과 트랜지스터(field effect transistor), 바람직하게는 MOSFET 또는 JFET, 또는 쌍극 트랜지스터를 설치하는(implement) 확실한 가능한 방법들을 먼저 고려하는 것이 좋다.
도 15의 상부는 기본적인(basic) MOSFET 의 평면도를 나타내며, 도 15의 하부에는 상부에 표시된 선을 따르는 하나의 단면으로서 나타나 있다. 도면은 하나의 소스 도핑부(1501)와 하나의 드레인 도핑부(1502)를 나타내며, 이들은 도 1의 제2형 화소 도핑부(111)에 상응한다. 도 1의 임의적인 부동하거나 또는 바이어스된 제1형 채널 스톱 도핑부(115)는 제2형 도핑부(1505)에 상응한다. MOSFET 게이트는 1503 이며, 하나의 절연체 레이어(1506)의 상면에 위치되어 있다. 게이트 아래에는, MIG 레이어(104) 제2형 도핑부의 임의적 국부 강화부(optional local enhancement)(1504)가 있다. 또한, 도 15에는 하나의 버클링(buckling)(1510)이 화소 도핑부에 나타나 있다. 예를 들어 구조화 임플란트를 사용하여 게이트 아래의 장벽 레이어(105)의 도핑부를 변경할(alter) 수도 있다.
도 16은, 제1형 게이트 도핑부(1603)가, 제2형 도핑부이며 화소 도핑부에 상응하는, 소스(1601)와 드레인(1602) 사이에 있는, 원형 JFET를 나타낸다. 이 소스 와 드레인의 위치들은 서로 바꾸어질 수 있음을 알 수 있을 것이다. MIG 레이어 도핑부의 임의적 국부 강화부(optional local enhancement)(1504)는, 원형 JFET 게이트의 일부분의 밑에만 있는 것이 바람직하다. 도 17에는, 도핑부(1505)가 게이트의 역할을 하는 사각(square) JFET가 나타나 있다. 또한, 화소 도핑부의 추가 버클링(1710)이 도 17에 나타나 있다. 도 18은 게이트 도핑부가 하나의 MOS 구조(1803, 1506)로 대체되는, JFET 구조의 변형을 나타낸다. 화소 도핑부의 추가 버클링(1810)이 도 18에 도시되어 있다. 도 19는 또 다른 가능한 트랜지스터 구조, 즉, 화소 도핑부에 상응하는 제1형 에미터 도핑부(1902)와 제2형 베이스(1901)를 갖는, 쌍극 트랜지스터를 나타낸다.
도 15 내지 19에 나타낸 화소 구조들은 도 1에 나타낸 소자를 기초로 한다. 도 20 및 도 21의 화소 구조들은 도 5에 나타낸 소자를 기초로 하는 화소 구조들의 하나의 예로서 주어진다. 도 20의 구조는 도 16의 원형 JFET 구조에 상응한다. 이들의 차이는, 구조화 화소 도핑부 대신에 화소 도핑 레이어(506)가 사용된다는 점이다. 제1형 도핑부(2005)는 채널 스톱의 역할을 한다. 도핑부(2005)는, 부동 채널 스톱 구조의 역할을 하는, 제1형 도핑부(2007)에 의해 대체될 수 있다. 도 21의 구조는 도 19에 나타낸 쌍극 구조에 상응한다.
두 개의 MOSFET들로 구성된 화소 구조가 도 22에 나타나 있다. 추가적 소스의 역할을 하는 제1형 도핑부(2201), 추가적 게이트(2203) 그리고 MIG 레이어 도핑부의 추가적인 임의적 국부 강화부(2204)가 도 22에 나타나 있다. 소스와 드레인 위치들이 또한 서로 바꾸어질 수 있다. MIG 레이어의 신호 전하는, 도핑부들(1501, 1502 및 2201)과 게이트들(1503 및 2203)에 적절한 바이어스(또는 바이어스 펄스들)를 인가함으로써 MOSFET들의 게이트들 아래의 위치들 사이에 이송될 수 있다. 그러한 이중 트랜지스터 구조들은 도 16 - 21에 나타낸 모든 소자들로 형성될 수 있다. 도 23 및 24의 구조들은 하나의 예시로서 주어진 것이다. 도 23의 이중 트랜지스터 구조는, 도 19에 나타낸 쌍극 구조에 상응한다. 추가 에미터(2302)와 베이스(2301)가 도면에 나타나 있다. 임의적 제2형 도핑부(2303) 대신에 또는 이에 더하여 MOS 구조들이 두 개의 트랜지스터들 사이에 사용될 수 있을 것이다. 1901, 1902, 2301, 2302 및 2303에 적절한 바이어스들을 인가함으로써, 신호 전하가 에미터들 아래의 위치들 사이에 이송될 수 있다. 두 개의 분리된 베이스들(1901 및 2301) 대신에, 하나의 공통 베이스(common base)가 사용될 수 있을 것이다. 그러나, 이 경우에, 신호 전하는 적절한 (역 바이어스) 전위를 에미터들(1902 및 2302)에 인가해야만 이송될 수 있다. 도 24의 이중 트랜지스터 구조는 도 16에 나타낸 원형 JFET 구조에 상응한다. 추가적인 소스(2401), 드레인(2402) 및 게이트(2403)가 도면에 나타나 있다. 적절한 바이어스들을 1601, 1602, 1603, 2401, 2402, 2403 및 2303에 인가함으로써, 게이트들 아래의 위치들 사이에 신호 전하를 이송할 수 있다. 두 개의 개별적 소스들(1601 및 2401) 대신에 하나의 공통 소스가 사용될 수 있을 것이다.
세 개의 MOSFET들로 구성된 화소 구조가 도 25에 나타나 있다. 이 구조는, 소스들 또는 드레인들의 역할을 하는 세 개의 도핑부들(2501, 2502 및 2503)과 네 개의 게이트들(2504, 2505, 2506 및 2507)을 가진다. 적절한 바이어스들을 2501, 2502, 2503, 2504, 2505, 2506 및 2507에 인가함으로써, 신호 전하가 게이트들(2504, 2505 및 2506) 아래의 위치들 사이에 이송될 수 있다. 신호 전하가 하나의 게이트 아래에 있을 때, 이 게이트는 개방된 게이트, 즉, 그 아래의 채널이 개방된 유일한 게이트인 것이 바람직하다. 상이한 전위들이, 상술한 개방 게이트 바로 옆의 도핑부들(2501, 2502 및 2503)중 2개에 연결된다. 도 25에서, MIG 레이어 도핑부의 임의적 국부 강화부(1504)는 모든(every) 게이트 아래에 위치한다. MIG 레이어 도핑부의 임의적 국부 강화부(1504)가 게이트(2507) 아래가 아닌 게이트들(2504, 2505, 2506) 아래에만 위치하는 구조도, 똑같이 사용될 수 있다. 도 25의 구조는 도 15에 나타낸 MOSFET 구조를 기초로 하나, 도 16 - 17에 나타낸 구조들과 유사한 구조들이 형성될 수 있다.
신호 전하들로서 홀들(holes)을 갖는 검출기들에 있어서, 도 26은, 신호 전하들이 화소 도핑부들에 수집되고 반대 유형의 표면 전류 캐리어들이 채널 스톱 위치들에 수집된 결과로서 전자 전위가 어떻게 바뀌는지(change) 나타낸다. 하나의 화소와 결합되고(associated), 그 절대값이 절대값(VP) 보다 더 작은 전압(Vj)에 연결된 게이트를 가지는 하나의 JFET가 있다고 가정하기로 한다. 그 JFET의 물리적 이온 주입(physical implantations)과 그것을 하나의 화소에 결합하는 것은, 예를 들어 도 16에 대해 상술한 개략적인 모델들(schematic models)을 따를 수도 있다.
도 26에서 곡선들(2601 및 2602)은, 신호 전하가 MIG 레이어에 축적되기 시작하기 전의, 화소 위치들과 채널 스톱 위치들에서의 전자 전위들을 각각 나타낸 다. 곡선들(2611 및 2612)은, 부동 채널 스톱 구조의 경우에, 하나의 광자가 검출기에 도달한(hit) 후에 이 신호 전위들이 어떻게 바뀌는지를 나타낸다. 만약 채널 스톱 구조가 바이어스되면, 곡선(2612)은 곡선(2602)과 명백하게 동일할 것이다. 화소 도핑부의 MIG 레이어(104)에 축적되는 신호 전하(홀들)는 그 점에서(at that point) 전자 전위를 낮추어, 중성(즉, 평평한) 구간(2614)이 전위 곡선(2611)에 나타나게 한다. 동시에 화소 도핑부의 전위 곡선의 평평한 구간이 X1 에서 X2 로 길이가 감소하기 때문에, 이것은 중요하다. 상기 평평한 구간의 길이는 JFET의 채널의 크기 및 그와 상응하는 전류반송 능력(current-carrying capability)을 나타낸다. 채널 크기의 감소는, JFET를 통해 흐르는 전류의 변화를 관찰함으로써 간단하고 정확하게 측정할 수 있다. 도 19의 쌍극 트랜지스터가 JFET 대신에 사용되는 경우에, 특정 순방향 바이어스(a specific forward bias)를 에미터에 사용하여, 베이스가 좁아짐으로 인한 에미터 전류(emitter current)의 변화를 측정한다. 베이스와 에미터의 전류들의 노이즈(noise)가 결합되는(coupled) 것을 아는 것이 중요하다. 이 노이즈는 베이스 전류와 에미터 전류를 동시에 모니터링함으로써 크게 감소시킬 수 있으며, 예를 들어 에미터 전류의 절대 값에서 베이스 전류의 절대값을 빼는(substraction) 것을 가능하게 한다. 이 결과로 생긴 전류(this resultant current)는 신호 전류로서 사용될 수 있다.
수직 번짐방지 메커니즘(vertical antiblooming mechanism)을 도 26의 도움을 받아 설명할 수 있다. 전위 함수(그래프)(2613)는, 화소 도핑부 아래의 MIG 구 조가 신호 전하들로 완전히 채워져 있는 상황을 설명한다. 이 경우에, MIG 구조의 평평한 구간(2615)의 전위의 절대 크기(the absolute magnitude of the potential)는, 채널 스톱 위치 아래의 MIG 레이어의 국부 최대치(2616)의 절대 크기보다 더 크다. 따라서, 초과 신호 전하(excess signal charge)가, 인접한 화소들에 수평으로 번지는(bloom) 대신에, 화소 도핑부에 수직으로 흐른다(flow). 바꾸어 말하면, 하나의 완전한 화소(a full pixel)는 여전히 수평 방향에 전위 장벽(potential barrier)을 가지나, 수직 방향에는 가지지 않으며, 그 반대는 성립하지 않는다. 전위 다이아그램(electron potential diagrams)(2612)에 대해 설명하면, 표면이 특별히 누설성(leaky)이어서 많은 양의 표면 전류를 발생시키면, 그리고 긴 인테그레이션 시간을 사용하기를 원하면, 바이어스된 채널 스톱 구조들을 사용하여야 함을 쉽게 알 수 있다. 그렇지 않으면, 국부 최대치(2616)가 계속 상승하고, 수평 번짐(horizontal blooming)이 일어날 것이다.
MIG 레이어의 신호 전하는, 화소 도핑부와 바이어스된 배면 레이어(102)의 사이에 클리어 전위(clear potential)(VC)를 인가함으로써 클리어링될 수 있다. 배면 전위가 신호 전하 클리어링을 수행하도록 조절되면, 부동 채널 스톱의 전하의 일부가 바이어스된 배면 레이어로 흐르게 되고, 전자 전위 다이아그램(2612)이 원 위치(2602)로 되돌아간다. 채널 스톱들과 화소들 사이에 보다 높은 절대 전위차를 인가함으로써 또한 신호 전하를 클리어링할 수 있다. 다른 선택은 화소 도핑부와 채널 스톱의 사이에 그리고 화소 도핑부와 바이어스된 배면 레이어의 사이에 보다 높은 절대 전위차를 인가하는 것이다.
도 26에 나타낸 동작 원리는 소량의 신호 전하의 검출을 가능하게 한다(allow). 그러나, 그것은 가능한 유일한 하나가 아니다. 화소당 신호 전하의 양이 평균적으로 크면, 예를 들어 아래의 것들일 수 있는 다른 동작 원리가 사용될 수 있는 것이다. 먼저, 화소 도핑부들이, 신호 전하 클리어링에 상응하는 클리어 전위(clear potential)(VC)에 연결된다. 다음에, 화소 도핑부들을 신호 전하 인테그레이션 페이스에 상응하는 VC 에서 부동하도록 놓아둔다. 이것은, 신호 전하들이 MIG 레이어가 아닌 화소 도핑부에 의해 직접 수집되는 것을 의미한다. 이 신호 전하는 다음에 그 게이트가 화소 도핑부에 연결되는 FET를 사용하여 측정된다. 그러한 동작 원리는 부동 확산 증폭기(floating diffusion amplifier)에 상응한다.
앞서 소개했고 도 15 내지 19에 상응하는 트랜지스터 구조들에서, 화소 도핑부는, 도 15, 17, 18 및 19의 구조들에서 MOSFET 및 JFET 채널 아래에 그리고 쌍극 트랜지스터의 에미터 아래에 상이한 깊이를 가진다. 버클링(1510, 1710 및 1810)의 도움으로, MOSFET 및 JFET 채널 아래에 그리고 에미터 아래에 신호 전하를 가둘(confine) 수 있어서, 소자들의 감도를 향상시킨다. 신호 전하를 가두는 다른 방법은, 예를 들어 MIG 레이어 도핑부의 하나의 임의적 국부 강화부(1504)를 사용하여, MIG 레이어(104) 도핑부를 국부적으로 변경함으로서(by altering locally) 달성된다. 신호 전하를 가두는 또 다른 방법은, 장벽 레이어(105)의 도핑부를 국부적으로 변경하는 것이다. 이렇게 하지 않으면, 신호 전하는 먼저, MOSFET 및 JFET 화 소들의 드레인 아래의 위치를 채울 것이며, 그러면, 신호 전하는 채널 폭(channel width)에 작은 영향만을 갖는다. 쌍극 화소(bipolar pixel)에서, 신호 전하는 전체 베이스 도핑부 아래에 확산될 것이며, 베이스 폭에 더욱 작은 영향을 갖게 될 것이다.
화소 도핑부의 두가지 상이한 유형의 버클링이 있다. 화소 도핑부는, 도 17 및 도 19의 화소 구조에서 원하는 영역 아래가 더 깊으며, 도 15와 18에서는 그것이 더 얕다. 이러한 경우들중의 어느 하나를 선택해야 하는가는, 층을 이룬 구조의 레이어들의 도핑 레벨들과 두께들에 그리고 그 구조의 바이어싱에 좌우된다. 그러나, 더 깊은 버클들(deeper buckles)은 MIG 구조의 전체 용량에 대한 기생(smaller parasitic) 용량의 더 작은 비율을 초래한다. 도 17 및 19의 쌍극 에미터와 JFET 게이트의 임플란트들 아래에 더 깊은 버클들(1710)의 자체-정렬(self-alignment)을 이루기 위해 에미터 푸쉬 효과(emitter push effect)가 사용될 수 있다. MOS 구조들내의 게이트 차폐(gate shielding)가 도 15 및 18의 깊은 버클들(1510 및 1810)의 자체-정렬을 만들기 위해 사용될 수 있다. 버클들의 영향은 전술한 다른 두가지 방법들에 의해 강화되거나 제거될수 있음을 알 수 있을 것이다.
MIG 레이어(104) 제2형 도핑부의 임의적 국부 강화부(1504)는, 예를 들어 구조화된 깊은 임플란트(structured deep implant)에 의해 만들어질 수 있다. 제1형 장벽 레이어(105)가 에피 성장에 의해 만들어지면, MIG 레이어의 임의적 국부 강화부(1504)가 에피레이어(epilayer)를 성장시키기 전에 구조화 임플란트를 사용하여 행해질 수도 있다. 제2형 구조화 임플란트를 사용하여, MIG 레이어 도핑부의 국부 강화부(1504)의 위치에 제2형 도핑부를 증가시킬 수 있다. 또한, 제1형 구조화 임플란트를 사용하여 MIG 레이어 도핑부의 국부 강화부(1504)의 위치 밖의 제2형 도핑부를 감소시킬 수도 있다. 예를 들어 도 15에서, MIG 레이어 도핑부의 임의적 국부 강화부(1504)는 MOSFET의 게이트 아래에 직접 위치된다. 그러나, 그것은 소스 쪽으로 약간 이동될 수 있다.
MIG 레이어 도핑부의 국부 강화부(1504) 대신에, 장벽 레이어(105)의 도핑부를 국부적으로 변경할(alter) 수 있다. 장벽 레이어 도핑부(105)의 그러한 국부적 변경은, 예를 들어, 1504의 위치에 제2형 임플란트를 사용하여 장벽 레이어의 도핑부를 감소시킴으로써 행해질 수 있다. 장벽 레이어(105) 도핑부의 국부적 변경은, 1504의 위치 밖에 제1형 임플란트를 사용하여 장벽 레이어의 도핑부를 증가시킴으로서 만들어질 수 있다. 이 경우에, MOS 구조의 게이트 차폐가 자체 정렬 목적을 위해 사용될 수 있다. 임계치 조정 임플란트(threshold adjustement implant)도 또한 장벽 레이어 도핑부를 변경하기 위해 사용될 수 있다.
세가지 전술한 방법들의 조합의 여하한 것도 사용될 수 있다는 것을 아는 것이 중요하다. 세가지 방법들중 가장 유망한 것은 아마도 MIG 레이어 도핑부의 강화부(1504)이다.
완전(full) MIG 구조로부터 발생하는 초과 신호 전하의 일부는, 번짐방지(antiblooming) 메카니즘이 기능을 발휘한다면, 도 15 내지 18에 상응하는 MOSFET 및 JFET 구조들에서 측정된 드레인 전류에 더해질 것이다. 그러나, 이것은 이미지에 매우 밝은 부위가 있는 경우 오직 하나의 문제이다. 만약 소스 전 류(source current)가 측정되면, 이 현상은 문제가 되지 않을 것이다.
MIG 구조의 동작 원리가, 도 27A, 27B 및 27C의 전자 전위 다이아그램들의 도움으로 더 분석될 수 있다. 그 다이아그램들의 모든 평평한 구간은 공핍 영역들에 대한 비탈진 영역들(sloping areas)과 중성 영역들을 나타낸다. 도 27A에는, 내부 게이트(IG)가 레이어(2704)에 형성된, JFET의 종래의 내부 게이트(IG) 구조가 나타나 있다. 레이어(2706)는 JFET 게이트 임플란트이고, 레이어(2705)는 JFET 채널이며, 2703은 기판이고, 2702는 바이어스된 배면 레이어이다. 전자 전위 함수(그래프)(2711)는, 전하가 IG 구조와 2712에 없고, 전하가 IG에 존재할 때의 상황을 나타낸다. IG 구조의 전하는 JFET 채널, 즉, 레이어(2705)의 전위 함수(그래프)의 평평한 부분을 넓힌다. 도 27A에 의하면, 영역(2706)으로부터의 에미터 전류가 2704의 IG로 흐를 것이기 때문에, IG 구조가 쌍극 동작(bipolar operation)을 허용하지 않는 것이 명백하다.
도 16의 JFET에 의한 MIG 구조가 도 27B에 나타나 있다. 전자 전위 함수(그래프)(2713)는 MIG 레이어(104)에 전하가 없는 경우를 나타내고, 함수(그래프)(2714)는 MIG 레이어에 전하가 있는 경우를 나타낸다. 이 전하는 레이어(111)의 JFET 채널을 좁게 한다. 도 27B의 MIG 구조는, 에미터 전류가 MIG 구조로 흐르지 않을 것이기 때문에, 쌍극 동작을 허용하는 것이 명백하다. IG 구조와 유사한 동작 원리를 갖는 상이한 MIG 구조가 도 27C에 나타나 있다. 전하가 MIG 레이어(104)에 가해질 때, 그것은 전자 전위 함수(그래프)를 2715로부터 2716로 변화시키며, 즉, MIG 레이어의 전하가 레이어(2705)의 JFET 채널을 넓게 한다. 그러나, 쌍극 동작이 가능하다.
도 27A, 27B 및 27C에서의 차이점의 요약으로서, 도 27A의 IG 구조에, 하나의 pn 접합부가 있으며, 신호 전하와 FET 채널 사이에 완전 공핍 레이어들이 없다고 할 수 있다. 이 구성에서, 전자 전위 함수(그래프)는 FET 채널과 내부 게이트 구조의 신호 전하 최소치의 사이의 단조로운 함수(그래프)이다. 도 27B의 MIG 구조에는, 신호 전하와 FET 채널 또는 쌍극 트랜지스터 베이스 사이에 하나의 완전 공핍 레이어와 두 개의 pn 접합부(junctions)가 있다. 이러한 구성은, MIG 구조의 신호 전하 최소치와 FET 채널 또는 쌍극 베이스의 사이에 보조 전하 및 신호 전하 모두(both the secondary and the signal charges)에 대한 하나의 안장점의 형성을 가능하게 한다. MIG 구조가 잘 설계되지 않거나 또는 제조 공정이 최적이지 않으면, 작은 중성 영역이 안장점의 위치에 형성될 수 있음을 알 수 있을 것이다. 그러한 중성 영역은 측정에 노이즈를 더하므로, 엄격히 피해야만 한다. 그러나, 그 중성 영역은 소자의 동작 원리를 변화시키지는 않을 것이다. 도 27C의 구조는, 도 27A의 IG 구조보다 많은 두 개의 반대로 도핑된 레이어들(506, 105)을 포함한다.
도 27C의 구조에는, 신호 전하와 FET 채널 또는 쌍극 트랜지스터 베이스의 사이에 두 개의 공핍 레이어들과 세 개의 pn 접합부들이 있다. 이러한 구성은, MIG 구조의 신호 전하 최소치와 FET 채널 또는 쌍극 베이스 사이에 보조 전하 및 신호 전하 모두(both the secondary and the signal charges)에 대한 두개의 안장점들의 형성을 가능하게 한다. 만약 두 개의 반대로 도핑된 레이어들이 도 27B의 구조에 추가되면, MIG 구조의 신호 전하 최소치와 FET 채널 또는 쌍극 베이스의 사이에 보 조 전하 및 신호 전하 모두에 대한 세개의 안장점들을 형성할 수 있을 것이다. 이 소자의 MIG 구조의 신호 전하는 도 27B의 경우와 마찬가지로, FET 채널 또는 쌍극 베이스를 좁게 할 것이다. 그러한 구조는, 더 복잡한 구조 그리고 더 높은 전체 용량 대 기생 용량의 비율에도 불구하고 도 27B의 소자에 여하한 기능성(any functionality)을 추가하지 않을 것이다. 그 사이에 더 많은 레이어들과 접합부들을 추가할 수 있음은 물론이나, 이미 설명한 바와 같이 그렇게 할 실익이 없는 것으로 보인다.
도 27A 및 27B에 나타낸 소자들의 동작에서의 차이점들이, IG 및 MIG의 도핑부들이 파동부(fluctuations)를 가지며, JFET의 채널들이 닫히는 것으로 추정되는 도 28A 및 28B에서, 더 분석된다. 전위 함수(그래프)들(2811 및 2812)은, IG 구조에 신호 전하가 없는 경우를 나타낸다. 전위 함수(그래프)(2811)는 최고량의 IG 불순물 원자들(dopant atoms)을 갖는 위치에 관한 것이다(situated in a location). 다른 한편으로, 전위 함수(그래프)(2812)는 소량의 IG 불순물 원자들을 갖는 위치에 관한 것이다. 신호 전하 전자들은 먼저 IG 레이어(2704)의 전위 함수(그래프)(2811) 최소치들을 모으는 것을 시작한다. 이것은 전위 함수(그래프)(2811)의 위치에 상응하는 전위 함수(그래프)(2813)로 나타내어진다. IG 레이어(2704)의 전위 함수(그래프)(2813)의 평평한 중성 구간은 신호 전하 전자들의 채움(occupation)으로 인한 결과이다. 이 단계에서 중성 영역은 IG 레이어(2704)의 전위 함수(그래프)(2812) 최소치에 아직 도달하지 않고 있다.
모든 전위 함수(그래프)들(2811, 2812 및 2813) 중 전위 함수(그래프)(2812) 가 JFET 채널 레이어(2705)에 가장 높은 국부 최대치를 가진다는 것을 알 수 있다. JFET의 채널이 조심스럽게 열리면, 전류가 먼저 전위 함수(그래프)(2812)의 위치에서, 즉, 최소량의 IG 레이어 불순물 원자들을 갖는 위치에서, 흐르기 시작한다. 그러나, 신호 전하들은, 이 위치에서, JFET를 통해 이동하는 전류에 영향을 주지 않는다. 따라서, IG 레이어가 신호 전하들에 의해 채워지는(occupied) 위치들에도 전류가 또한 흐르도록, JFET 채널이 더 열려야 한다. 모든 전위 함수(그래프)들(2811, 2812 및 2813) 중 전위 함수(그래프)(2811)가 가장 낮은 국부 최대치를 가진다. 따라서, 아주 소수의 신호 전하들만이 검출되게 되면, 채널은 가장 넓게 열려야만 한다. 달리 말하면, 신호 전하가 적을수록, JFET 채널을 통해 흐르는 전류가 더 많아진다. 소량의 신호 전하가 큰 전류에 작은 변화들(variations)을 일으켜서, 소량의 신호 전하의 검출을 매우 힘들게 만드는 것이 명백하다. 이것이 IG 도핑부가 현저하게 균질성(homogeneous)이어야만 하는 이유이다. 전술한 문제점은 도 27C에 나타낸 소자에 또한 적용된다.
전위 함수(그래프)들(2814 및 2815)은 신호 전하 홀들이 MIG 구조에 없는 경우를 나타낸다. 전위 함수(그래프)(2814)는 최대량의 MIG 불순물 원자들을 갖는 위치에 관한 것이고, 전위 함수(그래프)(2815)는 최소량의 MIG 불순물 원자들을 갖는 위치에 관한 것이다. 전위 함수(그래프)(2814)는, MIG 레이어(104)와 JFET 채널(111)에 모두 가장 높은 국부 최대치를 가진다. 신호 전하 홀들은 먼저 MIG 레이어에 전위 함수(그래프)(2814) 국부 최대치를 축적하기 시작하고, 그 결과로서 JFET 채널의 국부 최대치가 낮아진다. 이것은 전위 함수(그래프)(2816)에 나타나 있다. JFET 채널이 조심스럽게 열리면, 신호 전하들이 위치한 곳에 적은 전류가 흐르기 시작한다. 따라서, MIG 구조에 위치한 소량의 신호 전하가 적은 전류에 큰 변화(variation)를 일으킬 수 있다. 전술한 사실은 소량의 신호 전하들의 검출을 크게 용이하게 한다.
도 29A 및 29B는, IG 및 MIG 구조를 갖는 MOSFET들에 대한 것이다. IG 및 MIG의 도핑부들이 파동부를 가지며, MOSFET들의 채널들이 닫혀 있는 것으로 가정한다. 전위 함수(그래프)들(2911 및 2914)은, 최고량의 IG 레이어(2704) 또는 MIG 레이어(104) 불순물 원자들을 갖는 위치들에 관한 것이고, 전위 함수(그래프)들(2912 및 2915)은 소량의 IG 또는 MIG 불순물 원자들을 갖는 위치들에 관한 것이다. 전위 함수(그래프)들(2913 및 2916)는, IG 또는 MIG 구조에 있는 신호 전하들을 갖는 전위 함수(그래프)들(2911 및 2914)에 상응한다. 도 29A 및 29B의 상황은 도 28A 및 28B의 상황과 유사하다. 특정량(certain amount)의 신호 전하로 인한 전류의 변화는 여러 소자들에서 유사하나, 크게 높은 전류(conciderably higher current)가, MIG 구조를 사용하는 MOSFET를 통해서가 아닌 IG 구조를 사용하는 MOSFET를 통해 흐른다.
도 28B 및 29B를 참조하면, 신호 전하들이, 예를 들어 MIG 레이어 도핑부(도 16, 20 및 24)의 임의적 국부 강화부(1504)를 사용하여 FET 게이트의 일부분만의 아래에 가두어질(confined) 수 있음이 명백하다. 1504의 도핑 프로파일(doping profile)이 또한 차등화될(graded) 수 있음을 알아야 한다. 그러한 배치(arrangement)는, MIG 구조의 용량을 낮추어, 매우 소량의 신호 전하의 검출을 향상시킨다. 그러나, IG 도핑부가 FET 게이트 아래에서 크게 균질성이어야만 하는 IG 구조들에서는 이것이 가능하지 않다. 이러한 사실로 인해 사각 MOSFET들의 게이트 엣지들(gate edges)에서 문제들이 발생된다. 여기서 게이트 엣지들은 소스 또는 드레인 도핑부에 접하지 않는 영역들(areas not next to source or drain dopings)을 의미한다. IG 도핑부가 게이트 엣지보다 더 뻗어있으면, 신호 전하가 MOSFET의 채널을 통해 흐르는 전류에 영향을 주지 않는 곳인 게이트 엣지 위치에 인접한 IG 레이어에, 신호 전하 전위 에너지 최소치가 만들어진다. 만약 게이트가 IG 도핑부 보다 더 뻗어있으면, 많은 전류가 게이트 엣지들의 SFET 채널을 통해 흐른다. 따라서, 정렬불량(misalignement)은 피해야만 하고, 그렇지 않으면 전술한 문제점들이 두가지 모두 동시에 존재 것이 명백하다. 사각 MOSFET들에서, 엣지 위치들은, 표면 누설 전류가 IG로 흐르는 것을 막기 위해, 조심스러운 계획을 또한 필요로 한다. 미국 특허 제5,786,609호의 사각 JFET들에서, JFET 게이트와 IG 구조는, JFET 게이트 엣지들에서 연결되는데, 이는 표면 발생 전하들이 신호 전하들과 혼합될 것이라는 것을 의미한다.
전술한 게이트 엣지 문제들은 원형 FET들에는 당연히 존재하지 않는다. 그러나, 원형 FET들의 게이트 영역과 이에 따른 IG 구조 영역은 더 크며, 이것은 IG 구조의 용량을 증가시킨다. IG 구조 영역의 큰 크기는 또한 IG 도핑부 파동부가 생기도록 하기 쉽다. 사각 및 원형 IG MOSFET 모두의 단점은 또한, 채널이 언제나 열려 있어야만 하고, 그렇지 않으면 반도체와 게이트 절연체(gate isolator) 사이의 공핍 인터페이스에 발생되는 전하들이 신호 전하들과 혼합될 것이라는 사실이다. 이 것은 자연스럽게 이중 트랜지스터의 상이한 IG 구조들 사이의 신호 전하 이송을 더 어렵게 만든다. IG 구조와 비교해서 MIG 구조의 이점은 또한 리셋트 접점(reset contact)이 필요없다는 점이다.
도 27C에 나타낸 MIG 구조를 기초로 하는 소자들의 몇몇 예들이 도 30, 31, 32 및 33에 나타나 있다. 도 30의 소자는, 하나의 소스(3001)와 하나의 드레인(3002)을 갖는 하나의 사각 JFET를 포함한다. 화소 레이어(506) 내측의 하나의 도핑부가 또한 버클링(3010)을 가질 수 있다는 것을 알 수 있다. 도 31의 소자는, 하나의 베이스(3101)와 하나의 에미터(3102)를 갖는 하나의 쌍극 트랜지스터를 포함한다. 하나의 MOSFET를 포함하는 소자가 하나의 소스(3201)와 하나의 드레인(3202)을 갖는 것으로 도 32에 나타나 있다. MOS 구조와 결합된 버클링(3210)이 도면에 나타나 있다. 도 33의 소자는, MOS 구조가 JFET 게이트의 역할을 하는, 변형 JFET이다. JFET의 소스(3301)와 드레인(3302)을 형성하는 도핑부와 결합된 버클링(3310)이 도면에 나타나 있다.
MIG 레이어의 신호 전하는, 예를 들어, 증폭기들의 드레인들(또는 소스들)을 세로열로(in columns) 연결시키고, 게이트들을 가로열로(in rows) 연결시키는 기술에 의해 판독될 수 있다. 적절한 게이트 전압을 가지며 하나의 가로열로 된 JFET 또는 MOSFET 채널들을 개방함(opening up)으로써 그리고 하나의 세로열로 된 드레인들(또는 소스들)의 드레인과 소스 사이에 정확한 극성의 전압차를 연결함으로써, 원하는 화소를 선택될 수 있다. 다른 모든 가로열의 게이트들은 닫힌 상태로 남아있고, 다른 모든 세로열의 드레인들(또는 소스들)의 전압들은 그 소스(또는 드레 인) 전압과 동일하다. 그리하여 MIG 레이어의 신호 전하가 그 다음에 드레인(또는 소스) 전류로부터 또는 상응하는 전압 출력으로부터 결정될 수 있다. 이 측정치(measurement)는 빈(empty) MIG 구조의 측정치와 비교될 수 있다. 도 22 내지 24에 나타낸 이중 트랜지스터(그리고 도 25의 삼중 트랜지스터)의 경우에, 신호 전하는 상이한 트랜지스터들의 MIG 구조들 사이에서 여러번 교환될 수 있으며, 빈 그리고 채워진 MIG 구조의 측정치 사이의 비교(the measurements of the empty and occupied MIG structure)가 여러번 행해질 수 있다.
개별 화소들의 게이트 전압이 변경될(altered) 수 없기 때문에, 도 17에 나타낸 구조의 판독은 다른 FET들과 다르다. 예를 들어, 드레인들을 세로열들로 그리고 소스들을 가로열들로 연결할 수 있다. 이 소스들과 드레인들은 일반적으로 동일한 전위로 유지된다. 판독(reading)은, 예를 들어 적절한 전압을 하나의 세로열의 드레인들에 연결함으로써 그리고 가로열들의 소스들을 통해 흐르는 전류들을 측정함으로써, 행해진다.
쌍극 트랜지스터들은, FET 들과 유사한 방식에 의해, 즉, 에미터 접합부가 오직 선택된 화소에서만 턴 온 되도록(turned on), 하나의 가로열의 에미터들에서 그리고 하나의 세로열의 베이스들에서 에미터 접합부의 역 바이어싱을 낮춤으로써, 판독될 수 있다. 신호 전하는 그 다음에 에미터 전류로부터 또는 상응하는 전압 출력으로부터 측정된다. 앞서 언급한 바와 같이, 노이즈를 감소시키기 위해 베이스 전류를 또한 측정할 수 있다. 전술한 판독 동작(read operations) 대신에, 선택 트랜지스터들(selection transistors)을 각 화소에 추가할 수 있으나, 그들은 공간을 필요로 하고, 구조를 더 복잡하게 한다. 신호 전하를 판독하는 또 다른 방법은 플립 칩 기술(flip chip technique to a read chip)에 의해 검출기 칩들을 판독 칩에 접합시키는(bond) 것이다.
입자, X-레이 및 감마선 검출기들에서, 동시에 일어나는 여러 사상들(events) 중에서 정확한 시간, 위치 및 에너지를 찾아내는 것이 때때로 필요하다. 그러나, 이것은 MIG 구조를 포함하여 구성되는 부동 소스 FET(floating source FET)를 사용하여 달성할 수 없다. 이것은, MIG 구조에서의 신호 전하의 양의 증가가 FET의 채널을 훨씬 더 닫는다는 사실에 기인한다. 하나의 IG를 갖는 부동 소스 FET에서는 상황이 반대이며: 신호 전하의 증가가 FET의 채널을 훨씬 더 열어서, 인스턴스 소스 전류 펄스(instant source current pulse)가 형성되게 한다. 그러나, 부동 소스 FET 대신에 MIG 구조를 포함하여 구성되는 부동 에미터 쌍극 트랜지스터를 사용할 수 있다. 이러한 구조(arrangement)는 에미터 아래의 베이스를 공핍시킬 필요가 있다. 공핍 베이스(depleted base)는 부동 에미터(floating emitter)에 대한 장벽을 형성한다. 신호 전하의 증가는 이 장벽을 낮추어서 인스턴스 에미터 전류 펄스가 형성되게 한다.
MIG 구조를 포함하여 구성되는 부동 에미터 쌍극 트랜지스터가 도 34에 나타나 있다. 임의적 제2형 도핑부(3401 및 3402)가 신호 전하 클리어링을 위해 사용될 수 있다. 부동 에미터들은, 베이스와 채널 스톱의 사이의 역 바이어싱을 잠시동안 감소시킴으로써 다시 채워질(refilled) 수 있다. 다른 대안은 부동 에미터를 FET의 드레인에 연결하는 것이다. 에미터 채우기 동안, FET의 게이트는 잠시동안 열린다. 그렇지 않으면, 드레인은 부동상태로 남아있다(left floating). 에미터(1902) 크기는 MIG 도핑부의 국부 강화부(1504)보다 더 클 수 있다.
부동 에미터는, 절연체 레이어에 의해 커버될 수 있는데, 이 절연체 레이어의 상부에 전도체 레이어(conductor layer)(3403)가 올 수 있다. 전도체 레이어는 판독 칩(read out chip)에 연결될 수 있다. 절연체 물질에 의해 주변부들(surroundings)로부터 격리된 전도체 플레이트(conductor plate)에 부동 에미터를 연결할 수도 있다. 이 부동 전도체 플레이트는, 예를 들어 판독 칩에 연결되는 다른 반도체 플레이트에 의해 커버될 수 있다. 후자의 반도체 플레이트는 또한, 서로 격리된 세가지 상이한 섹터들(sectors)로 분할될 수 있다. 이들 섹터들은, 하나의 라인을 형성하는 상이한 화소들의 다른 섹터들에 추가로 연결될 수 있다. 이런 식으로, 모든(every) 증폭기는, 서로 전기적으로 격리되고 세가지 상이한 방향으로 나아가는, 세가지 상이한 라인들에 연결된다. 그리고 나서, 그 결과(events)는 세가지 상이한 방향으로 뻗어있는 세가지 강도(magnitudes)의 라인들로부터 도달하는 신호들을 관찰함(observing)으로써 밝혀질 수 있다.
MIG 구조를 포함하여 구성되는 부동 소스 FET는, 예를 들어 소스를 절연체 레이어로 커버함으로써 만들어질 수 있다. 그 절연체 레이어는 다음에 캐패시터 플레이트(capacitor plate)를 형성하는 전도체 레이어로 커버된다. 그 캐패시터 플레이트는 FET 게이트에 연결될 수도 있고 연결되지 않을 수도 있다. FET들의 드레인들은 예를 들어 세로열로 연결되고(connected to columns), 캐패시터 플레이트들은 가로열로 연결되어(connected to rows) 있다. 캐패시터 플레이트들은 또한 판독 칩 에 연결될 수 있다. MIG 구조를 포함하여 구성되는 부동 소스 FET들은 사각 또는 원형 MOSFET들 또는 JFET들일 수 있다. IG 구조를 포함하여 구성되는 부동 소스 FET들은 원형 JFET들일 수 있을 뿐이다. MIG 구조를 포함하여 구성되는 부동 소스 FET는, MIG 구조를 포함하여 구성되는 표준 FET와 비교하여 하나의 이점을 가진다. 그 이점은, 신호 전하 인테그레이션 기간의 시작 시간 및 끝 시간이 모든 화소에 대해 정확히 동일할 수 있다는 점이다. 이것은 예를 들어 아래에 설명하는 방식으로 달성될 수 있다.
FET의 드레인에 클리어 전위(clear potential)(VC)를 인가함으로써, 신호 전하가 MIG 레이어로부터 제거된다(cleared). 다음에 FET의 드레인이, 신호 전하 인테그레이션 기간을 시작하는, 화소 전위(VP)에 연결된다. FET의 채널이 그 인테그레이션 기간의 시점에서(at the beginning) 닫히는 것이 중요하다. MIG 레이어내의 신호 전하 축적은 FET의 채널을 더욱 더 닫는다. 그 인테그레이션 기간은, 적절한 전위 펄스(potential pulse)를 FET들의 모든 드레인들에 동시에 인가함으로써 정지된다. 이 전위 펄스는, 펄스의 정확한 모멘트에(at the exact moment of the pulse) MIG 구조내의 신호 전하의 양에 상응하는 하나의 레벨까지 FET들의 부동 소스들을 채운다. 하나의 라인의 드레인들에 적절한 전위를 인가함으로써, 그리고 캐패시터 플레이트 라인의 전류 펄스들을 인테그레이팅(integrating) 함으로써, 신호 전하가 판독되게 된다. 이 전하가 작을수록, 인테그레이션 기간의 끝 부분의 MIG 구조의 신호 전하가 더 컸다. 모든 드레인들이 전술한 적절한 전위에 연결된 후에, 드레인들이 전위(VC)에 연결된다.
부동 소스가 부가적인 FET의 부동 드레인에 연결될 수도 있음을 알 수 있을 것이다. 그리고 나서, 인테그레이션 기간은 부가적인 FET의 게이트를 열음으로써 시작되고 정지될 수 있다. 앞서 소개한 모든 캐패시터들이 여하한 형태일 수 있음을 알 수 있을 것이다. 예를 들어 다층 스택 캐패시터들(multilayered stack capacitors)이 사용될 수 있을 것이다.
기생 용량과 전체 용량의 비율을 감소시키기 위해, 벌크 레이어의 상부의 레이어들은 가능한 한 얇게, 즉, 공정 공차(process tolerances)가 허용하는 한 얇게 만들어져야 한다. 그러나, 소자내의 전기장 값들은 전자 사태 항복 값 아래(below avalanche breakdown value) 아래이어야 한다. 신호 전하의 멀티플리케이션(multiplication)을 원하지 않으면, 전기장 값들은 전자 사태 발생 한계치(avalanche generation limit) 아래이어야만 한다.
본 발명은 각 화소에 실행될 트랜지스터가 설치되는(implemented) 것을 반드시 필요로 하지는 않는다는 것을 알아야 한다. 각 화소에 하나의 전기적 접점만을 가져오고(bring) 검출기를 CTD 모드로 동작시키는 것이 완벽하게 가능한데, 여기에서는, 화소들을 특정 전하 이송 전압들(charge transfer voltages)에 교대로 결합시킴으로써, 신호 전하로 하여금 각 화소 가로열 또는 세로열의 끝부분을 향해 이동하게 하는데, 이 경우 특정 판독 화소가 다시(in turn) 가로열의 각 화소의 이송된 전하를 동기적으로(synchronously) 검출하기 위해 사용된다. 그러나, CTD 모 드에서는, 검출기가, 각 개별 화소가 개별적으로 판독될 수 있는 APS 모드에서보다 번짐(smearing)이라는 나쁜 결과(adverse effects)를 가져오기 더 쉬운 경향이 있다. APS 모드로 본 발명을 시용하는 추가적인 이점은, 활성 영역의 마음대로(arbitrarily) 선택된 부분에만 빠르고 연속적인 판독 동작들을 집중시킬 수 있는 가능성이며, 이렇게 되면, 약간 규칙적이고 보다 긴 간격으로 전반적인 판독 동작들을 "업데이팅(updating)"하는 것과 결합될 수도 있게, 흥미있는 현상이 나타나는 것을 알 수 있었다.
화소 및 다른 패턴 구조들
도 1의 구조에 상응하는, 서로 다른 화소 검출기 구조들이 도 35A 및 35B에 나타나 있다. 도 35A는 매우 단순한 부동 채널 스톱 검출기 구조를 나타낸다. 도 35B의 검출기 구조에서, 부동하거나 또는 바이어스된 채널 스톱 도핑부(115)가 도 35A의 구조에 추가되어 있다. 도 35C의 구조는 도 5의 소자에 상응한다. 도 35B의 채널 스톱 도핑부들은, 하나의 CTD로서 사용될 수 있는 도 35D의 검출기 구조의 경우와 같이, 불연속적일 수 있다. MIG 레이어의 신호 전하는, 예를 들어 상이한 화소 도핑부들의 전위에 적용되는, 3 페이스 기술(a three phase technique)을 사용하여 이송될 수 있다. 신호 전하 이송(signal charge transport)을 용이하게 하기 위해 도 22에서 행해진 것과 동일한 방식으로 화소 도핑부들 사이에 MOS 구조들을 사용할 수 있다. 도 35E에서의 구조는, 도 35C의 구조를 기초로 하며, 그것은 또한 하나의 CTD로서 사용될 수 있다. 이미 앞서 언급한 바와 같이, 부동하거나 또는 바 이어스된 가아드 구조들이 도 35A, 35B, 35C, 35D 및 35E 의 채널 스톱 위치들과 화소 도핑부 사이에 추가될 수 있다. 그러한 가아드 구조들은 도핑된 영역들 및/또는 MOS 구조들일 수 있다. 그러한 가아드 구조들을 사용하여, MIG 구조를 기초로 하는 드리프트 검출기(drift detector)를 만들 수 있다. 버클링(bucklings), MIG 레이어 도핑부의 강화부 및 장벽 레이어의 변경(alteration)이 드리프팅 신호 전하(drifting signal charge)를 가이드하기 위해 사용될 수 있다. 화소 도핑부들 사이의 임의적 MOS 구조들과 화소 도핑부들의 바이어싱은, MIG 레이어에 국부 전위 최소치를 만들기 위해 그리고 CDD(controlled drift detector)에서 행해진 것과 동일한 방식으로 이 국부 전위 최소치들을 제거하기 위해 변경될(altered) 수 있다. 화소들의 수와 화소들의 형태는 제한되지 않는다. 스트립 검출기(strip detector)를 만들기 위해 길이가 긴 화소들(elongated pixels)을 사용할 수도 있다. 화소들을 구성하는 활성 영역은, 도 35A, 35B, 35C, 35D 및 35E에 나타낸 바와 같이, 제1형 또는 제2형의 전도성의 부동하거나 바이어스된 가아드 구조들에 의해 둘러싸일 수 있으며, 이 영역들은 판독 및 선택 전자장치를 포함할 수 있다.
수많은 반도체 물질들에서, 쇼트키 및 옴 접점들(Schottky and ohmic contacts)이 도핑부들 대신에 선호됨을 아는 것이 중요하다. 예를 들어, 화소 도핑부(111), 채널 스톱 도핑부들(115 및 515), 배면 레이어(back layer)(102) 그리고 예를 들어, 소스, 드레인, 게이트 및 에미터 접점들을 적절한 금속들로 대체할 수 있을 것이다. 반면에, 고농도 접점 임플란트들(high dose contact implants)이, 예를 들어 도핑부들(111, 506, 115 및 515)에 대해 만들어진 접점들에 대해 필요할 수 있다. 또한, 소자가 원하는 두께에 이르도록 소자의 전면을 지지 기판과 소자의 얇은 배면에 부착할 수 있다. 얇은 소자의 벌크 레이어는 두꺼운 소자의 벌크 레이어보다 더 두껍게 도핑될 수도 있다. 벌크 레이어의 바이어싱은 또한 기판의 엣지에 만들어진 하나의 접점을 사용하여 행해질 수 있다.
실제 적용예들
본 발명의 하나의 실시예에 따른 반도체 방사선 검출기는, UV 방사선, 가시광선, 근적외선 또는 원적외선 방사선(near or far infrared radiation) 및/또는 연성 X-레이를 검출하기 위해 가장 유리하게 사용될 수 있다. 응용 영역은, 검출기의 배면을 신틸레이터 물질(scintillator material)로 커버함에 의해 10 keV 이상의 양자 에너지를 갖는 강력한 X-레이(energetic X-rays)에까지 크게 확장될 수 있다. 그러한 경우에, 검출기는 입사하는 X-레이를 검출하지 않고, X-레이가 신틸레이터 물질에 도달할(hit) 때 발생하는 신틸레이션 양자들(scintillation quanta)을 검출할 것이다.
본 발명을 통해 성취할 수 있는 누설 전류의 레벨들이 감소됨으로써 검출기가 실리콘이 아닌, 엄청나게 높은 레벨들의 누설 전류를 가지는 것으로 종전에 생각되었을 수 있는, 다른 반도체 물질들로 만들어질 수 있게 한다. 그러한 다른 반도체 물질들은 게르마늄, 갈륨 비화물(arsenide) 및 카드뮴 텔루라이드(cadmium telluride)를 포함하나 이에 한정되지 않는다.
본 발명의 하나의 실시예에 따른 검출기를 포함하는 소자는, 다른 반도체 칩 들을 또한 포함할 수 있으며, 이들 중의 몇몇은 검출기의 화소들에 대한 결합 연결부들(bonded connections)을 가질 수 있다. 이것은 검출, 증폭, 판독 및 몇몇의 경우에 심지어 MCM [다중-칩 모듈(multi-chip module]과 같이 매우 작은 공간내의 저장까지도 포함하는, 매우 컴팩트한 구조들(compact structures)을 구축할(build) 수 있게 한다.
전계 효과 트랜지스터의 전기적 행태에 영향을 주는 방식을 관찰함으로서 축적된 신호 전하의 양을 판독하는 비파괴적 방법은 동일한 전하를 그것이 제거되기 전에 여러번 판독할 수 있게 한다. 달리 말하면, 상이한 화소들에서의 전하의 축적이 본질적으로 연속적으로 감시될 수 있다.

Claims (27)

  1. 하나의 전도성 배면 레이어(conductive backside layer)(102)와 반도체 물질의 하나의 벌크 레이어(bulk layer) (103)를 포함하여 구성되고,
    제2 전도형의 반도체로 된 하나의 변형 내부 게이트 레이어(modified internal gate layer) (104),
    제1 전도형의 반도체로 된 하나의 장벽 레이어(barrier layer) (105) 및
    제2 전도형의 반도체로 된 화소 도핑부들(pixel dopings) (111, 112, 506, 511, 512)을 위의 순서대로, 상기 전도성 배면 레이어(102)와 마주보는 벌크 레이어(103)의 표면에 포함하여 구성되며,
    상기 화소 도핑부들이 그에 상응하는 화소들을 만들어내기 위해 전도성 배면 레이어(102)의 전위에 대한 전위차로서 정의되는 적어도 하나의 화소 전압에 결합되는 것을 특징으로 하는, 반도체 방사선 검출기 소자.
  2. 제1항에 있어서, 상기 변형 내부 게이트 레이어(104)와 상기 장벽 레이어(105)가, 화소 도핑부들(111, 112, 506, 511, 512)의 하나의 매트릭스를 포함하여 구성되는 하나의 활성 영역(active area) 전체에 걸쳐 연속되는, 반도체 방사선 검출기 소자.
  3. 제1항에 있어서, 상기 변형 내부 게이트 레이어(104)가 벌크 레이어(103)의 재료에 만들어진 하나의 이온 주입 레이어(implantation layer)이고, 상기 장벽 레이어(105)가 상기 변형 내부 게이트 레이어(104)의 상부에 에피성장된(epitaxially grown) 하나의 에피텍셜 레이어(epitaxial layer)인, 반도체 방사선 검출기 소자.
  4. 제3항에 있어서, 상기 화소 도핑부들(111, 112, 506, 511, 512)이, 상기 화소 도핑부들로 하여금 제2 유형의 전도도를 나타나게 하는 불순물(dopant)이 주입된 상기 에피텍셜 레이어(105)의 영역들을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  5. 제1항에 있어서, 다수의 화소 도핑부들(111, 112, 506, 511, 512)이 화소 도핑부위에 만들어지고, 전계 효과 트랜지스터(a field effect transistor) 또는 쌍극 트랜지스터(a bipolar transistor)인, 하나의 화소-특이성 트랜지스터(a pixel-specific transistor)를 포함하여 구성되고, 본 반도체 방사성 검출기 소자가 상기 화소-특이성 트랜지스터들의 유효 채널 또는 베이스의 크기(effective channel or base dimensions)와 관련된 화소-특이성 트랜지스터들의 전기적 특성들을 측정하는 하나의 신호 전하 판독기 회로(a signal charge reader circuit)를 포함하여 구성되는, 반도체 방사선 검출기 소자.
  6. 제5항에 있어서, 상기 신호 전하 판독기 회로가, 하나의 화소-특이성 트랜지스터를 포함하는 화소와 일치하는(coincident) 위치에 있는 변형 내부 게이트 레이어에 축적되는 방사선-유도 홀들 또는 전자들(radiation-induced holes or electrons)에 의해 야기된 채널 또는 베이스 폭의 감소와 관련된, 상기 화소-특이성 트랜지스터의 전기적 특성들을 측정하는 것인, 반도체 방사선 검출기 소자.
  7. 제5항에 있어서, 상기 신호 전하 판독기 회로가, 하나의 화소-특이성 트랜지스터를 포함하는 하나의 화소와 일치하는(coincident) 위치에 있는 변형 내부 게이트 레이어에 축적되는 방사선-유도 전자들 또는 홀들에 의해 야기된, 채널 또는 베이스 폭의 증가와 관련된, 상기 화소-특이성 트랜지스터의 전기적 특성을 측정하는 것인, 반도체 방사선 검출기 소자.
  8. 제1항에 있어서,
    상기 화소 도핑부들(111, 112, 506, 511, 512)을 포함하여 구성되고, 하나의 반도체 칩의 일부분에 위치한, 하나의 활성 영역과, 그리고
    하나의 바이어스 전압을 본 반도체 방사선 검출기 소자로 가져오기 위한 하나의 전면 접점(821, 825, 1030, 1210)을 포함하여 구성되고, 상기 전면 접점(821, 825, 1030, 1210)이 상기 반도체 칩의 엣지와 상기 활성 영역의 사이의 위치에 있는, 반도체 방사선 검출기 소자.
  9. 제8항에 있어서, 상기 전면 접점(821, 825)이 벌크 레이어(103)까지 이르는 하나의 트렌치 구조(a trench structure)를 포함하여 구성되는, 반도체 방사선 검출기 소자.
  10. 제9항에 있어서, 상기 전면 접점(821)과 상기 활성 영역 사이에 복수의 격리된 다수의 트렌치 구조들(a number of separate trench structures)(822, 823, 824)을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  11. 제1항에 있어서, 화소들 사이의 채널 스톱 도핑부들(115, 116, 515, 516)을 포함하여 구성되고, 상기 채널 스톱 도핑부들(115, 116, 515, 516)이 부동하거나(floating) 바이어스되는 것인, 반도체 방사선 검출기 소자.
  12. 제11항에 있어서, 상기 채널 스톱 도핑부들(115, 116, 515, 516)이 제1 전도형이고, 따라서 화소들과 비교하여 반대 유형의 전도성을 나타내는, 반도체 방사선 검출기 소자.
  13. 제1항에 있어서, 화소들 사이에 부동하거나 바이어스된 MOS 구조들(floating or biased MOS structures)을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  14. 제1항에 있어서,
    상기 화소 도핑부들(111, 112, 506, 511, 512)을 포함하여 구성되고, 반도체 칩의 일부분에 위치한 하나의 활성 영역과, 그리고
    하나의 바이어스 전압을 본 반도체 방사선 검출기 소자로 가져오기 위해 배면 레이어(102)에 형성되고, 상기 활성 영역과 상기 반도체 칩의 엣지 사이의 위치에 있는 하나의 배면 접점을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  15. 제1항에 있어서, 하나의 화소 도핑부 또는 하나의 화소 도핑부내의 하나의 임플란트의 하나의 버클링(1510, 1710, 1810, 3010, 3210, 3310)을 포함하여 구성되고, 상기 버클링이 상기 변형 내부 게이트 레이어(104)쪽으로 상기 화소 도핑부 또는 임플란트의 크기에 걸쳐 뻗어있는, 반도체 방사선 검출기 소자.
  16. 제1항에 있어서, 변형 내부 게이트 레이어(104) 도핑부의 국부 강화부(a local enhancement)(1504)를 포함하여 구성되는, 반도체 방사선 검출기 소자.
  17. 제1항에 있어서, 상기 장벽 레이어(105) 도핑부의 변경부(alteration)를 포함하여 구성되는, 반도체 방사선 검출기 소자.
  18. 제5항에 있어서, FET의 소스 또는 쌍극 트랜지스터(bipolar transistor)의 에미터가 부동하는, 반도체 방사선 검출기 소자.
  19. 제5항에 있어서, FET의 부동 소스 또는 쌍극 트랜지트터의 부동 에미터가 하 나의 캐패시터(capacitor)에 연결된, 반도체 방사선 검출기 소자.
  20. 제1항에 있어서, 화소 도핑부들(111, 112, 506, 511, 512)의 하나의 매트릭스를 포함하여 구성되는 하나의 활성 영역 외측에 제1 또는 제2 유형 또는 두가지 모든 유형의 부동하는 또는 바이어스된 추가 도핑부들(811, 814, 815, 819, 1020, 1115)을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  21. 제20항에 있어서, 상기 추가 도핑부들(811, 814, 815, 819, 1020, 1115)에 판독 및 선택 전자장치들(read and selection electronics)을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  22. 제1항에 있어서, 이온주입(implantation)에 의해 만들어진 레이어들(104, 105)을 포함하여 구성되는, 반도체 방사선 검출기 소자.
  23. 제1항에 있어서, 이온주입에 의해 만들어진 레이어(506)를 포함하여 구성되는, 반도체 방사선 검출기 소자.
  24. 제22항 또는 제23항에 있어서, 상기 이온주입이 무마스크 블랭크 이온주입(maskless blank implantations)인, 반도체 방사선 검출기 소자.
  25. 반도체 방사선 검출기 소자의 표면위의 다수의 화소들(111, 511)을 하나의 화소 전압에 결합시키는 단계와, 상기 반도체 방사선 검출기에 방사선을 조사하는 단계를 포함하여 구성되는 것에 있어서,
    상기 반도체 방사선 검출기의 벌크 레이어(a bulk layer) (103)로부터의 첫 번째 종류의 방사선 유도 신호 전하들을, 상기 벌크 레이어(103) 옆에 위치한 하나의 변형 내부 게이트 레이어(104)내의 화소들(111)과 위치적으로 일치(locationally coincident)하는, 상기 첫번째 종류의 전하에 대한 3차원 전위 함수 그래프(three-dimensional potential function)의 국부 최소치들(local minima)까지 수집하는 단계, 그리고
    화소들(111)과 일치하는 국부 최소치까지 수집된 신호 전하의 양을 검출하는 단계를 포함하여 구성되는 것을 특징으로 하는,
    방사선 검출 방법.
  26. 제25항에 있어서, 상기 신호 전하의 양을 검출하는 단계가, 화소-특이성 트랜지스터들(pixel-specific transistors)의 유효 채널 또는 베이스의 크기(effective channel or base dimensions)와 관련된, 화소-특이성 트랜지스터들의 전기적 특성들을 관찰하는 것을 포함하여 구성되는, 방사선 검출 방법.
  27. 제25항에 있어서, 상기 신호 전하의 양을 검출하는 단계가, 화소-관련 전하를 다수의 화소들을 거쳐 판독 화소(readout pixel)로 이송하는 것과, 상기 판독 화소의 전기적 특성들을 관찰하는 것을 포함하여 구성되는, 방사선 검출 방법.
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