KR102535002B1 - Cmos 공정 기반의 홀 센서를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 홀 CMOS 공정을 기반으로 한 홀 센서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 소자는 반도체 기판 상에 형성되는 저농도 센싱 영역, 상기 저농도 센싱 영역에 교대로 형성되는 제1 도전형 고농도 도핑 영역들과 제2 도전형의 고농도 도핑 영역들 및 상기 제1 도전형 고농도 도핑 영역들과 접하여 형성되는 제1 너비의 복수의 제1 트렌치 및 상기 제1 도전형 고농도 도핑 영역들과 상기 제2 도전형 고농도 도핑 영역들을 분리하며, 상기 제1 너비보다 작은 제2 너비의 복수의 제2 트렌치를 포함할 수 있다.

Description

CMOS 공정 기반의 홀 센서를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor Device Comprising Hall Sensor based on CMOS Process and Method for Manufacturing The Same}
본 발명은 CMOS 공정을 기반으로 한 홀 센서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전류가 흐르는 도체에 자기장이 인가되었을 때 전류와 자기장의 수직방향으로 전압이 발생하게 된다. 이를 Hall 전압이라 부르며 이러한 현상을 홀 효과(Hall effect)라 한다.
홀 효과를 이용한 자기장 센서를 홀 센서(Hall effect sensor)라 하며 일반적으로 검출할 수 있는 자기장의 방향에 따라 수평 홀 센서와 수직 홀 센서로 나눌 수 있다. 수평 홀 센서는 센서 표면에 수직인 방향의 자기장을 검출할 수 있으며 수직 홀 센서는 센서 표면에 수평인 자기장을 검출할 수 있다.
일반적으로 수직 홀 센서는 수평 홀 센서에 비해 낮은 민감도(sensitivity)와 높은 오프셋(offset) 그리고 높은 잡음(noise) 특성을 갖는다.
종래의 수직 홀 센서 제작 방법은 전류가 흐르는 고농도 도핑 영역과 고농도 도핑 영역 사이 영역의 실리콘 표면 농도를 낮추는 것을 제안하고 있다.
이는 전류가 흐르게 되는 길을 실리콘 안쪽으로 형성시키고, 이렇게 형성된 길을 따라 전류가 흐름에 따라 전류가 흘러가는 길의 길이를 늘려 민감도를 높이고 오프셋을 낮출 수 있었다.
하지만 실리콘 표면 농도를 낮추기 위해 추가 이온 주입이 필요하거나 고농도 도핑 영역 간 사이의 표면 농도를 다르게 하기 위해 추가 포토(photo) 공정이 있어야 하여 공정이 복잡하게 되었다. 또한, 표면으로 흐르는 전류를 완전히 차단하기 힘들 수 있으며, 고농도 도핑 영역과 고농도 도핑 영역 사이 영역에 대한 격리(isolation)가 확실하게 되지 않아 고농도 도핑 영역 영역에 이온 주입을 할 때 수평 방향으로의 이온 퍼짐으로 의도했던 것보다 고농도 도핑 영역 영역이 커져 민감도가 저하될 수 있다. 또한 상술한 방식을 통한 오프셋 감소가 충분할 것으로 기대하기 힘들며 표면 쪽 낮은 농도 영역은 공정 편차의 영향을 크게 받아 동일한 공정에서 함께 제작되는 인접한 수직 홀 센서 간에도 오프셋 특성 차이가 크게 될 수 있다는 문제점이 있다.
수직 홀 센서는 수평 홀 센서와 비교하여 일반적으로 낮은 민감도를 갖는다. 그래서 수직 홀 센서의 오프셋 특성을 개선하면 수직 홀 센서의 전체 성능을 개선할 수 있다.
본 개시에서는 수직 홀 센서의 오프셋 특성을 개선하기 위한 구조와 도핑 프로파일을 제안한다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 다양한 실시 예들에 따르면, 반도체 소자는 반도체 기판 상에 형성되는 저농도 센싱 영역, 상기 저농도 센싱 영역에 교대로 형성되는 제1 도전형 고농도 도핑 영역들과 제2 도전형의 고농도 도핑 영역들 및 상기 제1 도전형 고농도 도핑 영역들과 접하여 형성되는 제1 너비의 복수의 제1 트렌치 및 상기 제1 도전형 고농도 도핑 영역들과 상기 제2 도전형 고농도 도핑 영역들을 분리하며, 상기 제1 너비보다 작은 제2 너비의 복수의 제2 트렌치를 포함할 수 있다. 그리고 상기 제2 도전형의 고농도 도핑 영역들의 각각의 너비는 상기 제1 도전형 고농도 도핑 영역들의 각각의 너비보다 작을 수 있다.
본 발명의 다양한 실시 예들에 따르면, 반도체 소자는 반도체 기판에 형성된 수평형 홀 센서 및 수직형 홀 센서를 포함하고, 상기 수직 홀 센서는 상기 반도체 기판 상에 형성된 제1 저농도 N형 센싱 영역, 상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 N형 도핑 영역, 상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 P형 도핑 영역, 상기 제1 저농도 N형 센싱 영역을 둘러싸는 복수의 제1 트렌치 및 상기 각각의 제1 고농도 N형 도핑 영역을 둘러싸는 복수의 제2 트렌치를 포함하고, 상기 제2 트렌치의 너비는 상기 제1 트렌치 너비보다 작게 형성될 수 있다.
다양한 실시 예들에 따라, 고농도 도핑 영역에 추가로 더미의 고농도 도핑 영역들을 양쪽에 형성함으로써 수직 홀 센서의 오프셋 특성을 개선할 수 있다.
다양한 실시 예들에 따라, 전류 흐름 방향에 수직 방향 쪽으로의 단자 끝이 수직 홀 센서의 N형 웰의 경계를 지나 바깥쪽으로 확정되도록 형성함으로써 공정 편차에 의한 수직 홀 센서 별 저항 값의 차이를 감소시킬 수 있다.
다양한 실시 예들에 따라, 실리콘 안쪽의 N형 웰 주변에 P형 기판 영역과 형성하는 PN 결합 이외의 다른 PN 결합이 형성되지 않도록 함으로써, 공정 편차에 의한 공핍 영역의 차이를 최소화할 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 다양한 실시 예들에 따라 반도체 칩에 형성될 수 있는 CMOS 공정 기반의 수직형 홀 센서의 상면도 및 단면도를 도시한 도면이다.
도 2는 본 발명의 다양한 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서를 포함하는 반도체 소자의 제조 방법을 도시한 흐름도이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서를 포함하는 반도체 소자의 제조 방법을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에서 깊이에 따른 제2 도전형 도펀트 농도의 예를 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 CMOS 공정 기반의 수평형 홀 센서와 수직형 홀 센서를 포함하는 반도체 소자를 이용하여 3차원 센서를 형성하는 예를 도시한 도면이다.
도 6은 본 발명의 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서(VHS) 및 수평형 홀 센서(Planar Hall Sensor, PHS)를 포함하는 반도체 소자의 단면도이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리 범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시 예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리 범위는 기술적 사상을 실현할 수 있는 균등 물들을 포함하는 것으로 이해되어야 한다.
한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리 범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 단계, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 단계, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별 부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별 부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P형 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함할 수 있다. 이하에서 설명하는 본 발명의 실시 예는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하 다양한 실시 예들이 첨부된 도면을 참조하여 상세히 설명된다.
도 1은 본 발명의 다양한 실시 예들에 따라 반도체 칩에 형성될 수 있는 CMOS 공정 기반의 수직 형 홀 센서의 상면도 및 단면도를 도시한 도면이다.
도 1에서, (a)는 CMOS 공정 기반의 수직형 홀 센서(100)의 상면도를 도시하고 (b)는 CMOS 공정 기반의 수직형 홀 센서(100)의 단면도를 도시한다.
도 1을 참조하면 CMOS 공정 기반의 수직형 홀 센서(100)는 제1 도전형 실리콘 기판(150) 상에 형성되는 제2 도전형의 저농도 센싱 영역(150), n개의 센서용 제2 도전형의 고농도 도핑 영역들(111 내지 115)이 형성될 수 있다.
그리고 CMOS 공정 기반의 수직형 홀 센서(100)는 n개의 센서용 제2 도전형 고농도 도핑 영역들(111 내지 115) 양쪽 끝에 구비되는 더미용 제2 도전형 고농도 도핑 영역들(121, 123)을 포함할 수 있다.
또한 CMOS 공정 기반의 수직 형 홀 센서(100)는 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)을 포함할 수 있다. 제1 도전형 고농도 도핑 영역(141 내지 148)은 고농도 제1 도전형 도펀트를 이용해서 수직 홀 센서(100)의 표면에 주입하여 형성할 수 있다. 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)들은 전류의 흐름이 제1 도전형 실리콘 기판(160)의 표면을 따라 흐르는 것을 방지할 수 있다. 그래서 제1 도전형 실리콘 기판(160)의 내부로 전류의 흐름이 형성되도록 도와줄 수 있다. 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)들 사이에는 센서용 제2 도전형의 고농도 도핑 영역들(N+, 111 내지 115)이 형성될 수 있다. 그 결과, 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)들과 센서용 제2 도전형의 고농도 도핑 영역들(N+, 111 내지 115)은 서로 교대로 형성될 수 있다.
센서용 제2 도전형의 고농도 도핑 영역들(N+, 111 내지 115)의 각각의 너비는 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)의 각각의 너비보다 작게 형성될 수 있다. 이에 따른 결과로, 수직형 홀 센서(100)가 차지하는 면적이 최적화될 수 있고, 감도(sensitivity)는 최대화할 수 있다.
수직형 홀 센서(100)는 반도체 소자의 일부로 형성될 수 있는데, 이 경우,
수직형 홀 센서(100)를 다른 반도체 소자와 분리시키기 위하여 복수의 제1 트렌치(131, 133)를 더 포함할 수 있다. 복수의 제1 트렌치(131, 133)는 제1 도전형 고농도 도핑 영역(P+, 141 내지 148)들과 접촉하면서 형성될 수 있다.
수직형 홀 센서(100)는 센서용 제2 도전형 고농도 도핑 영역들(N+, 111 내지 115)과 더미용 제2 도전형 고농도 도핑 영역들(N+, 121, 123)을 둘러싸는 복수의 제2 트렌치(134)를 포함할 수 있다. 여기서 제2 트렌치(134)의 폭(제2 너비)는 제1 트렌치(131, 133)의 폭(제1 너비)보다 작게 형성될 수 있다. 이렇게 함으로써 감도는 유지하면서, CMOS 공정 기반의 수직형 홀 센서(100)의 면적을 줄이고 나아가 수직형 홀 센서(100)를 포함하는 반도체 소자의 면적을 최소화할 수 있다.
센서용 제2 도전형의 고농도 도핑 영역들(111 내지 115) 및 더미용 제2 도전형 고농도 도핑 영역들(121, 123)은 제2 도전형 도펀트(dopants)를 제1 도전형 실리콘 기판(160)의 표면에 고농도로 주입하여 형성할 수 있다. 그래서 더미용 제2 도전형 고농도 도핑 영역들(이하 더미 단자로 칭함, 121, 123)과 제2 도전형 고농도 도핑 영역들(이하 컨택 영역으로 칭함, 111 내지 115)은 동시에 형성될 수 있다. 그래서 컨택 영역(111 내지 115)는 모두 N+(고농도 N형 도핑 영역, 111 내지 115)로 표현할 수 있다. 마찬가지로 더미 단자(121, 123)도 모두 N+ +(고농도 N형 도핑 영역, 121, 123)으로 표현할 수 있다. 더미 단자(121, 123)은 컨택 영역(111 내지 115)과 전기적으로 연결되지 않을 수 있다.
컨택 영역(111 내지 115) 양쪽 끝에 구비되는 더미 단자(121, 123)는 수직형 홀 센서(100)의 구조적 한계에 따른 비대칭적 특성을 감소시키고, 컨택 영역(111 내지 115) 중 끝 단자(111, 115)쪽의 제조 공정에 대한 균일성을 높여 오프셋(offset) 개선 효과를 제공할 수 있다.
그리고 컨택 영역(111 내지 115) 및 더미 단자(121, 123)은 복수의 트렌치에 의해 다른 영역과 분리될 수 있다. 다른 영역과 분리되지 않는다면 다른 영역과 컨택 영역 간에 정션 또는 접합(junction)이 형성되어 오프셋 특성 저하를 야기할 수 있다.
도 1의 상면도(a)를 참조하면, 컨택 영역(111 내지 115) 및 더미 단자(121, 123) 그리고 제1 도전형 고농도 도핑 영역(141 내지 148)은 제2 도전형 저농도 센싱 영역(150)의 경계를 지나 바깥쪽으로 더 길게 확장되게 형성될 수 있다. 이렇게 형성함으로써, 공정 편차(variation)에 의해 야기되는 저항 값의 편차를 감소시킬 수 있다.
또한, 일 실시 예에 따라, 컨택 영역(111 내지 115) 및 적어도 하나 이상의 더미 단자(121, 123)의 인접하는 단자 간의 간격은 동일할 수 있다. 컨택 영역(111 내지 115)의 일 측에 위치하는 더미 단자의 수가 2개 이상이면 이들 더미 단자 사이의 간격은 컨택 영역(111 내지 115) 간의 간격과 동일할 수 있다.
다른 일 실시 예에 따라, 컨택 영역(111 내지 115) 간의 간격이 일정하지 않고 특정 규칙에 따라 정해졌을 때, 최외각 고농도 도핑 영역(예: 컨택 영역(111) 또는 컨택 영역(115))과 더미 단자(121, 123) 사이의 간격도 상기 특정 규칙에 따라 정해질 수 있다. 또한, 최외각 고농도 도핑 영역(예: 고농도 도핑 영역(111) 또는 고농도 도핑 영역(115)) 외측으로 복수의 더미의 고농도 도핑 영역들이 형성되어 있는 경우에 복수의 더미의 고농도 도핑 영역들 간의 간격도 상기 특정 규칙에 따라 정해질 수 있다.
도 1의 단면도 (b)를 참조하면, 컨택 영역(111 내지 115) 및 적어도 하나 이상의 더미 단자(121, 123) 그리고 제1 도전형 고농도 도핑 영역(141 내지 148)에 주입된 도펀트들의 깊이는 주변의 복수의 트렌치(131, 133, 134)보다 얕거나 같을 수 있다.
도 1의 단면도(b)를 참조하면, 제1 도전형 실리콘 기판(160)과 제2 도전형 저농도 센싱 영역(150) 간에만 PN 정션(PN junction)이 형성될 수 있다. 그리고 제2 도전형 저농도 센싱 영역(150) 주변에 고농도의 제1 도전형 웰이 존재하지 않는 것이 바람직하다. 제2 도전형 저농도 센싱 영역(150) 주변에 고농도의 제1 도전형 웰이 존재하는 경우에는 공정 편차에 의한 공핍 영역(depletion region)의 차이가 발생하고, 이는 생성되는 저항 값의 산포를 나쁘게 하여 오프셋 특성을 저하시킬 수 있다.
본 명세서에서 제안하는 수직형 홀 센서는 하나의 반도체 소자로서 다른 반도체 소자와 함께 CMOS 공정을 이용하여 하나의 반도체 칩을 형성할 수 있다.
상술한 설명에 기초하였을 때, 다양한 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성되는 저농도 센싱 영역, 상기 저농도 센싱 영역에 교대로 형성되는 제1 도전형 고농도 도핑 영역들과 제2 도전형의 고농도 도핑 영역들, 상기 제1 도전형 고농도 도핑 영역들과 접하여 형성되는 제1 너비의 복수의 제1 트렌치 및 상기 제1 도전형 고농도 도핑 영역들과 상기 제2 도전형 고농도 도핑 영역들을 분리하며, 상기 제1 너비보다 작은 제2 너비의 복수의 제2 트렌치를 포함하고, 상기 제2 도전형의 고농도 도핑 영역들의 각각의 너비는 상기 제1 도전형 고농도 도핑 영역들의 각각의 너비보다 작을 수 있다.
다양한 실시 예들에 따르면, 상기 복수의 제2 도전형 고농도 도핑 영역은 상기 저농도 센싱 영역 상의 양쪽 경계를 지나 바깥쪽으로 더 길게, 상기 반도체 기판의 표면으로 확장되어 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 반도체 소자는 상기 제2 고농도 도핑 영역들의 양쪽 외곽에 형성되는 더미용 제2 고농도 도핑 영역들을 더 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제2 도전형 고농도 도핑 영역들의 깊이는 상기 제1 트렌치의 깊이보다 얕을 수 있다.
다양한 실시 예들에 따르면, 상기 제2 도전형의 고농도 도핑 영역들은 상기 저농도 센싱 영역 상에 서로 평행하게 직선으로 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 제1 도전형 고농도 도핑 영역들의 각각의 너비는 서로 동일할 수 있다.
다양한 실시 예들에 따르면, 상기 저농도 센싱 영역의 도펀트 농도는 3.0E16/cm3에서 4.0E16/cm3사이이고, 상기 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 2um에서 5um일 수 있다.
다양한 실시 예들에 따르면, 상기 저농도 센싱 영역의 표면의 도펀트 농도는 8.0E15/cm3에서 1.5E16/cm3사이이고, 상기 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 5um에서 8um일 수 있다.
다양한 실시 예들에 따르면, 상기 제1 도전형 고농도 도핑 영역과 상기 저농도 센싱 영역 사이에 형성되는 PN 정션(junction)의 중심을 기준으로 양쪽으로 미리 설정된 거리 내에서의 제2 도전형 도펀트의 농도가 9.0E15/cm3이상일 수 있다.
도 2는 본 발명의 다양한 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서를 포함하는 반도체 소자의 제조 방법을 도시한 흐름도이다. 그리고 도 3a 내지 도 3d는 본 발명의 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서를 포함하는 반도체 소자의 제조 방법을 나타낸 도면이다.
도 2를 참조하면, 단계 210에서, 제1 도전형 실리콘 기판(160) 내에 제2 도전형 저농도 센싱 영역(150)을 형성할 수 있다. 제2 도전형 저농도 센싱 영역(150)은 제1 도전형 실리콘 기판(160)에 고에너지 제2 도전형 이온을 주입하고 드라이브-인(drive in)을 수행하여 제2 도전형 이온을 제1 도전형 실리콘 기판(160) 내로 확산시킴으로써 형성될 수 있다. 일 실시 예에 따라 제2 도전형 이온의 주입 공정은 1회 이상 진행될 수 있으며, 복수의 제2 도전형 이온의 주입 공정은 드라이브-인 수행 이전에 완료될 수 있다. 제2 도전형 이온의 주입 공정 이후 1000도 이상의 고온으로 드라이브-인 공정이 수행되어 도 3a에 도시된 바와 같이 제1 도전형 실리콘 기판(160) 내에 제2 도전형 저농도 센싱 영역(150)이 형성될 수 있다.
형성된 제2 도전형 저농도 센싱 영역(150)의 깊이를 깊게하고 도펀트 농도를 낮게 유지하면 수직 홀 센서의 민감도(sensitivity) 특성이 좋아질 수 있다.
그래서 일 실시 예에 따라, 표면 도펀트 농도는 3.0E16/cm3에서 4.0E16/cm3사이이며 제2 도전형 도펀트의 농도가 약 1.5E15/cm3이 되는 깊이가 2um~5um가 되도록 제2 도전형 저농도 센싱 영역(150)을 형성할 수 있다. 또는 다른 일 실시 예에 따라, 표면 도펀트 농도는 8.0E15/cm3에서 1.5E16/cm3사이이며 제2 도전형 도펀트의 농도가 약 1.5E15/cm3이 되는 깊이가 5um~8um가 되도록 제2 도전형 저농도 센싱 영역(150)을 형성할 수 있다. 여기서 Ek는 10k을 나타낸다. 예를 들면, E16은 1016을 나타낸다.
단계 220에서, 복수의 트렌치를 형성할 수 있다. 복수의 트렌치는 수직 홀 센서(100)를 반도체 칩 내의 다른 소자와 분리시키기 위하여 수직형 홀 센서의 최외각에 위치하는 복수의 제1 트렌치(131, 133) 및 고농도 도핑 영역들(111 내지 115) 및 더미용 고농도 도핑 영역들(121, 123)를 주변과 분리시키기 위해 위치하는 복수의 제2 트렌치(134)를 포함할 수 있다.
일 실시 예에 따른 복수의 트렌치를 형성하는 공정은 제1 도전형 실리콘 기판(160) 또는 제2 도전형 저농도 센싱 영역(150) 상에 산화막, 질화막, 산화 질화막 및 탄소 함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 다층막을 증착하고, 감광막을 도포하고, 노광 및 현상 과정을 거쳐 감광막을 패터닝하여 트렌치가 형성되는 영역을 제외한 나머지 부분을 마스킹할 수 있다. 이어서, 단일막 또는 다층막을 순차적으로 식각하면 패터닝된 감광막에 의해 마스킹된 부분을 제외한 나머지 부분이 식각되어 복수의 트렌치를 형성할 수 있다. 이후에 에싱(ashing) 또는 스트리핑(stripping) 공정에 의해 마스킹에 사용된 감광막을 제거할 수 있다. 단계 220의 수행 결과로 도 3b에 도시된 바와 같이 복수의 트렌치(131, 133,134)가 형성될 수 있다.
단계 230에서, 고농도 도핑 영역과 고농도 도핑 영역 사이에 전류가 제1 도전형 실리콘 기판(160)의 표면을 따라 흐르는 것을 막기 위하여 CMOS 공정에서 사용하는 고농도 제1 도전형 도펀트를 표면에 주입하여 도 3c에 도시된 바와 같이 도핑 영역(141 내지 148)을 형성할 수 있다.
도핑 영역(141 내지 148)의 깊이는 단계 220에서 생성한 복수의 제1 및 제2트렌치(131, 133, 134)의 깊이보다 얕거나 같을 수 있다.
단계 240에서, 고농도 도핑 영역과 더미의 고농도 도핑 영역들을 형성하기 위하여 복수의 제2 트렌치(134) 사이의 컨택 영역에 고농도 제2 도전형 도펀트를 주입할 수 있다. 이에 따라 도 3d에 도시된 바와 같이 고농도 도핑 영역(111 내지 115)와 적어도 1개의 더미용 고농도 도핑 영역들(121, 123)가 형성될 수 있다.
각 컨택 영역의 깊이는 단계 220에서 생성한 복수의 제1 및 제2 트렌치(131, 133, 134)의 깊이보다 얕거나 같을 수 있다.
단계 230 및 단계 240는 순서가 바뀌어서 수행될 수 있다. 즉, 일 실시 예에 따라 단계 230이 먼저 수행된 후 단계 240이 수행되어가, 다른 일 실시 예에 따라 단계 240이 먼저 수행된 후 단계 230이 수행될 수 있다.
상술한 예에서 고농도 도핑 영역은 5개를 구비하는 것을 예시로 보이고 있으나 일 실시 예에 따라 고농도 도핑 영역은 4개일 수도 있다.
단계 220, 단계 230, 단계 240에서 형성된 복수의 트렌치, 도핑 영역 그리고 고농도 도핑 영역 및 더미의 고농도 도핑 영역들은 도 1에 도시된 바와 같이 제2 도전형 저농도 센싱 영역(150)의 경계를 지나 바깥쪽으로 확장되어 형성될 수 있다. 이로 인하여 공정 편차에 의한 수직 홀 센서 별 저항 값의 차이를 감소시킬 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에서 깊이에 따른 제2 도전형 도펀트 농도의 예를 도시한 도면이다.
도 4를 참조하면, PN 정션의 중심부(420)를 기준을 일정 영역(430)의 제2 도전형 도펀트 농도가 9.0E15/cm3 이상이 되도록 도핑 영역에 주입되는 제2 도전형 도펀트의 양을 조절할 수 있다. 또한 일 실시 예에 따라 표면에서의 제2 도전형 도펀트 농도는 3.0E16/cm3에서 4.0E16/cm3사이이며 제2 도전형 도펀트의 농도가 약 1.5E15/cm3이 되는 깊이는 2um~5um가 될 수 있다. 또는 다른 일 실시 예에 따라, 표면 도펀트 농도는 8.0E15/cm3에서 1.5E16/cm3사이이며 제2 도전형 도펀트의 농도가 약 1.5E15/cm3이 되는 깊이는 5um~8um가 될 수 있다.
상술한 설명들을 참조하면 다양한 실시 예에 따른 수직 홀 센서 제조 방법은 제1 도전형 기판 내에 제2 도전형 저농도 센싱 영역을 형성하는 단계, 센싱용 컨택 영역을 주변과 분리시키기 위한 트렌치(trench)를 형성하는 단계, 상기 센싱용 컨택 영역 사이에 제1 도전형 도펀트(dopant)를 주입하여 도핑 영역을 형성하는 단계, 상기 센싱용 컨택 영역에 제2 도전형 도펀트를 주입하여 복수의 제2 도전형 고농도 도핑 영역 및 적어도 하나의 더미의 고농도 도핑 영역들을 형성하는 단계를 포함할 수 있는데, 상기 복수의 제2 도전형 고농도 도핑 영역은 서로 평행하게 상기 제1 도전형 기판 및 상기 제2 도전형 저농도 센싱 영역의 표면에 직선으로 형성하고, 상기 적어도 하나의 더미의 고농도 도핑 영역들은 상기 복수의 제2 도전형 고농도 도핑 영역으로 구성되는 고농도 도핑 영역 그룹의 양쪽 외곽에 각각 상기 복수의 제2 도전형 고농도 도핑 영역과 평행하게 직선으로 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 복수의 제2 도전형 고농도 도핑 영역 및 상기 적어도 하나의 더미의 고농도 도핑 영역들은 상기 제2 도전형 저농도 센싱 영역의 표면 상의 양쪽 경계를 지나 바깥쪽으로 더 길게 상기 제1 도전형의 기판의 표면으로 확장되어 형성되도록 할 수 있다.
다양한 실시 예들에 따르면, 상기 컨택 영역을 주변과 분리시키기 위한 트렌치(trench)를 형성하는 단계는 상기 수직 홀 센서를 주변과 분리시키기 위한 트렌치를 형성하는 단계를 더 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 도핑 영역을 형성하는 단계는 상기 도핑 영역의 깊이가 상기 트렌치의 깊이보다 얕거나 같도록 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 컨택 영역에 제2 도전형 도펀트를 주입하여 복수의 제2 도전형 고농도 도핑 영역 및 적어도 하나의 더미의 고농도 도핑 영역들을 형성하는 단계는 상기 컨택 영역에 주입된 제2 도전형 도펀트의 깊이가 상기 트렌치의 깊이보다 얕거나 같도록 상기 컨택 영역에 제2 도전형 도펀트를 주입하여 복수의 제2 도전형 고농도 도핑 영역 및 적어도 하나의 더미의 고농도 도핑 영역들을 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 컨택 영역을 주변과 분리시키기 위한 트렌치를 형성하는 단계는 상기 컨택 영역들 간의 간격이 동일하도록 상기 트렌치를 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 컨택 영역을 주변과 분리시키기 위한 트렌치를 형성하는 단계는, 상기 컨택 영역들 간의 간격이 미리 설정한 규칙에 기초하여 결정되도록 상기 트렌치를 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 도전형 기판 내에 제2 도전형 저농도 센싱 영역을 형성하는 단계는 고 에너지 제2 도전형 도펀트를 상기 제1 도전형 기판에 주입하는 단계 및 1000도이상의 고온으로 드라이브-인(drive-in) 공정을 수행하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 도전형 기판 내에 제2 도전형 저농도 센싱 영역을 형성하는 단계는 상기 제2 도전형 저농도 센싱 영역의 표면의 도펀트 농도는 3.0E16/cm3에서 4.0E16/cm3사이이고, 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 2um에서 5um가 되도록 상기 제2 도전형 저농도 센싱 영역을 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 도전형 기판 내에 제2 도전형 저농도 센싱 영역을 형성하는 단계는 상기 제2 도전형 저농도 센싱 영역의 표면의 도펀트 농도는 8.0E15/cm3에서 1.5E16/cm3사이이고, 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 5um에서 8um가 되도록 상기 제2 도전형 저농도 센싱 영역을 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 도핑 영역을 형성하는 단계는 상기 제1 도전형 고농도 도핑 영역과 상기 제2 도전형 저농도 센싱 영역 사이에 형성되는 PN 정션(junction)의 중심을 기준으로 양쪽으로 미리 설정된 거리 내에서의 제2 도전형 도펀트의 농도가 9.0E15/cm3이상 되도록 상기 도핑 영역을 형성하는 단계를 포함할 수 있다.
도 5는 본 발명의 실시 예에 따른 CMOS 공정 기반의 수평형 홀 센서와 수직형 홀 센서를 포함하는 반도체 소자를 이용하여 3차원 센서를 형성하는 예를 도시한 도면이다.
도 5에 도시된 바와 같이 하나의 반도체 칩(10)에 센서의 표면에 평행한 X축 자기장을 측정할 수 있는 CMOS 공정 기반의 수직형 홀 센서(X-축 Vertical Hall sensor, 11), 센서의 표면에 평행한 Y축 자기장을 측정할 수 있는 CMOS 공정 기반의 수직형 홀 센서(Y-축 Vertical Hall sensor, 12)와 센서의 표면에 수직인 자기장을 측정할 수 있는 CMOS 공정 기반의 수평형 홀 센서(Planar Hall Sensor, 13)을 구비함으로써 X, Y, Z축의 3축 방향의 자기장을 측정할 수 있다. 하나의 반도체 칩(10)에 추가적으로 내부 회로(14)가 형성될 수 있다. 내부 회로(14)는 3축 방향의 홀 센서들을 제어하여 자기장을 측정하고, 측정된 자기장에 기초하여 신호를 생성하여 프로세서쪽으로 전달하는 기능 등을 수행할 수 있다. 이렇게 형성한 센서 구성을 이용하여 3D 센서나 조이스틱을 구현할 수 있다.
도 6은 본 발명의 실시 예에 따른 CMOS 공정 기반의 수직형 홀 센서(VHS) 및 수평형 홀 센서(Planar Hall Sensor, PHS)를 포함하는 반도체 소자의 단면도이다.
먼저 도 6의 (a)를 참조하면, CMOS 공정 기반의 수직형 홀 센서(11, 12)는 반도체 기판(160)에 제1 저농도 N형 센싱 영역(150)을 형성한다. 제1 저농도 N형 센싱 영역(150)에는 고농도로 도핑된 복수의 제1 고농도 N형 도핑 영역들(N형 컨택 영역, 111 내지 115)와 복수의 제1 고농도 P형 도핑 영역들(141)이 형성된다. 복수의 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115)과 제1 고농도 P형 도핑 영역(141)은 서로 교대로 형성된다.
그리고 기판(160)의 표면에 복수의 트렌치(131, 133, 134)을 형성한다. 여기서 복수의 제1 트렌치(131, 133)는 제1 저농도 N형 센싱 영역(150)을 둘러싸도록 배치한다. 또한 제1 트렌치(131, 133)는 제1 고농도 P형 도핑 영역(141)과 접촉하며 형성된다.
그리고 복수의 제2 트렌치(134)는 각각의 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115)를 둘러싸도록 배치한다. 각각의 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115)은 복수의 제2 트렌치(134)로 둘러싸여 있는 것이다. 여기서 제1 트렌치(131, 133)의 제1 너비는 제2 트렌치(134)의 제2 너비보다 크게 형성된다.
그리고 복수의 제1 고농도 P형 도핑 영역(141)은 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115) 사이에 형성된다. 여기서 각각의 제1 고농도 P형 도핑 영역(141)의 너비는 일정하다. 그에 따라 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115) 사이의 간격은 서로 동일하다.
기판(160)의 표면에 형성된 제1 고농도 P형 도핑 영역(141)은 기판(160) 표면에 의해 발생하는 노이즈 성분을 최소화하는데 유리하다. 상기 제1 고농도 N형 도핑 영역(N형 컨택 영역, 111 내지 115)의 너비는 상기 제1 고농도 P형 도핑 영역(141)의 너비보다 작게 형성된다.
도 6의 (b)를 참조하면, CMOS 공정 기반의 수평형 홀 센서(PHS, 13)는 반도체 기판(560)에 제2 저농도 N형 센싱 영역(550)을 형성한다. 제2 저농도 N형 센싱 영역(550)에는 고농도로 도핑된 복수의 제2 고농도 N형 도핑 영역들(N형 컨택 영역, 511, 512)과 제2 고농도 P형 도핑 영역들(541)이 형성된다.
그리고 기판(160)의 표면에 복수의 트렌치(531, 533, 534)을 형성한다. 여기서 복수의 제3 트렌치(531, 533)는 제2 저농도 N형 센싱 영역(550)을 둘러싸도록 배치한다. 복수의 제3 트렌치(531, 533)는 제2 고농도 N형 도핑 영역들(511, 512)과 접촉하면 형성된다.
그리고 복수의 제4 트렌치(534)는 각각의 제2 고농도 N형 도핑 영역(N형 컨택 영역, 511, 512)을 제2 고농도 P형 도핑 영역(541)로 전기적으로 분리하기 위하여 배치한다. 제2 고농도 N형 도핑 영역(N형 컨택 영역, 511, 512)과 제2 고농도 P형 도핑 영역(541) 사이에 제4 트렌치(534)가 형성되는 것이다. 여기서 제3 트렌치(531, 533)의 제3 너비는 제4 트렌치(534)의 제4 너비보다 약간 크게 형성된다.
제2 고농도 P형 도핑 영역(541)은 복수의 제2 고농도 N형 도핑 영역(N형 컨택 영역, 511, 512) 사이에 형성된다. 기판(160)의 표면에는 형성된 제2 고농도 P형 도핑 영역(541)은 기판(160) 표면에 의해 발생하는 노이즈 성분을 최소화하는데 유리하다. 상기 제2 고농도 N형 도핑 영역(N형 컨택 영역, 511, 512)의 너비는 상기 제2 고농도 P형 도핑 영역(541)의 너비보다 작게 형성된다.
그리고 도 6b에서 수평형 홀 센서(13)의 N형 도핑 영역(N형 컨택 영역, 511, 512)의 너비는 수직 홀 센서(11)의 N형 도핑 영역(N형 컨택 영역, 111 내지 115)보다 적어도 3배 이상 길게 형성된다. 다시 말해, 수직형 홀 센서(11, 12)의 N형 도핑 영역(N형 컨택 영역, 111 내지 115)의 너비가 수평형 홀 센서(13)의 N형 도핑 영역(N형 컨택 영역, 511, 512)의 너비보다 매우 작게 형성되는 것이다. 이는 전류 량을 더 많이 확보해서 감도(sensitivity)를 증가시키기 위함이다.
상술한 설명에 기초하였을 때, 다양한 실시 예에 따른 반도체 소자는 반도체 기판에 형성된 수평형 홀 센서 및 수직형 홀 센서를 포함하고, 상기 수직 홀 센서는 상기 반도체 기판 상에 형성된 제1 저농도 N형 센싱 영역, 상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 N형 도핑 영역, 상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 P형 도핑 영역, 상기 제1 저농도 N형 센싱 영역을 둘러싸는 복수의 제1 트렌치 및 상기 각각의 제1 고농도 N형 도핑 영역을 둘러싸는 복수의 제2 트렌치를 포함하고, 상기 제2 트렌치의 너비는 상기 제1 트렌치 너비보다 작게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 수평형 홀 센서는 상기 반도체 기판에 형성된 제2 저농도 N형 센싱 영역, 상기 제2 저농도 N형 센싱 영역에 형성된 복수의 제2 고농도 N형 도핑 영역, 상기 제2 저농도 N형 센싱 영역에 형성된 복수의 제2 고농도 P형 도핑 영역, 상기 제2 저농도 N형 센싱 영역을 둘러싸는 복수의 제3 트렌치 및 상기 각각의 제2 고농도 N형 도핑 영역을 둘러싸는 복수의 제4 트렌치를 포함하고, 상기 제2 고농도 N형 도핑 영역의 너비는 상기 제2 고농도 P형 도핑 영역의 너비보다 작게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 수평형 홀 센서에 형성된 상기 제2 고농도 N형 도핑 영역의 너비는 상기 수직형 홀 센서에 형성된 상기 제1 고농도 N형 도핑 영역의 너비보다 크게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 수직형 홀 센서는 상기 기판 표면과 평행한 X축 자기장을 측정할 수 있는 제1 수직형 홀 센서 및 상기 기판 표면에 평행한 Y축 자기장을 측정할 수 있는 제2 수직형 홀 센서를 포함하고, 상기 수평형 홀 센서는 상기 기판 표면과 수직인 자기장을 측정하고, 상기 제1 및 제 2 수직형 홀 센서들은 상기 수평형 홀 센서의 근처에 각각 배치될 수 있다.
다양한 실시 예들에 따르면, 상기 복수의 제1 고농도 N형 도핑 영역은 4개 또는 5개로 구성될 수 있다.
다양한 실시 예들에 따르면, 상기 제3 트렌치는 상기 제2 고농도 N형 도핑 영역과 접촉하며 형성될 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 개시에서는 수직 홀 센서의 공정 편차에 의하여 발생할 수 있는 오프셋 편차 등을 최소화하기 위한 구조를 가진 수직 홀 센서를 제안하였다. 이로 인하여 본 발명에서 제안한 수직 홀 센서에 기반한 센서 표면에 평행한 자기장 측정에 있어서의 정밀도를 향상시킬 수 있을 것이다.
10: 반도체 칩 11, 12, 100: 수직형 홀 센서
13: 수평형 홀 센서 14: 내부 회로
111~115: 센싱용 제2 도전형 고농도 도핑 영역 또는 컨택 영역
121, 123: 더미용 제2 도전형 고농도 도핑 영역들 또는 더미 단자
131, 133: 제1 트렌치 134: 제2 트렌치
141~148: 제1 도전형 고농도 도핑 영역
150: 제2 도전형 저농도 센싱 영역
160: 제1 도전형 실리콘 기판

Claims (16)

  1. 반도체 소자에 있어서,
    반도체 기판 상에 형성되는 저농도 센싱 영역;
    상기 저농도 센싱 영역에 교대로 형성되는 제1 도전형 고농도 도핑 영역들과 제2 도전형의 고농도 도핑 영역들;
    상기 제1 도전형 고농도 도핑 영역들과 접하여 형성되는 제1 너비의 복수의 제1 트렌치; 및
    상기 제1 도전형 고농도 도핑 영역들과 상기 제2 도전형 고농도 도핑 영역들을 분리하며, 상기 제1 너비보다 작은 제2 너비의 복수의 제2 트렌치를 포함하고,
    상기 제2 도전형의 고농도 도핑 영역들의 각각의 너비는 상기 제1 도전형 고농도 도핑 영역들의 각각의 너비보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 제2 도전형 고농도 도핑 영역은 상기 저농도 센싱 영역 상의 양쪽 경계를 지나 바깥쪽으로 더 길게, 상기 반도체 기판의 표면으로 확장되어 형성되는, 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 고농도 도핑 영역들의 양쪽 외곽에 형성되는 더미용 제2 고농도 도핑 영역들을 더 포함하는, 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 도전형 고농도 도핑 영역들의 깊이는 상기 제1 트렌치의 깊이보다 얕은, 반도체 소자.
  5. 제1항에 있어서,
    상기 저농도 센싱 영역의 농도는 상기 제2 도전형 고농도 도핑 영역의 농도보다 작은, 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 도전형의 고농도 도핑 영역들은 상기 저농도 센싱 영역 상에 서로 평행하게 직선으로 형성되는 반도체 소자
  7. 제1항에 있어서,
    상기 제1 도전형 고농도 도핑 영역들의 각각의 너비는 서로 동일한, 반도체 소자.
  8. 제1항에 있어서,
    상기 저농도 센싱 영역의 도펀트 농도는 3.0E16/cm3에서 4.0E16/cm3사이이고, 상기 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 2um에서 5um인, 반도체 소자.
  9. 제1항에 있어서,
    상기 저농도 센싱 영역의 표면의 도펀트 농도는 8.0E15/cm3에서 1.5E16/cm3사이이고, 상기 도펀트의 농도가 1.5E15/cm3이 되는 깊이는 5um에서 8um인, 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 도전형 고농도 도핑 영역과 상기 저농도 센싱 영역 사이에 형성되는 PN 정션(junction)의 중심을 기준으로 양쪽으로 미리 설정된 거리 내에서의 제2 도전형 도펀트의 농도가 9.0E15/cm3이상인, 반도체 소자.
  11. 반도체 소자에 있어서,
    반도체 기판에 형성된 수평형 홀 센서 및 수직형 홀 센서를 포함하고,
    상기 수직 홀 센서는,
    상기 반도체 기판 상에 형성된 제1 저농도 N형 센싱 영역;
    상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 N형 도핑 영역;
    상기 제1 저농도 N형 센싱 영역에 형성된 복수의 제1 고농도 P형 도핑 영역;
    상기 제1 저농도 N형 센싱 영역을 둘러싸는 복수의 제1 트렌치; 및
    상기 각각의 제1 고농도 N형 도핑 영역을 둘러싸는 복수의 제2 트렌치를 포함하고,
    상기 제2 트렌치의 너비는 상기 제1 트렌치 너비보다 작게 형성되고,
    상기 제1 고농도 N형 도핑 영역의 너비는 상기 제1 고농도 P형 도핑 영역의 너비보다 작게 형성되는 반도체 소자.
  12. 제11항에 있어서,
    상기 수평형 홀 센서는,
    상기 반도체 기판에 형성된 제2 저농도 N형 센싱 영역;
    상기 제2 저농도 N형 센싱 영역에 형성된 복수의 제2 고농도 N형 도핑 영역;
    상기 제2 저농도 N형 센싱 영역에 형성된 복수의 제2 고농도 P형 도핑 영역;
    상기 제2 저농도 N형 센싱 영역을 둘러싸는 복수의 제3 트렌치; 및
    상기 각각의 제2 고농도 N형 도핑 영역을 둘러싸는 복수의 제4 트렌치를 포함하고,
    상기 제2 고농도 N형 도핑 영역의 너비는 상기 제2 고농도 P형 도핑 영역의 너비보다 작게 형성되는 반도체 소자.
  13. 제12항에 있어서,
    상기 수평형 홀 센서에 형성된 상기 제2 고농도 N형 도핑 영역의 너비는 상기 수직형 홀 센서에 형성된 상기 제1 고농도 N형 도핑 영역의 너비보다 크게 형성되는 반도체 소자.
  14. 제11항에 있어서,
    상기 수직형 홀 센서는
    상기 기판 표면과 평행한 X축 자기장을 측정할 수 있는 제1 수직 홀 센서; 및
    상기 기판 표면에 평행한 Y축 자기장을 측정할 수 있는 제2 수직 홀 센서를 포함하고,
    상기 수평형 홀 센서는 상기 기판 표면과 수직인 자기장을 측정하고,
    상기 제1 및 제 2 수직 홀 센서들은 상기 수평형 홀 센서의 근처에 각각 배치되는 반도체 소자.
  15. 제11항에 있어서,
    상기 복수의 제1 고농도 N형 도핑 영역은 4개 또는 5개로 구성되는, 반도체 소자.
  16. 제12항에 있어서,
    상기 제3 트렌치는 상기 제2 고농도 N형 도핑 영역과 접촉하며 형성되는, 반도체 소자.
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