CN117460396A - 一种水平型霍尔器件及制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 5
- 230000000903 blocking effect Effects 0.000 claims abstract description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 13
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 230000006698 induction Effects 0.000 abstract description 2
- 238000001259 photo etching Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 168
- 230000035945 sensitivity Effects 0.000 description 31
- 230000000694 effects Effects 0.000 description 12
- 238000009826 distribution Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000006872 improvement Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/80—Constructional details
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- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
Abstract
一种水平型霍尔器件及制备方法。一种水平型霍尔器件，包括：衬底层及上面的BOX层，BOX层上设有外延层，外延层上设有阱层，阱层上设有STI层，在STI层设有感应电极对和偏置电极对，在外延层上设有接地电极，在相邻的感应电极与偏置电极之间设有电流阻挡层。一种水平型霍尔器件的制备方法，包括：制备有BOX层和外延层的衬底；对外延层进行深槽刻蚀，深槽底部与BOX层直接接触，填充深槽形成电流阻挡层，光刻并在外延层的上部掺杂形成阱层，对阱层区域进行浅槽刻蚀，形成位于所述型阱层上的浅槽，通过沉积二氧化硅形成STI层，对感应电极对区域和偏置电极对区域进行掺杂形成重掺杂接触层，对外延层掺杂以形成重掺杂接触层。
Description
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种应用于霍尔传感器的水平型霍尔器件及制备方法。
背景技术
目前，作为磁传感的一种，CMOS霍尔传感器因为其工艺兼容性，成本低，高集成度等优点被广泛应用于汽车电子、医疗电子，消费电子等领域。霍尔传感器主要包括霍尔器件以及相应的信号调理电路。特别地，针对三维磁场的检测，霍尔传感器中包含用于检测垂直于芯片表面磁场的水平霍尔器件和用于检测平行于芯片表面磁场的垂直霍尔器件。霍尔器件将磁场信号转换为电信号，信号转换效率以及信号质量决定着霍尔传感器的整体性能，因此高性能的霍尔器件对于霍尔传感器非常重要。
对于传统霍尔器件，性能的提高主要面临以下几个问题。第一，部分电流在进入器件之后，会沿着器件边缘经感应电极流出器件，即发生“短路效应”，这部分电流在器件边缘流动，并不会贡献霍尔电压信号，造成器件灵敏度的降低。公布号为CN208297701U的专利申请的水平型霍尔器件相比传统结构在N阱上加入P+注入层，虽然通过引入PN结结构抑制了“短路效应”的发生，但部分电流仍然会沿相对较短的电流路径流向感应电极造成灵敏度的降低。第二，传统霍尔器件的结构决定了其灵敏度受到电极尺寸的制约，较小电极尺寸可以提高灵敏度，但同时会带来工艺上的挑战，使初始失调增加。因此受限于电极尺寸高灵敏度和低失调难以兼得。第三，由于界面处的缺陷以及杂质粒子等产生的表面寄生效应，霍尔器件存在1/f噪声，影响器件的信噪比。此外在CMOS集成霍尔器件中，霍尔器件和外部电路集成在一个晶圆上，因此各个器件之间会面临比较大的串扰问题，虽然可以用结隔离技术减小串扰但同样会引入非线性电阻而导致残余失调的增加，同时结隔离面积较大，会带来芯片成本的提高。公开号为CN102790072A申请的一种集成霍尔器件中用到的就是结隔离技术，通过在N阱周围的P型掺杂区域形成隔离环来隔离衬底和其他器件的串扰，但由于引入了PN结结构增大了非线性电阻，导致残余失调的增加，这样做也会使霍尔器件占用的芯片面积增大，提高成本。
发明内容
为解决现有技术的不足，本发明的目的在于提出一种水平型霍尔器件及制备方法，利用DTI(Deep Trench Isolation)结构以及STI结构来调控电流路径，避免短路效应的发生，减少表面噪声，提高霍尔器件的灵敏度、使霍尔器件灵敏度不受电极尺寸的制约，增大电极尺寸以减少失调的同时，灵敏度保持不变甚至提高。采用全隔离结构使传感器件与其他器件完全隔离，避免了其它器件的串扰。
为实现上述目的，本发明提出一种水平型霍尔器件，包括：
第一导电类型衬底层，在第一导电类型衬底层上设有BOX层，在BOX层上设有第一导电类型外延层，在第一导电类型外延层上设有第二导电类型阱层，在第二导电类型阱层上设有STI(Shallow Trench Isolation)层，在STI层设有第二导电类型感应电极对和第二导电类型偏置电极对，所述第二导电类型感应电极对和第二导电类型偏置电极对深及第二导电类型阱层，在所述设有第一导电类型外延层上连接有接地电极，其特征在于，在相邻的第二导电类型感应电极与第二导电类型偏置电极之间设有电流阻挡层，并且，所述电流阻挡层始自STI层并经过第二导电类型阱层、第一导电类型外延层后触及BOX层。
为实现上述目的，本发明还提供一种水平型霍尔器件的制备方法，包括以下步骤，
制备有BOX层和外延层的衬底；所述外延层为第一导电类型外延层，所述衬底为第一导电类型衬底，
对所述第一导电类型外延层进行深槽刻蚀，形成位于BOX层上的深槽，深槽底部与BOX层直接接触，通过沉积二氧化硅填充深槽形成电流阻挡层，
通过光刻形成被光刻胶露出的掺杂窗口并用光刻胶遮住电流阻挡层，在第一导电类型外延层的上部掺杂形成第二导电类型阱层，
对电流阻挡层、感应电极对区域和偏置电极对区域以外的第二导电类型阱层区域进行浅槽刻蚀，形成位于所述第二导电类型阱层上的浅槽，通过沉积二氧化硅形成STI层，
对感应电极对区域和偏置电极对区域进行掺杂形成重掺杂第二导电类型接触层，对第一导电类型外延层掺杂以形成重掺杂第一导电类型接触层。
与现有技术相比，本发明具有以下优点：
(1)本发明采用电流阻挡层尤其是采用DTI结构，提高了器件的灵敏度，抑制了“短路效应”。因为电流倾向于沿着短电流路径即低阻方向流动的特性，对于传统霍尔器件来说，部分电流在进入器件之后会沿着器件边缘经感应电极流出器件，即发生“短路效应”。发生“短路效应”的这部分电流在霍尔器件工作状态下受到磁场力的作用后并不会产生有效的霍尔电压，从而造成器件感应磁场的灵敏度降低。本发明的霍尔器件通过电流阻挡层(DTI结构)的引入，改变了器件内部电阻的分布，使得原先低阻方向的电流路径变为高阻路径，电流不再沿短电流路径流动，抑制了“短路效应”的发生，并且这部分电流会在受到磁场力的作用后在垂直于电流流动方向上产生霍尔电压，提高了器件的灵敏度，解决了制约霍尔器件灵敏度提高的“短路效应”。
(2)本发明消除了电极尺寸对霍尔器件的灵敏度的制约，可以实现增大电极尺寸以减小失调的同时不再影响器件的灵敏度。对于传统的霍尔器件，灵敏度与几何因子成正比，而几何因子与电极尺寸成反比，因此较小的电极尺寸能够获得较大的灵敏度。然而由于工艺精度以及工艺波动等因素的影响，电极尺寸越小就越难以保证电极之间的对称分布，而电极之间的不对称会造成器件的初始失调增大，从而影响霍尔传感器的分辨率。因此传统结构受限于调整电极尺寸，高灵敏度和低失调难以兼得。针对本发明提出的一种水平型霍尔器件，采用DTI结构对电流路径进行调控，使霍尔器件的灵敏度不再受到传统理论中的几何因子的束缚，而是受到DTI结构长度的调节，避免了电极尺寸对器件灵敏度的影响，因此可以增大电极尺寸以减小失调的同时保证器件灵敏度不受影响。
(3)提高器件灵敏度。对于水平型霍尔器件来说，较浅的有源区N阱能带来更高的灵敏度。针对本发明提出的一种水平型霍尔器件，其表面可控深度的STI结构的引入等效减小了有源区N阱的深度，从而提高器件灵敏度。此外，由于“短路效应”的解决，器件的灵敏度也得到了很大提高。
(4)全隔离结构。不同于传统霍尔器件使用的PN结隔离结构，本发明提出的一种水平型霍尔器件通过DTI结构和BOX层的结合实现全隔离结构。一方面传统结构中霍尔器件边缘因PN结引入的结场效应会导致霍尔器件的对称性降低，进而导致失调增大，而本发明提出的一种水平型霍尔器件采用的是沟槽隔离结构，在器件边缘几乎不存在结场效应，使得霍尔器件的初始失调减小。另一方面本发明提出的一种水平型霍尔器件与其他区域完全隔离，隔绝了衬底噪声和其它器件的串扰，使得霍尔器件和外部电路集成后可以正常工作而不受其他器件的信号串扰，提高霍尔器件工作稳定性。
附图说明
附图用来提供对本发明的进一步理解，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制：
图1为本发明的一种水平型霍尔器件的三维结构图；
图2为图1的本发明的一种水平型霍尔器件A1-A1’的截面剖视图；
图3为图1的本发明的一种水平型霍尔器件B1-B1’的截面剖视图；
图4为图1的本发明结构和传统结构的水平型霍尔器件俯视所得的电流密度分布示意图；
图5为本发明结构和传统结构的水平型霍尔器件霍尔电压输出曲线；
图6为本发明的一种水平型霍尔器件的霍尔电压输出曲线；
图7为本发明的一种水平型霍尔器件的制备流程图；
图中，第一导电类型衬底1，BOX层2，第一导电类型外延层3，DTI隔离结构4，电流阻挡层5，第二导电类型阱层6，STI层7，重掺杂第二导电类型接触层8，重掺杂第一导电类型接触层9，感应电极对91和92，偏置电极对93和94，接地电极100。
具体实施方式
下面将参照附图更详细地描述本发明的实施例。虽然附图中显示了本发明的某些实施例，然而应当理解的是，本发明可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本发明。应当理解的是，本发明的附图及实施例仅用于示例性作用，并非用于限制本发明的保护范围。
应当理解，本发明的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本发明的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
实施例1
一种水平型霍尔器件，包括：第一导电类型衬底层1，在第一导电类型衬底层1上设有BOX层2，在BOX层2上设有第一导电类型外延层3，在第一导电类型外延层3上设有第二导电类型阱层6，在第二导电类型阱层6上设有STI层7，在STI层7设有第二导电类型感应电极对91、92和第二导电类型偏置电极对93、94，所述第二导电类型感应电极对91、92和第二导电类型偏置电极对93、94深及第二导电类型阱层6，在所述设有第一导电类型外延层3上连接有接地电极100，其特征在于，在相邻的第二导电类型感应电极与第二导电类型偏置电极之间设有电流阻挡层5，并且，所述电流阻挡层5始自STI层7并经过第二导电类型阱层6、第一导电类型外延层3后触及BOX层2。在本实施例中，
所述电流阻挡层5向外延伸至第一导电类型外延层3、第二导电类型阱层6、STI层7的边缘；
在BOX层2上设有隔离结构4且所述隔离结构4位于第一导电类型外延层3、第二导电类型阱层6、STI层7和电流阻挡层5外侧并包围第一导电类型外延层3、第二导电类型阱层6、STI层7和电流阻挡层5；
所述隔离结构4为DTI深槽隔离结构；所述电流阻挡层5为DTI深槽隔离区。
本实施例中的第一导电类型为p型，第二导电类型为n型，或者，本实施例中的第一导电类型为n型，第二导电类型为p型。
实施例2
一种水平型霍尔器件的制备方法，包括：
制备有BOX层和外延层的衬底；所述外延层为第一导电类型外延层，所述衬底为第一导电类型衬底，
对所述第一导电类型外延层进行深槽刻蚀，形成位于BOX层上的深槽，深槽底部与BOX层直接接触，通过沉积二氧化硅填充深槽形成电流阻挡层5，
通过光刻形成被光刻胶露出的掺杂窗口并用光刻胶遮住流阻挡层5，在第一导电类型外延层的上部掺杂形成第二导电类型阱层6，
对电流阻挡层5、感应电极对区域和偏置电极对区域以外的第二导电类型阱层6区域进行浅槽刻蚀，形成位于所述第二导电类型阱层上的浅槽，通过沉积二氧化硅形成STI层7，
对感应电极对区域和偏置电极对区域进行掺杂形成重掺杂第二导电类型接触层8，对第一导电类型外延层掺杂以形成重掺杂第一导电类型接触层9。
本实施例在对所述第一导电类型外延层进行深槽刻蚀时，刻蚀第一导电类型外延层以形成位于BOX层上的方形深槽，通过沉积二氧化硅填充方形深槽形成隔离结构4，所述隔离结构4能够包围流阻挡层5、重掺杂第二导电类型接触层8、STI层7及其下方的第二导电类型阱层6和第一导电类型外延层，并且，位于隔离结构4的拐角区域的第一导电类型外延层露于隔离结构4表面。
下面参照附图，更为详细地说明本发明的实施例1。
参照图1，在第一导电类型衬底层1上设有BOX层2，在BOX层2上设有第一导电类型外延层3，参照图2和图3，在第一导电类型外延层进行深槽刻蚀，形成位于在BOX层2上的方形深槽和四条条状深槽，分别在方形深槽和四条条状深槽中沉积二氧化硅以分别形成隔离结构4和电流阻挡层5，所谓电流阻挡层5可为DTI结构即深槽隔离(Deep TrenchIsolation)，实现电流的完全阻断和器件的完全隔离，是增大其间电阻，以阻碍甚至阻断电子流动路径，在第一导电类型外延层3设一个正八边形窗口，正八边形窗口的相间隔的四条边分别与隔离结构4的四条边重合，四条电流阻挡层5分别位于八边形窗口的另外四条相间隔边上，对电流阻挡层5以外的八边形窗口内区域进行掺杂以形成第二导电类型阱层6，对第二导电类型阱层6进行刻蚀，去除拟形成感应电极对和偏置电极对以外区域的表层第二导电类型阱层6，并在其上沉积二氧化硅形成STI层7，再对拟形成感应电极对和偏置电极对的第二导电类型阱层实施掺杂，从而形成重掺杂第二导电类型接触层8，对位于隔离结构4的拐角处的第一导电类型外延层实施掺杂以形成重掺杂第一导电类型接触层9，最后覆盖介质层，在其上打孔、沉积金属，形成分别连接于各个第二导电类型接触层8的感应电极对91、92和偏置电极对93、94，和，连接于各个重掺杂第一导电类型接触层9的接地电极100。
参照图1，隔离结构4为正方形，腔体内设有电流阻挡层5，位于正方形的对角线上且具有90°的对称性，电流阻挡层5和第二导电类型接触层8的横截面皆为长方形，其中电流阻挡层5长不超过30μm，宽不超过1.5μm；第二导电类型接触层8长不小于所在STI层边长的十分之一，宽不超过1.5μm。第二导电类型接触层8与其相邻的八边形N阱层的边之间的距离>0.5μm。参照图2或图3，STI层7的最大深度小于5μm。
第二导电类型感应电极对91、92对称分布，第二导电类型偏置电极对93、94对称分布，在工作状态时，第二导电类型偏置电极对93、94用于输入输出偏置电学信号，第二导电类型感应电极对91、92用于输出感应电学信号。
图4为图1的本发明结构和传统结构的一种水平型霍尔器件俯视所得的电流密度分布示意图，如图4(b)所示，传统结构的一种水平型霍尔器件，电流倾向于沿着低阻方向流动，一部分电流会直接沿着器件表面最短路径流向相邻电极，造成灵敏度的降低，即发生“短路效应”。如图4(a)所示，本发明提出的一种水平型霍尔器件腔体内部具有长度可控的电流阻挡层5，改变了器件内部电阻的分布，使得原先低阻方向的电流路径变为高阻路径，部分电流不再沿发生“短路效应”的路径流动，并且这部分电流会在受到磁场力的作用后在垂直于电流流动方向上产生霍尔电压。如图5所示，本发明结构相比传统结构霍尔电压最大提高了92％，提高了器件的灵敏度，解决了制约霍尔器件灵敏度提高的“短路效应”。
图5为图1的本发明结构和传统结构的一种水平型霍尔器件霍尔电压输出曲线，如图所示，在不同的电极尺寸Lc下，本发明结构相比传统结构霍尔电压最大提高了92％；改变电极尺寸时，本发明结构的霍尔电压几乎不变，而传统结构变化较大。说明本发明结构通过调控电流路径使得霍尔器件的灵敏度不再受到传统理论中几何因子的束缚，避免了电极尺寸对器件灵敏度的影响，电极尺寸可以增大以减小失调，却不影响器件灵敏度。
图6为本发明的一种水平型霍尔器件的霍尔电压输出曲线，如图所示，随着电流阻挡层5的长度LD的增大，本发明的一种水平型霍尔器件的霍尔电压随之增大，说明本发明结构的霍尔器件灵敏度受到电流阻挡层5长度的调节。
图7为本发明的一种水平型霍尔器件的制备流程图，下面将参考图7，对本发明的一种水平型霍尔器件的制备方法进行详细描述。
如图7(a),通过晶圆键合技术获取形成有BOX层和P型外延层的P型衬底。
如图7(b),通过干法刻蚀对P型外延层进行深槽刻蚀，形成位于BOX层上的具有特定形状的深槽，深槽底部与BOX层直接接触。
如图7(c),通过化学气相沉积法在深槽中沉积二氧化硅填充深槽形成DTI结构；
如图7(d),通过高能N型离子注入在P型外延层3中形成浅N阱层；
如图7(e),通过干法刻蚀对浅N阱层进行浅槽刻蚀
如图7(f),通过化学气相沉积法在浅槽中沉积二氧化硅填充浅槽形成STI层。
如图7(g),通过高能N型离子注入在浅N阱层上形成N+接触层，
如图7(h),通过高能P型离子注入在P型外延层上形成P+接触层。
如图7(i),在P型外延层上淀积形成介质层。
如图7(j),在N+接触层和P+接触层上方的介质层上打孔。
如图7(k),在介质层上淀积形成金属层。
如图7(i),光刻并刻蚀金属层，在N+接触层和P+接触层上形成金属电极。
最后需要说明的是：尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种水平型霍尔器件，其特征在于，包括：第一导电类型衬底层（1），在第一导电类型衬底层（1）上设有BOX层（2），在BOX层（2）上设有第一导电类型外延层（3），在第一导电类型外延层（3）上设有第二导电类型阱层（6），在第二导电类型阱层（6）上设有STI层（7），在STI层（7）设有第二导电类型感应电极对（91、92）和第二导电类型偏置电极对（93、94），所述第二导电类型感应电极对（91、92）和第二导电类型偏置电极对（93、94）深及第二导电类型阱层（6），在所述设有第一导电类型外延层（3）上连接有接地电极（100），其特征在于，在相邻的第二导电类型感应电极与第二导电类型偏置电极之间设有电流阻挡层（5），并且，所述电流阻挡层（5）始自STI层（7）并经过第二导电类型阱层（6）、第一导电类型外延层（3）后触及BOX层（2）。
2.根据权利要求1所述的水平型霍尔器件，其特征在于，所述电流阻挡层（5）向外延伸至第一导电类型外延层（3）、第二导电类型阱层（6）、STI层（7）的边缘。
3.根据权利要求1或2所述的水平型霍尔器件，其特征在于，在BOX层（2）上设有隔离结构（4）且所述隔离结构（4）位于第一导电类型外延层（3）、第二导电类型阱层（6）、STI层（7）和电流阻挡层（5）外侧并包围第一导电类型外延层（3）、第二导电类型阱层（6）、STI层（7）和电流阻挡层（5）。
4.根据权利要求3所述的水平型霍尔器件，其特征在于，所述隔离结构（4）为DTI深槽隔离结构。
5.根据权利要求1或2所述的水平型霍尔器件，其特征在于，所述电流阻挡层（5）为DTI深槽隔离区。
6.根据权利要求1所述的水平型霍尔器件，其特征在于，第一导电类型为p型，第二导电类型为n型。
7.根据权利要求1所述的水平型霍尔器件，其特征在于，第一导电类型为n型，第二导电类型为p型。
8.根据权利要求1所述的水平型霍尔器件，其特征在于，第二导电类型感应电极对中的感应电极连线和第二导电类型偏置电极对中的偏置电极连线垂直。
9.一种水平型霍尔器件的制备方法，包括：
制备有BOX层和外延层的衬底；所述外延层为第一导电类型外延层，所述衬底为第一导电类型衬底，
对所述第一导电类型外延层进行深槽刻蚀，形成位于BOX层上的深槽，深槽底部与BOX层直接接触，通过沉积二氧化硅填充深槽形成电流阻挡层（5），
通过光刻形成被光刻胶露出的掺杂窗口并用光刻胶遮住流阻挡层（5），在第一导电类型外延层的上部掺杂形成第二导电类型阱层（6），
对电流阻挡层（5）、感应电极对区域和偏置电极对区域以外的第二导电类型阱层（6）区域进行浅槽刻蚀，形成位于所述第二导电类型阱层上的浅槽，通过沉积二氧化硅形成STI层（7），
对感应电极对区域和偏置电极对区域进行掺杂形成重掺杂第二导电类型接触层（8），对第一导电类型外延层（3）掺杂以形成重掺杂第一导电类型接触层（9）。
10.根据权利要求9所述的水平型霍尔器件的制备方法，其特征在于，在对所述第一导电类型外延层进行深槽刻蚀时，刻蚀第一导电类型外延层以形成位于BOX层上的方形深槽，通过沉积二氧化硅填充方形深槽形成隔离结构（4），所述隔离结构（4）能够包围电流阻挡层（5）、重掺杂第二导电类型接触层（8）、STI层（7）及其下方的第二导电类型阱层（6）、第一导电类型外延层（3）和重掺杂第一导电类型接触层（9），并且，位于隔离结构（4）的拐角区域的第一导电类型外延层露于隔离结构（4）表面。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311520494.1A CN117460396A (zh) | 2023-11-15 | 2023-11-15 | 一种水平型霍尔器件及制备方法 |
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| CN202311520494.1A CN117460396A (zh) | 2023-11-15 | 2023-11-15 | 一种水平型霍尔器件及制备方法 |
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| CN (1) | CN117460396A (zh) |
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