CN115632050A - Ggnmos结构及其制作方法 - Google Patents

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Abstract

本申请提供一种GGNMOS结构及其制作方法，所述结构包括：形成有P阱和间隔设置于P阱中的两个轻掺杂漏区的P型衬底；源极；n个间隔设置的第一重掺杂区；m个间隔设置的第二重掺杂区；覆盖两个轻掺杂漏区之间的P型衬底以及两个轻掺杂漏区的部分表面的第一栅极结构；以及，位于n个第一重掺杂区之间间隔中的轻掺杂漏区上的第二栅极结构；其中，第一重掺杂区和第一重掺杂区之间间隔中的轻掺杂漏区构成重掺杂和轻掺杂交替的漏极，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n。通过控制第二栅极结构的特征尺寸，降低GGNMOS结构的触发电压，提高其制作的可控性，提升ESD器件阵列的均匀导通性和鲁棒性。

Description

GGNMOS结构及其制作方法
技术领域
本申请涉及半导体技术领域，具体涉及一种GGNMOS结构及其制作方法。
背景技术
在集成电路中，静电放电(ESD)对芯片的可靠性影响不容忽视，尤其在深亚微米、纳米技术普遍应用的当今，外部环境、人体、机械、辐射场等静电放电对芯片破坏性的影响更加显著。
用作ESD保护的器件主要有二极管、GGNMOS(Gate Ground NMOS，即栅接地的NMOS)、可控硅(SCR)等，其中GGNMOS具有对CMOS工艺制程的兼容性、快速的开关响应与低导通电阻等先天优势，成为CMOS工艺制程中最常选作为ESD防护器件的器件之一。
GGNMOS主要采用其寄生的横向NPN三极管工作来泄放ESD大电流，该寄生三极管的开启电压取决于集电极反向PN结的雪崩击穿电压，即GGNMOS的漏极(Drain)与衬底中的P阱(P-well)之间的雪崩击穿电压。
在选用GGNMOS作为ESD保护器件时需要设计的宽度很大，以保证能通过足够的泄放电流，而由于版图的局限和电流均匀性的要求，现有技术中常常把GGNMOS结构设计成多指(multi-finger)结构，即P阱上制作多个栅极，每对源极和漏极之间形成的NPN结称为指(finger)，各个GGNMOS晶体管的源极和漏极通过接触孔及金属互连结构进行相对应的连接，分别连接至接地端或者静电端等，相邻NMOS管共用一个漏极。这种GGNMOS结构的NMOS的漏端与P阱之间的击穿电压相对较高，不利于ESD保护。
发明内容
鉴于以上所述现有技术的缺点，本申请的目的在于提供一种GGNMOS结构及其制作方法，用于解决现有技术中GGNMOS作为静电放电保护器件触发电压偏高的问题。该技术方案如下：
第一方面，本申请实施例提供了一种GGNMOS结构，包括：
P型衬底，P型衬底中形成有P阱和间隔设置在P阱中的第一轻掺杂漏区和第二轻掺杂漏区；
源极，源极位于第一轻掺杂漏区中；
n个间隔设置的第一重掺杂区，第一重掺杂区间隔设置于第二轻掺杂漏区中；
m个间隔设置的第三轻掺杂漏区，每个第三轻掺杂漏区设置于两个第一重掺杂区之间的第二轻掺杂漏区中；
m个间隔设置的第二重掺杂区，每个第二重掺杂区设置于对应的第三轻掺杂漏区中；
第一栅极结构，第一栅极结构覆盖第一轻掺杂漏区和第二轻掺杂漏区之间的P型衬底以及第一轻掺杂漏区和第二轻掺杂漏区的部分表面；以及，
第二栅极结构，第二栅极结构位于n个第一重掺杂区之间间隔中的第二轻掺杂漏区上；
其中，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n。
优选的，通过改变第二栅极结构的特征尺寸来控制第二重掺杂区和第一重掺杂区之间的间距。
优选的，第二栅极结构的特征尺寸为100纳米～1微米。
优选的，第一重掺杂区与第一重掺杂区之间间隔中的第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极。
优选的，第一轻掺杂漏区、第二轻掺杂漏区和第一重掺杂区的掺杂离子为N型。
优选的，第三轻掺杂漏区和第二重掺杂区的掺杂离子为P型。
优选的，该GGNMOS结构还包括硅化物阻挡层，该硅化物阻挡层覆盖源极靠近第一栅极结构的部分以及第一栅极结构和第二栅极结构之间的第一重掺杂区。
优选的，第二重掺杂区和P阱同电位。
第二方面，本申请实施例提供了一种GGNMOS结构的制作方法，包括：
提供一P型衬底，在P型衬底中形成P阱，
对P型衬底进行N型离子轻掺杂注入，以形成第一轻掺杂漏区和第二轻掺杂漏区；
形成第一栅极结构和第二栅极结构；
对P型衬底进行N型离子重掺杂注入，以在第一轻掺杂漏区中形成源极、在第二轻掺杂漏区中形成n个间隔设置的第一重掺杂区，其中，第一重掺杂区与第一重掺杂区之间间隔中的第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；
对P型衬底进行P型离子轻掺杂注入，以在第二轻掺杂漏区中形成m个间隔设置的第三轻掺杂漏区；
对P型衬底进行P型离子重掺杂注入，以在第二轻掺杂漏区中形成m个间隔设置的第二重掺杂区，其中，每个第二重掺杂区设置于对应的第三轻掺杂漏区中；以及
在源极靠近第一栅极结构的部分以及第一栅极结构和第二栅极结构之间的第一重掺杂区上形成硅化物阻挡层；
其中，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n。
优选的，第一栅极结构和第二栅极结构均由自下而上层叠的栅氧化层和栅极材料层构成。
如上所述，本申请提供的GGNMOS结构及其制作方法，具有以下有益效果：通过控制第二栅极结构的特征尺寸，可以降低GGNMOS结构的触发电压，提高GGNMOS结构制作的可控性，提升ESD器件阵列的均匀导通性和鲁棒性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1显示为本申请实施例提供的GGNMOS结构的剖面结构示意图；
图2显示为本申请实施例提供的GGNMOS结构的俯视图；
图3-图8显示为本申请实施例提供的GGNMOS结构的制作方法的各工艺步骤中的器件剖面结构示意图。
具体实施方式
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其它优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参阅图1，其示出了本申请实施例提供的GGNMOS结构的剖面结构示意图。
如图1所示，该GGNMOS结构包括：
P型衬底100，P型衬底100中形成有P阱101和间隔设置在P阱101中的第一轻掺杂漏区102和第二轻掺杂漏区103；
源极105，源极105位于第一轻掺杂漏区102中；
n个间隔设置的第一重掺杂区106，第一重掺杂区106间隔设置于第二轻掺杂漏区103中，其中，第一重掺杂区106与第一重掺杂区106之间间隔中的第二轻掺杂漏区103构成重掺杂和轻掺杂交替的漏极107；
m个间隔设置的第三轻掺杂漏区108，每个第三轻掺杂漏区108设置于两个第一重掺杂区106之间的第二轻掺杂漏区103中；
m个间隔设置的第二重掺杂区109，每个第二重掺杂区109设置于对应的第三轻掺杂漏区108中；
第一栅极结构110，第一栅极结构110覆盖第一轻掺杂漏区102和第二轻掺杂漏区103之间的P型衬底100以及第一轻掺杂漏区102和第二轻掺杂漏区103的部分表面；以及，
第二栅极结构111，第二栅极结构111位于n个第一重掺杂区106之间间隔中的第二轻掺杂漏区103上；
其中，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n，第一栅极结构110和第二栅极结构111均由自下而上层叠的栅氧化层11a和栅极材料层11b构成。
进一步的，该GGNMOS结构还包括：硅化物阻挡层112，硅化物阻挡层112覆盖源极105靠近第一栅极结构110的部分以及第一栅极结构110和第二栅极结构111之间的第一重掺杂区106。
硅化物阻挡层112定义RPO区(氧化层)作为无金属硅化物(non-silicide)区以确保一定的电阻防止电流集中流过最先导通的中心GGNMOS而导致其烧毁。
进一步的，该GGNMOS结构还包括：位于第一栅极结构110两侧以及第二栅极结构111两侧的侧墙结构113，侧墙结构113可以阻挡轻掺杂注入、源极/漏极重掺杂注入以及可以阻挡注入的导电离子后续扩散进栅极材料层11b中。
进一步的，该GGNMOS结构还包括：位于P型衬底100中的隔离部件115，隔离部件115环绕源极105和漏极107设置。
请参阅图2，其示出了本申请实施例提供的GGNMOS结构的俯视图。
如图2所示，第一重掺杂区106间隔设置于第二轻掺杂漏区103中，第二轻掺杂漏区103未被第二重掺杂区109隔断。就俯视图的视角而言，第三轻掺杂漏区108完全被第二栅极结构111和第二重掺杂区109遮挡，第二轻掺杂漏区103也未被第三轻掺杂漏区108隔断。
本申请的GGNMOS结构用于ESD保护，第一栅极结构110和源极105通过金属互连结构接地，漏极107通过金属互连结构连接到静电端，即连接到待ESD保护的外部电路的静电端，具体工作原理如下：
GGNMOS结构的源极105、P阱101以及漏极107形成寄生NPN三极管，GGNMOS结构的源极105为该NPN三极管的发射极，P阱101为该NPN三极管的基极，漏极107为该NPN三极管的集电极，在漏极107设置的第二重掺杂区109(P型掺杂，与P阱101同电位)会在该NPN三极管的集电极与待ESD保护的外部电路之间形成一个横向齐纳二极管。当ESD冲击来临时，ESD电流通过外部电路的静电端流入漏极107以及第二重掺杂区109，进而流入P阱101，由于P阱101中有寄生电阻，所以ESD电流在P阱101中产生电压差，而此时在漏极107设置的第二重掺杂区109形成的齐纳二极管会使得漏极107和P阱101之间具有更高的电场、更小的漏电流以及更稳定的电压差，且当电压差超过阈值电压时，寄生的NPN三极管处于导通状态，此时电流从漏极107流入，最后从源极105流出，放走静电，这样避免了静电损坏电路。同时，第二重掺杂区109产生类似尖端放电的作用，实现了ESD辅助击穿，使GGNMOS具有更低的激发电压，从而解决触发电压升高、静电不易泄漏的问题，能够更加有效的保护外部电路的核心器件。
本申请实施例提供的GGNMOS结构，通过减小第二栅极结构111的特征尺寸(宽度上的尺寸)，第二栅极结构111之间的间距增大，第一重掺杂区106和第二重掺杂区109之间的间隔缩短，从而进一步降低GGNMOS结构的触发电压；第二栅极结构111在宽度上的尺寸(Poly CD)可以根据实际工艺需求准确控制尺寸和均匀性，从而可以根据实际的漏极107的宽度尺寸在漏极107上形成均匀可控的第二栅极结构111，从而提高GGNMOS结构制作的可控性，示例性的，第二栅极结构111的特征尺寸为100纳米～1微米；第一重掺杂区106与第一重掺杂区106之间间隔中的第二轻掺杂漏区103构成重掺杂和轻掺杂交替的漏极107，可以增加漏极107的导通电阻，使得ESD器件阵列的开启更加均匀以及更加稳定，从而提升ESD器件阵列的均匀导通性和鲁棒性。
请参阅图3-图8，其示出了本申请实施例提供的GGNMOS结构的制作方法的各工艺步骤中的器件剖面结构示意图。
首先，如图3所示，提供一P型衬底100，该P型衬底100为P型轻掺杂的硅片或者绝缘体上硅衬底，P型衬底100的电阻率、杂质浓度等性质符合器件的电性要求。进一步的，对P型衬底100进行P型离子阱注入，以形成P阱101。进一步的，在P型衬底100中形成隔离部件115，隔离部件115环绕一区域设置，该区域为后续形成的器件有源区。示例性的，采用局部场氧(LOCOS)或者浅沟槽隔离(STI)等器件隔离方式形成隔离部件115。
接着，如图4所示，对P型衬底100进行N型离子轻掺杂注入，以形成第一轻掺杂漏区102和第二轻掺杂漏区103。示例性的，第一轻掺杂漏区102和第二轻掺杂漏区103的离子浓度均可以为1E13atoms/cm2～1E14atoms/cm2。
接着，如图5所示，在器件有源区上形成第一栅极结构110和第二栅极结构111，第一栅极结构110和第二栅极结构111均由自下而上层叠的栅氧化层11a和栅极材料层11b构成。示例性的，清洗硅片，除掉表面的沾污和氧化层，通过氧化炉工艺或者化学气相沉积工艺在器件有源区上形成一层氧化硅薄膜作为栅氧化层11a；然后，利用硅烷以及低压化学气相淀积设备在栅氧化层11a上沉积栅极材料层11b，并对淀积过后的栅极材料层11b进行磷掺杂或者硅化处理；然后利用深紫外线光刻技术和各向异性等离子体刻蚀技术选择性刻蚀出具有垂直剖面的栅极结构，从而获得均由自下而上层叠的栅氧化层11a和栅极材料层11b构成的第一栅极结构110和第二栅极结构111。进一步的，利用氮化硅或氧化硅等的沉积刻蚀工艺，在第一栅极结构110和第二栅极结构111的侧面形成包围第一栅极结构110和第二栅极结构111的侧墙结构113。示例性的，第二栅极结构111的特征尺寸为100纳米～1微米。
接着，如图6所示，对P型衬底100进行N型离子重掺杂注入，以在第一轻掺杂漏区102中形成源极105、在第二轻掺杂漏区103中形成n个间隔设置的第一重掺杂区106，其中，第一重掺杂区106与第一重掺杂区106之间间隔中的第二轻掺杂漏区103构成N+/N-交替结构的漏极107，n为大于或者等于2的整数。示例性的，第一重掺杂区106的离子浓度可以为1E14 atoms/cm2～1E16atoms/cm2。
接着，如图7所示，对P型衬底100进行P型离子轻掺杂注入，以在第二轻掺杂漏区103中形成m个间隔设置的第三轻掺杂漏区108，其中，每个第三轻掺杂漏区108设置于两个第一重掺杂区106之间的第二轻掺杂漏区103中，第三轻掺杂漏区108的深度小于第二轻掺杂漏区103的深度，m为大于或者等于2的整数，m＜n。示例性的，对于CMOS工艺，可以采用1.5V PLDD(P型轻掺杂漏)工艺形成第三轻掺杂漏区108；对于LDMOS工艺，可以采用5V P-body(P型体区)工艺形成第三轻掺杂漏区108。在对P型衬底100进行P型离子轻掺杂注入时，需要一定的离子注入角度以使形成的第三轻掺杂漏区108延伸至第二栅极结构111的底部。示例性的，1.5V PLDD工艺的工艺参数为：离子注入源B/BF2，注入能量5KeV～200KeV，入射角度0°～30°，离子浓度1E11 atoms/cm2～1E14atoms/cm2；5V P-body工艺的工艺参数为：离子注入源B/BF2，注入能量10KeV～450KeV，入射角度0°～30°，离子浓度1E11 atoms/cm2～1E15atoms/cm2。
接着，如图8所示，对P型衬底100进行P型离子重掺杂注入，以在第二轻掺杂漏区103中形成m个间隔设置的第二重掺杂区109，其中，每个第二重掺杂区109设置于对应的第三轻掺杂漏区108中，第二重掺杂区109的宽度小于第三轻掺杂漏区108的宽度，第二重掺杂区109的深度小于第三轻掺杂漏区108的深度，m为大于或者等于2的整数，m＜n。示例性的，P型离子重掺杂注入的工艺参数为：离子注入源B/BF2，注入能量15KeV～500KeV，离子浓度1E14 atoms/cm2～1E16atoms/cm2。
示例性的，为了简化工艺，在对P型衬底100进行P型离子重掺杂注入之前，可以省略对P型衬底100进行P型离子轻掺杂注入的步骤。
示例性的，由于本申请通过第二栅极结构111的特征尺寸来控制形成第一重掺杂区106、第三轻掺杂漏区108和第二重掺杂区109的离子注入的工艺窗口，因此，在本申请的其它实施例中，可以先对P型衬底100进行P型离子轻掺杂注入以在器件有源区形成m个间隔设置的第三轻掺杂漏区108(为了简化工艺，该步骤可以省略)，再对P型衬底100进行P型离子重掺杂注入，以在器件有源区形成m个间隔设置的第二重掺杂区109，然后，对P型衬底100进行N型离子重掺杂注入，以在第一轻掺杂漏区102中形成源极105、在第二轻掺杂漏区103中形成n个间隔设置的第一重掺杂区106。
示例性的，第二重掺杂区109的宽度和深度与第一重掺杂区106的宽度和深度可以相同，也可以不同。
接着，在源极105靠近第一栅极结构110的部分以及第一栅极结构110和第二栅极结构111之间的第一重掺杂区106上形成硅化物阻挡层112，得到如图1所示的器件剖面结构图。
硅化物阻挡层112定义RPO区作为无金属硅化物区以确保一定的电阻防止电流集中流过最先导通的中心GGNMOS而导致其烧毁。
示例性的，硅化物阻挡层112的材料为氧化物。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。
接下来，形成硅化物层，该硅化物层覆盖源极105、第一栅极结构110和第二栅极结构111的顶部以及除了漏极107中紧邻第一栅极结构110的第一重掺杂区106之外的第二重掺杂区109和第一重掺杂区106的顶部。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (10)

1.一种GGNMOS结构，其特征在于，所述GGNMOS结构包括：
P型衬底，所述P型衬底中形成有P阱和间隔设置在所述P阱中的第一轻掺杂漏区和第二轻掺杂漏区；
源极，所述源极位于所述第一轻掺杂漏区中；
n个间隔设置的第一重掺杂区，所述第一重掺杂区间隔设置于所述第二轻掺杂漏区中；
m个间隔设置的第三轻掺杂漏区，每个所述第三轻掺杂漏区设置于两个所述第一重掺杂区之间的第二轻掺杂漏区中；
m个间隔设置的第二重掺杂区，每个所述第二重掺杂区设置于所述第三轻掺杂漏区中；
第一栅极结构，所述第一栅极结构覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区之间的P型衬底以及所述第一轻掺杂漏区和所述第二轻掺杂漏区的部分表面；以及，
第二栅极结构，所述第二栅极结构位于n个所述第一重掺杂区之间间隔中的第二轻掺杂漏区上；
其中，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n。
2.根据权利要求1所述的GGNMOS结构，其特征在于，通过改变所述第二栅极结构的特征尺寸来控制所述第二重掺杂区和所述第一重掺杂区之间的间距。
3.根据权利要求1或2所述的GGNMOS结构，其特征在于，所述第二栅极结构的特征尺寸为100纳米～1微米。
4.根据权利要求1所述的GGNMOS结构，其特征在于，所述第一重掺杂区与所述第一重掺杂区之间间隔中的第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极。
5.根据权利要求1所述的GGNMOS结构，其特征在于，所述第一轻掺杂漏区、所述第二轻掺杂漏区和所述第一重掺杂区的掺杂离子为N型。
6.根据权利要求1所述的GGNMOS结构，其特征在于，所述第三轻掺杂漏区和所述第二重掺杂区的掺杂离子为P型。
7.根据权利要求1所述的GGNMOS结构，其特征在于，所述GGNMOS结构还包括硅化物阻挡层，所述硅化物阻挡层覆盖所述源极靠近所述第一栅极结构的部分以及所述第一栅极结构和所述第二栅极结构之间的第一重掺杂区。
8.根据权利要求1所述的GGNMOS结构，其特征在于，所述第二重掺杂区和所述P阱同电位。
9.一种GGNMOS结构的制作方法，其特征在于，所述制作方法包括：
提供一P型衬底，在所述P型衬底中形成P阱；
对所述P型衬底进行N型离子轻掺杂注入，以形成第一轻掺杂漏区和第二轻掺杂漏区；
形成第一栅极结构和第二栅极结构；
对所述P型衬底进行N型离子重掺杂注入，以在所述第一轻掺杂漏区中形成源极、在所述第二轻掺杂漏区中形成n个间隔设置的第一重掺杂区，其中，所述第一重掺杂区与所述第一重掺杂区之间间隔中的第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；
对所述P型衬底进行P型离子轻掺杂注入，以在所述第二轻掺杂漏区中形成m个间隔设置的第三轻掺杂漏区；
对所述P型衬底进行P型离子重掺杂注入，以在所述第二轻掺杂漏区中形成m个间隔设置的第二重掺杂区，其中，每个所述第二重掺杂区设置于对应的所述第三轻掺杂漏区中；以及
在所述源极靠近所述第一栅极结构的部分以及所述第一栅极结构和所述第二栅极结构之间的第一重掺杂区上形成硅化物阻挡层；
其中，m为大于或者等于1的整数，n为大于或者等于2的整数，m＜n。
10.根据权利要求9所述的制作方法，其特征在于，所述第一栅极结构和所述第二栅极结构均由自下而上层叠的栅氧化层和栅极材料层构成。
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