CN116705849B - 一种半导体结构及半导体结构的制备方法 - Google Patents

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Abstract

本申请提供了一种半导体结构及半导体结构的制备方法，包括：P型外延层；形成于P型外延层的内部的第一N型掺杂层；交替分布在第一N型掺杂层上的至少一个沟槽和至少一个导通区；至少一个第一接触孔，第一接触孔分布在至少一个沟槽内；每个第一接触孔的一端位于其对应的沟槽的上方，作为半导体结构的漏极引出端，每个第一接触孔的另一端沿其对应的沟槽的深度方向形成至第一N型掺杂层表面；至少一个栅极结构，至少一个栅极结构一一对应分布在至少一个沟槽与至少一个导通区所形成的各个交界处；每个栅极结构的一端位于其所在交界处的沟槽的顶部，另一端沿沟槽的深度方向延伸至沟槽内。本申请的技术方案，能够缩小芯片面积，降低芯片制造成本。

Description

一种半导体结构及半导体结构的制备方法
技术领域
本申请实施例涉及微电子技术领域，尤其涉及一种半导体结构及半导体结构的制备方法。
背景技术
双极管-互补金属氧化物半导体-双扩散金属氧化物半导体(Bipolar-CMOS-DMOS，BCD)工艺，能够在同一芯片上整合三种不同制造技术，包括制造用于高精度处理模拟信号的双极晶体管、制造用于设计数字控制电路的互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor，CMOS)、以及制造用于开发电源和高压开关器件的双扩散金属氧化物半导体(Discrete Metal Oxide Semiconductor，DMOS)器件。其中，DMOS器件主要包括两种类型，一种是垂直双扩散金属氧化物半导体场效应管(Vertical Double-diffused MOSFET，VDMOS)，另一种是横向双扩散金属氧化物半导体场效应管(LateralDouble-diffused MOSFET，LDMOS)。
LDMOS器件通常被应用于高压能量传递的场景。传统的LDMOS器件结构中，电流在LDMOS器件表面横向传输，LDMOS器件所需承载的工作电压越高，则LDMOS器件的尺寸需要越大，这样，芯片的成本随着尺寸的增大而增加。
发明内容
本申请实施例提供了一种半导体结构，能够解决传统LDMOS器件在承载较高的工作电压时，芯片尺寸较大，导致芯片制造成本较高的问题。
第一方面，本申请示出了一种半导体结构，包括：P型外延层；形成于P型外延层的内部的第一N型掺杂层；交替分布在第一N型掺杂层之上的至少一个沟槽和至少一个导通区；至少一个第一接触孔，至少一个第一接触孔一一对应分布在至少一个沟槽内；其中，每个第一接触孔的一端位于其对应的沟槽的上方，作为半导体结构的漏极引出端，每个第一接触孔的另一端沿其对应的沟槽的深度方向形成至第一N型掺杂层表面；至少一个栅极结构，至少一个栅极结构一一对应分布在至少一个沟槽与至少一个导通区所形成的各个交界处；其中，每个栅极结构的一端位于其所在交界处的沟槽的顶部，另一端沿沟槽的深度延伸至沟槽内。
基于上述半导体结构的设置方式，栅极结构能够沿沟槽的深度方向在导通区形成沟道以纵向导通电流，提高了器件的集成度，与其他在导通区横向导通电流的半导体结构相比，当导通的电流大小相同时，本申请需要的半导体结构面积更小，降低了半导体结构的制造成本。
在一些实施例中，每个导通区包括：形成于第一N型掺杂层之上的N型漂移区；形成于N型漂移区之上的P型本体区；形成于P型本体区之上的第二N型掺杂层；第二接触孔，第二接触孔的一端位于其对应的第二N型掺杂层的上方，作为半导体结构的源极引出端，第二接触孔的另一端沿沟槽的深度方向穿过第二N型掺杂层，并截止于P型本体区内。
由此，当在栅极结构上施加正电压时，栅极结构能够纵向导通由漏极引出端流向源极引出端的电流，电流由漏极引出端流经第一N型掺杂层、N型漂移区、P型本体区以及第二N型掺杂层，最后流至源极引出端，在此过程中，N型漂移区会产生寄生电阻，损耗电能。当在栅极结构上未施加正电压时同时漏极引出端施加正电压，N型漂移区和P型本体区形成的二极管处于反向偏置状态，可以阻断电压，如果需要调节半导体结构的耐压能力，仅需要调节N型漂移区沿沟槽的深度方向的高度，而不会影响半导体结构的面积，从而降低了半导体结构的制造成本。在一些实施例中，每个栅极结构形成于其所在交界处的导通区的侧面；其中，在沟槽的深度方向上，栅极结构的一端形成于第二N型掺杂层的侧面，另一端穿过P型本体区的侧面，并延伸至N型漂移区的侧面。
由此，栅极结构在其所在交界处的导通区的侧面形成沟道，以导通流经N型漂移区、P型本体区以及第二N型掺杂层的电流，从而纵向导通电流以节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，每个栅极结构包括：形成于导通区的侧面的栅极介质，以及形成于栅极介质表面的栅极导体。
由此，栅极结构通过形成的栅极介质以提高半导体结构的耐压能力，同时，通过形成在栅极介质表面的栅极导体形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，在沟槽的深度方向上，栅极介质和栅极导体在第二N型掺杂层的侧面、P型本体区的侧面和部分N型漂移区的侧面均形成连续分布。
由此，栅极介质和栅极导体用于形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，栅极结构在沟槽的深度方向上的高度大于P型本体区和第二N型掺杂层在沟槽的深度方向上的高度之和。
由此，栅极导体用于形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，第一接触孔位于沟槽的中心区域，第一接触孔与栅极导体之间具有间隔。
由此，第一接触孔能够将第一N型掺杂层中的N+从漏极引出端引出，以降低导通电阻，提升半导体结构的耐压能力。
在一些实施例中，N型漂移区沿沟槽的深度方向具有第一高度和第一浓度，第一高度和第一浓度用于调节N型漂移区的导通电阻。
由此，通过调节N型漂移区沿沟槽的深度方向的第一高度和第一浓度可以调节N型漂移区的导通电阻，如果需要调节半导体结构的耐压能力，仅需要调节第一高度和第一浓度，而不会影响半导体结构的面积，从而降低了半导体结构的制造成本。
在一些实施例中，半导体结构的任意相邻的漏极引出端与源极引出端之间形成元胞结构，且任意相邻的两个元胞结构并联连接。
由此，在需要不同的导通电阻时，可以根据实际情况设置半导体结构中元胞结构的数量，以适用于不同的应用场景。
在一些实施例中，半导体结构的任意相邻的漏极引出端与源极引出端之间具有第一距离，第一距离用于调节元胞结构的单位面积的导通电阻。
由此，与其他在导通区横向导通电流的半导体结构相比，本申请中半导体结构的第一距离更小，即元胞结构的单位面积的导通电阻更小，本申请中的半导体结构能够降低元胞结构的单位面积的导通电阻。
在一些实施例中，第一距离小于或等于1.5微米。
由此，本申请能够将第一距离控制在1微米以下，能够降低单位面积的导通电阻。
在一些实施例中，还包括：P型衬底层；形成于P型衬底层的高压隐埋层；P型外延层形成于高压隐埋层上。
由此，与其他导通区横向导通电流的半导体结构相比，本申请在导通同等大小的电流时，P型衬底层、高压隐埋层的面积更小，半导体结构的整体面积更小，从而节省了半导体结构面积，降低了半导体结构的制造成本。
第二方面，本申请还示出一种半导体结构的制备方法，包括：在P型外延层之上通过光刻及离子注入工艺形成第一N型掺杂层；在第一N型掺杂层之上继续生长P型外延层，以使第一N型掺杂层形成于P型外延层内部；在第一N型掺杂层之上通过光刻及离子注入的工艺形成至少一个N型漂移区；在N型漂移区的侧面刻蚀形成至少一个沟槽，至少一个沟槽以及N型漂移区交替分布在第一N型掺杂层上；在至少一个沟槽与至少一个N型漂移区所形成的各个交界处一一对应形成至少一个栅极结构；其中，每个栅极结构的一端位于其所在的交界处的沟槽的顶部，另一端沿沟槽的深度延伸至沟槽内；在N型漂移区之上通过离子注入工艺形成P型本体区；在P型本体区之上通过离子注入工艺形成第二N型掺杂层；在第二N型掺杂层表面通过原子层沉积形成沉积层；自沉积层的顶部沿每个沟槽的深度方向至第一N型掺杂层的表面一一对应形成至少一个第一接触孔，以及自沉积层的顶部沿每个沟槽的深度方向一一对应形成至少一个第二接触孔，使第二接触孔沿沟槽的深度方向穿过第二N型掺杂层并截止于P型本体区内；其中，每个第一接触孔的一端位于其对应的沟槽的上方，作为半导体结构的漏极引出端，每个第二接触孔的一端位于其对应的第二N型掺杂层的上方，作为半导体结构的源极引出端。
由此，本申请提供的半导体结构的制备方法，节省材料，降低了半导体结构的制造成本。采用本申请提供的半导体结构的制备方法所制备的半导体结构，栅极结构能够沿沟槽的深度方向形成沟道，提高了器件的集成度，栅极结构形成的沟槽能够纵向导通由漏极引出端流向源极引出端的电流，电流由漏极引出端流经第一N型掺杂层、N型漂移区、P型本体区以及第二N型掺杂层最后流至源极引出端，在此过程中，N型漂移区会产生寄生电阻，损耗电能。当在栅极结构上未施加正电压时同时漏极引出端施加正电压，N型漂移区和P型本体区形成的二极管处于反向偏置状态，可以阻断电压，如果需要调节半导体结构的耐压能力，仅需要调节N型漂移区沿沟槽的深度方向的高度，而不会影响半导体结构的面积，从而降低了半导体结构的制造成本。在一些实施例中，每个栅极结构形成于其所在交界处的N型漂移区的侧面；其中，在沟槽的深度方向上，栅极结构的一端形成于第二N型掺杂层的侧面，另一端穿过P型本体区的侧面，并延伸至N型漂移区的侧面。
由此，栅极结构在其所在交界处的导通区的侧面形成沟道，以导通流经N型漂移区、P型本体区以及第二N型掺杂层的电流，从而纵向导通电流以节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，每个栅极结构具体通过以下步骤制备：通过栅氧生长工艺在第二N型掺杂层的侧面、P型本体区的侧面和部分N型漂移区的侧面形成栅极介质，通过多晶沉积及刻蚀工艺在栅极介质表面形成栅极导体。
由此，栅极结构通过形成的栅极介质以提高半导体结构的耐压能力，同时，通过形成在栅极介质表面的栅极导体形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，在沟槽的深度方向上，栅极介质和栅极导体在第二N型掺杂层的侧面、P型本体区的侧面和部分N型漂移区的侧面均以连续分布的方式形成。
由此，栅极介质和栅极导体用于形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，将栅极结构在沟槽的深度方向上形成的高度大于P型本体区和第二N型掺杂层在沟槽的深度方向上的高度之和。
由此，栅极导体用于形成沟道以纵向导通电流来节省半导体结构面积，降低了半导体结构的制造成本。
在一些实施例中，将第一接触孔形成于沟槽的中心区域，使第一接触孔与栅极导体之间具有间隔。
由此，第一接触孔能够将第一N型掺杂层中的N+从漏极引出端引出，以降低导通电阻，提升半导体结构的耐压能力。
在一些实施例中，将N型漂移区沿沟槽的深度方向形成第一高度和第一浓度，第一高度和第一浓度用于调节N型漂移区的导通电阻。
由此，通过调节N型漂移区沿沟槽的深度方向的第一高度和第一浓度可以调节N型漂移区的导通电阻，如果需要调节半导体结构的耐压能力，仅需要调节第一高度和第一浓度，而不会影响半导体结构的面积，从而降低了半导体结构的制造成本。
在一些实施例中，半导体结构的任意相邻的漏极引出端与源极引出端之间形成元胞结构，将任意相邻的两个元胞结构并联连接。
由此，在需要不同的导通电阻时，可以根据实际情况设置半导体结构中元胞结构的数量，以适用于不同的应用场景。
在一些实施例中，将半导体结构的任意相邻的漏极引出端与源极引出端之间形成第一距离，第一距离用于调节元胞结构的单位面积的导通电阻。
由此，与其他在导通区横向导通电流的半导体结构相比，本申请中半导体结构的第一距离更小，即元胞结构的单位面积导通电阻更小，本申请中的半导体结构能够降低元胞结构的单位面积的导通电阻。
在一些实施例中，第一距离小于或等于1.5微米。
由此，本申请能够将第一距离控制在1微米以下，能够降低单位面积的导通电阻。
在一些实施例中，在P型外延层之上通过光刻及离子注入工艺形成第一N型掺杂层之前，还包括：形成P型衬底层；在P型衬底层上通过光刻及离子注入工艺形成高压隐埋层；在高压隐埋层上生长P型外延层。
由此，与其他导通区横向导通电流的半导体结构相比，本申请在导通同等大小的电流时，P型衬底层、高压隐埋层的面积更小，半导体结构的整体面积更小，从而节省了半导体结构面积，降低了半导体结构的制造成本。
第三方面，本申请还示出一种芯片，芯片包括如上述第一方面及其各种实施方式中的半导体结构。
由此，芯片采用上述第一方面中半导体结构的设置方式，栅极结构能够沿沟槽的深度方向在导通区形成沟道以纵向导通电流，提高了器件的集成度，与其他在导通区横向导通电流的半导体结构相比，当导通的电流大小相同时，本申请需要的芯片面积更小，降低了芯片的制造成本。
第四方面，本申请还示出一种电子设备，电子设备包括如上述第三方面示出的芯片。
由此，本申请提供的芯片在用于导通同等大小的电流时，芯片面积更小，集成度更高，应用在电子设备上时，能够减少电子设备的体积和重量。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种传统的LDMOS器件结构的示意图；
图2是本申请实施例提供的一种半导体导电原理示意图；
图3是本申请实施例提供的一种空间电荷区导电原理示意图；
图4是本申请实施例提供的一种传统LDMOS器件中的空间电荷区示意图；
图5是本申请实施例提供的一种沟道形成方式示意图；
图6是本申请实施例提供的一种传统LDMOS器件结构的电路应用场景图；
图7是本申请实施例提供的一种提升传统LDMOS器件耐压能力原理示意图；
图8是本申请实施例提供的另一种提升传统LDMOS器件耐压能力原理示意图；
图9是本申请实施例提供的一种半导体结构的第一种示意图；
图10是本申请实施例提供的一种导通区形成方式示意图；
图11是本申请实施例提供的一种半导体结构的元胞结构示意图；
图12是本申请实施例提供的一种半导体结构的元胞结构的表面示意图；
图13是本申请实施例提供的一种半导体结构的应用场景示意图；
图14是本申请实施例提供的一种半导体结构的电流传输过程示意图；
图15是本申请实施例提供的一种半导体结构的第二种示意图；
图16是本申请实施例提供的一种导通区的形成方式示意图；
图17是本申请实施例提供的一种半导体结构的元胞结构示意图；
图18是本申请实施例提供的一种半导体结构的表面示意图；
图19是本申请实施例提供的一种半导体结构的应用场景示意图；
图20是本申请实施例提供的一种半导体结构的电流传输过程示意图；
图21是本申请实施例提供的一种半导体结构的第三种示意图；
图22是本申请提供的半导体结构的制备方法的第一种流程图；
图23是本申请提供的半导体结构的制备方法的第一种操作示意图；
图24是本申请提供的半导体集成器件的结构示意图；
图25为本申请提供的一种芯片的结构示意图；
图26为本申请提供的一种电子设备。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例的技术方案进行清楚地描述。
在本申请的描述中，除非另有说明，“/”表示“或”的意思，例如，A/B可以表示A或B。本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。此外，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请，下面将结合附图对本申请的实施例进行详细描述。
为了便于技术人员理解本申请实施例的技术方案，下面先对本申请实施例涉及的技术术语进行解释说明。
1、金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-EffectTransistor，MOSFET)，简称MOS管，是一种可以广泛使用在模拟电路与数字电路的场效应晶体管。MOS管是一种利用控制输入回路的电场效应来控制输出回路电流的一种半导体器件，具有输入电阻高、噪声小、功耗低、易于集成等优点。
2、横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused MOSFET，LDMOS)，一种能够横向传输电流且在增益、线性度、开关性能、散热性能以及减少级数等方面具有较大优势的场效应管。
下面结合附图对本申请实施例的应用场景进行说明。
图1是一种传统的LDMOS器件结构的示意图。如图1所示，该LDMOS器件001的结构包括：P型衬底(P-substrate)层002；形成于P型衬底层002之上的高压隐埋(High VoltageBuried N type，HVBN)层003；形成于高压隐埋层003之上的P型外延(P-EPI)层004；形成于P型外延层004内部的两个N型漂移区(N-drift)005，N型漂移区005的一侧表面位于P型外延层004的顶部；形成于P型外延层004内部，且位于两个N型漂移区005之间的P型本体区(P-body)006，P型本体区006的一侧表面位于P型外延层004的顶部；形成于P型外延层004之上的两个栅极引出端(Gate)007，每个栅极引出端007的一端形成于其对应的N型漂移区005的顶部，另一端穿过其对应的N型漂移区005和其对应的P型本体区006形成的交界处，并截止于所述P型本体区006的顶部；自N型漂移区005引出的漏极引出端(Drain)008；以及自P型本体区006引出的源极引出端(包括Source端和Body端)009。
上述仅对传统LDMOS器件001的部分结构进行说明，传统LDMOS器件001中还包括其他结构，例如保护环010，以及用于引出漏极引出端008以及源极引出端009中Source端的N型掺杂层011以及用于引出源极引出端009中Body端的P型掺杂层012，本申请对上述传统LDMOS器件中的其他结构不予赘述。需要注意的是，当源极引出端009中的Source端以及Body端在实际应用中短接在一起时，Source端以及Body端处于同一电位，传输电流的效果相同，因此，本申请将Source端以及Body端不再分别表述，共同以源极引出端009进行表述。
图2是一种半导体导电原理示意图。LDMOS器件001为半导体材料制成的半导体器件。以半导体材料为硅为例，硅晶体中，每个原子都与周围的四个原子以共价键的形式紧密的联系在一起，形成如图2中A所示的整齐的晶格，晶体的共价键结合能力很强，在热力学温度T＝0K时，晶体中不存能够导电的载流子(载流子即带负电的自由电子和带正电的自由空穴)，但是随温度升高，少数的价电子会如图2中的B所示克服共价键的束缚成为自由电子，半导体的导电能力取决于载流子的浓度，克服共价键形成的自由电子的数量很少，因此半导体的导电能力较弱。为了提高半导体的导电能力，在半导体中掺入特定的杂质，可以形成杂质半导体，杂质半导体分为N型半导体和P型半导体。其中，如图2中C所示的N型半导体是在四价硅原子中掺入了少量的五价杂质元素(如磷、锑、砷等)形成施主原子。此类五价杂质元素的最外层有五个价电子，在与硅原子结合成共价键时，会多出一个电子，这个电子不受共价键的束缚，在室温下会变成自由电子，所以，在N型半导体中，电子的浓度高于空穴的浓度，主要靠电子导电，因此被称为N型半导体。如图2中D示的P型半导体是在四价硅原子中掺入了少量的三价杂质元素(如硼、镓等)形成受主原子。此类三价杂质元素的最外层有三个价电子，在与硅原子结合成共价键时，会缺少一个价电子，室温下会从其他位置的共价键中夺取一个电子，使得杂质元素对外呈现负电荷，形成负离子，同时生成一个空穴，所以，在P型半导体中，空穴的浓度高于电子的浓度，主要靠空穴导电，因此被称为P型半导体。在上述图1中示出的传统LDMOS器件001的结构中，其中的P型表示空穴为多数载流子，N型表示电子为多数载流子。P+表示杂质的掺杂浓度相对于P型较高，P-表示杂质的掺杂浓度相对于P型较低。N+表示杂质的掺杂浓度相对于N型较高，N-表示杂质的掺杂浓度相对于N型较低。P型衬底层002、P型外延层004等指代的是该区域为P型半导体，N型漂移区005指代的是该区域为N型半导体。
图3是一种空间电荷区导电原理示意图。如图3所示，当采用不同的掺杂工艺，通过扩散作用，将P型半导体和N型半导体制作在同一块半导体中时，在P型半导体和N型半导体的交界面会形成空间电荷区，即PN结(PN junction)。其中，P型半导体和N型半导体交界面电子和空穴的浓度相差较大，导致N型半导体中的自由电子会向P型半导体中扩散，同时，P型半导体中的空穴会向N型半导体中扩散，因此，交界面两侧形成一个不能移动的正、负离子形成的空间电荷区，即PN结。PN结处于内部载流子动态平衡的状态，P型半导体的多数载流子由于浓度差进行扩散运动，电子和空穴由于复合而消失，此时PN结中仅剩下不能参与导电的正、负离子，P型半导体和N型半导体失去电中性，因此P型半导体由于空穴流入N型半导体，在靠近N型半导体的一面形成负离子区，N型半导体由于自由电子流入P型半导体在靠近P型半导体的一面形成正离子区，P型半导体和N型半导体之间产生了电位差，形成N型半导体至P型半导体方向的内电场，内电场用于阻止多数载流子的继续扩散，利于少数载流子的漂移运动。此时，扩散运动与漂移运动处于动态平衡的状态，仅在施加外部电场的情况下才会改变PN结的导电性。
当在PN结上施加正向偏置电压时，外电场将导通内电场，此时PN结中的多数载流子将会从P型半导体运动至N型半导体形成导通电流。当在PN结上施加反向偏置电压时，外电场与内电场叠加，此时N型半导体中的少数载流子(即P型半导体中的少子自由电子与N型半导体中的少子空穴的总和)将在叠加后电场的作用下产生漂移运动从N型半导体运动到P型半导体，但是由于少数载流子的数量很少，即使所有的少数载流子都参加漂移运动，反向电流也非常小，实际情况下可以忽略不计，因此，PN结在施加反向电压时将不能导通。由于本申请中PN结仅设计在LDMOS器件001中的应用，因此，仅针对PN结在施加反向电压的情况进行表述。
图4是一种传统LDMOS器件中的空间电荷区示意图。如图4所示，传统LDMOS器件001中存在如图4中a区域以及b区域所示的PN结。当在PN结上施加反向偏置电压时，传统的LDMOS器件001可以承受反向高压。
图5是一种沟道形成方式示意图。如图5所示，沟道是指场效应晶体管中源区和漏区之间的一薄半导体层，如MOS管结构中施加外部电场时在半导体表面形成的积累层及反型层。在如图4所示的传统LDMOS器件001的结构承受反向高压时，漏极引出端008接电源正极，源极引出端009接电源负极，即在PN结上施加了反向偏置电压，此时，PN结不导通，如果此时在栅极结构007上施加正电压，在P型本体区006即可感应出带负电的少数载流子，形成从漏极引出端008流向源极引出端009的N型沟道013，此时，N型沟道013导通由漏极引出端008流向源极引出端009的电流I0，该电流I0受栅极结构007的电势控制。
图6是一种传统LDMOS器件结构的电路应用场景图。如图6所示，传统LDMOS器件001可以接入如图6中A所示的降压式变换(Buck)电路中的a区域以及b区域，也可以接入如图6中B所示的升压式(Boost)电路中的c区域以及d区域。其中，d区域可以采用LDMOS器件001替代。该应用场景中，传统LDMOS器件001可以用于承受反向高压以及较大的正向导通电流，其耐压能力主要依靠N型漂移区005的长度和浓度实现。
图7是一种提升传统LDMOS器件耐压能力原理示意图。如图7所示，当通过改变N型漂移区005的浓度来调节LDMOS器件001的耐压能力时，浓度越低，PN结的宽度越大，电场强度越分散，则击穿电压越高。然而，仅靠改变N型漂移区005的浓度仅可以在栅极结构007关断电压时利用PN结进行反向偏置耐压。
图8是另一种提升传统LDMOS器件耐压能力原理示意图。如图8所示，当栅极结构007开启电压时，传统LDMOS器件001也需要具有一定耐压能力，基于此，还需要改变N型漂移区005的长度。
示例的，当栅极结构007的电压等于5V时，栅极结构007形成的N型沟道013导通，此时，源极引出端009的电压等于0V，当漏极引出端008的电压为高压时，可以用于将LDMOS器件001作为模拟管，此时，N型漂移区005会产生压降，起到分压作用以保护N型沟道013。当漏极引出端008的电压为低压时，如漏极引出端008的电压为0.1V，可以用于将LDMOS器件001作为功率管，此时，N型漂移区005作为导通电阻。
因此，当传统LDMOS器件001需要实现较高的耐压时，必须采用低掺杂且较长的N型漂移区005，这样，LDMOS器件001在芯片上占用的面积较大导致芯片的面积较大，芯片的制造成本较高。
为了解决上述问题，本申请实施例提供了一种半导体结构。
图9是本申请提供的半导体结构的第一种示意图。如图9所示，该半导体结构100包括：P型衬底层101；成于P型衬底层101上的高压隐埋层102；形成于高压隐埋层上的P型外延层103；形成于P型外延层103内部的第一N型掺杂层104；交替分布在第一N型掺杂层104之上的沟槽105和导通区106；第一接触孔107，第一接触孔107分布在沟槽105内，其中，第一接触孔107的一端位于沟槽105的上方，作为半导体结构的漏极引出端1071，第一接触孔107的另一端沿沟槽105的深度方向形成至第一N型掺杂层104表面；栅极结构108，栅极结构108分布在沟槽105与导通区106形成的交界处，其中，栅极结构108的一端位于其所在交界处的沟槽105的顶部，另一端沿沟槽105的深度方向延伸至沟槽105内。
这里需要说明的是，沟槽105的开口朝向P型外延层103的外表面。本申请实施例中可以将沟槽105刻蚀为长方体凹槽，此时，沟槽105的剖面方向为矩形，然而，本申请实施例包括但不限于将沟槽105刻蚀为长方体凹槽，也可以为其他形状，例如，沟槽105的剖面方向为类似矩形的形状，本申请实施例对沟槽105的具体形状不做限制。
需要注意的是，沟槽105的深度方向是指在沟槽105的剖面中，垂直于沟槽105的下底面所在的平面的方向。
由于沟槽105和导通区106均形成于第一N型掺杂层104上，因此，沟槽105可以分布在导通区106的左侧，也可以分布在导通区106的右侧，本申请对沟槽105以及导通区106的设置方式不做限制。
另外，第一接触孔107是通过刻蚀制备的用于连接前段器件和后段互连金属的结构。第一接触孔107内通过铜、钨、多晶硅等导电物质的填充，可以实现第一接触孔107的垂直电气互连。由于半导体与金属接触时，多会形成势垒层，当半导体掺杂浓度很高时，电子可以借助隧道效应穿过势垒层，从而形成低阻值的欧姆接触，因此，在第一接触孔107位于沟槽105上方的一端会形成欧姆接触电极，从而作为半导体结构的漏极引出端1071。
其中，漏极引出端1071可以通过第一接触孔107将第一N型掺杂层104中的N+自漏极引出端1071引出。
图10是本申请提供的一种导通区形成方式示意图。如图10所示，导通区106包括：形成于第一N型掺杂层104之上的N型漂移区1061；形成于N型漂移区1061之上的P型本体区1062；形成于P型本体区1062之上的第二N型掺杂层1063；第二接触孔109，第二接触孔109的一端位于第二N型掺杂层1063的上方，作为半导体结构的源极引出端1091，第二接触孔的109的另一端沿沟槽105的深度方向穿过第二N型掺杂层1063，并截止于P型本体区1062内。
由于PN结是电子从P型半导体向N型半导体方向的扩散运动，与电子从N型半导体向P型半导体方向的漂移运动这两种相反方向的运动达成平衡形成的，所以，N型漂移区1061与P型本体区1062在如图10中的a区域中形成PN结，N型漂移区1061是尚存在少数载流子的区域，N型漂移区1061可以相当于一个通路，使电子和空穴可以从N型漂移区1061通过，且能够在N型漂移区1061积累。这样，N型漂移区1061能够通过控制电子和空穴的积累程度，来控制半导体结构所能承载的工作电压。
具体实现中，N型漂移区1061沿沟槽105的深度方向具有第一高度d1和第一浓度，N型漂移区1061通过调节第一高度d1的大小和第一浓度来共同调节N型漂移区1061的导通电阻。
进一步如图10所示，栅极结构108形成于其所在交界处的导通区106的侧面，在沟槽105的深度方向上，栅极结构108的一端形成于第二N型掺杂层1063的侧面，另一端穿过P型本体区1062的侧面，并延伸至N型漂移区1061的侧面。栅极结构108在沟槽105的深度方向上的高度大于P型本体区1062和第二N型掺杂层1063在沟槽105的深度方向上的高度之和。这样，在栅极结构108上施加正电压时，栅极结构108能够沿沟槽105的深度方向在导通区106形成沟道以纵向导通电流，提高了半导体结构的集成度。
这样，当在栅极结构108上施加正电压时，栅极结构108对应的P型本体区1062的表面感应出带负电的少数载流子，以使N型漂移区1061中、P型本体区1062以及第二N型掺杂层1063之间形成通路。
第二接触孔109可以实现P型本体区1062、第二N型掺杂层1063以及源极引出端1091之间的电气互连，第二接触孔109与第一接触孔107的制备工艺相同，而长度不同，第二接触孔109的位于第二N型掺杂层1063的上方的一端会形成欧姆接触电极，从而作为半导体结构的源极引出端1091。
其中，源极引出端1091可以通过第二接触孔109将P型本体区1062中的P-从源极引出端1091引出。
由此，漏极引出端1071与源极引出端1091之间能够用于承受反向电压以及较大的正向导通电流。
另外，栅极结构108由形成于导通区106的侧面的栅极介质1081以及形成于栅极介质1081表面的栅极导体1082构成。在沟槽105的深度方向上，栅极介质1081和栅极导体1082在第二N型掺杂层1063的侧面、P型本体区1062的侧面，和部分N型漂移区1061的侧面均形成连续分布。
其中，栅极介质1081能够提升半导体结构100的耐压能力，栅极介质1081厚度的降低，能够增强半导体结构100的电流驱动能力，提升半导体结构100在工作状态下的速度和功率特性，然而，过薄的栅极介质1081可能会发生量子隧穿效应，因此，本申请实施例需要根据实际情况设置栅极介质1081的厚度。示例的，栅极介质1081的厚度可以在10纳米至100纳米的范围内。
栅极导体1082可以是由金属细丝组成的筛网状或者螺旋状电极，其排列在半导体结构100的阳极和阴极之间，起到控制阴极表面电场强度，从而改变阴极发射电子或捕获二次放射电子的作用。
这里需要说明的是，本申请对栅极介质的厚度以及栅极导体的材质仅做示例性说明，实际应用中，对栅极介质的厚度以及栅极导体的材质不做限制。另外，第一接触孔107位于沟槽105的中心区域，第一接触孔107与栅极导体1082之间具有间隔。
图11是本申请提供的一种半导体结构的元胞结构示意图。如图11中的A所示，半导体结构100的漏极引出端1071与源极引出端1091之间形成元胞结构，漏极引出端1071与源极引出端1091之间具有第一距离d2，第一距离d2用于调节元胞结构的单位面积的导通电阻。元胞结构是构成半导体结构的最小单元，包括一个源极引出端1091、一个漏极引出端1071以及一个栅极结构108。
与如图11中的B所示的传统LDMOS器件001相比，传统LDMOS器件001中漏极引出端008与源极引出端009之间形成元胞结构，漏极引出端008与源极引出端009之间具有第二距离d3，第二距离d3用于调节元胞结构的单位面积的导通电阻。由于本申请实施例的元胞结构中N型漂移区1061为纵向布置方式，而传统LDMOS器件001中的N型漂移区005为横向布置方式，因此，在与传统LDMOS器件001中的N型漂移区005具有同等宽度的情况下，本申请中元胞结构对应的P型衬底层101、高压隐埋层102、P型衬底层103的面积均比传统LDMOS器件001的元胞结构对应的P型衬底层002、高压隐埋层003、P型外延层004的面积更小，即第一距离d2对应的单位面积的导通小于第二距离d3对应的单位面积的导通电阻。
其中，第一距离d2可以小于或等于1.5微米。示例的，第一距离d2可以为0.75微米。
图12是本申请提供的一种半导体结构的元胞结构的表面示意图。如图12中的A所示，对于半导体结构100的单个元胞结构，其漏极引出端1071、源极引出端1091、栅极结构108均引出至半导体结构100的上表面，通过表面植球的方式实现信号传输，然后采用晶圆级芯片封装技术进行封装。与如图12中的B所示的传统LDMOS器件001相比，对于传统LDMOS器件001的单个元胞结构，其漏极引出端008、源极引出端009、栅极结构007均引出至LDMOS器件001的上表面，通过表面植球的方式实现信号传输，同样通过晶圆级芯片封装技术进行封装，可见，本申请实施例中的半导体结构在制备过程中可以兼容现有的制备技术，并在同等制备条件下，减小元胞结构的第一距离，以得到面积更小的芯片产品。
这里需要说明的是，本申请对元胞结构的第一距离仅做示例性说明，实际应用中，对第一距离的大小不做限制。本申请中芯片引脚采用圆形仅用于进行示例性说明，实际应用中对芯片引脚的形状不做限制。
图13是本申请提供的一种半导体结构的应用场景示意图。如图13中所示，半导体结构100可以和第一N型金属氧化物半导体(N Metal Oxide Semiconductor，NMOS)110、第一P型金属氧化物半导体(P Metal Oxide Semiconductor，PMOS)120、第一双极结型晶体管(Bipolar Junction Transistor，BJT)130等器件共同采用晶圆级芯片封装方式封装在同一芯片上，该芯片300包括裸芯片301以及芯片涂层302，该芯片300的正面上设置有多个焊球303，每相邻两个焊球303之间的间距根据元胞结构确定，焊球303用于与外部实现信号传输。与采用传统LDMOS器件001的芯片相比，显然，当芯片采用本申请实施例所示的半导体结构时，芯片面积减小，降低了芯片的制造成本。
图14是本申请提供的一种半导体结构的电流传输过程示意图。当栅极结构108关断电压时，此时若在漏极引出端1071接电源正极，在源极引出端1091接电源负极，由于PN结的存在，半导体结构100利用PN结反向偏置耐压，进而不导通。当栅极结构108开启电压时，此时在漏极引出端1071接电源正极，在源极引出端1091接电源负极，并在栅极结构108上施加正电压，此时，在a区域，栅极结构108在导通区106的侧面形成N型沟道，则由漏极引出端1071流向源极引出端1091的电流导通。
基于上述半导体结构100的设置方式，栅极结构108能够沿沟槽105的深度方向在导通区106形成沟道以纵向导通电流，提高了器件的集成度，此时，N型漂移区1061通过调节第一高度d1和第一浓度的大小来调节N型漂移区1061的导通电阻，而不会影响半导体结构100的面积。与传统的LDMOS器件001需要调节N型漂移区005的横向宽度的方式相比，当导通的电流大小相同时，本申请需要的半导体结构的面积更小，降低了半导体结构的制造成本。
这里需要说明的是，本申请实施例仅对第一高度和第一浓度进行示例性说明，实际应用中，本申请对第一高度和第一浓度不做限制。
图15是本申请提供的半导体结构的第二种示意图。如图15所示，该半导体结构100包括：P型衬底层101；成于P型衬底层101上的高压隐埋层102；形成于高压隐埋层上的P型外延层103；形成于P型外延层103内部的第一N型掺杂层104；交替分布在第一N型掺杂层104之上的至少一个沟槽105和至少一个导通区106；至少一个第一接触孔107，至少一个第一接触孔107一一对应分布在至少一个沟槽105内，其中，每个第一接触孔107的一端位于其对应的沟槽105的上方，作为半导体结构的漏极引出端1071，每个第一接触孔107的另一端沿沟槽105的深度方向形成至第一N型掺杂层104表面；至少一个栅极结构108，至少一个栅极结构108一一对应分布在至少一个沟槽105与至少一个导通区106形成的各个交界处，其中，每个栅极结构108的一端位于其所在交界处的沟槽105的顶部，另一端沿沟槽105的深度方向延伸至沟槽105内。
其中，当导通区106的数量大于1时，每个沟槽形成于相邻的两个导通区106之间。
示例的，当在第一N型掺杂层104上形成三个导通区106时，第一N型掺杂层104上形成二个沟槽105，每个沟槽105形成于相邻的二个导通区106之间。此时，形成二个第一接触孔107，每个第一接触孔107一一对应分布在每个沟槽105内。由于第一个沟槽105与相邻的二个导通区106具有二个交界处，且第二个沟槽105与相邻的二个导通区106具有二个交界处，因此，可以在各个交界处共形成四个栅极结构108。
其中，导通区106的数量根据所需承载的电压值确定，示例的，单个导通区106以及其对应的沟槽105中全部结构的总导通电阻为10Ω，此时所能承载的电压值为10V，为了能够承载更大的电压，需要形成更多的导通区106，通过将这些导通区106并联以降低总导通电阻，例如，再并联一个导通区106，则可以降低总导通电阻至5Ω，依次类推。
由于导通区106承载了大部分的总导通电阻，因此，需要根据导通区106的数量形成对应数量的沟槽105。沟槽105可以与导通区106一一对应形成，也可以在每相邻两个导通区106之间形成，以使每相邻两个导通区106共用同一个沟槽105，进而节约半导体结构100的面积。本实施例中，以沟槽105在每相邻两个导通区106之间形成的方式进行阐述。这里需要说明的是，本申请实施例中沟槽105、第一接触孔107以及漏极引出端1071的具体形成方式均与第一种半导体结构中的具体实施方式相似，可以参见上述实施例，本申请对此不予赘述。
图16是本申请提供的一种导通区形成方式示意图，每个导通区106包括：形成于第一N型掺杂层104之上的N型漂移区1061；形成于N型漂移区1061之上的P型本体区1062；形成于P型本体区1062之上的第二N型掺杂层1063；第二接触孔109，第二接触孔109的一端位于第二N型掺杂层1063的上方，作为半导体结构的源极引出端1091，第二接触孔的109的另一端沿沟槽105的深度方向穿过第二N型掺杂层1063，并截止于P型本体区1062内。
具体实现中，每个N型漂移区1061沿沟槽105的深度方向具有第一高度d1和第一浓度，每个N型漂移区1061通过调节第一高度d1和第一浓度的大小来调节其对应的N型漂移区1061的导通电阻。
这里需要说明的是，本申请实施例中导通区106的具体形成方式均与第一种半导体结构中的具体实施方式相似，可以参见上述实施例，本申请对此不予赘述。
进一步如图16所示，每个栅极结构108形成于其所在交界处的导通区106的侧面，在沟槽105的深度方向上，栅极结构108的一端形成于第二N型掺杂层1063的侧面，另一端穿过P型本体区1062的侧面，并延伸至N型漂移区1061的侧面。每个栅极结构108在其对应的沟槽105的深度方向上的高度大于其对应的P型本体区1062和其对应的第二N型掺杂层1063在其对应的沟槽105的深度方向上的高度之和。
另外，每个栅极结构108由形成于导通区106的侧面的栅极介质1081以及形成于栅极介质1081表面的栅极导体1082构成。在沟槽105的深度方向上，栅极介质1081和栅极导体1082在第二N型掺杂层1063的侧面、P型本体区1062的侧面，和部分N型漂移区1061的侧面均形成连续分布。
这里需要说明的是，本申请实施例中栅极结构108的具体形成方式均与第一种半导体结构中的具体实施方式相似，可以参见上述实施例，本申请对此不予赘述。
另外，每个第一接触孔107位于其对应的沟槽105的中心区域，每个第一接触孔107与其对应的栅极导体1082之间具有间隔。
图17是本申请提供的半导体结构的元胞结构示意图。如图17中的A所示，半导体结构100的漏极引出端1071与源极引出端1091之间形成元胞结构，漏极引出端1071与源极引出端1091之间具有第一距离d2，第一距离d2用于调节元胞结构的单位面积的导通电阻。与如图17中的B所示的传统LDMOS器件001相比，传统LDMOS器件001中漏极引出端008与源极引出端009之间形成元胞结构，漏极引出端07与源极引出端08之间具有第二距离d3，第二距离d3用于调节元胞结构的单位面积的导通电阻。由于本申请实施例的元胞结构中N型漂移区1061为纵向布置方式，而传统LDMOS器件001中的N型漂移区005为横向布置方式，因此，在与传统LDMOS器件001中的N型漂移区005具有同等宽度的情况下，本申请中元胞结构对应的P型衬底层101、高压隐埋层102、P型衬底层103的面积均比传统LDMOS器件001的元胞结构对应的P型衬底层002、高压隐埋层003、P型外延层004的面积更小，即第一距离d2对应的单位面积的导通小于第二距离d3对应的单位面积的导通电阻。
这里需要说明的是，当半导体结构100具有多个元胞结构时，半导体结构100的任意相邻的漏极引出端1071与源极引出端1091之间形成元胞结构，且任意相邻的两个元胞结构并联连接。
进一步如图17所示，在如图17中的A所示的a区域以及b区域中，均为一个元胞结构，然而二个元胞结构共用一个漏极引出端1071，这实际是由半导体结构100所需要的总导通电阻决定的。
单个元胞结构的总导通电阻可以为N型漂移区1061的电阻、沟道的电阻、源极引出端1091的电阻等所有电阻之和(其他部分的电阻未详述，如第一接触孔107的电阻)。其中，N型漂移区1061的电阻占总导通电阻的较大比例。将其他电阻忽略不计，以N型漂移区1061的电阻作为总导通电阻作为示例进行阐述。
示例的，半导体结构100需要的总导通电阻为5Ω，单个元胞结构的总导通电阻为10Ω，为了降低总导通电阻至5Ω，则需要再并联一个同样的元胞结构，此时，二个元胞结构共用一个漏极引出端1071能够最大程度的节约半导体结构100的面积。
其中，第一距离d2可以小于或等于1.5微米。示例的，第一距离d2可以为0.75微米。本申请所述的第一距离d2以及第二距离d3实质为其对应的元胞结构的元胞尺寸。
下表1示出了在相同工作电压以及相同N型漂移区宽度时，传统的LDMOS器件001与本申请实施例提供的半导体结构100的数据对比。
表1：
图18是本申请提供的一种半导体结构的元胞结构的表面示意图。如图18中的A所示，半导体结构100中包括三个元胞结构，其中每个漏极引出端1071、每个源极引出端1091以及每个栅极结构108均引出至半导体结构100的上表面，且每相邻两个源极引出端1091共用一个漏极引出端1071，通过表面植球的方式实现信号传输，然后采用晶圆级芯片封装技术进行封装。如图18中的B所示，传统LDMOS器件001中，每个漏极引出端008、每个源极引出端009、每个栅极结构007均引出至LDMOS器件的上表面，通过表面植球的方式实现信号传输，同样通过晶圆级芯片封装技术进行封装，可见，本申请实施例中的半导体结构100在制备过程中可以兼容现有的制备技术，并在同等制备条件下，减少元胞结构的第一距离，以得到面积更小的芯片产品。
图19是本申请提供的半导体结构的应用场景示意图。如图19中A所示，半导体结构可以和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件共同采用晶圆级芯片封装方式封装在同一芯片上，该芯片300包括裸芯片301以及芯片涂层302，该芯片300的正面上设置有多个焊球303，每相邻两个焊球303之间的间距根据元胞结构确定，焊球303用于与外部实现信号传输。与采用传统LDMOS器件001的芯片相比，显然，当芯片采用本申请实施例所示的半导体结构时，芯片面积减小，降低了芯片的制造成本。
图20是本申请提供的半导体结构的电流传输过程示意图。如图20所示，当栅极结构108关断电压时，此时若在漏极引出端1071接电源正极，在源极引出端1091接电源负极，由于PN结的存在，半导体结构100利用PN结反向偏置耐压，进而不导通。当栅极结构108开启电压时，此时在漏极引出端1071接电源正极，在源极引出端1091接电源负极，并在栅极结构108上施加正电压，此时，在a区域，栅极结构108在导通区106的侧面形成N型沟道，则由漏极引出端1071流向源极引出端1091的电流导通。
基于上述半导体结构100的设置方式，栅极结构108能够沿沟槽105的深度方向在导通区106形成沟道以纵向导通电流，提高了器件的集成度，此时，N型漂移区1061通过调节第一高度d1的大小和第一浓度来调节N型漂移区1061的导通电阻，而不会影响半导体结构100的面积。与传统的LDMOS器件001需要调节N型漂移区005的横向宽度的方式相比，当导通的电流大小相同时，本申请需要的半导体结构的面积更小，降低了半导体结构的制造成本。
图21是本申请提供的半导体结构的第三种示意图。图21所示出的半导体结构与图15示出的半导体结构的区别在于：当导通区106的数量大于1时，沟槽105与导通区106交替分布在第一N型掺杂层104之上，每个沟槽105对应一个导通区106。
示例的，当在第一N型掺杂层104上形成三个导通区106时，第一N型掺杂层104上形成三个沟槽105，每个沟槽105仅与一侧的一个导通区106相对应，每个沟槽105形成于其对应的导通区106侧面。此时，形成三个第一接触孔107，每个第一接触孔107一一对应分布在每个沟槽105内。每个沟槽105仅在其对应的导通区106的交界处形成一个对应的栅极结构108。
该半导体结构100的具体实施方式可以参见上述实施例。本实施例所示的半导体结构100中，每个元胞结构的界限清晰，有利于电流的传输。然而，尽管本实施例中半导体结构100对应的芯片面积小于传统LDMOS器件001对应的芯片面积，但是大于上述实施例中第二种半导体结构100的芯片面积。在实际应用过程中，需要根据实际情况选取合适的半导体结构。
这里需要说明的是，本申请实施例包括但不限于上述实施例示出的半导体结构，也可以为第二种半导体结构与第三种半导体结构的形成方式的结合，能够形成第一种半导体结构中单个元胞结构的设计和构思均没有超出本申请的保护范围。
尤其需要注意的是，本申请实施例中的P型半导体以及N型半导体可以进行对应替换，即将所有的P型半导体替换为N型半导体，以及将所有的N型半导体替换为P型半导体，本申请对此不做限制。
图22是本申请提供的半导体结构的制备方法的第一种流程图。其中，该方法可以用于制备本申请上述各实施例提供的任意一种半导体结构100。
图23是本申请提供的半导体结构的制备方法的一种示例性的实施示意图。该示例性的实施示意图以制备本申请实施例提供的第一种半导体结构100为例，示出了半导体结构100中的各结构的制备顺序，以及半导体结构100在其制备过程中各阶段的形态。其他半导体结构的操作示意图与图23类似，这里不作赘述。
如图22及图23所示，该方法包括以下步骤：
步骤S101，形成P型衬底层101。
在一些实施例中，P型衬底层101可以为硅衬底。
这里需要说明的是，P型衬底层101形成后半导体结构100的剖面结构示意图为如图23中的A所示。其中，P型衬底层101可以包括如图23中的A中的第一区域M1以及第二区域M2，第一区域M1可以用于制备本申请实施例中的半导体结构100，第二区域M2可以用于同时制备其他器件，以便于共同进行芯片封装，示例的，本申请实施例中的半导体结构100可以和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备。
步骤S102，在P型衬底层101上通过光刻及离子注入工艺形成高压隐埋层102。
在一些实施例中，采用HVBN光刻及离子注入工艺形成高压隐埋层102。其中，光刻是MOS管生产中的重要工艺，是对半导体晶片表面的掩蔽物进行开孔，以便进行杂质的定域扩散的一种加工技术。在光刻过程中，利用曝光和显影在光刻胶层上刻画几何图形结构，然后通过刻蚀工艺将光掩模上的图形转移到所在的衬底上。
这里需要说明的是，不同种类的光刻采用的光掩膜不同，例如本申请实施例中的HVBN光刻的光掩模仅能用于刻蚀HVBN结构，即本申请实施例中的高压隐埋层102。高压隐埋层102形成后半导体结构100的剖面结构示意图为如图23中的B所示。
步骤S103，在高压隐埋层102上生长P型外延层103。
具体实现中，在高压隐埋层102上生长具有一定掺杂浓度的P型外延层103。
这里需要说明的是，P型外延层103需要进行二次生长，本步骤为P型外延层103的第一次生长，P型外延层103第一次生长后的半导体结构100的剖面结构示意图为如图23中的C所示。
步骤S104，在P型外延层103之上通过光刻及离子注入工艺形成第一N型掺杂层104。
具体实现中，在P型外延层103之上通过N+光刻及离子注入工艺注入N型掺杂杂质离子，形成第一N型掺杂层104。第一N型掺杂层104形成后的半导体结构100的剖面结构示意图为如图23中的D所示。
步骤S105，在第一N型掺杂层104之上继续生长P型外延层103，以使第一N型掺杂层104形成于P型外延层103内部。
本步骤为P型外延层103的第二次生长，P型外延层二次生长后，P型外延层的总厚度可以为大于或者等于4微米，并且小于或者等于10微米。P型外延层103第二次生长后的半导体结构100的剖面结构示意图为如图23中的E所示。
在一些实施例中，步骤S105后还包括步骤S1051。
步骤S1051，在高压隐埋层102的之上通过Deep NW光刻以及离子注入工艺形成二个保护环140，二个保护环140分别形成于高压隐埋层102的两端，每个保护环140的一端位于P型外延层103的上表面，另一端沿Y方向延伸形成至高压隐埋层102的表面。每个保护环140均与第一N型掺杂层104具有一定间隔。
由于该步骤的制备为惯用制备方式，因此，图23中的操作示意图中未示出该步骤。
步骤S106，在第一N型掺杂层104之上通过光刻及离子注入的工艺形成至少一个N型漂移区1061。
具体实现中，在第一N型掺杂层104之上通过N-drift光刻以及离子注入工艺形成N型漂移区1061。N型漂移区1061形成后的半导体结构100的剖面结构示意图为如图23中的F所示。
其中，将N型漂移区1061沿Y方形成为第一高度和第一浓度，第一高度和第一浓度可以用于调节N型漂移区1061的导通电阻。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，步骤S106后还包括步骤S1061。半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备后的半导体集成器件可以参见图24。
步骤S1061，在P型外延层103内部通过光刻及离子注入工艺形成深N型阱区131(Deep N-Well，DNW)，深N型阱区131的一端位于P型外延层103的上表面，另一端沿Y方向至P型外延层103的内部延伸，并截止于P型外延层103的内部。
其中，深N型阱区131在第二区域M2的上方。
具体实现中，在P型外延层103内部通过DNW光刻以及离子注入工艺形成深N型阱区131。
在一些实施例中，步骤S1061之后还包括步骤S1062。
步骤S1062，在P型外延层103内部通过光刻及离子注入工艺形成低P型阱区111(Low P-Well，LPW)，低P型阱区111的一端位于P型外延层103的上表面，另一端沿Y方向至P型外延层103的内部延伸，并截止于P型外延层103的内部。
其中，低P型阱区111在第二区域M2的上方，且低P型阱区111在深N型阱区131沿X方向的一侧。
具体实现中，在P型外延层103内部通过LPW光刻以及离子注入工艺形成低P型阱区111。
在一些实施例中，步骤S1062之后还包括步骤S1063。
步骤S1063，在P型外延层103内部通过光刻及离子注入工艺形成低N型阱区121(Low N-Well，LNW)，低N型阱区121的一端位于P型外延层103的上表面，另一端沿Y方向至P型外延层103的内部延伸，并截止于P型外延层103的内部。
其中，低N型阱区121在第二区域M2的上方，且低N型阱区121在低P型阱区111与深N型阱区131之间。
在一些实施例中，步骤S1063之后还包括步骤S1064。
步骤S1064，采用浅沟槽隔离STI刻蚀在低P型阱区111、低N型阱区121、深N型阱区131以及半导体结构100上刻蚀至少一个浅沟槽150。
其中，浅沟槽150的深度可以为大于或者等于0.2微米，并且小于或者等于0.5微米。
低P型阱区111、低N型阱区121、深N型阱区131中浅沟槽150的制备数量以及制备位置可以参见图24。
具体实现中，在半导体结构100中，每个保护环140与P型外延层103的各个交界处形成一个浅沟槽150，浅沟槽150的一端位于P型外延层103的上表面，另一端沿Y方向至P型外延层103的内部延伸，并截止于P型外延层103的内部，且截止位置在N型漂移区1061的上方。
在一些实施例中，步骤S1064之后还包括步骤S1065。
步骤S1065，采用热生长或二氧化硅沉积工艺向浅沟槽150内填满二氧化硅160。
步骤S107，在N型漂移区1061的侧面刻蚀技术形成至少一个沟槽105，至少一个沟槽105以及至少一个N型漂移区1061交替分布在第一N型掺杂层104上。沟槽105形成后的半导体结构100的剖面示意图为如图23中的G所示。
其中，沟槽105的深度可以为大于或等于2微米，并且小于或者等于8微米。
在一些实施例中，步骤S107之后还包括步骤S1071。
步骤S1071，采用热生长或二氧化硅沉积工艺向沟槽105内填充二氧化硅160，二氧化硅160的高度低于N型漂移区1061的第一高度。
步骤S108，在至少一个沟槽105与至少一个N型漂移区1061所形成的各个交界处一一对应形成至少一个栅极结构108；其中，每个栅极结构108的一端位于其所在的交界处的沟槽105的顶部，另一端沿沟槽105的深度延伸至沟槽105内。
其中，栅极结构108形成于其所在交界处的N型漂移区1061的侧面；其中，在沟槽105的深度方向上，栅极结构108的一端形成于P型外延层103的表面，另一端延伸至N型漂移区1061的侧面。
由于N型漂移区1061上方的P型外延层103需要用于形成P型本体区1062以及第二N型掺杂层1063，因此，每个所述栅极结构具体通过以下步骤制备：通过栅氧生长工艺在第二N型掺杂层1063的侧面、P型本体区1062的侧面和部分N型漂移区1061的侧面形成栅极介质1081，通过多晶沉积及刻蚀工艺制备在栅极介质1081表面形成栅极导体1082。其中，栅极结构108形成后的半导体结构100的剖面示意图为如图23中的H所示。
其中，栅极介质1081的厚度可以为大于或者等于10纳米，并且小于或者等于100纳米。
栅极导体1082的厚度可以为大于或者等于100纳米并且小于或者等于300纳米。
在沟槽105的深度方向上，栅极介质1081和栅极导体1082在第二N型掺杂层1063的侧面、P型本体区1062的侧面和部分N型漂移区1061的侧面均以连续分布的方式形成。
将栅极结构108在沟槽105的深度方向上形成的高度大于P型本体区1062和第二N型掺杂层1063在沟槽105的深度方向上的高度之和。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，在通过多晶沉积及刻蚀工艺制备的形成于栅极介质1081表面的栅极导体1082的步骤中，还包括步骤S1081。
步骤S1081，通过多晶沉积及刻蚀工艺制备形成于低P型阱区111以及低N型阱区121的上表面的栅极导体1082，栅极导体1082的位置如图24所示。
步骤S109，在N型漂移区1061之上通过离子注入工艺形成P型本体区1062。P型本体区1062制备后的半导体结构100的剖面示意图为如图23中的I所示。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，在N型漂移区1061之上通过离子注入工艺制备P型本体区1062的步骤中，还包括步骤S1091。
步骤S1091，在深N型阱区131之上通过离子注入工艺形成P型本体区1062，P型本体区1062的位置如图24所示。
在一些实施例中，步骤S1091之后还包括步骤S1092。
步骤S1092，采用漏极引出端前延(NLDD)注入工艺在低P型阱区111形成NLDD层170。
在一些实施例中，步骤S1092之后还包括步骤S1093。
步骤S1093，采用源极引出端前延(PLDD)注入工艺在低N型阱区121形成PLDD层180。
步骤S110，在P型本体区1062之上通过离子注入工艺形成第二N型掺杂层1063。
具体实现中，在第二N型掺杂层1063通过N+光刻及离子注入工艺注入N型掺杂杂质离子，形成第二N型掺杂层1063。第二N型掺杂层1063形成后的半导体结构100的剖面示意图为如图23中的J所示。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，在第二N型掺杂层1063通过N+光刻及离子注入工艺注入N型掺杂杂质离子，形成第二N型掺杂层1063的步骤中，还包括步骤S1101。
步骤S1101，在NLDD层170以及深N型阱区131通过N+离子注入工艺形成第二N型掺杂层1063。第二N型掺杂层1063的位置如图24所示。
在一些实施例中，在步骤S1101之后，还包括步骤S1102。
步骤S1102，在PLDD层180以及深N型阱区131对应的P型本体区1062通过P+离子注入工艺形成第一P型掺杂层190。第一P型掺杂层190的位置如图24所示。
步骤S111，在第二N型掺杂层1063表面通过原子层沉积形成沉积层200。沉积层200制备后的半导体结构100的剖面示意图为如图23中的K所示。
其中，沉积层200的厚度可以制备为大于或者等于0.5微米，并且小于或者等于1.5微米。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，在第二N型掺杂层1063表面通过原子层沉积技术形成沉积层200的步骤中，还包括步骤S1111。
步骤S1111，在低P型阱区111、低N型阱区121以及深N型阱区131的表面通过原子层沉积技术形成沉积层200。沉积层200的位置如图24所示。
步骤S112，自沉积层200的顶部沿沟槽105的深度方向至第一N型掺杂层104的表面一一对应形成至少一个第一接触孔107，以及自沉积层200的顶部沿每个沟槽105的深度方向一一对应形成至少一个第二接触孔109，使第二接触孔109沿沟槽105的深度方向穿过第二N型掺杂层1063并截止于P型本体区1062内；其中，第一接触孔107的一端位于其对应的沟槽105的上方，作为半导体结构的漏极引出端1071，第二接触孔109的一端位于其对应的第二N型掺杂层1063的上方，作为半导体结构的源极引出端1091。第一接触孔107及第二接触孔109制备后的半导体结构100的剖面示意图为如图23中的L所示。
具体实现中，第一接触孔107以及第二接触孔109通过光刻、刻蚀以及填充工艺形成。
其中，将第一接触孔107制备于沟槽105的中心区域，第一接触孔107与栅极导体1082之间具有间隔。
将半导体结构的相邻的漏极引出端1071与源极引出端1091之间制备为第一距离，第一距离用于调节元胞结构的单位面积的导通电阻。将第一距离制备为小于或等于1.5微米。
在一些实施例中，当半导体结构100和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备时，自沉积层200的顶部沿每个沟槽105的深度方向一一对应形成至少一个第二接触孔109，使第二接触孔109沿沟槽105的深度方向穿过第二N型掺杂层1063并截止于P型本体区1062内的步骤中，还包括步骤S1121。
步骤S1121，自沉积层200的顶部沿沟槽105的深度方向至低P型阱区111、低N型阱区121以及深N型阱区131的表面通过光刻、刻蚀以及填充工艺形成第三接触孔210。第三接触孔210的位置如图24所示。
基于上述半导体结构的制备方法，栅极结构108能够沿沟槽105的深度方向形成沟道以纵向导通电流，提高了器件的集成度，此时，N型漂移区1061通过调节第一高度d1和第一浓度的大小来调节N型漂移区1061的导通电阻，而不会影响半导体结构100的面积。与传统的LDMOS器件001需要调节N型漂移区005的横向宽度的方式相比，当导通的电流大小相同时，本申请需要的半导体结构的面积更小，降低了半导体结构的制造成本。
同时，本申请可以兼容传统制备工艺，如可以和第一N型金属氧化物半导体110、第一P型金属氧化物半导体120、第一双极结型晶体管130等器件同时制备。
本申请还提供了一种芯片。
图25为本申请提供的一种芯片的结构示意图。
如图25所示，该芯片300包括本申请提供的半导体结构100。该半导体结构100用于减小芯片300的面积。
本申请还提供了一种电子设备。
图26为本申请提供的一种电子设备。
如图26所示，该电子设备400包括本申请提供的芯片300。该芯片300用于减小占用电子设备400的主板的面积，以便于电子设备400向更轻薄，体积更小的方向发展。
其中，该电子设备400具体可以是手机、平板电脑、便携式笔记本电脑、台式个人电脑、移动工作站、台式工作站、服务器设备、计算机主板、显示卡等在芯片300上采用了半导体结构100的硬件设备。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (24)

1.一种半导体结构，其特征在于，包括：P型外延层；
形成于所述P型外延层的内部的第一N型掺杂层；
交替分布在所述第一N型掺杂层之上的至少一个沟槽和至少一个导通区，每个所述导通区包括：形成于所述第一N型掺杂层之上的N型漂移区、形成于所述N型漂移区之上的P型本体区、形成于所述P型本体区之上的第二N型掺杂层、以及第二接触孔，其中，所述第二接触孔的一端位于其对应的所述第二N型掺杂层的上方，作为所述半导体结构的源极引出端，所述第二接触孔的另一端沿所述沟槽的深度方向穿过所述第二N型掺杂层，并截止于所述P型本体区内；
至少一个第一接触孔，所述至少一个第一接触孔一一对应分布在所述至少一个沟槽内；其中，每个所述第一接触孔的一端位于其对应的所述沟槽的上方，作为所述半导体结构的漏极引出端，每个所述第一接触孔的另一端沿其对应的所述沟槽的深度方向形成至第一N型掺杂层表面；
至少一个栅极结构，所述至少一个栅极结构一一对应分布在所述至少一个沟槽与所述至少一个导通区所形成的各个交界处；其中，每个所述栅极结构的一端位于其所在交界处的所述沟槽的顶部，另一端沿所述沟槽的深度方向延伸至所述沟槽内。
2.根据权利要求1所述的半导体结构，其特征在于，
每个所述栅极结构形成于其所在交界处的所述导通区的侧面；其中，在所述沟槽的深度方向上，所述栅极结构的一端形成于所述第二N型掺杂层的侧面，另一端穿过所述P型本体区的侧面，并延伸至所述N型漂移区的侧面。
3.根据权利要求1所述的半导体结构，其特征在于，每个所述栅极结构包括：
形成于所述导通区的侧面的栅极介质，以及形成于所述栅极介质表面的栅极导体。
4.根据权利要求3所述的半导体结构，其特征在于，
在所述沟槽的深度方向上，所述栅极介质和所述栅极导体在第二N型掺杂层的侧面、所述P型本体区的侧面和部分所述N型漂移区的侧面均形成连续分布。
5.根据权利要求1-4任一项所述的半导体结构，其特征在于，
所述栅极结构在所述沟槽的深度方向上的高度大于所述P型本体区和所述第二N型掺杂层在所述沟槽的深度方向上的高度之和。
6.根据权利要求3所述的半导体结构，其特征在于，
所述第一接触孔位于所述沟槽的中心区域，所述第一接触孔与所述栅极导体之间具有间隔。
7.根据权利要求5所述的半导体结构，其特征在于，
所述N型漂移区沿所述沟槽的深度方向具有第一高度和第一浓度，所述第一高度以及第一浓度用于调节所述N型漂移区的导通电阻。
8.根据权利要求7所述的半导体结构，其特征在于，
所述半导体结构的任意相邻的所述漏极引出端与所述源极引出端之间形成元胞结构，且任意相邻的两个元胞结构并联连接。
9.根据权利要求8所述的半导体结构，其特征在于，
所述半导体结构的任意相邻的所述漏极引出端与所述源极引出端之间具有第一距离，所述第一距离用于调节所述元胞结构的单位面积的导通电阻。
10.根据权利要求9所述的半导体结构，其特征在于，
所述第一距离小于或等于1.5微米。
11.根据权利要求1所述的半导体结构，其特征在于，还包括：P型衬底层；
形成于所述P型衬底层的高压隐埋层；
所述P型外延层形成于所述高压隐埋层上。
12.一种半导体结构的制备方法，其特征在于，包括：
在P型外延层之上通过光刻及离子注入工艺形成第一N型掺杂层；
在所述第一N型掺杂层之上继续生长所述P型外延层，以使所述第一N型掺杂层形成于所述P型外延层内部；
在所述第一N型掺杂层之上通过光刻及离子注入的工艺形成至少一个N型漂移区；
在所述N型漂移区的侧面刻蚀形成至少一个沟槽，所述至少一个沟槽以及所述至少一个N型漂移区交替分布在所述第一N型掺杂层上；
在所述至少一个沟槽与所述至少一个N型漂移区所形成的各个交界处一一对应形成至少一个栅极结构；其中，每个所述栅极结构的一端位于其所在的交界处的所述沟槽的顶部，另一端沿所述沟槽的深度延伸至所述沟槽内；
在所述N型漂移区之上通过离子注入工艺形成P型本体区；
在所述P型本体区之上通过离子注入工艺形成第二N型掺杂层；
在所述第二N型掺杂层表面通过原子层沉积形成沉积层；
自所述沉积层的顶部沿每个所述沟槽的深度方向至所述第一N型掺杂层的表面一一对应形成至少一个第一接触孔，以及自所述沉积层的顶部沿每个所述沟槽的深度方向一一对应形成至少一个第二接触孔，使第二接触孔沿所述沟槽的深度方向穿过所述第二N型掺杂层并截止于所述P型本体区内；其中，每个所述第一接触孔的一端位于其对应的所述沟槽的上方，作为所述半导体结构的漏极引出端，每个所述第二接触孔的一端位于其对应的所述第二N型掺杂层的上方，作为所述半导体结构的源极引出端。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，
每个所述栅极结构形成于其所在交界处的所述N型漂移区的侧面；其中，在所述沟槽的深度方向上，所述栅极结构的一端形成于所述第二N型掺杂层的侧面，另一端穿过所述P型本体区的侧面，并延伸至所述N型漂移区的侧面。
14.根据权利要求12所述的半导体结构的制备方法，其特征在于，
每个所述栅极结构具体通过以下步骤制备：
通过栅氧生长工艺在所述第二N型掺杂层的侧面、所述P型本体区的侧面和部分所述N型漂移区的侧面形成栅极介质；
通过多晶沉积及刻蚀工艺在所述栅极介质表面形成栅极导体。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，
在所述沟槽的深度方向上，所述栅极介质和所述栅极导体在第二N型掺杂层的侧面、所述P型本体区的侧面和部分所述N型漂移区的侧面均以连续分布的方式形成。
16.根据权利要求12-15任一项所述的半导体结构的制备方法，其特征在于，
将所述栅极结构在所述沟槽的深度方向上形成的高度大于所述P型本体区和所述第二N型掺杂层在所述沟槽的深度方向上的高度之和。
17.根据权利要求14所述的半导体结构的制备方法，其特征在于，
将所述第一接触孔形成于所述沟槽的中心区域，使所述第一接触孔与所述栅极导体之间具有间隔。
18.根据权利要求16所述的半导体结构的制备方法，其特征在于，将所述N型漂移区沿所述沟槽的深度方向形成第一高度和第一浓度，所述第一高度和第一浓度用于调节所述N型漂移区的导通电阻。
19.根据权利要求18所述的半导体结构的制备方法，其特征在于，
所述半导体结构的任意相邻的所述漏极引出端与所述源极引出端之间形成元胞结构，将任意相邻的两个元胞结构并联连接。
20.根据权利要求19所述的半导体结构的制备方法，其特征在于，
将所述半导体结构的任意相邻的所述漏极引出端与所述源极引出端之间形成第一距离，所述第一距离用于调节所述元胞结构的单位面积的导通电阻。
21.根据权利要求20所述的半导体结构的制备方法，其特征在于，
所述第一距离小于或等于1.5微米。
22.根据权利要求12所述的半导体结构的制备方法，其特征在于，在P型外延层之上通过光刻及离子注入工艺形成第一N型掺杂层之前，还包括：
形成P型衬底层；
在所述P型衬底层上通过光刻及离子注入工艺形成高压隐埋层；
在所述高压隐埋层上生长所述P型外延层。
23.一种芯片，其特征在于，所述芯片包括如权利要求1～11任一项所述的半导体结构。
24.一种电子设备，其特征在于，所述电子设备包括如权利要求23所述的芯片。
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