KR102374129B1 - 부트스트랩 다이오드를 포함하는 고전압 반도체 소자 - Google Patents

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Abstract

본 발명은 부트스트랩 다이오드를 포함하는 고전압 반도체 소자를 제안한다. 본 발명에 따른 반도체 소자는, 기판에 형성되고, 서로 다른 도전형을 갖는 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이에 형성된 절연막; 및 상기 절연막 아래에 형성되고, 서로 같은 도전형을 갖는 딥웰 영역 및 핀치 오프 영역을 포함하고, 상기 핀치 오프 영역의 저면의 깊이는 상기 딥웰 영역의 저면의 깊이와 다르며, 상기 핀치 오프 영역은 상기 딥웰 영역과 접하여 형성되고, 상기 핀치 오프 영역을 통해 상기 소스 영역과 상기 드레인 영역 사이의 전류 양을 조절하며, 상기 핀치 오프 영역의 깊이는 상기 딥웰 영역의 깊이보다 작은 것을 특징으로 한다.

Description

부트스트랩 다이오드를 포함하는 고전압 반도체 소자{High Voltage Semiconductor Device having a Bootstrap Diode}
본 발명은 부트스트랩 다이오드를 포함하는 고전압 반도체 소자에 관한 것이다.
고전압 집적 회로(High Voltage Integrated Circuit, 줄여서 HVIC)에 고전압 MOSFET과 같은 고전압 소자의 안정적인 동작을 위해서 부트스트랩 (Bootstrap) 회로가 사용된다. 부트스트랩 (Bootstrap) 회로는 다이오드와 커패시터를 이용하여 커패시터에 순간적으로 전압을 충전시켜 고전압 MOSFET의 gate에 보다 넉넉한 전압을 인가시켜 고전압 MOSFET을 동작 시키는 것이다. 이러한 부트스트랩 회로가 고전압 IC(HVIC) 에 함께 인테그레이션(integration)하여 사용하고자 할 때는 부트스트랩 회로에 약 600V 이상의 내압을 가지는 bootstrap diode가 필요하다. 이러한 bootstrap diode로 인해 HVIC가 높은 내압을 가지면서 안정적으로 동작할 수 있게 도와준다.
종래에, 높은 내압을 가지는 bootstrap diode를 만들기 위하여 JFET 구조에 PN diode를 함께 형성하는 구조가 개발되었다. 그로 인하여 external로 제공하던 PN diodes 를 HVIC 안에 직접 제공 할 수 있게 되어 제조 비용 및 모듈 크기 감소에 기여 하였다. 그러나 HVIC 내에서 높은 내압을 만족하기 위해 배치한 PN diode 및 JFET 구조가 칩 내에서 매우 많은 면적을 차지하고 있는 문제점이 있다. 또한 부트스트랩용 PN 다이오드의 핀치-오프 전압을 용이하게 설계하기 어려운 문제점이 있다.
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, JFET 구조를 이용해서 부트스트랩 다이오드를 구현하여 칩의 면적을 최소화하면서 고내압 부트스트랩 다이오드를 포함하는 고전압 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 JFET구조를 이용해서 부트스트랩 다이오드의 핀치 오프 전압을 용이하게 조절할 수 있는 부트스트랩 다이오드를 포함하는 고전압 반도체 소자를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성되고, 서로 다른 도전형을 갖는 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이에 형성된 절연막; 및 상기 절연막 아래에 형성되고, 서로 같은 도전형을 갖는 딥웰 영역 및 핀치 오프 영역을 포함하고, 상기 핀치 오프 영역의 저면의 깊이는 상기 딥웰 영역의 저면의 깊이와 다른 것을 특징으로 하는 반도체 소자를 제공한다.
상기 핀치 오프 영역은 상기 딥웰 영역과 접하여 형성되고, 상기 핀치 오프 영역을 통해 상기 소스 영역과 상기 드레인 영역 사이의 전류 양을 조절하는 것을 특징으로 하고, 상기 핀치 오프 영역의 깊이는 상기 딥웰 영역의 깊이보다 작은 것을 특징으로 한다.
상기 핀치 오프 영역의 농도는 상기 딥웰 영역의 농도보다 작은 것을 특징으로 한다.
상기 소스 영역은 P형 도전형으로 형성하고, 상기 드레인 영역은 N형 도전형으로 형성하여, 상기 소스 영역과 상기 드레인 영역이 PN 다이오드를 형성하는 것을 특징으로 한다.
상기 소스 영역을 감싸는 바디 영역; 및 상기 PN 다이오드를 둘러싸는 아이솔레이션 웰 영역을 더 포함한다.
상기 소스 영역과 같은 도전형을 가지며, 상기 핀치 오프 영역과 상기 절연막 사이에 형성된 매립층을 더 포함하고, 상기 핀치 오프 영역의 깊이는 상기 딥웰 영역의 깊이보다 작은 것을 특징으로 한다.
제1 및 제2 N형 매립층을 더 포함하고, 상기 제1 N형 매립층은 상기 소스 영역과 중첩되고, 상기 제2 N형 매립층은 상기 드레인 영역과 중첩된다.
상기 소스 영역과 연결된 제1 필드 플레이트; 및 상기 드레인 영역과 연결된 제2 필드 플레이트를 더 포함한다.
상기 기판에 형성된 저전압 영역 및 고전압 영역; 및 상기 저전압 영역과 상기 고전압 영역 사이에 형성된 LDMOS 소자를 더 포함하고, 상기 LDMOS소자는 상기 기판에 형성된 N형 소스 영역 및 N형 드레인 영역; 상기 N형 소스 영역 및 드레인 영역 사이에 형성된 게이트 전극; 및 상기 N형 소스 영역을 감싸는 P형 바디 영역을 포함한다.
상기 딥웰 영역은 서로 떨어져 형성되는 제1 딥웰 영역 및 제2 딥웰 영역을 포함하고, 상기 핀치 오프 영역은 상기 제1 및 제2 딥웰 영역 사이에 위치한다.
상기 소스 영역과 상기 절연막 사이에 형성된 P형 도핑 영역 및 N형 도핑 영역; 및 상기 P형 및 N형 도핑 영역 상에 형성된 플로팅 금속 배선을 더 포함한다.
상기 소스 영역과 상기 절연막 사이에 형성된 P형 도핑 영역; 상기 절연막 상에 형성된 N형 폴리 실리콘; 및 상기 P형 도핑 영역과 상기 N형 폴리 실리콘을 서로 연결하는 플로팅 금속 배선을 더 포함한다.
상기 바디 영역에 형성된 제1 및 제2 N형 도핑 영역; 및 상기 딥웰 영역에 형성되고, 상기 제2 N형 도핑 영역 근처에 형성된 제3 N형 도핑 영역을 더 포함하고, 상기 제2 N형 도핑 영역과 상기 제3 N형 도핑 영역은 전기적으로 서로 연결된다.
상기 바디 영역을 감싸는 제1 및 제2 깊은 트렌치 구조를 더 포함한다.
상기 바디 영역을 감싸는 제1 및 제2 아이솔레이션 P형 웰 영역을 더 포함한다.
상기 매립 층을 관통하는 게이트 영역을 더 포함하고, 상기 게이트 영역은 상기 핀치 오프 영역과 중첩된다.
본 발명의 다른 특징에 따르면, 기판에 형성된 제1 딥웰 영역 및 제2 딥웰 영역; 상기 제1 및 제2 딥웰 영역 사이에 형성된 확산 영역; 상기 제1 딥웰 영역에 형성된 P형 소스 영역; 상기 제2 딥웰 영역에 형성된 N형 드레인 영역; 및 상기 P형 소스 영역과 상기 N형 드레인 영역 사이에 형성된 매립층을 포함하고, 상기 확산 영역은 상기 매립층 아래에 형성되고, 상기 확산 영역의 저면의 깊이는 상기 매립층 아래에 형성된 상기 제2 딥웰 영역의 저면의 깊이와 다른 것을 특징으로 하는 반도체를 제공한다.
상기 확산 영역은 상기 딥웰 영역과 접하여 형성되고, 상기 확산 영역을 통해 상기 P형 소스 영역과 상기 N형 드레인 영역 사이의 전류 양을 조절하는 것을 특징으로 하고, 상기 확산 영역의 깊이는 상기 매립층 아래에 형성된 상기 제2 딥웰 영역의 깊이보다 작은 것을 특징으로 한다.
상기 확산 영역의 농도는 상기 제2 딥웰 영역의 농도보다 작은 것을 특징으로 한다.
상기 P형 소스 영역과 상기 N형 드레인 영역이 PN 다이오드를 형성하는 것을 특징으로 한다.
상기 P형 소스 영역을 감싸는 바디 영역; 및 상기 PN 다이오드를 둘러싸는 아이솔레이션 웰 영역을 더 포함한다.
상기 P형 소스 영역과 상기 N형 드레인 영역 사이에 형성된 절연막을 더 포함하고, 상기 절연막 아래에 형성된 상기 확산 영역의 깊이는 상기 절연막 아래에 형성된 상기 제2 딥웰 영역의 깊이보다 작은 것을 특징으로 한다.
상기 매립 층을 관통하는 게이트 영역을 더 포함하고, 상기 게이트 영역은 상기 확산 영역과 중첩된다.
이상과 같은 본 발명의 고내압 다이오드를 갖는 반도체 소자에 따르면, 기존의 JFET 구조의 소스 영역에 P형 도핑 영역을 형성하여 고내압에 견딜 수 있는 PN 다이오드를 구현할 수 있다.
본 발명에 따르면, 기판에 형성된 제1 웰 영역과 제2 웰 영역의 확산에 의해 형성되는 핀치 오프 영역의 깊이를 조절하여, 다양한 전압 범위에 대한 핀치 오프 전압을 얻을 수 있다.
도 1은 본 발명의 실시 예에 따른 고전압 반도체 소자의 평면도
도 2는 본 발명의 실시 예에 따른 고내압 다이오드의 핀치 오프 영역 형성 과정을 나타내는 도면
도 3은 본 발명의 실시 예에 따른 고내압 다이오드의 단면도
도 4는 본 발명의 다른 실시 예에 따른 다이오드의 단면도
도 5는 본 발명의 실시 예에 따른 정션 아이솔레이션 영역의 단면도
도 6은 본 발명의 실시 예에 따른 LDMOS 소자 단면도
도 7 내지 도 12는 본 발명의 다른 실시 예에 따른 고내압 다이오드의 단면도들
도 13은 본 발명의 실시 예에 따른 고내압 다이오드의 동작에 따른 항복 전압 그래프
도 14는 본 발명의 실시 예에 따른 고내압 다이오드의 전압 전류 그래프
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 고전압 반도체 소자(HVIC)의 평면도이다.
도시된 바와 같이 고전압 반도체 소자(100)는, 저전압에서 동작하는 제1 영역(저전압 영역)(10), 고전압에서 동작하는 제2 영역(고전압 영역)(20), 고내압 다이오드(30), LDMOS 소자(40), 저전압 영역(10)과 제2 영역(20)을 구분하는 정션 아이솔레이션 영역(50)을 포함한다. 저전압 범위는 20V이하이고, 고전압 범위는 200~1010V의 전압 범위라고 보면 된다.
고내압 다이오드(30)은 저전압 영역(10)과 고전압 영역(20) 사이에 형성될 수 있다. 정션 아이솔레이션 영역(50, 50a)으로 둘러싸여 있다. 상기 실시 예는 부트스트랩 다이오드(bootstrap diode)일 수 있다. 고내압 다이오드(30)는 일정한 사이즈(size)를 가지지만, 고전압의 크기에 따라 그 사이즈는 다르게 설계될 수도 있을 것이다.
고내압 다이오드(30)은 P형 소스 영역(120)과 N형 드레인 영역(140)을 포함한다. 여기서 P형 소스 영역(120)은 고농도 P형 도펀트(dopants)로 이온 주입된 영역이다. 또한 N형 드레인 영역(140)은 고농도 N형 도펀트로 이온 주입된 영역이다. 따라서 소스 영역(120)과 드레인 영역(140)은 서로 다른 도전 형(conductivity type)을 갖는 도펀트로 형성하는 것이다. 그래서 고내압 다이오드(30)를 다른 말로, PN 다이오드(30)로 부를 수 있다. 또한 P형 소스 영역(120)과 N형 드레인 영역(140)을 각각 애노드 전극(120), 캐소드 전극(140)으로 부를 수 있다.
LDMOS 소자(40)도 저전압 영역(10)과 고전압 영역(20) 사이에 형성될 수 있다. 정션 아이솔레이션 영역(50, 50b)으로 둘러싸여 있다. LDMOS 소자(40)은 N형 소스 영역(320)과 N형 드레인 영역(340)을 포함한다. 여기서 N형 소스/드레인 영역(320, 340)은 모두 고농도 N형 도펀트로 이온 주입된 영역이다. LDMOS 소자(40)는 저전압 영역(10)의 신호를 고전압 영역(20)으로 전달하거나 반대로 고전압 영역(20)의 신호를 저전압 영역(10)으로 전달하는 역할을 하는 레벨 쉬프트(level shift) 역할을 한다. 이러한 LDMOS 소자(40) 대신, EDMOS, DMOS, 고전압 소자가 포함될 수 있다. 또 LDMOS 소자(40)는 고전압을 견딜 수 있는 구조이어야 한다. LDMOS 소자(40)의 드레인 영역에 200 ~ 1010V의 고전압이 인가될 수 있기 때문이다.
정션 아이솔레이션 영역(50, 50a, 50b)은 저전압 영역(10)과 고전압 영역(20)을 전기적으로 분리하기 위한 영역이다. 정션 아이솔레이션 영역(50, 50a, 50b)은 정션 구조를 예로 들어 설명했지만, 깊은 트렌치 구조로도 형성가능하다. 정션 아이솔레이션 영역(50, 50a, 50b)은 P형 도핑 영역(220)을 더 포함한다. P형 도핑 영역(220)은 고농도 P형 도펀트로 이온 주입된 영역이다.
도 1에서 보듯이 상기 고내압 다이오드(30)와 LDMOS 소자(40)는 서로 반대편에 위치하는 것으로 도시 되었지만, 이는 일 실시 예에 불과하다. 위치를 변경하여 설계할 수 있을 것이다.
고전압 영역(20)에는 고전압 N형 도핑 영역(240)을 더 포함할 수 있다. 고전압 N형 도핑 영역(240)은 고농도 N형 도펀트로 이온 주입된 영역이다. 고전압 N형 도핑 영역(240)은 도 5의 고전압 웰 영역(202)에 형성될 수 있다.
도 2는 본 발명의 실시 예에 따른 고내압 다이오드의 핀치 오프 영역 형성 과정을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 기판(101)에는 제1 N형 매립 층(N-type buried layer, NBL)(103), 제2 N형 매립 층(105)이 형성되어 있다. 그리고 기판(101) 위에 소정의 폭을 가진 마스크 패턴(109: 109a, 109b, 109c)을 형성한다. 마스크 패턴(109a, 109b, 109c)에 의해 노출된 기판(101)에 화살표 방향으로 제1 도전형의 불순물 이온을 주입한다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)이 동일한 불순물 농도와 깊이로 도핑된다. 중앙에 있는 마스크 패턴(109b)의 너비가 길수록 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 간격이 커진다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 간격이 클수록, 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)은 서로 멀리 떨어져 형성된다. 그리고 드라이브-인 어닐링(drive-in annealing) 공정에 의해 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)에 있는 도펀트들이 확산을 한다. 서로 멀리 떨어져 있을수록 확산되는 도펀트 양이 적어서, 확산 영역(113)의 깊이와 농도는 더 줄어들 수 있다. 면적이 클수록 단위 부피당 확산된 도펀트 수가 줄어들기 때문이다. 마스크 패턴(402)의 너비가 나중에 형성되는 확산 영역(113)의 농도를 결정할 수 있다.
도 2b에 도시된 바와 같이 마스크 패턴(109a, 109b, 109c)을 제거한다. 그리고 드라이브 인 어닐링(drive-in annealing) 열공정을 실시한다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)내에 존재하는 도펀트들이 확산을 한다. 즉, 제1 도전형의 불순물이 서로 마주보는 방향으로 확산 한다.
그래서 도 2c에 도시한 바와 같이 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112) 사이에 N형 확산 영역(113)이 형성될 수 있다. 확산 과정에 의해 확산 영역(113)의 하부에는 오목한 형태의 홈 또는 딥(113d)이 형성될 수 있다. 확산 영역(113)이 나중에 핀치 오프 영역의 역할을 한다. 확산 영역(113)이 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112) 보다는 두께가 얇기 때문이다. 여기서 핀치 오프(punch off)란, N형 딥웰 영역 또는 N형 확산 영역이 P형 기판으로 인해 공핍 영역으로 바뀌는 것을 말한다.
마스크 패턴(109b)의 너비가 길수록, 홈 또는 딥(113d)가 더 기판 표면 쪽으로 더 깊게 형성될 수 있다. 마스크 패턴(109b)의 너비가 길수록 확산되는 도펀트의 양이 그만큼 적기 때문이다. 그런 경우, 핀치 오프 전압이 감소한다. 왜냐하면 확산 영역(113)의 두께가 얇아져 낮은 전압에서도 쉽게 공핍 영역이 형성되기 때문이다.
그러나 마스크 패턴(109b)의 너비가 짧을수록 확산되는 도펀트의 양이 많아지고, 확산 영역(113)의 두께가 두꺼워져서, 핀치 오프 전압이 증가할 수 있다. 공핍 영역의 형성을 위해 더 높은 전압을 필요로 하기 때문이다.
확산 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)내에 있는 도펀트의 상호 확산에 의해 형성된 영역이다. 그래서 확산 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)에 비해 불순물 농도가 낮다. 그래서 기판 표면을 기준으로 확산 영역(113)의 깊이/두께는 d1으로서, 제2 N형 딥웰 영역(112)의 깊이 d2보다 더 작다. 확산 영역(113)의 깊이/두께 d1은 확산 영역(113)의 저면이 곡선 모양이기 때문에, 그 값이 바뀔 수 있다. 여기서는 확산 영역(113)의 가장 얇은 깊이/두께를 d1으로 하고자 한다. 확산 영역(113)은 핀치 오프 영역(113)이 형성되는 곳이다. 확산 영역(113)의 저면(bottom surface)은 커브(curve)모양을 가지고 있다. 또한 확산 영역(113)의 저면(bottom surface)이 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)의 저면 보다 더 낮게 형성되어 있다. 확산 영역(113), 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)을 모두 합하여 하나의 N형 딥웰 영역(110)으로 부를 수 있다. 그리고 하나의 N형 딥웰 영역(110)에 P형 매립층(PBL)(도 3, 180참조)이 형성될 수 있다. 그럴 경우, 확산 영역(113)의 깊이/두께(d1)은 더 작아질 수 있다.
여기서 그리고 기판(101)에 P형 아이솔레이션 웰 영역(107)이 형성될 수 있다. P형 아이솔레이션 웰 영역(107)이 고내압 다이오드(30)의 구성 요소인 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)를 둘러싸고 있다. P형 아이솔레이션 웰 영역(107)에 의해 고내압 다이오드(30)가 주변 소자와 전기적으로 분리하는 것이다. 그래서 P형 아이솔레이션 웰 영역(107)이 도 1에 도시된 정션 아이솔레이션 영역(50, 50a, 50b)을 말한다. 즉, 정션 아이솔레이션 영역(50, 50a, 50b)은 P형 아이솔레이션 웰 영역(107)을 말하는 것이다.
도 3은 도 1에 도시한 고내압 다이오드의 A - B 선 단면도이다.
도 3에 도시된 바와 같이 고내압 다이오드(30)은 기판(101)에 제1, 제2 N형 매립 층(N-type buried layer, 이하 NBL)(103, 105)을 포함한다. 제1 및 제2 NBL(103, 105)은 기생 NPN 형성을 막아주는 효과가 있다. 제1 및 제2 NBL(103, 105)은 N형 딥웰 영역(110)과 기판(101) 경계 면(interface)에 주로 형성된다. 여기서 N형 딥웰 영역(110)은 제1 N형 딥웰 영역(first DNW)(111)과 제2 N형 딥웰 영역(second DWN)(112)을 포함하고 있다. 그래서 제1 NBL(103)은 제1 N형 딥웰 영역(first DNW)(111)에 형성되고, 제2 NBL(105)은 제2 N형 딥웰 영역(second DWN)(112)에 형성된다. 제1 및 제2 NBL(103, 105)은 제1 및 제2 N형 딥웰 영역(111, 112)보다 높은 도핑 농도를 갖는다.
도 3에 도시된 바와 같이 고내압 다이오드(30)는 기판(101)에 형성된 N형 딥웰 영역(110)을 포함한다. 상기 N형 딥웰 영역(110)은 제1 N형 딥웰 영역(111)(또는 제1 DNW)과 제2 N형 딥웰 영역(112)(또는 제2 DNW)과 핀치 오프 영역(113)를 포함한다. 제1 N형 딥웰 영역(111)보다 제2 N형 딥웰 영역(112)의 면적이 상대적으로 크다. 제2 N형 딥웰 영역(112)의 저항을 크게 하기 위함이다. 여기서 핀치 오프 영역(113)의 깊이는 제2 N형 딥웰 영역(112)의 깊이보다 작다.
핀치 오프 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 확산에 의해 형성될 수 있다(도 2 참조). 즉, 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)은 N형의 동일한 불순물 농도로 이온 주입되어 형성되며, 경계 면에 오목한 형태의 홈 또는 딥(113d)이 형성될 수 있다. 핀치 오프 영역(113)의 깊이에 따라 다이오드(30)의 순방향 전류 량을 결정할 수 있다. 도 3에서 핀치 오프 영역(113)은 P형 매립층(180)(이하 PBL)을 기준으로 'd1' 깊이 또는 두께를 갖는다. 여기서 d1 은 PBL(180)과 기판(101) 사이의 거리로도 볼 수 있다. 그리고 d2는 제2 N형 딥웰 영역(112)의 깊이이다. 그래서 PBL(180)을 기준으로 확산 영역(113)의 깊이는 d1으로서, d2보다 더 작다. PBL(180)과 기판(101) 사이의 거리(d1)가 길수록 핀치 오프 전압은 올라간다. 또한 핀치 오프 영역(113)의 면적이 클수록 드레인 영역으로 흘러가는 전류 량은 많다. 그리고 PBL(180)과 기판(101) 사이의 거리(d1)가 짧을수록 핀치 오프 전압은 낮아진다. 또한 핀치 오프 영역의 두께가 얇아서 드레인 영역으로 흘러가는 전류 량은 적다. 그래서 PBL(180)과 기판(101) 사이의 거리(d1)를 조정해서, 고객이 원하는 다양한 핀치 오프 전압 값과 전류 량을 구현할 수 있다. 즉, 원하는 다이오드의 핀치 오프 전압에 따라 핀치 오프 영역(113)의 깊이 또는 두께(d1)은 다르게 형성될 수 있다. 깊이 또는 두께(d1)을 조정하는 방법은 도 2에서 자세히 설명하였다.
여기서 PBL(180)은 P형의 불순물이 도핑된 것으로, 절연막(150)의 저면과 소정의 거리만큼 이격 되어 절연막(150) 저면의 수평방향으로 형성될 수 있다. 그러나 절연막(150)과 접촉된 상태로 형성될 수 있다. 그리고 다른 실시 예로 2개 이상의 PBL(180)이 기판 표면의 수직방향으로 서로 이격 되어 형성될 수 있다. 이러한 PBL(180)은 역 전압(reverse-bias)이 걸린 상태에서 공핍 영역(depletion region)이 N형 딥웰 영역(110)에서 용이하게 형성되도록 돕는 효과가 있다.
정리하면, 확산 영역(113) 또는 핀치 오프 영역(113)의 저면은, 절연막(150) 아래에 위치하는 N형 딥웰 영역(110) 또는 제2 딥웰 영역(112)의 저면의 깊이와 다르다는 것이다. 절연막(150) 아래를 기준으로, 확산 영역(113) 또는 핀치 오프 영역(113)의 깊이/두께가 N형 딥웰 영역(110) 또는 제2 딥웰 영역(112)의 저면의 깊이/두께보다 작다. 마찬가지로, 확산 영역(113) 또는 핀치 오프 영역(113)의 저면은, PBL (180) 아래에 위치하는 N형 딥웰 영역(110) 또는 제2 딥웰 영역(112)의 저면의 깊이와 다르다는 것이다. PBL(180) 아래를 기준으로, 확산 영역(113) 또는 핀치 오프 영역(113)의 깊이/두께가 N형 딥웰 영역(110) 또는 제2 딥웰 영역(112)의 저면의 깊이/두께보다 작다.
그리고 고내압 다이오드(30)은 제1 및 제2 N형 매립 층(103, 105)과 인접하여 다른 불순물로 도핑된 P형 아이솔레이션 웰 영역(107)을 더 포함한다. 상기 P형 아이솔레이션 웰 영역(107)은 아이솔레이션 영역이고, 내부에 P형 도핑 영역(120-1)이 형성될 수 있다. P형 아이솔레이션 웰 영역(107)이 고내압 다이오드(30)를 둘러싸고 있는 것이다.
도 3에 도시된 바와 같이 고내압 다이오드(30)은 N형 딥웰 영역(110) 내에 P형 소스 영역(120), N형 드레인 영역(140)과 제1 P형 바디 영역(130)을 더 포함한다. 상기 제1 P형 바디 영역(130)은 P형 소스 영역(120)을 둘러싸고 있다. 그래서 제1 P형 바디 영역(130)은 순방향의 전류에 대한 저항을 떨어뜨리는 역할을 한다. 제1 P형 바디 영역(130)은 다이오드의 내압에 따라 필요할 수도 있고, 필요 없을 수도 있다. 낮은 다이오드 내압에서는 사용하지 않을 수 있다.
본 발명의 실시 예에 따르면 고내압 PN 다이오드를 구현할 수 있다. 고내압 다이오드(30)가 가능한 이유는 P형 소스 영역(120)과 N형 드레인 영역(140) 사이에 존재하는 N형 딥웰 영역(110)의 길이가 매우 길기 때문이다. 길게 형성된 N형 딥웰 영역(110)의 농도가 낮기 때문에, 고내압을 형성하는데 유리하다. 여기서 P형 소스 영역(120)은 애노드(anode), 그리고 N형 드레인 영역(140)은 캐소드(cathode)로 부를 수 있다. 고내압 다이오드(30)가 턴-온 되면 P형 소스 영역(120)에서 N형 드레인 영역(140) 방향으로 전류가 흐른다.
그러나 N형 드레인 영역(140)에 고전압이 인가될 경우, 핀치 오프 영역(113)이 고전압 차단 역할을 한다. 즉, N형 드레인 영역(140)에 고전압이 인가될 경우, PN 다이오드 (30)는 역전압 상태가 된다. 그럴 경우, 핀치 오프 영역(113)에 의해 전류의 흐름이 차단된다. N형 드레인 영역(140)의 전위가 구동 전압보다 높은 경우, 즉, 고전압 영역(20)의 기준 전위가 고전압(HV)인 경우, P형 소스 영역(120)과 N형 딥웰 영역(110) 간의 PN 정션에 역전압이 인가되므로 전류가 흐르지 않게 된다. 다만, P형 소스 영역(120)에 대한 N형 드레인 영역(140)의 전위가 항복 전압보다 높은 경우, 항복(breakdown)이 발생하여 전류가 거꾸로 흐를 수 있다. 따라서, 핀치 오프 영역(113)과 같은 고전압 차단 영역이 필요하다.
핀치 오프 영역(113) 상에 있는 PBL(180)과 기판(101) 사이가 매우 가깝기 때문에 주변의 N형 딥웰 영역(110)보다, 핀치 오프 영역(113)에서 쉽게 핀치 오프가 일어난다. 여기서 핀치 오프란 PBL(180)과 기판(101) 사이에 공핍 층이 양쪽에서 서로 확장되어 P형으로 바뀐다는 것을 의미한다. 즉 N형 딥웰 영역(110)과 PBL(180) 사이에 두꺼운 공핍 층이 형성될 수 있다. 두껍게 형성된 공핍 층으로 인해 P형 소스 영역(120)과 N형 드레인 영역(140) 사이에 매우 큰 저항이 생기게 된다.
P형 소스 영역(120) 및 N형 드레인 영역(140)은 각각 소스 단자(122)와 드레인 단자(142)와 연결된다. 소스 단자(122) 및 드레인 단자(142)는 컨택(contact) 플러그 형태로 형성될 수 있다. 여기서 부트스트랩 회로에 의하면, 드레인 단자(142)는 부트스트랩 구조의 커패시터(capacitor, 미 도시)와 전기적으로 연결될 수 있다. PN 다이오드의 순방향 전류가 커패시터까지 공급되어 커패시터에 전하가 충전되는 것이다.
도 3에 도시된 바와 같이 고내압 다이오드(30)은 상기 소스 영역 및 드레인 영역 사이에 형성된 절연막(150)이 형성될 수 있다. 절연막(150)은 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. P형 소스 영역(120)과 P형 도핑 영역(120-1) 사이에 분리막(151)이 형성될 수 있다. 이외에도 주변소자와의 전기적 분리를 위해 분리막(152, 153)이 더 형성될 수 있다.
도 3에 도시된 바와 같이 고내압 다이오드(30)은 절연막(150) 상에 형성된 폴리 실리콘 필드 플레이트(250)를 더 포함한다. 폴리 실리콘 필드 플레이트(250)와 드레인 단자(142)는 드레인 금속 배선(280)를 통해 전기적으로 연결된다. 폴리 실리콘 필드 플레이트(250)도 전계 완화 역할을 한다.
도 3에 도시된 바와 같이 고내압 다이오드(30)은 소스 단자(122)와 드레인 단자(142)와 각각 연결된 금속 배선(260, 280)을 더 포함한다. 상기 금속 배선(260, 280)은 필드 플레이트 역할도 한다. 왜냐하면 해당 금속 배선(260, 280)이 절연막(150) 위로 연장되어 형성되기 때문이다. Reverse bias 상태에서, 드레인-소스 단자 사이에 형성된 N형 딥웰 영역(110)에 걸려 있는 높은 전계를 완화시키는 역할을 한다. 소스 단자(122)와 연결된 소스 금속 배선(260) 또는 소스 필드 플레이트(260)는 접지 전원으로 연결된다. 그리고 드레인 단자(142)와 연결된 드레인 금속 배선(280) 또는 드레인 필드 플레이트(280)는 드레인 전원으로 연결된다. 복수 개의 필드 플레이트(260, 280)는 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)과 각각 중첩되도록 배치된다.
도 4는 본 발명의 다른 실시 예에 따른 다이오드의 단면도이다.
도 4의 다이오드 구조는 도 3와 비교하면 핀치 오프 영역(113)이 매우 좁아진 경우이다. PBL(180)과 기판(101) 사이의 거리가 짧아져서 낮은 핀치 오프 전압을 갖고, 또한 핀치 오프 영역이 좁아져 그 만큼 순방향 전류 량은 줄어든다. 도 4에서 핀치 오프 영역(113)은 P형 매립층(180)(이하 PBL)을 기준으로 'd1' 깊이 또는 두께를 갖는다. 여기서 d1 은 PBL(180)과 기판(101) 사이의 가장 짧은 거리로도 볼 수 있다. 도 3에서 제시된 PBL(180)과 기판(101) 사이의 거리(d1)가 도 4에 제시된 PBL(180)과 기판(101) 사이의 거리(d1)보다 크다. 그래서 도 3에서 제시된 다이오드 구조가 도 4에 제시된 다이오드 구조보다 핀치 오프 전압은 크다고 볼 수 있다. 또한 도 3에서 제시된 다이오드 구조가 도 4에 제시된 다이오드 구조보다 핀치 오프 영역(113)의 면적이 크기 때문에 드레인 영역으로 흘러가는 전류 량은 더 많다. 이와 같이 PBL(180)과 기판(101) 사이의 거리(d1)를 조정해서, 고객이 원하는 다양한 핀치 오프 전압 값과 전류 량을 구현할 수 있다. 즉, 원하는 다이오드의 핀치 오프 전압에 따라 핀치 오프 영역(113)의 깊이 또는 두께(d1)은 다르게 형성될 수 있다. 그리고 d2는 제2 N형 딥웰 영역(112)의 깊이이다. PBL(180)을 기준으로 제2 N형 딥웰 영역(112)의 깊이(d2)가 확산 영역(113)의 깊이(d1)보다 크다.
도 5는 도 1의 C - D 선 단면도이다. 도 1의 정션 아이솔레이션 영역의 단면을 나타낸 도면이라 할 수 있다.
도 5에 도시된 바와 같이, 정션 아이솔레이션 영역(50)은 기판(101)에 형성된 P형 아이솔레이션 웰 영역(107), 제2 P형 바디 영역(204), P형 도핑 영역(220)을 포함한다. 여기서 제2 P형 바디 영역(204)는 P형 아이솔레이션 웰 영역 근처에 형성될 수 있고 또는 접촉하면서 형성될 수 있다. 그리고 기판(101)도 P형 기판을 사용할 경우, P형 아이솔레이션 웰 영역(107), 제2 P형 바디 영역(204), P형 도핑 영역(220)가 모두 서로 전기적으로 연결된다. 정션 아이솔레이션 영역(50)은 P형 도펀트로 이루어진 영역이라 할 수 있다. 그리고 기판에 고전압 웰 영역(202), 필드 산화막(206), 게이트 절연막(208), 게이트 전극(210)이 형성될 수 있다. 여기서 게이트 전극(210)과 P형 도핑 영역(220), 제2 P형 바디 영역(204)는 금속 배선(214)을 통해 서로 전기적으로 연결된다. 그래서 게이트 전극(210)은 게이트 전극 역할을 하지 않고, 소스 전원(접지 전원)과 연결되어 전계를 완화시키는 필드 플레이트 역할을 한다. 게이트 전극(210)이 고전압 영역에 속하는 고전압 웰 영역(202)과 중첩되도록 형성되기 때문에, 이와 같이 제2 P형 바디 영역(204)과 연결시킬 필요가 있다. 또한 소스 전원과 연결된 금속 배선(216)도 필드 플레이트 역할을 할 수 있다. 금속 배선(216)이 고전압 영역에 속하는 고전압 웰 영역(202)까지 연장되어 형성되기 때문이다.
도 6은 도 1의 E - F 선의 단면도로서 본 발명의 실시 예에 따른 LDMOS 소자 단면도라고 할 수 있다.
도 6에 도시한 바와 같이, 레벨 쉬프트(level shift)로 사용되는 LDMOS 소자(40)는 기판(101)에 형성된 N형 딥웰 영역(302), 제3 P형 바디 영역(304), N형 웰 영역(306), 게이트 절연막(308), 게이트 전극(310), 필드 산화막(312), P형 매립 층(314), N형 소스 영역(316), P형 픽업 영역(318), N형 드레인 영역(320), 금속 배선(322)를 포함한다. LDMOS 소자(40)는 P형 아이솔레이션 웰 영역(107)로 둘러싸여 있다. P형 아이솔레이션 웰 영역(107)에 의해 LDMOS 소자(40)에서 고전압 영역(20)으로의 누설 전류도 차단한다.
도 7은 앞서 설명한 다이오드 구조들보다 전류 량을 증가시키기 위한 고내압 다이오드의 단면도이다. 도시한 바와 같이 제1 P형 바디 영역(130)의 면적이 다른 실시 예보다 증가하였다. 제1 P형 바디 영역(130)의 면적이 클수록 더 많은 전류를 흘려 보낼 수 있다. 제1 P형 바디 영역(130)에 P형 소스 영역(120)과 함께 제1 및 제2 N형 도핑 영역들(510, 520)이 형성될 수 있다. 그리고 제3 N형 도핑 영역(530)이 N형 딥웰 영역(110)에 형성될 수 있다. 제1 N형 도핑 영역(510), 제2 N형 도핑 영역(520)과 제3 N형 도핑 영역(530)은 금속 배선(255)에 의해 전기적으로 서로 연결된다. 그래서 순방향 전류가 두개의 경로를 형성할 수 있다. 즉, P형 소스 영역(120)에서 시작하여 바로 N형 딥웰 영역(110)으로 전류가 흐르는 제1 경로와, 제2 N형 도핑 영역(520), 금속 배선(255), 제3 도핑 영역(530), N형 딥웰 영역(110)으로 흐르는 제2 경로가 형성될 수 있다.
그리고 N형 드레인 영역(140)을 감싸도록 N형 웰 영역(NW)(540)을 형성할 수도 있다. NW(540)은 전체 전류 경로의 저항을 감소하기 위한 것으로 이에 전류 량이 증가하게 된다. NW(540)과 P형 매립 층(180)의 일단이 접촉한다.
P형 매립 층(180)을 통과하도록 P형 게이트 영역(550)이 형성될 수 있다. P형 게이트 영역(550)은 제1 P형 바디 영역(130) 및 N형 웰 영역(540)과 거의 동일한 깊이로 형성될 수 있다. P형 게이트 영역(550)은 핀치 오프 깊이를 조절할 수 있고, P형 게이트 영역(550)에 의해 핀치 오프 전압이 더 낮아질 수 있다. 즉 N형 딥웰 영역(110)에 매립 층(180)만 형성될 때보다 P형 게이트 영역(550)에 의해 기판과의 거리가 더 좁아졌기 때문이다. P형 게이트 영역(550)과 핀치 오프 영역(113)은 서로 중첩되도록 형성한다. 핀치 오프 영역(113)은 P형 게이트 영역(550)과 PBL(180), 필드 산화막/또는 절연막(150)과 중첩되고 있다.
도 8은 제1 P형 바디 영역(130)을 둘러싸도록 딥 트렌치 구조의 아이솔레이션 영역(600L, 600R)이 형성될 수 있다. 아이솔레이션 영역(600L, 600R) 사이에 NBL(103)이 존재한다. 딥 트렌치 구조의 아이솔레이션 영역(600L, 600R)에 의해 부트스트랩 다이오드는 더 높은 내압을 형성할 수 있다. 딥 트렌치 구조의 아이솔레이션 영역(600L, 600R)에 의해 고립된 형태의 P형 소스 영역이 형성되기 때문이다. 아이솔레이션 영역(600L, 600R)은 기판 표면에서부터 NBL(103) 아래에 있는 기판(101)까지 연장되어 형성할 수 있다. 여기서 전류 경로는 P형 소스 영역(120)에서 시작하여, 제2 N형 도핑 영역(520), 금속 배선(255), 제3 도핑 영역(530), N형 딥웰 영역(110)를 거쳐, N형 드레인 영역(140)로 흘러가는 경로가 된다.
도 9는 본 발명에 따른 고내압 다이오드를 아이솔레이션(isolation) 하는 다른 실시 예 도면이다.
딥 트렌치 구조 대신 P형 아이솔레이션 웰 영역(114)을 포함한다. P형 아이솔레이션 웰 영역(114)은 NBL(103)과 접촉할 수 있다. P형 아이솔레이션 웰 영역(114)에 의해 부트스트랩 다이오드는 더 높은 내압을 형성할 수 있다. 그리고 P형 아이솔레이션 웰 영역(114)에, 고농도 P형 도핑 영역 P+가 형성된다. 그리고 제1 N형 딥웰 영역(111)에, 고농도 N형 도핑 영역 N+가 형성된다. 그래서 도 9에 도시된 바와 같이, P형 소스 영역(120)을 제외하고, 고농도 N형 도핑 영역 N+, 고농도 P형 도핑 영역 P+와 제2 N형 도핑 영역(520), 제3 도핑 영역(530)은 금속 배선(255)에 의해 서로 전기적으로 연결되어 있다. 그래서 전류 경로는 P형 소스 영역(120)에서 시작하여, 제2 N형 도핑 영역(520), 금속 배선(255), 제3 도핑 영역(530), N형 딥웰 영역(110)를 거쳐, N형 드레인 영역(140)로 흘러가는 경로가 된다.
도 10에 도시된 바와 같이 반도체 소자는 N형 딥웰 영역(110)에 서로 접촉하는 P형 도핑 영역(410) 및 N형 도핑 영역(420); P형 및 N형 도핑 영역(410, 420) 상에 플로팅(floating) 금속 배선(430)을 포함할 수 있다. 플로팅 금속 배선으로 인해, 기판에 표류하는 전자 또는 홀을 흡수 할 수 있다. 이로 인해, 누설 전류 또는 노이즈(noise)를 감소시킬 수 있다. 기판에 표류하는 전자 또는 홀이 다른 소자로 흘러갈 경우, 노이즈를 일으킬 수 있기 때문이다.
도 11은 상기 도 10과 비교하면, N형 딥웰 영역(110)에 P형 도핑 영역(410)이 형성되고, P형 도핑 영역(410)과 인접되어 있는 절연막(150)의 상부에 형성된 N형 폴리 실리콘(440); P형 도핑 영역(410)과 N형 폴리 폴리 실리콘(Poly-Si, 440)를 연결하는 플로팅 금속 배선(450)을 포함한다. 도 10의 N형 도핑 영역(420)을 도 11에서는 폴리 실리콘 구조로 변형한 것이다. 앞서 설명한대로, 도 10과 비슷한 효과를 볼 수 있다. 즉, 플로팅 금속 배선(450)으로 인해, 기판에 표류하는 전자 또는 홀을 흡수 할 수 있다. 이로 인해, 누설 전류 또는 노이즈(noise)를 감소시킬 수 있다.
도 12는 본 발명에 따른 고내압 다이오드를 폴리 실리콘 물질로 이루어진 경우를 나타내는 실시 예이다. 이에 도시한 바와 같이 고내압 다이오드(30)은 제1 N형 딥웰 영역(111), 제2 N형 딥웰 영역(112), 핀치 오프 영역(113)를 포함하는 N형 딥웰 영역(110), P형 아이솔레이션 웰 영역(107), P형 도핑 영역(120-1), N형 드레인 영역(140), PBL(180)을 포함한다. 제1 N형 딥웰 영역(111) 상부에 분리막(155)이 형성될 수 있다. 그리고 분리막(155)상에 폴리 실리콘으로 형성된 소정 사이즈의 P형 폴리 실리콘(800a) 및 N형 폴리 실리콘 (800b)가 형성될 수 있다. P형 폴리 실리콘(800a)와 N형 폴리 실리콘(800b)는 서로 접하여 형성될 수 있다. 그리고 N형 딥웰 영역(110)에 형성된 N형 도핑 영역(530)과 N형 폴리 실리콘 (800b)는 서로 전기적으로 연결된다.
이와 같이 고내압 다이오드는 PN 정션 다이오드 대신 PN 폴리 실리콘 구조(800a, 800b)로 형성할 수 있다. 이렇게 하면 고전압 PN 정션 다이오드를 위해 필요했던 딥 트렌치 구조 또는 도핑된 아이솔레이션 영역을 형성하지 않아도 된다.
도 13은 본 발명의 반도체 소자의 동작에 따른 항복 전압 그래프이다.
본 발명의 실시 예에 따른 고내압 다이오드는 900V 이상의 항복 전압을 갖는 것을 볼 수 있다. 또 누설 전류도 1e-11 A/um 이하로, 매우 낮은 수준으로 유지된 것을 볼 수 있다.
도 14는 본 발명의 반도체 소자의 전압 전류 그래프이다.
도 14의 전압 전류 그래프는 P형 소스 영역(120)에 순방향 바이어스(+)를 인가할 때의 그래프이다. 순방향 바이어스가 인가되면 전류가 지속적으로 증가하게 됨을 알 수 있다. 상기 전류는 P형 소스 영역(120)에서 시작하여 N형 딥웰 영역(110)을 거쳐 N형 드레인 영역(140)으로 경로가 형성된다. 그래서 상기 전류는 부트스트랩 구조의 커패시터(capacitor)를 충전하는 전하가 된다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 저전압 영역 20: 고전압 영역
30: 고내압 다이오드 40: LDMOS 소자
50: 정션 아이솔레이션 영역 101: 기판
103, 105: 제1, 제2 N형 매립 도핑 층
107: P형 아이솔레이션 웰 영역
110: N형 딥웰 영역 111: 제1 N형 딥웰 영역
112: 제2 N형 딥웰 영역 113: 확산 영역, 핀치 오프 영역
113d: 홈 또는 딥(dip)
114: P형 아이솔레이션 웰 영역
120: P형 소스 영역 120-1: P형 도핑 영역
122: 소스 단자 130: 제1 P형 바디 영역
140: N형 드레인 영역 142: 드레인 단자
150, 151, 152, 153: 분리막 180: P형 매립 층
430, 450: 플로팅 금속 배선 440: N형 폴리 실리콘
540: N형 웰 영역 550: P형 게이트 영역
600L, 600R: 딥 트렌치 구조의 아이솔레이션 영역
800a: P형 폴리 실리콘 800b: N형 폴리 실리콘

Claims (23)

  1. 기판에 형성되고, 서로 다른 도전형을 갖는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이에 형성된 절연막;
    상기 절연막 아래에 형성되고, 서로 같은 도전형을 갖는 딥웰 영역 및 핀치 오프 영역;
    상기 핀치 오프 영역을 사이에 두고, 서로 떨어져 형성되는 제1 N형 매립층 및 제2 N형 매립층;
    상기 소스 영역과 상기 절연막 사이에서 서로 접하도록 형성된 P형 도핑 영역 및 N형 도핑 영역; 및
    상기 P형 및 N형 도핑 영역 상에 형성된 플로팅 금속 배선을 포함하고,
    상기 제1 N형 매립층은 상기 소스 영역과 중첩되고,
    상기 제2 N형 매립층은 상기 드레인 영역과 중첩되고,
    상기 핀치 오프 영역의 저면의 깊이는 상기 딥웰 영역의 저면의 깊이와 다른 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 핀치 오프 영역의 깊이는 상기 딥웰 영역의 깊이보다 작고,
    상기 핀치 오프 영역의 농도는 상기 딥웰 영역의 농도보다 작은 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소스 영역은 P형 도전형으로 형성하고, 상기 드레인 영역은 N형 도전형으로 형성하여, 상기 소스 영역과 상기 드레인 영역이 PN 다이오드를 형성하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 소스 영역을 감싸는 바디 영역;
    상기 절연막 아래에 형성된 P형 매립층; 및
    상기 PN 다이오드를 둘러싸는 아이솔레이션 웰 영역을 더 포함하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 소스 영역과 연결된 제1 필드 플레이트; 및
    상기 드레인 영역과 연결된 제2 필드 플레이트를 더 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 기판에 형성된 저전압 영역 및 고전압 영역; 및
    상기 저전압 영역과 상기 고전압 영역 사이에 형성된 LDMOS 소자를 더 포함하고,
    상기 LDMOS 소자는
    상기 기판에 형성된 N형 소스 영역 및 N형 드레인 영역;
    상기 N형 소스 영역 및 드레인 영역 사이에 형성된 게이트 전극; 및
    상기 N형 소스 영역을 감싸는 P형 바디 영역을 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 딥웰 영역은 서로 떨어져 형성되는 제1 딥웰 영역 및 제2 딥웰 영역을 포함하고, 상기 핀치 오프 영역은 상기 제1 및 제2 딥웰 영역 사이에 위치하는 반도체 소자.
  11. 삭제
  12. 기판에 형성된 딥웰 영역;
    상기 딥웰 영역에 형성된 핀치 오프 영역;
    상기 딥웰 영역에 형성되고, 서로 다른 도전형을 갖는 소스 영역 및 드레인 영역;
    상기 딥웰 영역에 형성되고, 상기 소스 영역 아래에 형성된 제1 N형 매립층
    상기 딥웰 영역에 형성되고, 상기 드레인 영역 아래에 형성된 제 2 N형 매립층;
    상기 소스 영역 및 상기 드레인 영역 사이에 형성된 제1 및 제2 절연막;
    상기 제1 및 제2 절연막 사이에 형성된 P형 도핑 영역;
    상기 제2 절연막 상에 형성된 N형 폴리 실리콘; 및
    상기 P형 도핑 영역과 상기 N형 폴리 실리콘을 서로 연결하는 플로팅 금속 배선을 포함하는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 12 항에 있어서,
    상기 핀치 오프 영역의 농도는 상기 딥웰 영역의 농도보다 작고,
    상기 핀치 오프 영역의 저면의 깊이는 상기 딥웰 영역의 저면의 깊이와 다른 것을 특징으로 하는 반도체 소자.
  20. 제 12 항에 있어서,
    상기 소스 영역은 P형 도전형으로 형성하고, 상기 드레인 영역은 N형 도전형으로 형성하여,
    상기 소스 영역과 상기 드레인 영역이 PN 다이오드를 형성하는 것을 특징으로 하는 반도체 소자.
  21. 제 12 항에 있어서,
    상기 제2 절연막 아래에 형성된 P형 매립층; 및
    상기 소스 영역 및 드레인 영역을 둘러싸는 아이솔레이션 웰 영역을 더 포함하는 반도체 소자.
  22. 삭제
  23. 제 21 항에 있어서,
    상기 P형 매립층을 관통하는 P형 게이트 영역을 더 포함하는 반도체 소자.
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