JP4488660B2 - Ｍｏｓ電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、同期整流方式による電源回路などに用いられる低抵抗のＭＯＳ電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）に関するものである。
【０００２】
【従来の技術】
近年、コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式による電源回路が多用されている。この電源回路には、従来よりトレンチゲート構造を持つトレンチＭＯＳＦＥＴが用いられている。
【０００３】
図３８（ａ）、及び図３８（ｂ）を用いて、従来の低抵抗のＭＯＳＦＥＴについて説明する。
【０００４】
図３８（ａ）は、従来のトレンチＭＯＳＦＥＴの構成を示す断面図である。トレンチＭＯＳＦＥＴは、ゲート電極２０１、ソース電極２０２、ドレイン電極２０３を有する。このトレンチＭＯＳＦＥＴでは、低抵抗を達成するために、ゲート電極２０１が埋め込まれたトレンチの側壁をチャネルとして用いるトレンチゲートを採用することにより、低オン抵抗化を実現している。
【０００５】
しかし、図３８（ａ）に示すようなトレンチＭＯＳＦＥＴでは、ゲート電極２０１が薄い酸化膜２０４を介して直接、ドレイン層２０５と接触しているため、ゲート電極２０１とドレイン層２０５間の寄生キャパシタンスが大きい。このため、前記トレンチＭＯＳＦＥＴは、高周波のスイッチングには向いていない。
【０００６】
前記高周波のスイッチングに適した高速スイッチング素子としては、図３８（ｂ）に示すような、ゲート電極２１１、ソース電極２１２、ドレイン電極２１３を有する横型のＭＯＳＦＥＴが用いられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記横型のＭＯＳＦＥＴは、オン抵抗が大きいという問題を有している。また、このようなＭＯＳＦＥＴではＬ負荷で用いたとき、素子の耐圧を超えて電圧がかった場合にアバランシェ降伏が起こり、素子が破壊するという欠点がある。
【０００８】
そこでこの発明は、前記課題に鑑みてなされたものであり、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳ電界効果トランジスタを提供することを目的とする。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳ電界効果トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の一実施態様のＭＯＳ電界効果トランジスタは、第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に形成された第１導電型の第１半導体領域と、前記第１半導体領域に、互いに離間して形成された第２導電型の第２、第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記第２半導体領域から前記半導体基板まで達するように形成され、前記第２半導体領域と前記半導体基板とを電気的に接続する導電体と、前記半導体基板の前記第２主面上に形成され、前記半導体基板に電気的に接続された第１主電極と、前記第１半導体領域上に絶縁膜を介在して形成され、前記第３半導体領域に電気的に接続された第２主電極とを具備し、前記第３半導体領域と前記半導体基板によりダイオードが形成され、このダイオードの耐圧は前記第２半導体領域と前記第３半導体領域との間の耐圧より低く設定されていることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００１１】
［第１の実施の形態］
図１は、この発明の第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図である。
【００１２】
図１に示すように、ｐ+ 型シリコン半導体基板（以下ｐ+ 型半導体基板）１１の一方の主面には、ｐ- 型シリコンエピタキシャル層（以下ｐ- 型エピタキシャル層）１２が形成されている。このｐ- 型エピタキシャル層１２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４の側面上の一方には側壁絶縁膜１５Ａが形成され、側面上の他方には側壁絶縁膜１５Ｂが形成されている。前記ゲート絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲート電極１４は、例えばポリシリコン膜からなる。
【００１３】
前記ゲート電極１４側面がわの一方のｐ- 型エピタキシャル層１２内には、ソース領域であるｎ型拡散領域１６Ａ及びｎ+ 型拡散領域１７Ａが形成されている。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャル層１２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ１８によって、ｐ+ 型半導体基板１１に接続されている。なお、このコンタクトプラグ１８は、トレンチに埋め込まれた導電層でなく、ｐ- 型エピタキシャル層１２にイオン注入により不純物をドープして形成した不純物拡散領域でもよい。
【００１４】
前記コンタクトプラグ１８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。前記半導体層は、例えば不純物をドープした半導体を前記トレンチに埋め込むことにより形成する。なお、低抵抗の半導体層を用いた場合は、この半導体層の上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成されるジャンクションをなくし、前記半導体層とｎ+ 型拡散領域１７Ａとを電気的に接続するために、金属層を設ける必要がある。さらに、前記ゲート電極１４側面がわの他方のｐ- 型エピタキシャル層１２内には、ドレイン領域であるｎ型拡散領域１６Ｂ及びｎ+ 型拡散領域１７Ｂが形成されている。
【００１５】
前記ｎ+ 型拡散領域１７Ａ、１７Ｂを含むｐ- 型エピタキシャル層１２上及びゲート電極１４上には、絶縁層１９が形成されている。前記ｎ+ 型拡散領域１７Ｂ上の絶縁層１９内には、導電層（例えばタングステン）からなるコンタクトプラグ２０が形成されている。このコンタクトプラグ２０上には、１層目のドレイン電極パターン（例えばアルミニウム）２１が形成されている。
【００１６】
前記ドレイン電極パターン２１上及び前記絶縁層１９上には、絶縁層２２が形成されている。前記ドレイン電極パターン２１上の絶縁層２２内には、導電層（例えばタングステン）からなるコンタクトプラグ２３が形成されている。このコンタクトプラグ２３上及び前記絶縁層２２上には、２層目のドレイン電極（例えばアルミニウム）２４が形成されている。
【００１７】
前記ドレイン電極２４は、前記コンタクトプラグ２３、ドレイン電極パターン２１、及びコンタクトプラグ２０を介して、ｎ+ 型拡散領域１７Ｂに接続されている。また、ｐ+ 型半導体基板１１の他方の主面には、ソース電極２５が形成されている。なお、前記ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタキシャル層に形成されたｐ型ウェル層を用いてもよい。
【００１８】
このような構造をもつＭＯＳＦＥＴは、いわゆるＣＭＯＳを構成するｎＭＯＳ構造のトランジスタである。図２は、前記ＭＯＳＦＥＴを上方から見たときの平面レイアウトであり、前記コンタクトプラグ（ソーストレンチコンタクト部）１８、コンタクトプラグ（ドレインコンタクトホール）２３、ゲート電極１４を透視した状態を示すものである。この図２からわかるように、前記ソース電極２５に接続されるコンタクトプラグ１８と、前記ドレイン電極２４に接続されるコンタクトプラグ２３とが互い違いに配置されている。これにより、前記ＭＯＳＦＥＴに形成されるゲート幅Ｗを大きくできるため、オン抵抗を下げることができる。
【００１９】
図１に示すこの実施の形態のＭＯＳＦＥＴでは、ドレイン電極２４とソース電極２５とがウェハの両側の主面上に形成されている。そして、電流がウェハの一方の主面から他方の主面に流れるため、図３８（ｂ）に示す装置のように、金属配線の抵抗によって生じる電圧降下がない。すなわち、オン時の抵抗を低減（低オン抵抗化）することができる。
【００２０】
また、図３８（ｂ）に示す装置では、ソース層と半導体基板とをｐ+ 型拡散領域により接続しているため、ソース層と半導体基板とを繋ぐｐ+ 型拡散領域の部分の面積が無視できず、繰り返しの素子ピッチが大きくなってしまい、素子抵抗が大きくなってしまう。
【００２１】
また、この実施の形態のＭＯＳＦＥＴでは、ソース層であるｎ+ 型拡散領域１７Ａとｐ+ 型半導体基板１１とを、トレンチを掘って導電膜（例えば金属膜）を埋め込むことで接続している。これにより、ソース層と半導体基板との間の抵抗を低くすることができる。
【００２２】
これらの特徴より、この実施の形態のＭＯＳＦＥＴは、縦型トレンチＭＯＳＦＥＴの低抵抗と横型ＭＯＳＦＥＴの高速性を合わせもった特徴を有する。
【００２３】
以上説明したようにこの第１の実施の形態によれば、ドレイン電極とソース電極とをウェハの両側の主面に設け、ソース領域と半導体基板との間をトレンチ内に埋め込んだ導電膜で接続することにより、オン抵抗を低くすることができる。さらに、ゲートとドレイン間の寄生キャパシタンスを小さくすることにより、高周波でのスイッチング損失が大きくなるのを抑制できる。
【００２４】
［第２の実施の形態］
この第２の実施の形態は、前記第１の実施の形態の構成に対して、アバランシェ降伏が起こるときの耐量を増大させるための構成を追加したものである。なお、第２の実施の形態には、ｎ型拡散領域１６Ａ、１６Ｂと側壁絶縁膜１５Ａ、１５Ｂを設けておらず、ｐ- 型エピタキシャル層１２上の絶縁膜も１層であるが、基本的な構造に変わりはない。さらに、ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタキシャル層内に形成されたｐ型ウェル層を用いてもよい。前記第１の実施の形態の半導体装置においてＬ負荷でのスイッチングを行う場合、耐圧を超えて電圧がかかるときがあり、このときＭＯＳＦＥＴが破壊されないようにすることが目的である。
【００２５】
図３は、この発明の第２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００２６】
このＭＯＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向のダイオードの耐圧を、横方向のＭＯＳＦＥＴのドレインとソース間の耐圧（ｎ+ 型拡散領域１７Ｃとｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定する。
【００２７】
具体的には、図３に示すように、ドレイン領域であるｎ+ 型拡散領域１７Ｃの深さを、前記第１の実施の形態のｎ+ 型拡散領域１７Ｂよりも深く形成する。これにより、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１との間の距離を接近させる。このような構造により、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向の寄生ダイオードでクランプされる。このため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００２８】
以上説明したようにこの第２の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加されるため、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００２９】
［第３の実施の形態］
この第３の実施の形態は、前記第２の実施の形態のＭＯＳＦＥＴをより高耐圧にしたものである。
【００３０】
図４は、この発明の第３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００３１】
図４に示すように、ｐ+ 型半導体基板１１の一方の主面には、ｐ- 型エピタキシャル層（またはｎ- 型エピタキシャル層）１２が形成されている。このｐ- 型エピタキシャル層１２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。前記ゲート絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲート電極１４は、例えばポリシリコン膜からなる。
【００３２】
前記ゲート電極１４側面がわの一方のｐ- 型エピタキシャル層１２内には、ｐ型ウェル領域２６が形成されている。このｐ型ウェル領域２６の上層には、ソース領域であるｎ+ 型拡散領域１７Ａが形成されている。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャル層１２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ１８によって、ｐ+ 型半導体基板１１に接続されている。
【００３３】
前記コンタクトプラグ１８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。なお、低抵抗の半導体層を用いた場合は、この半導体層の上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成されるジャンクションをなくし、半導体層とｎ+ 型拡散領域１７Ａとを電気的に接続するために、金属層を設ける必要がある。
【００３４】
前記ゲート電極１４側面がわの他方のｐ- 型エピタキシャル層１２内には、ドレイン領域であるｎ型リサーフ層２７及びｎ+ 型拡散領域１７Ｃが形成されている。このような構造上には、絶縁層１９が形成されている。前記ｎ+ 型拡散領域１７Ｃ上の絶縁層１９内には、導電層（例えばタングステン）からなるコンタクトプラグ２０が形成されている。このコンタクトプラグ２０上には、ドレイン電極２４が形成されている。このドレイン電極２４は、コンタクトプラグ２０を介してｎ+ 型拡散領域１７Ｃに接続されている。また、ｐ+ 型半導体基板１１の他方の主面には、ソース電極２５が形成されている。図５は、前記ＭＯＳＦＥＴを上方から見たときの平面レイアウトであり、コンタクトプラグ（ソースコンタクト部）１８、コンタクトプラグ（ドレインコンタクト部）２３、ゲート電極１４を透視した状態を示すものである。
【００３５】
このＭＯＳＦＥＴでは、ドレイン側にｎ型リサーフ層２７を設けることにより、前記第２の実施の形態よりも高耐圧化を図っている。すなわち、このＭＯＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とでつくる縦方向のダイオードの耐圧を、ＭＯＳＦＥＴのドレインとソース間の耐圧（ｎ型リサーフ層２７とｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定している。さらに、ドレイン領域であるｎ+ 型拡散領域１７Ｃとチャネルとの間にｎ型リサーフ層２７を形成している。
【００３６】
このような構造により、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+半導体基板１１とで形成される縦方向の寄生ダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。さらに、ドレイン側にｎ型リサーフ層２７を設けることにより、ドレイン側に空乏層ができやすくなるため、ＭＯＳＦＥＴのドレインとソース間の耐圧を増大させることができる。
【００３７】
以上説明したようにこの第３の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００３８】
また、図６はこの発明の第３の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００３９】
このＭＯＳＦＥＴは、前記第３の実施の形態において、ドレイン側に設けたｎ型リサーフ層２７を、２段のｎ型リサーフ層２７Ａ、２７Ｂに換えたものである。その他の構成は、前記第３の実施の形態と同様である。
【００４０】
ＭＯＳＦＥＴにおいては、通常、電流が流れているときには図７に示すように、耐圧が下がってしまう。図６に示すＭＯＳＦＥＴでは、ｎ型リサーフ層２７Ｂの不純物濃度をｎ型リサーフ層２７Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層２７Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層２７Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００４１】
また、図４に示す第３の実施の形態のＭＯＳＦＥＴでも、ｎ型リサーフ層２７のドーズ量を２×１０１２〜１×１０１３ｃｍ−２に設定することにより、電流が流れているときの耐圧を高くすることができる。
【００４２】
以上説明したようにこの第３の実施の形態の変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００４３】
［第４の実施の形態］
この第４の実施の形態は、ｐ+ 型半導体基板をｎ+ 型半導体基板に換えると共に、これに伴ってその他の層の導電型を変更したものである。
【００４４】
図９は、この発明の第４の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００４５】
図９に示すように、ｎ+ 型シリコン半導体基板（以下ｎ+ 型半導体基板）３１の一方の主面には、ｎ- 型エピタキシャル層（またはｐ- 型エピタキシャル層）３２が形成されている。このｎ- 型エピタキシャル層３２内には、選択的にｐ型ウェル層４６が形成されている。このｐ型ウェル層４６上には、ゲート絶縁膜３３を介してゲート電極３４が形成されている。このゲート電極３４の側面上の一方には側壁絶縁膜３５Ａが形成され、側面上の他方には側壁絶縁膜３５Ｂが形成されている。前記ゲート絶縁膜３３は、例えばシリコン酸化膜からなる。前記ゲート電極３４は、例えばポリシリコン膜からなる。
【００４６】
前記ゲート電極３４側面がわの一方のｐ型ウェル層４６内には、ソース領域であるｎ型拡散領域３６Ａ及びｎ+ 型拡散領域３７Ａが形成されている。ゲート電極３４側面がわの他方のｐ型ウェル層４６には、ドレイン領域であるｎ型拡散領域３６Ｂ及びｎ+ 型拡散領域３７Ｂが形成されている。
【００４７】
さらに、前記構造上には、絶縁層３９が形成されている。前記ｎ+ 型拡散領域３７Ａ上の絶縁層３９内には、導電層（例えばタングステン）からなるコンタクトプラグ４０が形成されている。このコンタクトプラグ４０上には、１層目のソース電極パターン４１（例えばアルミニウム）が形成されている。
【００４８】
前記ソース電極パターン４１上及び絶縁層３９上には、絶縁層４２が形成されている。前記ソース電極パターン４１上の絶縁層４２内には、導電層（例えばタングステン）からなるコンタクトプラグ４３が形成されている。このコンタクトプラグ４３上及び絶縁層４２上には、２層目のソース電極４４が形成されている。このソース電極４４は、コンタクトプラグ４３、ソース電極パターン４１、及びコンタクトプラグ４０を介して、ｎ+ 型拡散領域３７Ａに接続されている。
【００４９】
前記ｎ+ 型拡散領域３７Ｂは、絶縁層３９内及びｎ- 型エピタキシャル層３２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ３８によって、ｎ+ 型半導体基板３１に接続されている。
【００５０】
前記コンタクトプラグ３８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。また、ｎ+ 型半導体基板３１の他方の主面には、ドレイン電極４５が形成されている。
【００５１】
この第４の実施の形態は、前記第１の実施の形態と同様の効果を有する。さらに、ｐ+ 型半導体基板よりｎ+ 型半導体基板のほうが基板抵抗が低いため、第４の実施の形態ではよりオン時の抵抗を下げることができる。
【００５２】
［第５の実施の形態］
ところで、前記第２の実施の形態で述べたアバランシェ耐量を向上させる手法は、ソース電極とドレイン電極が基板の両主面に設けられた縦型素子だけでなく、パワーＩＣの出力段としての横型ＭＯＳＦＥＴに対しても適用できる技術である。
【００５３】
前記アバランシェ耐量を向上させる手法、すなわちゲート電圧を零としたときのドレインとソース間の耐圧を、ｐ型ベース層とｎ+ 型埋め込み層とで形成される縦方向のダイオードの耐圧より高く設計するには、以下のような方法がある。
【００５４】
ｐ型ベース層に深いｐ型拡散領域を設ける。また、ゲートとドレイン間の距離を大きくし、ｎ型リサーフ層を濃度が異なる２段の層にする。また、ＣＭＯＳやバイポーラトランジスタ部分には、アンチモン埋め込み層を用い、かつ接合分離されたパワーＭＯＳトランジスタの埋め込み層にはリンを導入して埋め込み層を上方向に拡散させ、低濃度のエピタキシャル層を実質的に薄くするなどがある。
【００５５】
以下に、アバランシェ耐量を向上させる手法を、横型ＭＯＳＦＥＴに適用した例を説明する。
【００５６】
図１０は、この発明の第５の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００５７】
図１０に示すように、ｐ- 型半導体基板５１上には、ｎ- 型エピタキシャル層５２が形成されている。このｎ- 型エピタキシャル層５２上には、ゲート絶縁膜５３を介してゲート電極５４が形成されている。前記ゲート絶縁膜５３は、例えばシリコン酸化膜からなる。前記ゲート電極５４は、例えばポリシリコン膜からなる。
【００５８】
前記ゲート電極５４側面がわの一方のｎ- 型エピタキシャル層５２内には、ｐ型ウェル層（ｐ型ベース層）５６が形成されている。このｐ型ウェル層５６の上層には、ｐ+ 型ベース層５７Ｂとソース領域であるｎ+ 型拡散領域５７Ａが形成されている。このｎ+ 型拡散領域５７Ａ上及びｐ+ 型ベース層５７Ｂ上には、ソース電極５８が形成されている。
【００５９】
前記ゲート電極５４側面がわの他方のｎ- 型エピタキシャル層５２内には、ドレイン領域であるｎ型リサーフ層５９及びｎ+ 型拡散領域５７Ｃが形成されている。このｎ+ 型拡散領域５７Ｃ上には、ドレイン電極６０が形成されている。また、ｐ- 型半導体基板５１とｎ- 型エピタキシャル層５２との境界付近には、ｎ+ 型埋め込み層６１が形成されている。
【００６０】
このＭＯＳＦＥＴでは、図１０中にＡにて示す部分に形成される縦方向のダイオードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９とｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧より低く設定する。前記縦方向のダイオードは、ｐ型ウェル層（ｐ型ベース層）５６とｎ- 型エピタキシャル層５２とｎ+ 型埋め込み層６１とで形成されている。このような構造により、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００６１】
言い換えると、図１０に示す横型ＭＯＳＦＥＴの耐圧を決める際に、ゲート電圧を零としたときのドレインとソース間の耐圧を、前記縦方向のダイオードの耐圧より高く設計することにより、過電圧がかかったときに起きるアバランシェ降伏によるＭＯＳＦＥＴの破壊を防ぐことができる。
【００６２】
以上説明したようにこの第５の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印加される。さらに、リサーフ層を設けることにより、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００６３】
また、図１１はこの発明の第５の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００６４】
このＭＯＳＦＥＴは、前記第５の実施の形態において、ドレイン側に設けたｎ型リサーフ層５９を２段のｎ型リサーフ層５９Ａ、５９Ｂに換え、さらにｐ型ウェル層（ｐ型ベース層）５６をｎ型リサーフ層５９Ａまでオーバーラップさせたものである。
【００６５】
前記第３の実施の形態の変形例にて述べたように、ＭＯＳＦＥＴにおいては、通常、電流が流れているとき、図７に示すように、耐圧が下がってしまう。図１１に示すこのＭＯＳＦＥＴでは、ｎ型リサーフ層５９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層５９Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層５９Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００６６】
また、図１０に示す第５の実施の形態のＭＯＳＦＥＴでも、ｎ型リサーフ層５９のドーズ量を２×１０１２〜１×１０１３ｃｍ−２に設定することにより、電流が流れているときの耐圧を高くすることができる。
【００６７】
なお、大電流を得るためには、図１１に示す構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図１１に示す素子を複数個形成する必要がある。
【００６８】
以上説明したように図１１に示す第１変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、このＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００６９】
また、図１２はこの発明の第５の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００７０】
このＭＯＳＦＥＴは、図１１に示す前記第１変形例よりもさらにｐ型ウェル層（ｐ型ベース層）５６を長くして、ｎ型リサーフ層５９Ｂまでオーバーラップさせたものである。
【００７１】
このＭＯＳＦＥＴでも、ｎ型リサーフ層５９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層５９Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層５９Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００７２】
なお、大電流を得るためには、図１２に示す構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図１２に示す素子を複数個形成する必要がある。
【００７３】
以上説明したように図１２に示す第２変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐベース層）とｎ+埋め込み層とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、このＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００７４】
また、図１３はこの発明の第５の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００７５】
このＭＯＳＦＥＴは、前記第５の実施の形態の第１変形例において、浅いｐ+ 型ベース層５７Ｂに換えて深いｐ+ 型ベース層５７Ｄを設けたものである。このｐ+ 型ベース層５７Ｄとｎ- 型エピタキシャル層５２とｎ+ 型埋め込み層６１とで縦方向のダイオードが形成される。このＭＯＳＦＥＴでは、前記縦方向のダイオードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９Ａとｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧より低く設定することが容易である。このような構造により、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００７６】
以上述べたように前記第１〜第５の実施に形態によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳＦＥＴを提供することが可能である。
【００７７】
［第６の実施の形態］
以下に、この発明の第６の実施の形態のＭＯＳＦＥＴについて説明する。
【００７８】
図１４は、この発明の第６の実施の形態のＭＯＳＦＥＴチップの平面図である。この図１４は、前記ＭＯＳＦＥＴチップを上方から見たものであり、複雑になるのを避けてわかりやすくするために、ゲート電極とドレイン電極のみを示している。
【００７９】
このＭＯＳＦＥＴチップは、ボンディングパッド６２、ゲートパターン６３、ドレイン電極８４、及びゲート配線６４を有している。前記ＭＯＳＦＥＴチップの表面には、前記ボンディングパッド６２、ゲートパターン６３、及びドレイン電極８４が形成されている。前記ボンディングパッド６２は、外部接続用のパッドである。このボンディングパッド６２には、前記ゲートパターン６３が連続的に接続されている。前記ドレイン電極８４の下方には、絶縁膜を介在して複数の前記ゲート配線６４が形成されている。このゲート配線６４の端部は前記ボンディングパッド６２（あるいはゲートパターン６３）の下方まで達しており、このゲート配線６４の端部上にはビア６５が設けられている。このビア６５にて前記ゲート配線６４と前記ボンディングパッド６２（あるいはゲートパターン６３）とが接続されている。前記ゲート配線６４は、ゲート抵抗を小さくするために金属材料からなっている。
【００８０】
すなわち、ゲート用のボンディングパッド６２から太いゲートパターン６３が伸び、さらに前記ボンディングパッド６２あるいは前記ゲートパターン６３にゲート配線６４が電気的に接続されている。前記ボンディングパッド６２、ゲートパターン６３及びゲート配線６４には、金属材料（例えばアルミニウム）が用いられている。
【００８１】
なお、図１４には示していないが、前記ゲート配線６４に直交するようにゲート電極が形成されている。これらゲート配線６４とゲート電極とは電気的に接続されている（後述の図１５参照）。前記ゲート配線６４の幅は２μｍ〜４μｍ程度である。ゲート配線６４間の間隔は、５０μｍ〜２００μｍ程度である。
【００８２】
また、図１５は、図１４のＭＯＳＦＥＴチップに示す１６Ａ部分を拡大した平面図である。図１６は、前記平面図中の１６Ｂ−１６Ｂに沿った断面図である。図１７は、前記平面図中の１６Ｃ−１６Ｃに沿った断面図である。
【００８３】
図１５に示すハッチング部分は電極を示し、短絡電極８２、ドレイン電極８１、８４、及びゲート配線６４は太線で示してある。ゲート配線６４がコンタクトホール６６を通してポリシリコンのゲート電極７７に接続されている。前記ゲート電極７７は、金属シリサイドで形成してもよい。
【００８４】
このＭＯＳＦＥＴチップでは、ゲート・ドレイン間の寄生容量を小さくするために、ゲート配線６４の上方のドレイン電極８４がゲート配線６４に沿って細長い矩形状に除去されている（図１７参照）。また、ｎ+ 型ソース領域７４を櫛形状にして、すなわちｎ+ 型ソース領域７４に突起状部分７４Ａを形成してこの突起状部分７４Ａと短絡電極８２を接触させることにより、アバランシェ耐量を向上させている。また、ｎ+ 型ドレイン領域７８端部の角部分への電界集中により耐圧が低くなることを防ぐために、ｎ+ 型ドレイン領域７８はその端部の角部分を丸めてある。
【００８５】
以下に、図１６を用いて、前記ＭＯＳＦＥＴチップに形成されたＭＯＳＦＥＴの構成を詳細に説明する。
【００８６】
図１６に示すように、低抵抗のｐ+ 型シリコン半導体基板７１の一方の主面上には、エピタキシャル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタキシャル層７２が形成されている。このｐ- 型エピタキシャル層７２の表面には、ｐ型ボディ領域７３が形成されている。
【００８７】
また、ｐ型ボディ領域７３の表面の１部分を挟んで対向するように、ｎ+ 型ソース領域７４とｎ型ドリフト領域７５が形成されている。これらｎ+ 型ソース領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ領域７３上には、シリコン酸化膜からなるゲート絶縁膜７６を介してゲート電極７７が形成されている。ｎ型ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８が形成されている。
【００８８】
また、前記ｎ+ 型ソース領域７４下には、ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導体基板７１に達する深い領域である。ｎ+ 型ソース領域７４上及びｐ+ 型領域８０上には、これらを電気的に接続するための短絡電極８２が形成されている。また、前記ｎ+ 型ドレイン領域７８上には、コンタクトプラグ８１Ａ及びドレイン電極８１が形成されている。
【００８９】
このような構造を持つｐ- 型エピタキシャル層７２の上方には、層間絶縁層８３が形成されている。この層間絶縁層８３上には、コンタクトプラグ８１Ａ及びドレイン電極８１を通して、ｎ+ 型ドレイン領域７８に電気的に接続されたドレイン電極８４が形成されている。また、ｐ+ 型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。ｎ+ 型ソース領域７４は、短絡電極８２、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通してソース電極８５に電気的に接続されている。
【００９０】
以下に、図１７を用いて、前記ＭＯＳＦＥＴチップにおける１６Ｃ−１６Ｃ線に沿った断面の構造について説明する。
【００９１】
前述したように、ゲート配線６４の上方部分に存在するドレイン電極８４は、ゲート配線６４に沿って細長く除去されている。これは、ゲート・ドレイン間の寄生容量を小さくするためである。また、ゲート電極７７下の酸化膜８６を前記ゲート絶縁膜７６よりも厚くすることにより、ゲート・ソース間の寄生容量を小さくしている。前記酸化膜８６の膜厚は１００ｎｍ〜３００ｎｍ程度である。また、ゲート電極７７の下方には、ｐ+ 型領域８０が形成されている。なお、このゲート電極７７の下方に形成するｐ+ 型領域８０は省略してもよい。
【００９２】
前述した構造を有するＭＯＳＦＥＴにおいて、主電極はｐ+ 型半導体基板７１の一方の主面の上方に形成されたドレイン電極８４と、他方の主面上に形成されたソース電極８５である。前記短絡電極８２は、ｎ+ 型ソース領域７４とｐ+ 型領域８０を短絡するために形成されている。
【００９３】
この実施の形態のＭＯＳＦＥＴは、ｐ+ 型領域８０によってｎ+ 型ソース領域７４とｐ+ 型半導体基板７１とを電気的に接続したものである。すなわち、前記短絡電極８２によってｎ+ 型ソース領域７４とｐ+ 型領域８０が短絡されており、このｐ+ 型領域８０はｐ- 型エピタキシャル層７２内に深く拡散されて、ｐ+ 型半導体基板７１まで達している。
【００９４】
前記ドレイン領域は、ＬＤＤ（Lightly doped drain）である前記ｎ型ドリフト領域７５とコンタクト領域である前記ｎ+ 型ドレイン領域７８とからなる。このＭＯＳＦＥＴの耐圧が３０Ｖ〜４０Ｖ程度の場合、図１６の断面における前記ｎ型ドリフト領域７５の横方向の長さは、１μｍ前後である。前記ｎ型ドリフト領域７５は、ｎ型不純物、例えばリン（Ｐ）あるいはヒ素（Ａｓ）のイオン注入によって形成される。このとき注入されるｎ型不純物の量は、２×１０１２〜５×１０１２ｃｍ−２程度である。このイオン注入の際、ゲート電極７７をマスクとして用いるため、ソース側の前記ｎ型ドリフト領域７５の端部は、ゲート電極７７のエッジによってセルフアライメントにて形成されている。また、前記ｎ型ドリフト領域７５の深さは、０．１μｍ〜０．２μｍと浅く形成されている。このため、前記ドレイン領域とゲート電極７７とが対向する面積（すなわち、ｎ型ドリフト領域７５とゲート電極７７とが重なる部分の面積）が小さく、ドレイン・ゲート間容量が小さくなっている。このため、このＭＯＳＦＥＴは、スイッチング速度が速く、スイッチング損失が小さい。
【００９５】
前記ｎ+ 型ドレイン領域７８は、コンタクトプラグ８１Ａとの間でオーミックコンタクトを取る必要がある。このため、前記ｎ+ 型ドレイン領域７８表面のｎ型不純物濃度は１×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上となっている。このＭＯＳＦＥＴの耐圧が１０Ｖ程度以下で良い場合には、前記ｎ型ドリフト領域７５は省略してもよい。この場合は、前記ｎ+ 型ドレイン領域７８を、ゲート電極７７をマスクにしてセルフアライメントにて形成する。
【００９６】
前記短絡電極８２とドレイン電極８４との間の前記層間絶縁膜８３は１μｍ以上に厚くしている。これにより、前記短絡電極８２とドレイン電極８４との間に生じる寄生のドレイン・ソース間容量を小さくしている。ドレイン電極８４の厚さは、４μｍ以上、好ましくは６μｍ以上である。ｐ+ 型半導体基板７１の厚さは１００μｍ以下に薄くしてある。ｐ+ 型半導体基板７１の厚さを１００μｍ以下にするのは、オン抵抗を小さくするためである。
【００９７】
このＭＯＳＦＥＴのチャネル領域は、ｐ- 型エピタキシャル層７２（ｐ- 型シリコン層）だけでなく、ｐ型ボディ領域７３を含んで形成されている。このｐ型ボディ領域７３は、ｐ型不純物（例えばボロン（Ｂ））のイオン注入および熱拡散によって形成されている。このｐ型不純物のイオン注入は、ゲート電極７７の形成よりも先に行っている。その際、後に形成されるゲート電極７７の下の部分のソース側の約半分にイオンを注入し、ドレイン側の約半分にはイオンを注入しない。これにより、ゲート電極下のｐ型不純物濃度は、前記チャネル領域のドレイン側端（前記ｎ型ドリフト領域７５と重なる部分）近傍で低くなる（図１８、図１９参照）。これにより、前記ｎ型ドリフト領域７５の先端部分（ゲート電極近傍部分）の抵抗が高くなることを防いでいる。
【００９８】
前述したゲート電極下のｐ型不純物濃度について、図１８、図１９を用いて詳細に説明する。図１８は、図１６に示した断面図における１７Ａ−１７Ａ線に沿った領域の不純物濃度分布図である。図１９は、前記不純物濃度分布図におけるゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である。これらの図では、横軸にソース側のゲート電極端からの距離を取り、縦軸に不純物濃度を取っている。
【００９９】
図１８及び図１９に示す不純物濃度分布図は、ｐ型ボディ領域７３を形成するためのイオン注入を、ゲート電極下の領域のうちの半分の領域まで行ったものである。この場合と比較するために、ｐ型ボディ領域７３を形成するためのイオン注入をゲート電極下の全体に行った場合において、ゲート電極下のチャネル領域部分を拡大した不純物濃度分布図を図２０に示す。
【０１００】
図１９に示した不純物濃度分布は、図２０と比較してドレイン側のゲート電極端の直下（この図１９の右端）でボロン（Ｂ）濃度が低くなっている。このため、前記ｎ型ドリフト領域７５の先端で抵抗が高くなってしまうことがない。
【０１０１】
一方、ｐ型ボディ領域７３を形成するためのイオン注入をゲート電極下の全体に行った場合、図２０に示すように、ドレイン側のゲート電極端の直下（この図２０の右端）ではボロン（Ｂ）濃度が高くなる。このため、前記ｎ型ドリフト領域７５の先端でのネットの不純物量（リン濃度からボロン濃度を差し引いた量）が低くなっている。この結果、前記ｎ型ドリフト領域７５の抵抗が高くなってしまい、このＭＯＳＦＥＴのオン抵抗が高くなる。
【０１０２】
なお、前述した図１７に示した断面において、ｐ+ 型領域８０とｎ型ドリフト領域７５との距離を狭くすることにより、ソース・ドレイン間の耐圧を図１６に示した断面におけるソース・ドレイン間の耐圧より低くしてもよい。これにより、アバランシェ耐量を改善することができる。
【０１０３】
以下に、前記第６の実施の形態の変形例のＭＯＳＦＥＴについて説明する。
【０１０４】
図２１は、この発明の第６の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１０５】
このＭＯＳＦＥＴでは、前記ゲート電極７７を形成した後に、ゲート電極７７をマスクにしてｐ型ボディ領域７３を形成するためのイオン注入を行っている。なお、このイオン注入工程では、ドレイン領域はレジスト材などでブロックする。その他の構成は、図１６に示した前記第６の実施の形態と同様である。
【０１０６】
この第１変形例では、ドレイン側のゲート電極７７端の直下におけるボロン（Ｂ）濃度が低くなっている。したがって、前記ｎ型ドリフト領域７５の先端で抵抗が高くなってしまうことがない。
【０１０７】
また、図２２はこの発明の第６の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１０８】
このＭＯＳＦＥＴは、ｎ+ 型ソース領域７４におけるラッチアップを防いでアバランシェ耐量を向上させるために、図１６に示した構造に対して、さらにｎ+ 型ソース領域７４下にｐ+ 型領域６７を形成したものである。その他の構成は、図１６に示した前記第６の実施の形態と同様である。
【０１０９】
この第１変形例では、前記ｐ+ 型領域６７を設けることにより、ｎ+ 型ソース領域７４下の領域の抵抗（正孔に対する抵抗）を下げている。前記ｐ+ 型領域６７の不純物量は、５×１０１３〜１×１０１５ｃｍ−２程度である。これにより、アバランシェ電流による電圧降下が小さくなり、アバランシェ耐量が改善されている。
【０１１０】
以上述べたように前記第６の実施の形態及び変形例によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳＦＥＴを提供することが可能である。
【０１１１】
［第７の実施の形態］
図２３は、この発明の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【０１１２】
図２３に示すように、低抵抗のｐ+ 型シリコン半導体基板７１の一方の主面上には、エピタキシャル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタキシャル層７２が形成されている。このｐ- 型エピタキシャル層７２の表面には、ｐ型ボディ領域７３が形成されている。
【０１１３】
また、ｐ型ボディ領域７３の表面の１部分を挟んで対向するようにｎ+ 型ソース領域７４とｎ型ドリフト領域７５が形成されている。これらｎ+ 型ソース領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ領域７３上には、シリコン酸化膜からなるゲート絶縁膜７６を介してゲート電極７７が形成されている。ｎ型ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８が形成されている。
【０１１４】
また、ｎ+ 型ソース領域７４の側端には、このｎ+ 型ソース領域７４に近接してｐ+ 型領域７９が形成されている。さらに、ｐ+ 型領域７９の下には、ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導体基板７１に達する深い領域である。
【０１１５】
前記ｎ+ 型ドレイン領域７８上には、１層目のドレイン電極８１が形成されている。また、ｎ+ 型ソース領域７４上及びｐ+ 型領域７９上には、これらを電気的に接続するための電極８２が形成されている。このような構造上を持つｐ- 型エピタキシャル層７２の上方には、絶縁層８３が形成されている。この絶縁層８３上には、１層目のドレイン電極８１を介してｎ+ 型ドレイン領域７８に電気的に接続された２層目のドレイン電極８４が形成されている。また、ｐ+ 型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。ｎ+ 型ソース領域７４は、電極８２、ｐ+ 型領域７９、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通してソース電極８５に電気的に接続されている。なお、ｐ+ 型領域８０の表面の不純物濃度が十分高ければｐ+ 型領域７９は必ずしも作らなくても良い。
【０１１６】
図２３に示す前記構成を有するＭＯＳＦＥＴでは、ドレイン電極８４とソース電極８５とをｐ+ 型半導体基板７１の両側の主面に設け、ｎ+ 型ソース領域７４とｐ+ 型半導体基板７１との間をｐ- 型エピタキシャル層７２に形成したｐ+ 型領域７９、８０で接続することにより、オン抵抗を低くすることができる。さらに、トレンチゲートを採用した場合に比べてゲート電極７７とｎ+ 型ドレイン領域７８間の寄生キャパシタンスを小さくでき、高周波でのスイッチング損失が大きくなるのを抑制できる。また、ｎ型ドリフト領域７５を設けることにより、ドレイン側に空乏層ができやすくなるため、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４間の耐圧を向上させることができる。
【０１１７】
なお、図２３は素子の一部分の断面を示したものであり、実際は大電流を得るために、破線Ｂで示した部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図２３に示す素子を複数個形成する必要がある。
【０１１８】
以上説明したようにこの第７の実施の形態によれば、ドレイン電極とソース電極とを半導体基板の両側の主面上に設け、ソース領域と低抵抗の半導体基板（ソース電極）との間を不純物拡散領域で接続することにより、オン抵抗を低くすることができる。さらに、ゲートとドレインとの間に生じる寄生キャパシタンスを小さくでき、高周波でのスイッチング損失を低減できる。また、ドレイン領域にドリフト領域を設けることにより、ドレインとソース間の耐圧が向上できる。
【０１１９】
また、図２４は、この発明の第７の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２０】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８にさらに深いｎ+ 型領域を形成したものである。
【０１２１】
図２４に示すように、ｎ+ 型ドレイン領域７８にさらに深いｎ+ 型領域８９を形成する。これにより、ｎ+ 型領域８９とｐ+ 型半導体基板７１との間の距離が前記第７の実施の形態のｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間の距離よりも短くなる。その他の構成は、前記第７の実施の形態と同様である。
【０１２２】
図２４に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ+ 型領域８９とｐ+ 型半導体基板７１とでつくる縦方向のダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【０１２３】
また、図２５は、この発明の第７の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２４】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８の外側にｎ型領域８７を形成し、Ｆｉｇ．７に示した第３の実施の形態の変形例と同様に２段ＲＥＳＵＲＦを構成したものである。
【０１２５】
図２５に示すように、ｎ+ 型ドレイン領域７８を覆うように、ｎ型ドリフト領域７５よりも不純物濃度の高いｎ型領域８７を形成する。例えば、ｎ型ドリフト領域７５の部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型領域８７の部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。これにより、耐圧以上の電圧がかかったときにｎ型領域８７の周辺の部分（ｎ型ドリフト領域７５との境界付近）でアバランシェブレークダウンが起こるようにする。その他の構成は、前記第７の実施の形態と同様である。
【０１２６】
図２５に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間に構成されたダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。また、第７の実施の形態の第２の変形と第３の変形を組み合わせて、図２５のｎ+ 型ドレイン領域７８を深くしても良い。
【０１２７】
また、図２６は、この発明の第７の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２８】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８の深さをｎ型ドリフト領域７５より深くしたものである。
【０１２９】
図２６に示すように、ｎ+ 型ドレイン領域７８に換えてｎ型領域８８を形成する。ｎ+ 型ドレイン領域７８に加えてｎ型領域８８を形成しても良い。このｎ型領域８８の深さは、ｎ型ドリフト領域７５の深さより深くする。これにより、ｎ型領域８８とｐ+ 型半導体基板７１との間の距離が前記第７の実施の形態のｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間の距離よりも短くなる。その他の構成は、前記第７の実施の形態と同様である。
【０１３０】
図２６に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ型領域８８とｐ+ 型半導体基板７１とでつくる縦方向のダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ドレイン領域であるｎ型領域８８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【０１３１】
なお、第７の実施の形態の第１〜第３変形例においても、第７の実施の形態と同様に、大電流を得るためには、図中の主用部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。
【０１３２】
［第８の実施の形態］
図２７は、この発明の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１３３】
図２７に示すように、ｎ+ 型シリコン半導体基板１０１の一方の主面上には、絶縁体であるシリコン酸化膜１０２が形成されている。このシリコン酸化膜１０２上には、ｐ- 型シリコン層１０３が形成されている。そして、ｐ- 型シリコン層１０３の表面に横型のＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６、ｐ型ボディ領域１０４、ｎ型ドリフト領域１０５、及びゲート電極１０９から構成される。前記シリコン酸化膜１０２の厚さは１００ｎｍ〜２００ｎｍである。前記ｐ- 型シリコン層１０３の厚さは１μｍ〜１．５μｍ程度である。
【０１３４】
前記ｎ+ 型ソース領域１０７には、その上面からｐ- 型シリコン層１０３とシリコン酸化膜１０２を貫いてｎ+ 型半導体基板１０１に到達する埋め込み電極１１２が形成されている。また、ｐ型ボディ領域１０４上には、ゲート絶縁膜１０８を介してゲート絶縁膜１０９が形成されている。ｎ+ 型ドレイン領域１０６にはドレイン電極１１０が接続されている。さらに、ｎ+ 型半導体基板１０１の一方の主面に対向する他方の主面上にはソース電極１１１が形成されている。
【０１３５】
このような構成を持つＭＯＳＦＥＴでは、ｐ- 型シリコン層１０３がシリコン酸化膜１０２によってｎ+ 型半導体基板１０１から分離されているため、熱工程におけるｎ+ 型半導体基板１０１からｐ- 型シリコン層１０３への不純物拡散が抑えられる。したがって、ｐ- 型シリコン層１０３を最初から１．５μｍ程度に薄く設定しても、このＭＯＳＦＥＴの耐圧を維持することができる。仮に、前記シリコン酸化膜１０２が存在せず、ｐ+ 型半導体基板とｐ- 型シリコン層１０３が接触している場合、厚さが１．５μｍのｐ- 型層を確保しようとすると、図２８に示すグラフからわかるように、ｐ- 型シリコン層（エピタキシャル層）の厚さは４μｍ程度形成する必要がある。
【０１３６】
この実施の形態ではｐ- 型シリコン層１０３が薄いので、埋め込み電極１１２の形成が容易でありその電気抵抗も低い。また、埋め込み電極１１２は高不純物濃度のｎ+ 型半導体基板１０１に接続されるので、ｎ+ 型ソース領域１０７からソース電極１１１までのソース引き出し部のコンタクト抵抗も低く保たれている。
【０１３７】
次に、この第８の実施の形態のＭＯＳＦＥＴの製造方法を説明する。少なくとも一方の主面を鏡面研磨してミラー面としたｎ+ 型シリコン半導体基板１０１を用意する。同様に、少なくとも一方の主面を鏡面研磨してミラー面としたｐ- 型シリコン半導体基板を用意する。その一方または両方の半導体基板の表面を酸化する。
【０１３８】
その後、これら半導体基板のミラー面同士を接着し、ｐ- 型シリコン基板を裏面から研削および研磨して、所定の厚さのｐ- 型シリコン層１０３を形成する。ｐ- 型シリコン基板を裏面から研削する代わりに、所定の厚さのｐ- 型シリコン層１０３を残してｐ- 型シリコン基板を剥離する方法もある。前記ｐ- 型シリコン基板を剥離する方法としては、予めｐ- 型シリコン基板の所定の深さに水素イオン注入層または多孔質シリコン層を形成しておき、接着後に外圧あるいは熱をかけてこの水素イオン注入層または多孔質シリコン層から分離する方法が良く知られている。分離後にエッチング等によりｐ- 型シリコン層の表面を平坦化する。
【０１３９】
あるいは、ＳＯＩ（Silicon on insulator）層の薄いＳＯＩ基板を用意し、ＳＯＩ層上にｐ- 型シリコン層１０３を所定の厚さにエピタキシャル成長させてもよい。
【０１４０】
また、埋め込み電極１１２は、次のような方法で形成される。表面の各拡散領域１０４〜１０７やゲート電極１０９をよく知られた方法で形成した後、ＲＩＥ（Reactive ion etching）のマスク材となるシリコン酸化膜をシリコン酸化膜１０２よりも厚く、例えば１μｍの厚さに形成する。
【０１４１】
次に、埋め込み電極１１２の形成される部分の前記シリコン酸化膜（マスク材）をエッチングして開口する。次に、このシリコン酸化膜をマスクにして前記シリコン層１０３に対するＲＩＥを行い、シリコン酸化膜１０２に達する溝を形成する。続けてシリコン酸化膜１０２に対するＲＩＥを行うことにより、シリコン酸化膜１０２をエッチングし、ｎ+ 型シリコン基板１０１に到達する溝とする。このシリコン酸化膜１０２のＲＩＥの際には、シリコン酸化膜（マスク材）もエッチングされて薄くなる。その後、このシリコン酸化膜（マスク材）をエッチング除去する。さらに、タングステン等の金属を堆積させて埋め込み、表面の余分な金属をエッチバックする。以上により、埋め込み電極１１２が形成される。
【０１４２】
なお、この第８の実施の形態ではｎ+ 型シリコン半導体基板１０１を用いているが、ｐ+ 型シリコン半導体基板を用いてもよい。
【０１４３】
また、図２９は、第８の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１４４】
このＭＯＳＦＥＴは、埋め込み電極１１２の周りにｐ+ 型あるいはｐ型拡散領域１０４Ａを設けたものである。ｐ型拡散領域１０４Ａはｐ型ボディ領域１０４の抵抗を下げる働きをするので、素子のアバランシェ耐量を向上させる効果がある。シリコン層（半導体層）１０３がｐ- 型の場合は、拡散領域１０４Ａはシリコン酸化膜（絶縁体層）１０２に接していなくてもよいが、半導体層１０３がｎ- 型の場合は絶縁体層１０２に接している必要がある。この場合、拡散領域１０４Ａは半導体層１０３と埋め込み電極１１２を分離する働きをしている。
【０１４５】
［第９の実施の形態］
図３０は、この発明の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１４６】
この第９の実施の形態は、第８の実施の形態においてソースとドレインを入れ換えたものである。このＭＯＳＦＥＴでは、ｎ+ 型半導体基板１０１の一方の主面上のシリコン酸化膜１０２上にｎ- 型シリコン層１０３が形成されている。このｎ- 型シリコン層１０３の表面に横型ＭＯＳＦＥＴが形成されている。ｎ- 型シリコン層１０３の上面には、ｎ+ 型ソース領域１０７とｐ型ボディ領域１０４の両方にコンタクトするソース電極１１４が形成されている。ｎ+ 型半導体基板１０１の他方の主面上には、ドレイン電極１１５が形成されている。さらに、ｎ+ 型ドレイン領域１０６、ｎ型ドリフト領域１０５、n- 型シリコン層１０３、及びシリコン酸化膜１０２を貫いて、ｎ+ 型半導体基板１０１に到達する埋め込み電極１１２が形成されている。この埋め込み電極１１２は、ｎ+ 型ドレイン領域１０６とｎ+ 型シリコン基板１０１とを電気的に接続している。
【０１４７】
このような構造では、耐圧を得るためにｐ型ボディ領域１０４下のｎ- 型シリコン層１０３が薄くなりすぎないことが要求される。しかし、シリコン酸化膜１０２によってｎ+ 型シリコン基板１０１からｎ- 型シリコン層１０３への不純物拡散が防止されるため、ｎ- 型シリコン層１０３は厚さを薄く設定することができ、前記第８の実施の形態と同様の効果が得られる。なお、この第９の実施の形態ではｎ+ 型シリコン半導体基板１０１を用いているが、ｐ+ 型シリコン半導体基板を用いてもよい。
【０１４８】
また、図３１は、第９の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴは、埋め込み電極１１２の周りにｎ+ 型あるいはｎ型拡散領域１０５Ａを設けたものである。ｎ型拡散領域１０５Ａは埋め込み電極１１２のコンタクト抵抗を下げる効果があり、シリコン層（半導体層）１０３がｐ- 型の場合は、埋め込み電極１１２と半導体層１０３とを分離する働きをする。
【０１４９】
前記第８及び第９の実施の形態では、埋め込み電極によりソース領域またはドレイン領域と半導体基板とを接続したが、ソース領域またはドレイン領域側からの不純物拡散領域と半導体基板側からの不純物拡散領域とを接続することでも同様な効果を得ることができる。次にこのような実施の形態を説明する。
【０１５０】
［第１０の実施の形態］
図３２は、この発明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１５１】
図３２に示すように、ｎ+ 型ソース領域１０７に隣接したシリコン層（半導体層）１０３には、この半導体層１０３の表面からある深さまでｐ+ 型拡散領域１２１が形成されている。また、このｐ+ 型拡散領域１２１下には、シリコン酸化膜（絶縁体層）１０２の開口部からｐ+ 型不純物が拡散して形成されたｐ+ 型拡散領域１２０が配置されている。これらｐ+ 型拡散領域１２１とｐ+ 型拡散領域１２０は電気的に接続されており、低抵抗の導通路を形成している。
【０１５２】
前記ｎ+ 型ソース領域１０７は、内部電極１２２を通じてｐ+ 型拡散領域１２１と電気的に接続されており、さらに内部電極１２２、ｐ+ 型拡散領域１２１を通じてボディ領域１０４とも電気的に接続されている。
【０１５３】
前記ｐ+ 型拡散領域１２１とｐ+ 型拡散領域１２０から形成される導通路は半導体層１０３の上面と下面から拡散した拡散領域１２１と１２０が接続して形成され、かつ絶縁体層１０２を設けることにより半導体層１０３の厚さも薄くできるので、絶縁体層１０２を設けない場合に比べて、拡散領域１２１、１２０の広がりを小さくすることができる。
【０１５４】
前記ｐ+ 型拡散領域１２０は、次のようにして形成される。まず、図３３（ａ）に示すように、ｐ+ 型半導体基板１０１上にシリコン酸化膜１０２を介在して薄いシリコン層１１８を持つＳＯＩ基板を用意する。さらに、ＳＯＩ基板のｐ+ 型拡散領域１２０に当たる部分のシリコン層１１８とシリコン酸化膜１０２をエッチングして開口部１２０Ａを形成する。
【０１５５】
この状態でエピタキシャル成長を行ってｐ- 型シリコン層１０３を形成すると、図３３（ｂ）に示すように、シリコン酸化膜１０２の開口部には、ｐ+ 半導体基板１０１からのｐ型不純物の拡散により、ｐ+ 型拡散領域１２０が形成される。
【０１５６】
その後、この半導体層１０３にｐ+ 型拡散領域１２１、ｐ型ボディ領域１０４、ｎ型ドリフト領域１０５、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６を含むＭＯＳＦＥＴを形成する。以上により、図３２に示したＭＯＳＦＥＴが形成できる。
【０１５７】
図３２に示すように、ｐ型ボディ領域１０４の直下にｐ+ 型拡散領域１２０を形成すると、スイッチングの際のアバランシェ耐量を向上させることができる。即ち、ターンオフの際に素子耐圧以上の電圧がかかると、ｐ型ボディ領域１０４とｎ型ドリフト領域１０５の間のｐｎ接合でアバランシェ降伏がおきる。その結果、ソース側に流れる正孔電流に起因する電圧降下がｐ型ボディ領域１０４内に生じる。この電圧降下によりｐ型ボディ領域１０４とｎ+ 型ソース領域１０７の間のｐｎ接合にビルトイン電圧程度の順バイアスがかかると、ｎ+ 型ソース領域１０７から電子が流れ出してラッチアップしてしまう。この結果、ターンオフできずに前記ＭＯＳＦＥＴの破壊に至る。
【０１５８】
この第１０の実施の形態では、ｐ型ボディ領域１０４の下にp+ 型拡散領域１２０を設けているので、正孔電流に対する抵抗が低くなっており、ボディ領域１０４の中に大きな電圧降下が生じるのを抑制する。この結果、前記ＭＯＳＦＥＴのアバランシェ耐量が向上する。
【０１５９】
図３２に示す構成において、半導体層１０３をｎ- 型層とすることもできる。特に、この場合はｐ型ボディ領域１０４とｐ+ 型拡散領域１２０とがつながることが望ましい。また、図３４に示すように、ｐ+ 型シリコン半導体基板１０１をｎ+ 型シリコン半導体基板とすることもできる。この場合、オン電圧が若干高くなる難点があるが、ＭＯＳＦＥＴの小型化は達成される。
【０１６０】
［第１１の実施の形態］
図３５は、この発明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６１】
この第１１の実施の形態は、第１０の実施の形態においてソースとドレインを入れ換えたものである。シリコン半導体基板１０１、拡散領域１２０および１２１がｎ型の場合には、シリコン層１０３はｎ- 型でもｐ- 型でもよい。一方、シリコン基板１０１、拡散領域１２０および１２１がｐ+ 型の場合にはシリコン層１０３はｎ- 型である必要があるが、拡散領域１２０および１２１との間にｎ型層を介在させればｐ- 型とすることもできる。拡散領域１２１がｎ+ 型の場合には、内部電極１２２は無くても良い。また、ｎ+ 型拡散領域１２１とｎ+ 型ドレイン領域１０６とが一体となるように形成してもよい。
【０１６２】
この第１１の実施の形態の構成でも、第１０の実施の形態と同様に、小型化とオン電圧減少の効果は得られるが、アバランシェ耐量を向上させる効果はない。
【０１６３】
本発明の効果は、上述の埋め込み電極と不純物拡散領域を組み合わせても得られる。次に、これらを組み合わせた実施の形態を説明する。
【０１６４】
［第１２の実施の形態］
図３６は、この発明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６５】
この第１２の実施の形態は、図３２に示した第１０の実施の形態においてｐ+ 型拡散領域１２１を形成する代わりに、埋め込み電極１１２を設けた例である。この構成でも、ｐ+ 型拡散領域１２０によって正孔に対する抵抗が低くなっているので、アバランシェ耐量が改善される。なお、ｐ+ 型シリコン半導体基板１０１をｎ+ 型シリコン半導体基板とすることもできる。
【０１６６】
［第１３の実施の形態］
図３７は、この発明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６７】
この第１３の実施の形態は、第１２の実施の形態においてソースとドレインを入れ換えたものである。例えば、ｎ型ドリフト領域１０５とｎ+ 型拡散領域１２０とがつながるようにして、埋め込み電極１１２の周りをｎ型層で囲むようにすれば、半導体層１０３をｐ- 型層にすることもできる。なお、ｎ+ 型シリコン半導体基板１０１をｐ+ 型シリコン半導体基板とすることもできる。
【０１６８】
この第１３の実施の形態の構成でも、第１２の実施の形態と同様に、小型化とオン電圧減少の効果は得られるが、アバランシェ耐量を向上させる効果はない。
【０１６９】
なお、第８〜第１３の実施の形態においても、第７の実施の形態と同様に、大電流を得るためには、図中の主用部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。
【０１７０】
以上、前記第８〜第１３の実施の形態では、ｎチャネルＭＯＳＦＥＴに応用した例について説明したが、ｎ型とｐ型を逆にしてｐチャネルＭＯＳＦＥＴにも応用できることは言うまでもない。また、ＳＯＩ基板を用いているので、半導体層１０３に集積回路を作り込んで、パワーＭＯＳＦＥＴを含んだパワーＩＣを構成することも可能である。
【０１７１】
以上述べたように、本発明の前記第８の実施の形態〜第１３の実施の形態によれば、素子面積を小さく維持しながらオン抵抗の小さいパワーＭＯＳＦＥＴを提供することができる。
【０１７２】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【０１７３】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１７４】
【発明の効果】
以上述べたようにこの発明によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳ電界効果トランジスタを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳ電界効果トランジスタを提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図である。
【図２】前記第１の実施の形態のＭＯＳＦＥＴを上方から見たときの平面レイアウトである。
【図３】この発明の第２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図４】この発明の第３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図５】前記第３の実施の形態のＭＯＳＦＥＴを上方から見たときの平面レイアウトである。
【図６】前記第３の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図７】従来のＭＯＳＦＥＴの電流が流れているときの電流電圧特性を示す図である。
【図８】前記第３の実施の形態の変形例のＭＯＳＦＥＴにおける電流が流れているときの電流電圧特性を示す図である。
【図９】この発明の第４の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図１０】この発明の第５の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図１１】前記第５の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１２】前記第５の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１３】前記第５の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１４】この発明の第６の実施の形態のＭＯＳＦＥＴチップの平面図である。
【図１５】前記第６の実施の形態のＭＯＳＦＥＴチップに示す１６Ａ部分を拡大した平面図である。
【図１６】図１５に示す前記平面図中の１６Ｂ−１６Ｂ線に沿った断面図である。
【図１７】図１５に示す前記平面図中の１６Ｃ−１６Ｃ線に沿った断面図である。
【図１８】図１６に示す前記断面図における１７Ａ−１７Ａ線に沿った領域の不純物濃度分布図である。
【図１９】図１８に示す前記不純物濃度分布図におけるゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である（ゲート電極下の領域において半分の領域までイオン注入を行った場合）。
【図２０】前記ゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である（ゲート電極下の領域において全体にイオン注入を行った場合）。
【図２１】前記第６の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２２】前記第６の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２３】この発明の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２４】前記第７の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２５】前記第７の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２６】前記第７の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２７】この発明の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２８】ｐ+ 型シリコン基板とｐ- 型エピタキシャル層を接合した場合の前記エピタキシャル層の深さ方向の不純物濃度プロファイルを示す図である。
【図２９】前記第８の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図３０】この発明の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３１】前記第９の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図３２】この発明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３３】（ａ）及び（ｂ）は、前記第１０の実施の形態のＭＯＳＦＥＴにおけるｐ+ 型拡散領域１２０の形成方法を示す断面図である。
【図３４】前記第１０の実施の形態のＭＯＳＦＥＴの変形例の構成を示す断面図である。
【図３５】この発明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３６】この発明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３７】この発明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３８】（ａ）は従来のトレンチＭＯＳＦＥＴの構成を示す断面図であり、（ｂ）は従来の横型のＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１１…ｐ+ 型シリコン半導体基板（ｐ+ 型半導体基板）
１２…ｐ- 型エピタキシャル層
１３…ゲート絶縁膜
１４…ゲート
１５Ａ…側壁絶縁膜
１５Ｂ…側壁絶縁膜
１６Ａ…ｎ型拡散領域
１６Ｂ…ｎ型拡散領域
１７Ａ…ｎ+ 型拡散領域
１７Ｂ…ｎ+ 型拡散領域
１７Ｃ…ｎ+ 型拡散領域
１８…コンタクトプラグ
１９…絶縁層
２０…コンタクトプラグ
２１…ドレイン電極パターン
２２…絶縁層
２３…コンタクトプラグ
２４…ドレイン電極
２５…ソース電極
２６…ｐ型ウェル領域
２７…ｎ型リサーフ層
２７Ａ…ｎ型リサーフ層
２７Ｂ…ｎ型リサーフ層
３１…ｎ+ 型シリコン半導体基板（ｎ+ 型半導体基板）
３２…ｎ- 型エピタキシャル層
３３…ゲート絶縁膜
３４…ゲート電極
３５Ａ…側壁絶縁膜
３５Ｂ…側壁絶縁膜
３６Ａ…ｎ型拡散領域
３６Ｂ…ｎ型拡散領域
３７Ａ…ｎ+ 型拡散領域
３７Ｂ…ｎ+ 型拡散領域
３８…コンタクトプラグ
３９…絶縁層
４０…コンタクトプラグ
４１…ソース電極パターン
４２…絶縁層
４３…コンタクトプラグ
４４…ソース電極
４５…ドレイン電極
４６…ｐ型ウェル層
５１…ｐ- 型シリコン半導体基板（ｐ- 型半導体基板）
５２…ｎ-エピタキシャル層
５３…ゲート絶縁膜
５４…ゲート電極
５６…ｐ型ウェル層（ｐベース層）
５７Ａ…ｎ+ 型拡散領域
５７Ｂ…ｐ+ 型ベース層
５７Ｃ…ｎ+ 型拡散領域
５７Ｄ…ｐ+ 型ベース層
５８…ソース電極
５９…ｎ型リサーフ層
５９Ａ…ｎ型リサーフ層
５９Ｂ…ｎ型リサーフ層
６０…ドレイン電極
６１…ｎ+ 型埋め込み層
６２…ボンディングパッド
６３…ゲートパターン
６４…ゲート配線
６５…ビア
６６…コンタクトホール
６７…ｐ+ 型領域
７１…ｐ+ 型シリコン半導体基板
７２…ｐ- 型シリコンエピタキシャル層
７３…ｐ型ボディ領域
７４…ｎ+ 型ソース領域
７４Ａ…突起状部分
７５…ｎ型ドリフト領域
７６…ゲート絶縁膜
７７…ゲート電極
７８…ｎ+ 型ドレイン領域
７９…ｐ+ 型領域
８０…ｐ+ 型領域
８１…ドレイン電極
８１Ａ…コンタクトプラグ
８２…短絡電極
８３…層間絶縁層
８４…ドレイン電極
８５…ソース電極
８６…酸化膜
８７…ｎ型領域
８８…ｎ型領域
８９…ｎ+ 型領域
１０１…ｎ+ 型シリコン半導体基板
１０２…シリコン酸化膜
１０３…ｐ- 型シリコン層
１０４…ｐ型ボディ領域
１０４Ａ…ｐ型拡散領域
１０５…ｎ型ドリフト領域
１０５Ａ…ｎ型拡散領域
１０６…ｎ+ 型ドレイン領域
１０７…ｎ+ 型ソース領域
１０８…ゲート絶縁膜
１０９…ゲート電極
１１０…ドレイン電極
１１１…ソース電極
１１２…埋め込み電極
１１４…ソース電極
１１５…ドレイン電極
１１８…シリコン層
１２０…ｐ+ 型拡散領域
１２０Ａ…開口部
１２１…ｐ+ 型拡散領域
１２２…内部電極
【発明の属する技術分野】
この発明は、同期整流方式による電源回路などに用いられる低抵抗のＭＯＳ電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）に関するものである。
【０００２】
【従来の技術】
近年、コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式による電源回路が多用されている。この電源回路には、従来よりトレンチゲート構造を持つトレンチＭＯＳＦＥＴが用いられている。
【０００３】
図３８（ａ）、及び図３８（ｂ）を用いて、従来の低抵抗のＭＯＳＦＥＴについて説明する。
【０００４】
図３８（ａ）は、従来のトレンチＭＯＳＦＥＴの構成を示す断面図である。トレンチＭＯＳＦＥＴは、ゲート電極２０１、ソース電極２０２、ドレイン電極２０３を有する。このトレンチＭＯＳＦＥＴでは、低抵抗を達成するために、ゲート電極２０１が埋め込まれたトレンチの側壁をチャネルとして用いるトレンチゲートを採用することにより、低オン抵抗化を実現している。
【０００５】
しかし、図３８（ａ）に示すようなトレンチＭＯＳＦＥＴでは、ゲート電極２０１が薄い酸化膜２０４を介して直接、ドレイン層２０５と接触しているため、ゲート電極２０１とドレイン層２０５間の寄生キャパシタンスが大きい。このため、前記トレンチＭＯＳＦＥＴは、高周波のスイッチングには向いていない。
【０００６】
前記高周波のスイッチングに適した高速スイッチング素子としては、図３８（ｂ）に示すような、ゲート電極２１１、ソース電極２１２、ドレイン電極２１３を有する横型のＭＯＳＦＥＴが用いられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記横型のＭＯＳＦＥＴは、オン抵抗が大きいという問題を有している。また、このようなＭＯＳＦＥＴではＬ負荷で用いたとき、素子の耐圧を超えて電圧がかった場合にアバランシェ降伏が起こり、素子が破壊するという欠点がある。
【０００８】
そこでこの発明は、前記課題に鑑みてなされたものであり、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳ電界効果トランジスタを提供することを目的とする。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳ電界効果トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の一実施態様のＭＯＳ電界効果トランジスタは、第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に形成された第１導電型の第１半導体領域と、前記第１半導体領域に、互いに離間して形成された第２導電型の第２、第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記第２半導体領域から前記半導体基板まで達するように形成され、前記第２半導体領域と前記半導体基板とを電気的に接続する導電体と、前記半導体基板の前記第２主面上に形成され、前記半導体基板に電気的に接続された第１主電極と、前記第１半導体領域上に絶縁膜を介在して形成され、前記第３半導体領域に電気的に接続された第２主電極とを具備し、前記第３半導体領域と前記半導体基板によりダイオードが形成され、このダイオードの耐圧は前記第２半導体領域と前記第３半導体領域との間の耐圧より低く設定されていることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００１１】
［第１の実施の形態］
図１は、この発明の第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図である。
【００１２】
図１に示すように、ｐ+ 型シリコン半導体基板（以下ｐ+ 型半導体基板）１１の一方の主面には、ｐ- 型シリコンエピタキシャル層（以下ｐ- 型エピタキシャル層）１２が形成されている。このｐ- 型エピタキシャル層１２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４の側面上の一方には側壁絶縁膜１５Ａが形成され、側面上の他方には側壁絶縁膜１５Ｂが形成されている。前記ゲート絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲート電極１４は、例えばポリシリコン膜からなる。
【００１３】
前記ゲート電極１４側面がわの一方のｐ- 型エピタキシャル層１２内には、ソース領域であるｎ型拡散領域１６Ａ及びｎ+ 型拡散領域１７Ａが形成されている。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャル層１２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ１８によって、ｐ+ 型半導体基板１１に接続されている。なお、このコンタクトプラグ１８は、トレンチに埋め込まれた導電層でなく、ｐ- 型エピタキシャル層１２にイオン注入により不純物をドープして形成した不純物拡散領域でもよい。
【００１４】
前記コンタクトプラグ１８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。前記半導体層は、例えば不純物をドープした半導体を前記トレンチに埋め込むことにより形成する。なお、低抵抗の半導体層を用いた場合は、この半導体層の上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成されるジャンクションをなくし、前記半導体層とｎ+ 型拡散領域１７Ａとを電気的に接続するために、金属層を設ける必要がある。さらに、前記ゲート電極１４側面がわの他方のｐ- 型エピタキシャル層１２内には、ドレイン領域であるｎ型拡散領域１６Ｂ及びｎ+ 型拡散領域１７Ｂが形成されている。
【００１５】
前記ｎ+ 型拡散領域１７Ａ、１７Ｂを含むｐ- 型エピタキシャル層１２上及びゲート電極１４上には、絶縁層１９が形成されている。前記ｎ+ 型拡散領域１７Ｂ上の絶縁層１９内には、導電層（例えばタングステン）からなるコンタクトプラグ２０が形成されている。このコンタクトプラグ２０上には、１層目のドレイン電極パターン（例えばアルミニウム）２１が形成されている。
【００１６】
前記ドレイン電極パターン２１上及び前記絶縁層１９上には、絶縁層２２が形成されている。前記ドレイン電極パターン２１上の絶縁層２２内には、導電層（例えばタングステン）からなるコンタクトプラグ２３が形成されている。このコンタクトプラグ２３上及び前記絶縁層２２上には、２層目のドレイン電極（例えばアルミニウム）２４が形成されている。
【００１７】
前記ドレイン電極２４は、前記コンタクトプラグ２３、ドレイン電極パターン２１、及びコンタクトプラグ２０を介して、ｎ+ 型拡散領域１７Ｂに接続されている。また、ｐ+ 型半導体基板１１の他方の主面には、ソース電極２５が形成されている。なお、前記ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタキシャル層に形成されたｐ型ウェル層を用いてもよい。
【００１８】
このような構造をもつＭＯＳＦＥＴは、いわゆるＣＭＯＳを構成するｎＭＯＳ構造のトランジスタである。図２は、前記ＭＯＳＦＥＴを上方から見たときの平面レイアウトであり、前記コンタクトプラグ（ソーストレンチコンタクト部）１８、コンタクトプラグ（ドレインコンタクトホール）２３、ゲート電極１４を透視した状態を示すものである。この図２からわかるように、前記ソース電極２５に接続されるコンタクトプラグ１８と、前記ドレイン電極２４に接続されるコンタクトプラグ２３とが互い違いに配置されている。これにより、前記ＭＯＳＦＥＴに形成されるゲート幅Ｗを大きくできるため、オン抵抗を下げることができる。
【００１９】
図１に示すこの実施の形態のＭＯＳＦＥＴでは、ドレイン電極２４とソース電極２５とがウェハの両側の主面上に形成されている。そして、電流がウェハの一方の主面から他方の主面に流れるため、図３８（ｂ）に示す装置のように、金属配線の抵抗によって生じる電圧降下がない。すなわち、オン時の抵抗を低減（低オン抵抗化）することができる。
【００２０】
また、図３８（ｂ）に示す装置では、ソース層と半導体基板とをｐ+ 型拡散領域により接続しているため、ソース層と半導体基板とを繋ぐｐ+ 型拡散領域の部分の面積が無視できず、繰り返しの素子ピッチが大きくなってしまい、素子抵抗が大きくなってしまう。
【００２１】
また、この実施の形態のＭＯＳＦＥＴでは、ソース層であるｎ+ 型拡散領域１７Ａとｐ+ 型半導体基板１１とを、トレンチを掘って導電膜（例えば金属膜）を埋め込むことで接続している。これにより、ソース層と半導体基板との間の抵抗を低くすることができる。
【００２２】
これらの特徴より、この実施の形態のＭＯＳＦＥＴは、縦型トレンチＭＯＳＦＥＴの低抵抗と横型ＭＯＳＦＥＴの高速性を合わせもった特徴を有する。
【００２３】
以上説明したようにこの第１の実施の形態によれば、ドレイン電極とソース電極とをウェハの両側の主面に設け、ソース領域と半導体基板との間をトレンチ内に埋め込んだ導電膜で接続することにより、オン抵抗を低くすることができる。さらに、ゲートとドレイン間の寄生キャパシタンスを小さくすることにより、高周波でのスイッチング損失が大きくなるのを抑制できる。
【００２４】
［第２の実施の形態］
この第２の実施の形態は、前記第１の実施の形態の構成に対して、アバランシェ降伏が起こるときの耐量を増大させるための構成を追加したものである。なお、第２の実施の形態には、ｎ型拡散領域１６Ａ、１６Ｂと側壁絶縁膜１５Ａ、１５Ｂを設けておらず、ｐ- 型エピタキシャル層１２上の絶縁膜も１層であるが、基本的な構造に変わりはない。さらに、ｐ- 型エピタキシャル層１２に換えて、ｎ型エピタキシャル層内に形成されたｐ型ウェル層を用いてもよい。前記第１の実施の形態の半導体装置においてＬ負荷でのスイッチングを行う場合、耐圧を超えて電圧がかかるときがあり、このときＭＯＳＦＥＴが破壊されないようにすることが目的である。
【００２５】
図３は、この発明の第２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００２６】
このＭＯＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向のダイオードの耐圧を、横方向のＭＯＳＦＥＴのドレインとソース間の耐圧（ｎ+ 型拡散領域１７Ｃとｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定する。
【００２７】
具体的には、図３に示すように、ドレイン領域であるｎ+ 型拡散領域１７Ｃの深さを、前記第１の実施の形態のｎ+ 型拡散領域１７Ｂよりも深く形成する。これにより、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１との間の距離を接近させる。このような構造により、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とで形成される縦方向の寄生ダイオードでクランプされる。このため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００２８】
以上説明したようにこの第２の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加されるため、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００２９】
［第３の実施の形態］
この第３の実施の形態は、前記第２の実施の形態のＭＯＳＦＥＴをより高耐圧にしたものである。
【００３０】
図４は、この発明の第３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００３１】
図４に示すように、ｐ+ 型半導体基板１１の一方の主面には、ｐ- 型エピタキシャル層（またはｎ- 型エピタキシャル層）１２が形成されている。このｐ- 型エピタキシャル層１２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。前記ゲート絶縁膜１３は、例えばシリコン酸化膜からなる。前記ゲート電極１４は、例えばポリシリコン膜からなる。
【００３２】
前記ゲート電極１４側面がわの一方のｐ- 型エピタキシャル層１２内には、ｐ型ウェル領域２６が形成されている。このｐ型ウェル領域２６の上層には、ソース領域であるｎ+ 型拡散領域１７Ａが形成されている。このｎ+ 型拡散領域１７Ａは、ｐ- 型エピタキシャル層１２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ１８によって、ｐ+ 型半導体基板１１に接続されている。
【００３３】
前記コンタクトプラグ１８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。なお、低抵抗の半導体層を用いた場合は、この半導体層の上部に、この半導体層とｎ+ 型拡散領域１７Ａとで形成されるジャンクションをなくし、半導体層とｎ+ 型拡散領域１７Ａとを電気的に接続するために、金属層を設ける必要がある。
【００３４】
前記ゲート電極１４側面がわの他方のｐ- 型エピタキシャル層１２内には、ドレイン領域であるｎ型リサーフ層２７及びｎ+ 型拡散領域１７Ｃが形成されている。このような構造上には、絶縁層１９が形成されている。前記ｎ+ 型拡散領域１７Ｃ上の絶縁層１９内には、導電層（例えばタングステン）からなるコンタクトプラグ２０が形成されている。このコンタクトプラグ２０上には、ドレイン電極２４が形成されている。このドレイン電極２４は、コンタクトプラグ２０を介してｎ+ 型拡散領域１７Ｃに接続されている。また、ｐ+ 型半導体基板１１の他方の主面には、ソース電極２５が形成されている。図５は、前記ＭＯＳＦＥＴを上方から見たときの平面レイアウトであり、コンタクトプラグ（ソースコンタクト部）１８、コンタクトプラグ（ドレインコンタクト部）２３、ゲート電極１４を透視した状態を示すものである。
【００３５】
このＭＯＳＦＥＴでは、ドレイン側にｎ型リサーフ層２７を設けることにより、前記第２の実施の形態よりも高耐圧化を図っている。すなわち、このＭＯＳＦＥＴでは、ドレイン領域であるｎ+ 型拡散領域１７Ｃとｐ+ 型半導体基板１１とでつくる縦方向のダイオードの耐圧を、ＭＯＳＦＥＴのドレインとソース間の耐圧（ｎ型リサーフ層２７とｎ+ 型拡散領域１７Ａ間の耐圧）よりも低く設定している。さらに、ドレイン領域であるｎ+ 型拡散領域１７Ｃとチャネルとの間にｎ型リサーフ層２７を形成している。
【００３６】
このような構造により、ＭＯＳＦＥＴに印加される電圧は、ｎ+ 型拡散領域１７Ｃとｐ+半導体基板１１とで形成される縦方向の寄生ダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。さらに、ドレイン側にｎ型リサーフ層２７を設けることにより、ドレイン側に空乏層ができやすくなるため、ＭＯＳＦＥＴのドレインとソース間の耐圧を増大させることができる。
【００３７】
以上説明したようにこの第３の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００３８】
また、図６はこの発明の第３の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００３９】
このＭＯＳＦＥＴは、前記第３の実施の形態において、ドレイン側に設けたｎ型リサーフ層２７を、２段のｎ型リサーフ層２７Ａ、２７Ｂに換えたものである。その他の構成は、前記第３の実施の形態と同様である。
【００４０】
ＭＯＳＦＥＴにおいては、通常、電流が流れているときには図７に示すように、耐圧が下がってしまう。図６に示すＭＯＳＦＥＴでは、ｎ型リサーフ層２７Ｂの不純物濃度をｎ型リサーフ層２７Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層２７Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層２７Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００４１】
また、図４に示す第３の実施の形態のＭＯＳＦＥＴでも、ｎ型リサーフ層２７のドーズ量を２×１０１２〜１×１０１３ｃｍ−２に設定することにより、電流が流れているときの耐圧を高くすることができる。
【００４２】
以上説明したようにこの第３の実施の形態の変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｎ+ 型拡散領域（ドレイン領域）とｐ+ 型半導体基板とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００４３】
［第４の実施の形態］
この第４の実施の形態は、ｐ+ 型半導体基板をｎ+ 型半導体基板に換えると共に、これに伴ってその他の層の導電型を変更したものである。
【００４４】
図９は、この発明の第４の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００４５】
図９に示すように、ｎ+ 型シリコン半導体基板（以下ｎ+ 型半導体基板）３１の一方の主面には、ｎ- 型エピタキシャル層（またはｐ- 型エピタキシャル層）３２が形成されている。このｎ- 型エピタキシャル層３２内には、選択的にｐ型ウェル層４６が形成されている。このｐ型ウェル層４６上には、ゲート絶縁膜３３を介してゲート電極３４が形成されている。このゲート電極３４の側面上の一方には側壁絶縁膜３５Ａが形成され、側面上の他方には側壁絶縁膜３５Ｂが形成されている。前記ゲート絶縁膜３３は、例えばシリコン酸化膜からなる。前記ゲート電極３４は、例えばポリシリコン膜からなる。
【００４６】
前記ゲート電極３４側面がわの一方のｐ型ウェル層４６内には、ソース領域であるｎ型拡散領域３６Ａ及びｎ+ 型拡散領域３７Ａが形成されている。ゲート電極３４側面がわの他方のｐ型ウェル層４６には、ドレイン領域であるｎ型拡散領域３６Ｂ及びｎ+ 型拡散領域３７Ｂが形成されている。
【００４７】
さらに、前記構造上には、絶縁層３９が形成されている。前記ｎ+ 型拡散領域３７Ａ上の絶縁層３９内には、導電層（例えばタングステン）からなるコンタクトプラグ４０が形成されている。このコンタクトプラグ４０上には、１層目のソース電極パターン４１（例えばアルミニウム）が形成されている。
【００４８】
前記ソース電極パターン４１上及び絶縁層３９上には、絶縁層４２が形成されている。前記ソース電極パターン４１上の絶縁層４２内には、導電層（例えばタングステン）からなるコンタクトプラグ４３が形成されている。このコンタクトプラグ４３上及び絶縁層４２上には、２層目のソース電極４４が形成されている。このソース電極４４は、コンタクトプラグ４３、ソース電極パターン４１、及びコンタクトプラグ４０を介して、ｎ+ 型拡散領域３７Ａに接続されている。
【００４９】
前記ｎ+ 型拡散領域３７Ｂは、絶縁層３９内及びｎ- 型エピタキシャル層３２内のトレンチに埋め込まれた導電層からなるコンタクトプラグ３８によって、ｎ+ 型半導体基板３１に接続されている。
【００５０】
前記コンタクトプラグ３８には、金属層（例えばタングステン）または低抵抗の半導体層が用いられる。また、ｎ+ 型半導体基板３１の他方の主面には、ドレイン電極４５が形成されている。
【００５１】
この第４の実施の形態は、前記第１の実施の形態と同様の効果を有する。さらに、ｐ+ 型半導体基板よりｎ+ 型半導体基板のほうが基板抵抗が低いため、第４の実施の形態ではよりオン時の抵抗を下げることができる。
【００５２】
［第５の実施の形態］
ところで、前記第２の実施の形態で述べたアバランシェ耐量を向上させる手法は、ソース電極とドレイン電極が基板の両主面に設けられた縦型素子だけでなく、パワーＩＣの出力段としての横型ＭＯＳＦＥＴに対しても適用できる技術である。
【００５３】
前記アバランシェ耐量を向上させる手法、すなわちゲート電圧を零としたときのドレインとソース間の耐圧を、ｐ型ベース層とｎ+ 型埋め込み層とで形成される縦方向のダイオードの耐圧より高く設計するには、以下のような方法がある。
【００５４】
ｐ型ベース層に深いｐ型拡散領域を設ける。また、ゲートとドレイン間の距離を大きくし、ｎ型リサーフ層を濃度が異なる２段の層にする。また、ＣＭＯＳやバイポーラトランジスタ部分には、アンチモン埋め込み層を用い、かつ接合分離されたパワーＭＯＳトランジスタの埋め込み層にはリンを導入して埋め込み層を上方向に拡散させ、低濃度のエピタキシャル層を実質的に薄くするなどがある。
【００５５】
以下に、アバランシェ耐量を向上させる手法を、横型ＭＯＳＦＥＴに適用した例を説明する。
【００５６】
図１０は、この発明の第５の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【００５７】
図１０に示すように、ｐ- 型半導体基板５１上には、ｎ- 型エピタキシャル層５２が形成されている。このｎ- 型エピタキシャル層５２上には、ゲート絶縁膜５３を介してゲート電極５４が形成されている。前記ゲート絶縁膜５３は、例えばシリコン酸化膜からなる。前記ゲート電極５４は、例えばポリシリコン膜からなる。
【００５８】
前記ゲート電極５４側面がわの一方のｎ- 型エピタキシャル層５２内には、ｐ型ウェル層（ｐ型ベース層）５６が形成されている。このｐ型ウェル層５６の上層には、ｐ+ 型ベース層５７Ｂとソース領域であるｎ+ 型拡散領域５７Ａが形成されている。このｎ+ 型拡散領域５７Ａ上及びｐ+ 型ベース層５７Ｂ上には、ソース電極５８が形成されている。
【００５９】
前記ゲート電極５４側面がわの他方のｎ- 型エピタキシャル層５２内には、ドレイン領域であるｎ型リサーフ層５９及びｎ+ 型拡散領域５７Ｃが形成されている。このｎ+ 型拡散領域５７Ｃ上には、ドレイン電極６０が形成されている。また、ｐ- 型半導体基板５１とｎ- 型エピタキシャル層５２との境界付近には、ｎ+ 型埋め込み層６１が形成されている。
【００６０】
このＭＯＳＦＥＴでは、図１０中にＡにて示す部分に形成される縦方向のダイオードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９とｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧より低く設定する。前記縦方向のダイオードは、ｐ型ウェル層（ｐ型ベース層）５６とｎ- 型エピタキシャル層５２とｎ+ 型埋め込み層６１とで形成されている。このような構造により、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００６１】
言い換えると、図１０に示す横型ＭＯＳＦＥＴの耐圧を決める際に、ゲート電圧を零としたときのドレインとソース間の耐圧を、前記縦方向のダイオードの耐圧より高く設計することにより、過電圧がかかったときに起きるアバランシェ降伏によるＭＯＳＦＥＴの破壊を防ぐことができる。
【００６２】
以上説明したようにこの第５の実施の形態によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印加される。さらに、リサーフ層を設けることにより、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【００６３】
また、図１１はこの発明の第５の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００６４】
このＭＯＳＦＥＴは、前記第５の実施の形態において、ドレイン側に設けたｎ型リサーフ層５９を２段のｎ型リサーフ層５９Ａ、５９Ｂに換え、さらにｐ型ウェル層（ｐ型ベース層）５６をｎ型リサーフ層５９Ａまでオーバーラップさせたものである。
【００６５】
前記第３の実施の形態の変形例にて述べたように、ＭＯＳＦＥＴにおいては、通常、電流が流れているとき、図７に示すように、耐圧が下がってしまう。図１１に示すこのＭＯＳＦＥＴでは、ｎ型リサーフ層５９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層５９Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層５９Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００６６】
また、図１０に示す第５の実施の形態のＭＯＳＦＥＴでも、ｎ型リサーフ層５９のドーズ量を２×１０１２〜１×１０１３ｃｍ−２に設定することにより、電流が流れているときの耐圧を高くすることができる。
【００６７】
なお、大電流を得るためには、図１１に示す構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図１１に示す素子を複数個形成する必要がある。
【００６８】
以上説明したように図１１に示す第１変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐ型ベース層）とｎ+ 型埋め込み層とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、このＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００６９】
また、図１２はこの発明の第５の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００７０】
このＭＯＳＦＥＴは、図１１に示す前記第１変形例よりもさらにｐ型ウェル層（ｐ型ベース層）５６を長くして、ｎ型リサーフ層５９Ｂまでオーバーラップさせたものである。
【００７１】
このＭＯＳＦＥＴでも、ｎ型リサーフ層５９Ｂの不純物濃度をｎ型リサーフ層５９Ａよりも高くすることにより、図８に示すように、電流が流れているときでも耐圧を高くすることができる。例えば、ｎ型リサーフ層５９Ａの部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型リサーフ層５９Ｂの部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。
【００７２】
なお、大電流を得るためには、図１２に示す構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図１２に示す素子を複数個形成する必要がある。
【００７３】
以上説明したように図１２に示す第２変形例によれは、スイッチング時などに発生する大きな電圧が、チャネルではなく、ｐ型ウェル層（ｐベース層）とｎ+埋め込み層とでつくる縦方向のダイオードに印加される。さらに、ドレイン領域とソース領域間を高耐圧にすることができる。これらにより、このＭＯＳＦＥＴが破壊されるのを防ぐことができる。さらに、このＭＯＳＦＥＴに電流が流れているときの耐圧を向上させることができる。
【００７４】
また、図１３はこの発明の第５の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【００７５】
このＭＯＳＦＥＴは、前記第５の実施の形態の第１変形例において、浅いｐ+ 型ベース層５７Ｂに換えて深いｐ+ 型ベース層５７Ｄを設けたものである。このｐ+ 型ベース層５７Ｄとｎ- 型エピタキシャル層５２とｎ+ 型埋め込み層６１とで縦方向のダイオードが形成される。このＭＯＳＦＥＴでは、前記縦方向のダイオードの耐圧を、ｎ型リサーフ層（ドレイン領域）５９Ａとｎ+ 型拡散領域（ソース領域）５７Ａとの間の耐圧より低く設定することが容易である。このような構造により、ＭＯＳＦＥＴに印加される電圧は前記縦方向のダイオードでクランプされるため、大きな電圧がＭＯＳＦＥＴのチャネルに印加されることはない。
【００７６】
以上述べたように前記第１〜第５の実施に形態によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳＦＥＴを提供することが可能である。
【００７７】
［第６の実施の形態］
以下に、この発明の第６の実施の形態のＭＯＳＦＥＴについて説明する。
【００７８】
図１４は、この発明の第６の実施の形態のＭＯＳＦＥＴチップの平面図である。この図１４は、前記ＭＯＳＦＥＴチップを上方から見たものであり、複雑になるのを避けてわかりやすくするために、ゲート電極とドレイン電極のみを示している。
【００７９】
このＭＯＳＦＥＴチップは、ボンディングパッド６２、ゲートパターン６３、ドレイン電極８４、及びゲート配線６４を有している。前記ＭＯＳＦＥＴチップの表面には、前記ボンディングパッド６２、ゲートパターン６３、及びドレイン電極８４が形成されている。前記ボンディングパッド６２は、外部接続用のパッドである。このボンディングパッド６２には、前記ゲートパターン６３が連続的に接続されている。前記ドレイン電極８４の下方には、絶縁膜を介在して複数の前記ゲート配線６４が形成されている。このゲート配線６４の端部は前記ボンディングパッド６２（あるいはゲートパターン６３）の下方まで達しており、このゲート配線６４の端部上にはビア６５が設けられている。このビア６５にて前記ゲート配線６４と前記ボンディングパッド６２（あるいはゲートパターン６３）とが接続されている。前記ゲート配線６４は、ゲート抵抗を小さくするために金属材料からなっている。
【００８０】
すなわち、ゲート用のボンディングパッド６２から太いゲートパターン６３が伸び、さらに前記ボンディングパッド６２あるいは前記ゲートパターン６３にゲート配線６４が電気的に接続されている。前記ボンディングパッド６２、ゲートパターン６３及びゲート配線６４には、金属材料（例えばアルミニウム）が用いられている。
【００８１】
なお、図１４には示していないが、前記ゲート配線６４に直交するようにゲート電極が形成されている。これらゲート配線６４とゲート電極とは電気的に接続されている（後述の図１５参照）。前記ゲート配線６４の幅は２μｍ〜４μｍ程度である。ゲート配線６４間の間隔は、５０μｍ〜２００μｍ程度である。
【００８２】
また、図１５は、図１４のＭＯＳＦＥＴチップに示す１６Ａ部分を拡大した平面図である。図１６は、前記平面図中の１６Ｂ−１６Ｂに沿った断面図である。図１７は、前記平面図中の１６Ｃ−１６Ｃに沿った断面図である。
【００８３】
図１５に示すハッチング部分は電極を示し、短絡電極８２、ドレイン電極８１、８４、及びゲート配線６４は太線で示してある。ゲート配線６４がコンタクトホール６６を通してポリシリコンのゲート電極７７に接続されている。前記ゲート電極７７は、金属シリサイドで形成してもよい。
【００８４】
このＭＯＳＦＥＴチップでは、ゲート・ドレイン間の寄生容量を小さくするために、ゲート配線６４の上方のドレイン電極８４がゲート配線６４に沿って細長い矩形状に除去されている（図１７参照）。また、ｎ+ 型ソース領域７４を櫛形状にして、すなわちｎ+ 型ソース領域７４に突起状部分７４Ａを形成してこの突起状部分７４Ａと短絡電極８２を接触させることにより、アバランシェ耐量を向上させている。また、ｎ+ 型ドレイン領域７８端部の角部分への電界集中により耐圧が低くなることを防ぐために、ｎ+ 型ドレイン領域７８はその端部の角部分を丸めてある。
【００８５】
以下に、図１６を用いて、前記ＭＯＳＦＥＴチップに形成されたＭＯＳＦＥＴの構成を詳細に説明する。
【００８６】
図１６に示すように、低抵抗のｐ+ 型シリコン半導体基板７１の一方の主面上には、エピタキシャル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタキシャル層７２が形成されている。このｐ- 型エピタキシャル層７２の表面には、ｐ型ボディ領域７３が形成されている。
【００８７】
また、ｐ型ボディ領域７３の表面の１部分を挟んで対向するように、ｎ+ 型ソース領域７４とｎ型ドリフト領域７５が形成されている。これらｎ+ 型ソース領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ領域７３上には、シリコン酸化膜からなるゲート絶縁膜７６を介してゲート電極７７が形成されている。ｎ型ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８が形成されている。
【００８８】
また、前記ｎ+ 型ソース領域７４下には、ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導体基板７１に達する深い領域である。ｎ+ 型ソース領域７４上及びｐ+ 型領域８０上には、これらを電気的に接続するための短絡電極８２が形成されている。また、前記ｎ+ 型ドレイン領域７８上には、コンタクトプラグ８１Ａ及びドレイン電極８１が形成されている。
【００８９】
このような構造を持つｐ- 型エピタキシャル層７２の上方には、層間絶縁層８３が形成されている。この層間絶縁層８３上には、コンタクトプラグ８１Ａ及びドレイン電極８１を通して、ｎ+ 型ドレイン領域７８に電気的に接続されたドレイン電極８４が形成されている。また、ｐ+ 型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。ｎ+ 型ソース領域７４は、短絡電極８２、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通してソース電極８５に電気的に接続されている。
【００９０】
以下に、図１７を用いて、前記ＭＯＳＦＥＴチップにおける１６Ｃ−１６Ｃ線に沿った断面の構造について説明する。
【００９１】
前述したように、ゲート配線６４の上方部分に存在するドレイン電極８４は、ゲート配線６４に沿って細長く除去されている。これは、ゲート・ドレイン間の寄生容量を小さくするためである。また、ゲート電極７７下の酸化膜８６を前記ゲート絶縁膜７６よりも厚くすることにより、ゲート・ソース間の寄生容量を小さくしている。前記酸化膜８６の膜厚は１００ｎｍ〜３００ｎｍ程度である。また、ゲート電極７７の下方には、ｐ+ 型領域８０が形成されている。なお、このゲート電極７７の下方に形成するｐ+ 型領域８０は省略してもよい。
【００９２】
前述した構造を有するＭＯＳＦＥＴにおいて、主電極はｐ+ 型半導体基板７１の一方の主面の上方に形成されたドレイン電極８４と、他方の主面上に形成されたソース電極８５である。前記短絡電極８２は、ｎ+ 型ソース領域７４とｐ+ 型領域８０を短絡するために形成されている。
【００９３】
この実施の形態のＭＯＳＦＥＴは、ｐ+ 型領域８０によってｎ+ 型ソース領域７４とｐ+ 型半導体基板７１とを電気的に接続したものである。すなわち、前記短絡電極８２によってｎ+ 型ソース領域７４とｐ+ 型領域８０が短絡されており、このｐ+ 型領域８０はｐ- 型エピタキシャル層７２内に深く拡散されて、ｐ+ 型半導体基板７１まで達している。
【００９４】
前記ドレイン領域は、ＬＤＤ（Lightly doped drain）である前記ｎ型ドリフト領域７５とコンタクト領域である前記ｎ+ 型ドレイン領域７８とからなる。このＭＯＳＦＥＴの耐圧が３０Ｖ〜４０Ｖ程度の場合、図１６の断面における前記ｎ型ドリフト領域７５の横方向の長さは、１μｍ前後である。前記ｎ型ドリフト領域７５は、ｎ型不純物、例えばリン（Ｐ）あるいはヒ素（Ａｓ）のイオン注入によって形成される。このとき注入されるｎ型不純物の量は、２×１０１２〜５×１０１２ｃｍ−２程度である。このイオン注入の際、ゲート電極７７をマスクとして用いるため、ソース側の前記ｎ型ドリフト領域７５の端部は、ゲート電極７７のエッジによってセルフアライメントにて形成されている。また、前記ｎ型ドリフト領域７５の深さは、０．１μｍ〜０．２μｍと浅く形成されている。このため、前記ドレイン領域とゲート電極７７とが対向する面積（すなわち、ｎ型ドリフト領域７５とゲート電極７７とが重なる部分の面積）が小さく、ドレイン・ゲート間容量が小さくなっている。このため、このＭＯＳＦＥＴは、スイッチング速度が速く、スイッチング損失が小さい。
【００９５】
前記ｎ+ 型ドレイン領域７８は、コンタクトプラグ８１Ａとの間でオーミックコンタクトを取る必要がある。このため、前記ｎ+ 型ドレイン領域７８表面のｎ型不純物濃度は１×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上となっている。このＭＯＳＦＥＴの耐圧が１０Ｖ程度以下で良い場合には、前記ｎ型ドリフト領域７５は省略してもよい。この場合は、前記ｎ+ 型ドレイン領域７８を、ゲート電極７７をマスクにしてセルフアライメントにて形成する。
【００９６】
前記短絡電極８２とドレイン電極８４との間の前記層間絶縁膜８３は１μｍ以上に厚くしている。これにより、前記短絡電極８２とドレイン電極８４との間に生じる寄生のドレイン・ソース間容量を小さくしている。ドレイン電極８４の厚さは、４μｍ以上、好ましくは６μｍ以上である。ｐ+ 型半導体基板７１の厚さは１００μｍ以下に薄くしてある。ｐ+ 型半導体基板７１の厚さを１００μｍ以下にするのは、オン抵抗を小さくするためである。
【００９７】
このＭＯＳＦＥＴのチャネル領域は、ｐ- 型エピタキシャル層７２（ｐ- 型シリコン層）だけでなく、ｐ型ボディ領域７３を含んで形成されている。このｐ型ボディ領域７３は、ｐ型不純物（例えばボロン（Ｂ））のイオン注入および熱拡散によって形成されている。このｐ型不純物のイオン注入は、ゲート電極７７の形成よりも先に行っている。その際、後に形成されるゲート電極７７の下の部分のソース側の約半分にイオンを注入し、ドレイン側の約半分にはイオンを注入しない。これにより、ゲート電極下のｐ型不純物濃度は、前記チャネル領域のドレイン側端（前記ｎ型ドリフト領域７５と重なる部分）近傍で低くなる（図１８、図１９参照）。これにより、前記ｎ型ドリフト領域７５の先端部分（ゲート電極近傍部分）の抵抗が高くなることを防いでいる。
【００９８】
前述したゲート電極下のｐ型不純物濃度について、図１８、図１９を用いて詳細に説明する。図１８は、図１６に示した断面図における１７Ａ−１７Ａ線に沿った領域の不純物濃度分布図である。図１９は、前記不純物濃度分布図におけるゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である。これらの図では、横軸にソース側のゲート電極端からの距離を取り、縦軸に不純物濃度を取っている。
【００９９】
図１８及び図１９に示す不純物濃度分布図は、ｐ型ボディ領域７３を形成するためのイオン注入を、ゲート電極下の領域のうちの半分の領域まで行ったものである。この場合と比較するために、ｐ型ボディ領域７３を形成するためのイオン注入をゲート電極下の全体に行った場合において、ゲート電極下のチャネル領域部分を拡大した不純物濃度分布図を図２０に示す。
【０１００】
図１９に示した不純物濃度分布は、図２０と比較してドレイン側のゲート電極端の直下（この図１９の右端）でボロン（Ｂ）濃度が低くなっている。このため、前記ｎ型ドリフト領域７５の先端で抵抗が高くなってしまうことがない。
【０１０１】
一方、ｐ型ボディ領域７３を形成するためのイオン注入をゲート電極下の全体に行った場合、図２０に示すように、ドレイン側のゲート電極端の直下（この図２０の右端）ではボロン（Ｂ）濃度が高くなる。このため、前記ｎ型ドリフト領域７５の先端でのネットの不純物量（リン濃度からボロン濃度を差し引いた量）が低くなっている。この結果、前記ｎ型ドリフト領域７５の抵抗が高くなってしまい、このＭＯＳＦＥＴのオン抵抗が高くなる。
【０１０２】
なお、前述した図１７に示した断面において、ｐ+ 型領域８０とｎ型ドリフト領域７５との距離を狭くすることにより、ソース・ドレイン間の耐圧を図１６に示した断面におけるソース・ドレイン間の耐圧より低くしてもよい。これにより、アバランシェ耐量を改善することができる。
【０１０３】
以下に、前記第６の実施の形態の変形例のＭＯＳＦＥＴについて説明する。
【０１０４】
図２１は、この発明の第６の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１０５】
このＭＯＳＦＥＴでは、前記ゲート電極７７を形成した後に、ゲート電極７７をマスクにしてｐ型ボディ領域７３を形成するためのイオン注入を行っている。なお、このイオン注入工程では、ドレイン領域はレジスト材などでブロックする。その他の構成は、図１６に示した前記第６の実施の形態と同様である。
【０１０６】
この第１変形例では、ドレイン側のゲート電極７７端の直下におけるボロン（Ｂ）濃度が低くなっている。したがって、前記ｎ型ドリフト領域７５の先端で抵抗が高くなってしまうことがない。
【０１０７】
また、図２２はこの発明の第６の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１０８】
このＭＯＳＦＥＴは、ｎ+ 型ソース領域７４におけるラッチアップを防いでアバランシェ耐量を向上させるために、図１６に示した構造に対して、さらにｎ+ 型ソース領域７４下にｐ+ 型領域６７を形成したものである。その他の構成は、図１６に示した前記第６の実施の形態と同様である。
【０１０９】
この第１変形例では、前記ｐ+ 型領域６７を設けることにより、ｎ+ 型ソース領域７４下の領域の抵抗（正孔に対する抵抗）を下げている。前記ｐ+ 型領域６７の不純物量は、５×１０１３〜１×１０１５ｃｍ−２程度である。これにより、アバランシェ電流による電圧降下が小さくなり、アバランシェ耐量が改善されている。
【０１１０】
以上述べたように前記第６の実施の形態及び変形例によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳＦＥＴを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳＦＥＴを提供することが可能である。
【０１１１】
［第７の実施の形態］
図２３は、この発明の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【０１１２】
図２３に示すように、低抵抗のｐ+ 型シリコン半導体基板７１の一方の主面上には、エピタキシャル成長によって厚さ４μｍ程度のｐ- 型シリコンエピタキシャル層７２が形成されている。このｐ- 型エピタキシャル層７２の表面には、ｐ型ボディ領域７３が形成されている。
【０１１３】
また、ｐ型ボディ領域７３の表面の１部分を挟んで対向するようにｎ+ 型ソース領域７４とｎ型ドリフト領域７５が形成されている。これらｎ+ 型ソース領域７４とｎ型ドリフト領域７５に挟まれたｐ型ボデイ領域７３上には、シリコン酸化膜からなるゲート絶縁膜７６を介してゲート電極７７が形成されている。ｎ型ドリフト領域７５の上層には、ｎ+ 型ドレイン領域７８が形成されている。
【０１１４】
また、ｎ+ 型ソース領域７４の側端には、このｎ+ 型ソース領域７４に近接してｐ+ 型領域７９が形成されている。さらに、ｐ+ 型領域７９の下には、ｐ+ 型領域８０が形成されている。このｐ+ 型領域８０は、ｐ- 型エピタキシャル層７２の表面からｐ+ 型半導体基板７１に達する深い領域である。
【０１１５】
前記ｎ+ 型ドレイン領域７８上には、１層目のドレイン電極８１が形成されている。また、ｎ+ 型ソース領域７４上及びｐ+ 型領域７９上には、これらを電気的に接続するための電極８２が形成されている。このような構造上を持つｐ- 型エピタキシャル層７２の上方には、絶縁層８３が形成されている。この絶縁層８３上には、１層目のドレイン電極８１を介してｎ+ 型ドレイン領域７８に電気的に接続された２層目のドレイン電極８４が形成されている。また、ｐ+ 型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。ｎ+ 型ソース領域７４は、電極８２、ｐ+ 型領域７９、ｐ+ 型領域８０、及びｐ+ 型半導体基板７１を通してソース電極８５に電気的に接続されている。なお、ｐ+ 型領域８０の表面の不純物濃度が十分高ければｐ+ 型領域７９は必ずしも作らなくても良い。
【０１１６】
図２３に示す前記構成を有するＭＯＳＦＥＴでは、ドレイン電極８４とソース電極８５とをｐ+ 型半導体基板７１の両側の主面に設け、ｎ+ 型ソース領域７４とｐ+ 型半導体基板７１との間をｐ- 型エピタキシャル層７２に形成したｐ+ 型領域７９、８０で接続することにより、オン抵抗を低くすることができる。さらに、トレンチゲートを採用した場合に比べてゲート電極７７とｎ+ 型ドレイン領域７８間の寄生キャパシタンスを小さくでき、高周波でのスイッチング損失が大きくなるのを抑制できる。また、ｎ型ドリフト領域７５を設けることにより、ドレイン側に空乏層ができやすくなるため、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４間の耐圧を向上させることができる。
【０１１７】
なお、図２３は素子の一部分の断面を示したものであり、実際は大電流を得るために、破線Ｂで示した部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。すなわち、図２３に示す素子を複数個形成する必要がある。
【０１１８】
以上説明したようにこの第７の実施の形態によれば、ドレイン電極とソース電極とを半導体基板の両側の主面上に設け、ソース領域と低抵抗の半導体基板（ソース電極）との間を不純物拡散領域で接続することにより、オン抵抗を低くすることができる。さらに、ゲートとドレインとの間に生じる寄生キャパシタンスを小さくでき、高周波でのスイッチング損失を低減できる。また、ドレイン領域にドリフト領域を設けることにより、ドレインとソース間の耐圧が向上できる。
【０１１９】
また、図２４は、この発明の第７の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２０】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８にさらに深いｎ+ 型領域を形成したものである。
【０１２１】
図２４に示すように、ｎ+ 型ドレイン領域７８にさらに深いｎ+ 型領域８９を形成する。これにより、ｎ+ 型領域８９とｐ+ 型半導体基板７１との間の距離が前記第７の実施の形態のｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間の距離よりも短くなる。その他の構成は、前記第７の実施の形態と同様である。
【０１２２】
図２４に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ+ 型領域８９とｐ+ 型半導体基板７１とでつくる縦方向のダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【０１２３】
また、図２５は、この発明の第７の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２４】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８の外側にｎ型領域８７を形成し、Ｆｉｇ．７に示した第３の実施の形態の変形例と同様に２段ＲＥＳＵＲＦを構成したものである。
【０１２５】
図２５に示すように、ｎ+ 型ドレイン領域７８を覆うように、ｎ型ドリフト領域７５よりも不純物濃度の高いｎ型領域８７を形成する。例えば、ｎ型ドリフト領域７５の部分に存在する不純物の総ドーズ量は１×１０１１〜５×１０１２ｃｍ−２程度であり、ｎ型領域８７の部分に存在する不純物の総ドーズ量は２×１０１２〜１×１０１３ｃｍ−２程度にするのが好ましい。これにより、耐圧以上の電圧がかかったときにｎ型領域８７の周辺の部分（ｎ型ドリフト領域７５との境界付近）でアバランシェブレークダウンが起こるようにする。その他の構成は、前記第７の実施の形態と同様である。
【０１２６】
図２５に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間に構成されたダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ｎ+ 型ドレイン領域７８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。また、第７の実施の形態の第２の変形と第３の変形を組み合わせて、図２５のｎ+ 型ドレイン領域７８を深くしても良い。
【０１２７】
また、図２６は、この発明の第７の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１２８】
このＭＯＳＦＥＴは、前記第７の実施の形態において、ｎ+ 型ドレイン領域７８の深さをｎ型ドリフト領域７５より深くしたものである。
【０１２９】
図２６に示すように、ｎ+ 型ドレイン領域７８に換えてｎ型領域８８を形成する。ｎ+ 型ドレイン領域７８に加えてｎ型領域８８を形成しても良い。このｎ型領域８８の深さは、ｎ型ドリフト領域７５の深さより深くする。これにより、ｎ型領域８８とｐ+ 型半導体基板７１との間の距離が前記第７の実施の形態のｎ+ 型ドレイン領域７８とｐ+ 型半導体基板７１との間の距離よりも短くなる。その他の構成は、前記第７の実施の形態と同様である。
【０１３０】
図２６に示すこのＭＯＳＦＥＴによれば、スイッチング時などに発生する電圧がｎ型領域８８とｐ+ 型半導体基板７１とでつくる縦方向のダイオードでクランプされるので、大きな電圧がチャネルに印加されることがない。さらに、ドレイン領域であるｎ型領域８８とｎ+ 型ソース領域７４との間を高耐圧にできる。これらにより、ＭＯＳＦＥＴが破壊されるのを防ぐことができる。
【０１３１】
なお、第７の実施の形態の第１〜第３変形例においても、第７の実施の形態と同様に、大電流を得るためには、図中の主用部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。
【０１３２】
［第８の実施の形態］
図２７は、この発明の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１３３】
図２７に示すように、ｎ+ 型シリコン半導体基板１０１の一方の主面上には、絶縁体であるシリコン酸化膜１０２が形成されている。このシリコン酸化膜１０２上には、ｐ- 型シリコン層１０３が形成されている。そして、ｐ- 型シリコン層１０３の表面に横型のＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６、ｐ型ボディ領域１０４、ｎ型ドリフト領域１０５、及びゲート電極１０９から構成される。前記シリコン酸化膜１０２の厚さは１００ｎｍ〜２００ｎｍである。前記ｐ- 型シリコン層１０３の厚さは１μｍ〜１．５μｍ程度である。
【０１３４】
前記ｎ+ 型ソース領域１０７には、その上面からｐ- 型シリコン層１０３とシリコン酸化膜１０２を貫いてｎ+ 型半導体基板１０１に到達する埋め込み電極１１２が形成されている。また、ｐ型ボディ領域１０４上には、ゲート絶縁膜１０８を介してゲート絶縁膜１０９が形成されている。ｎ+ 型ドレイン領域１０６にはドレイン電極１１０が接続されている。さらに、ｎ+ 型半導体基板１０１の一方の主面に対向する他方の主面上にはソース電極１１１が形成されている。
【０１３５】
このような構成を持つＭＯＳＦＥＴでは、ｐ- 型シリコン層１０３がシリコン酸化膜１０２によってｎ+ 型半導体基板１０１から分離されているため、熱工程におけるｎ+ 型半導体基板１０１からｐ- 型シリコン層１０３への不純物拡散が抑えられる。したがって、ｐ- 型シリコン層１０３を最初から１．５μｍ程度に薄く設定しても、このＭＯＳＦＥＴの耐圧を維持することができる。仮に、前記シリコン酸化膜１０２が存在せず、ｐ+ 型半導体基板とｐ- 型シリコン層１０３が接触している場合、厚さが１．５μｍのｐ- 型層を確保しようとすると、図２８に示すグラフからわかるように、ｐ- 型シリコン層（エピタキシャル層）の厚さは４μｍ程度形成する必要がある。
【０１３６】
この実施の形態ではｐ- 型シリコン層１０３が薄いので、埋め込み電極１１２の形成が容易でありその電気抵抗も低い。また、埋め込み電極１１２は高不純物濃度のｎ+ 型半導体基板１０１に接続されるので、ｎ+ 型ソース領域１０７からソース電極１１１までのソース引き出し部のコンタクト抵抗も低く保たれている。
【０１３７】
次に、この第８の実施の形態のＭＯＳＦＥＴの製造方法を説明する。少なくとも一方の主面を鏡面研磨してミラー面としたｎ+ 型シリコン半導体基板１０１を用意する。同様に、少なくとも一方の主面を鏡面研磨してミラー面としたｐ- 型シリコン半導体基板を用意する。その一方または両方の半導体基板の表面を酸化する。
【０１３８】
その後、これら半導体基板のミラー面同士を接着し、ｐ- 型シリコン基板を裏面から研削および研磨して、所定の厚さのｐ- 型シリコン層１０３を形成する。ｐ- 型シリコン基板を裏面から研削する代わりに、所定の厚さのｐ- 型シリコン層１０３を残してｐ- 型シリコン基板を剥離する方法もある。前記ｐ- 型シリコン基板を剥離する方法としては、予めｐ- 型シリコン基板の所定の深さに水素イオン注入層または多孔質シリコン層を形成しておき、接着後に外圧あるいは熱をかけてこの水素イオン注入層または多孔質シリコン層から分離する方法が良く知られている。分離後にエッチング等によりｐ- 型シリコン層の表面を平坦化する。
【０１３９】
あるいは、ＳＯＩ（Silicon on insulator）層の薄いＳＯＩ基板を用意し、ＳＯＩ層上にｐ- 型シリコン層１０３を所定の厚さにエピタキシャル成長させてもよい。
【０１４０】
また、埋め込み電極１１２は、次のような方法で形成される。表面の各拡散領域１０４〜１０７やゲート電極１０９をよく知られた方法で形成した後、ＲＩＥ（Reactive ion etching）のマスク材となるシリコン酸化膜をシリコン酸化膜１０２よりも厚く、例えば１μｍの厚さに形成する。
【０１４１】
次に、埋め込み電極１１２の形成される部分の前記シリコン酸化膜（マスク材）をエッチングして開口する。次に、このシリコン酸化膜をマスクにして前記シリコン層１０３に対するＲＩＥを行い、シリコン酸化膜１０２に達する溝を形成する。続けてシリコン酸化膜１０２に対するＲＩＥを行うことにより、シリコン酸化膜１０２をエッチングし、ｎ+ 型シリコン基板１０１に到達する溝とする。このシリコン酸化膜１０２のＲＩＥの際には、シリコン酸化膜（マスク材）もエッチングされて薄くなる。その後、このシリコン酸化膜（マスク材）をエッチング除去する。さらに、タングステン等の金属を堆積させて埋め込み、表面の余分な金属をエッチバックする。以上により、埋め込み電極１１２が形成される。
【０１４２】
なお、この第８の実施の形態ではｎ+ 型シリコン半導体基板１０１を用いているが、ｐ+ 型シリコン半導体基板を用いてもよい。
【０１４３】
また、図２９は、第８の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【０１４４】
このＭＯＳＦＥＴは、埋め込み電極１１２の周りにｐ+ 型あるいはｐ型拡散領域１０４Ａを設けたものである。ｐ型拡散領域１０４Ａはｐ型ボディ領域１０４の抵抗を下げる働きをするので、素子のアバランシェ耐量を向上させる効果がある。シリコン層（半導体層）１０３がｐ- 型の場合は、拡散領域１０４Ａはシリコン酸化膜（絶縁体層）１０２に接していなくてもよいが、半導体層１０３がｎ- 型の場合は絶縁体層１０２に接している必要がある。この場合、拡散領域１０４Ａは半導体層１０３と埋め込み電極１１２を分離する働きをしている。
【０１４５】
［第９の実施の形態］
図３０は、この発明の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１４６】
この第９の実施の形態は、第８の実施の形態においてソースとドレインを入れ換えたものである。このＭＯＳＦＥＴでは、ｎ+ 型半導体基板１０１の一方の主面上のシリコン酸化膜１０２上にｎ- 型シリコン層１０３が形成されている。このｎ- 型シリコン層１０３の表面に横型ＭＯＳＦＥＴが形成されている。ｎ- 型シリコン層１０３の上面には、ｎ+ 型ソース領域１０７とｐ型ボディ領域１０４の両方にコンタクトするソース電極１１４が形成されている。ｎ+ 型半導体基板１０１の他方の主面上には、ドレイン電極１１５が形成されている。さらに、ｎ+ 型ドレイン領域１０６、ｎ型ドリフト領域１０５、n- 型シリコン層１０３、及びシリコン酸化膜１０２を貫いて、ｎ+ 型半導体基板１０１に到達する埋め込み電極１１２が形成されている。この埋め込み電極１１２は、ｎ+ 型ドレイン領域１０６とｎ+ 型シリコン基板１０１とを電気的に接続している。
【０１４７】
このような構造では、耐圧を得るためにｐ型ボディ領域１０４下のｎ- 型シリコン層１０３が薄くなりすぎないことが要求される。しかし、シリコン酸化膜１０２によってｎ+ 型シリコン基板１０１からｎ- 型シリコン層１０３への不純物拡散が防止されるため、ｎ- 型シリコン層１０３は厚さを薄く設定することができ、前記第８の実施の形態と同様の効果が得られる。なお、この第９の実施の形態ではｎ+ 型シリコン半導体基板１０１を用いているが、ｐ+ 型シリコン半導体基板を用いてもよい。
【０１４８】
また、図３１は、第９の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴは、埋め込み電極１１２の周りにｎ+ 型あるいはｎ型拡散領域１０５Ａを設けたものである。ｎ型拡散領域１０５Ａは埋め込み電極１１２のコンタクト抵抗を下げる効果があり、シリコン層（半導体層）１０３がｐ- 型の場合は、埋め込み電極１１２と半導体層１０３とを分離する働きをする。
【０１４９】
前記第８及び第９の実施の形態では、埋め込み電極によりソース領域またはドレイン領域と半導体基板とを接続したが、ソース領域またはドレイン領域側からの不純物拡散領域と半導体基板側からの不純物拡散領域とを接続することでも同様な効果を得ることができる。次にこのような実施の形態を説明する。
【０１５０】
［第１０の実施の形態］
図３２は、この発明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１５１】
図３２に示すように、ｎ+ 型ソース領域１０７に隣接したシリコン層（半導体層）１０３には、この半導体層１０３の表面からある深さまでｐ+ 型拡散領域１２１が形成されている。また、このｐ+ 型拡散領域１２１下には、シリコン酸化膜（絶縁体層）１０２の開口部からｐ+ 型不純物が拡散して形成されたｐ+ 型拡散領域１２０が配置されている。これらｐ+ 型拡散領域１２１とｐ+ 型拡散領域１２０は電気的に接続されており、低抵抗の導通路を形成している。
【０１５２】
前記ｎ+ 型ソース領域１０７は、内部電極１２２を通じてｐ+ 型拡散領域１２１と電気的に接続されており、さらに内部電極１２２、ｐ+ 型拡散領域１２１を通じてボディ領域１０４とも電気的に接続されている。
【０１５３】
前記ｐ+ 型拡散領域１２１とｐ+ 型拡散領域１２０から形成される導通路は半導体層１０３の上面と下面から拡散した拡散領域１２１と１２０が接続して形成され、かつ絶縁体層１０２を設けることにより半導体層１０３の厚さも薄くできるので、絶縁体層１０２を設けない場合に比べて、拡散領域１２１、１２０の広がりを小さくすることができる。
【０１５４】
前記ｐ+ 型拡散領域１２０は、次のようにして形成される。まず、図３３（ａ）に示すように、ｐ+ 型半導体基板１０１上にシリコン酸化膜１０２を介在して薄いシリコン層１１８を持つＳＯＩ基板を用意する。さらに、ＳＯＩ基板のｐ+ 型拡散領域１２０に当たる部分のシリコン層１１８とシリコン酸化膜１０２をエッチングして開口部１２０Ａを形成する。
【０１５５】
この状態でエピタキシャル成長を行ってｐ- 型シリコン層１０３を形成すると、図３３（ｂ）に示すように、シリコン酸化膜１０２の開口部には、ｐ+ 半導体基板１０１からのｐ型不純物の拡散により、ｐ+ 型拡散領域１２０が形成される。
【０１５６】
その後、この半導体層１０３にｐ+ 型拡散領域１２１、ｐ型ボディ領域１０４、ｎ型ドリフト領域１０５、ｎ+ 型ソース領域１０７、ｎ+ 型ドレイン領域１０６を含むＭＯＳＦＥＴを形成する。以上により、図３２に示したＭＯＳＦＥＴが形成できる。
【０１５７】
図３２に示すように、ｐ型ボディ領域１０４の直下にｐ+ 型拡散領域１２０を形成すると、スイッチングの際のアバランシェ耐量を向上させることができる。即ち、ターンオフの際に素子耐圧以上の電圧がかかると、ｐ型ボディ領域１０４とｎ型ドリフト領域１０５の間のｐｎ接合でアバランシェ降伏がおきる。その結果、ソース側に流れる正孔電流に起因する電圧降下がｐ型ボディ領域１０４内に生じる。この電圧降下によりｐ型ボディ領域１０４とｎ+ 型ソース領域１０７の間のｐｎ接合にビルトイン電圧程度の順バイアスがかかると、ｎ+ 型ソース領域１０７から電子が流れ出してラッチアップしてしまう。この結果、ターンオフできずに前記ＭＯＳＦＥＴの破壊に至る。
【０１５８】
この第１０の実施の形態では、ｐ型ボディ領域１０４の下にp+ 型拡散領域１２０を設けているので、正孔電流に対する抵抗が低くなっており、ボディ領域１０４の中に大きな電圧降下が生じるのを抑制する。この結果、前記ＭＯＳＦＥＴのアバランシェ耐量が向上する。
【０１５９】
図３２に示す構成において、半導体層１０３をｎ- 型層とすることもできる。特に、この場合はｐ型ボディ領域１０４とｐ+ 型拡散領域１２０とがつながることが望ましい。また、図３４に示すように、ｐ+ 型シリコン半導体基板１０１をｎ+ 型シリコン半導体基板とすることもできる。この場合、オン電圧が若干高くなる難点があるが、ＭＯＳＦＥＴの小型化は達成される。
【０１６０】
［第１１の実施の形態］
図３５は、この発明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６１】
この第１１の実施の形態は、第１０の実施の形態においてソースとドレインを入れ換えたものである。シリコン半導体基板１０１、拡散領域１２０および１２１がｎ型の場合には、シリコン層１０３はｎ- 型でもｐ- 型でもよい。一方、シリコン基板１０１、拡散領域１２０および１２１がｐ+ 型の場合にはシリコン層１０３はｎ- 型である必要があるが、拡散領域１２０および１２１との間にｎ型層を介在させればｐ- 型とすることもできる。拡散領域１２１がｎ+ 型の場合には、内部電極１２２は無くても良い。また、ｎ+ 型拡散領域１２１とｎ+ 型ドレイン領域１０６とが一体となるように形成してもよい。
【０１６２】
この第１１の実施の形態の構成でも、第１０の実施の形態と同様に、小型化とオン電圧減少の効果は得られるが、アバランシェ耐量を向上させる効果はない。
【０１６３】
本発明の効果は、上述の埋め込み電極と不純物拡散領域を組み合わせても得られる。次に、これらを組み合わせた実施の形態を説明する。
【０１６４】
［第１２の実施の形態］
図３６は、この発明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６５】
この第１２の実施の形態は、図３２に示した第１０の実施の形態においてｐ+ 型拡散領域１２１を形成する代わりに、埋め込み電極１１２を設けた例である。この構成でも、ｐ+ 型拡散領域１２０によって正孔に対する抵抗が低くなっているので、アバランシェ耐量が改善される。なお、ｐ+ 型シリコン半導体基板１０１をｎ+ 型シリコン半導体基板とすることもできる。
【０１６６】
［第１３の実施の形態］
図３７は、この発明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。この図は、ｎチャネルトランジスタを示している。
【０１６７】
この第１３の実施の形態は、第１２の実施の形態においてソースとドレインを入れ換えたものである。例えば、ｎ型ドリフト領域１０５とｎ+ 型拡散領域１２０とがつながるようにして、埋め込み電極１１２の周りをｎ型層で囲むようにすれば、半導体層１０３をｐ- 型層にすることもできる。なお、ｎ+ 型シリコン半導体基板１０１をｐ+ 型シリコン半導体基板とすることもできる。
【０１６８】
この第１３の実施の形態の構成でも、第１２の実施の形態と同様に、小型化とオン電圧減少の効果は得られるが、アバランシェ耐量を向上させる効果はない。
【０１６９】
なお、第８〜第１３の実施の形態においても、第７の実施の形態と同様に、大電流を得るためには、図中の主用部分（ユニットセル）の構造を左右対称に、複数折り返した構造を形成する必要がある。
【０１７０】
以上、前記第８〜第１３の実施の形態では、ｎチャネルＭＯＳＦＥＴに応用した例について説明したが、ｎ型とｐ型を逆にしてｐチャネルＭＯＳＦＥＴにも応用できることは言うまでもない。また、ＳＯＩ基板を用いているので、半導体層１０３に集積回路を作り込んで、パワーＭＯＳＦＥＴを含んだパワーＩＣを構成することも可能である。
【０１７１】
以上述べたように、本発明の前記第８の実施の形態〜第１３の実施の形態によれば、素子面積を小さく維持しながらオン抵抗の小さいパワーＭＯＳＦＥＴを提供することができる。
【０１７２】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【０１７３】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１７４】
【発明の効果】
以上述べたようにこの発明によれば、高周波でのスイッチング損失が低減でき、オン抵抗が低いＭＯＳ電界効果トランジスタを提供することが可能である。また、アバランシェ降伏が起こるときの耐量が改善できるＭＯＳ電界効果トランジスタを提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す断面図である。
【図２】前記第１の実施の形態のＭＯＳＦＥＴを上方から見たときの平面レイアウトである。
【図３】この発明の第２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図４】この発明の第３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図５】前記第３の実施の形態のＭＯＳＦＥＴを上方から見たときの平面レイアウトである。
【図６】前記第３の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図７】従来のＭＯＳＦＥＴの電流が流れているときの電流電圧特性を示す図である。
【図８】前記第３の実施の形態の変形例のＭＯＳＦＥＴにおける電流が流れているときの電流電圧特性を示す図である。
【図９】この発明の第４の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図１０】この発明の第５の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図１１】前記第５の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１２】前記第５の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１３】前記第５の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図１４】この発明の第６の実施の形態のＭＯＳＦＥＴチップの平面図である。
【図１５】前記第６の実施の形態のＭＯＳＦＥＴチップに示す１６Ａ部分を拡大した平面図である。
【図１６】図１５に示す前記平面図中の１６Ｂ−１６Ｂ線に沿った断面図である。
【図１７】図１５に示す前記平面図中の１６Ｃ−１６Ｃ線に沿った断面図である。
【図１８】図１６に示す前記断面図における１７Ａ−１７Ａ線に沿った領域の不純物濃度分布図である。
【図１９】図１８に示す前記不純物濃度分布図におけるゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である（ゲート電極下の領域において半分の領域までイオン注入を行った場合）。
【図２０】前記ゲート電極下のチャネル領域部分を拡大した不純物濃度分布図である（ゲート電極下の領域において全体にイオン注入を行った場合）。
【図２１】前記第６の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２２】前記第６の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２３】この発明の第７の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２４】前記第７の実施の形態の第１変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２５】前記第７の実施の形態の第２変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２６】前記第７の実施の形態の第３変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図２７】この発明の第８の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図２８】ｐ+ 型シリコン基板とｐ- 型エピタキシャル層を接合した場合の前記エピタキシャル層の深さ方向の不純物濃度プロファイルを示す図である。
【図２９】前記第８の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図３０】この発明の第９の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３１】前記第９の実施の形態の変形例のＭＯＳＦＥＴの構成を示す断面図である。
【図３２】この発明の第１０の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３３】（ａ）及び（ｂ）は、前記第１０の実施の形態のＭＯＳＦＥＴにおけるｐ+ 型拡散領域１２０の形成方法を示す断面図である。
【図３４】前記第１０の実施の形態のＭＯＳＦＥＴの変形例の構成を示す断面図である。
【図３５】この発明の第１１の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３６】この発明の第１２の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３７】この発明の第１３の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。
【図３８】（ａ）は従来のトレンチＭＯＳＦＥＴの構成を示す断面図であり、（ｂ）は従来の横型のＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１１…ｐ+ 型シリコン半導体基板（ｐ+ 型半導体基板）
１２…ｐ- 型エピタキシャル層
１３…ゲート絶縁膜
１４…ゲート
１５Ａ…側壁絶縁膜
１５Ｂ…側壁絶縁膜
１６Ａ…ｎ型拡散領域
１６Ｂ…ｎ型拡散領域
１７Ａ…ｎ+ 型拡散領域
１７Ｂ…ｎ+ 型拡散領域
１７Ｃ…ｎ+ 型拡散領域
１８…コンタクトプラグ
１９…絶縁層
２０…コンタクトプラグ
２１…ドレイン電極パターン
２２…絶縁層
２３…コンタクトプラグ
２４…ドレイン電極
２５…ソース電極
２６…ｐ型ウェル領域
２７…ｎ型リサーフ層
２７Ａ…ｎ型リサーフ層
２７Ｂ…ｎ型リサーフ層
３１…ｎ+ 型シリコン半導体基板（ｎ+ 型半導体基板）
３２…ｎ- 型エピタキシャル層
３３…ゲート絶縁膜
３４…ゲート電極
３５Ａ…側壁絶縁膜
３５Ｂ…側壁絶縁膜
３６Ａ…ｎ型拡散領域
３６Ｂ…ｎ型拡散領域
３７Ａ…ｎ+ 型拡散領域
３７Ｂ…ｎ+ 型拡散領域
３８…コンタクトプラグ
３９…絶縁層
４０…コンタクトプラグ
４１…ソース電極パターン
４２…絶縁層
４３…コンタクトプラグ
４４…ソース電極
４５…ドレイン電極
４６…ｐ型ウェル層
５１…ｐ- 型シリコン半導体基板（ｐ- 型半導体基板）
５２…ｎ-エピタキシャル層
５３…ゲート絶縁膜
５４…ゲート電極
５６…ｐ型ウェル層（ｐベース層）
５７Ａ…ｎ+ 型拡散領域
５７Ｂ…ｐ+ 型ベース層
５７Ｃ…ｎ+ 型拡散領域
５７Ｄ…ｐ+ 型ベース層
５８…ソース電極
５９…ｎ型リサーフ層
５９Ａ…ｎ型リサーフ層
５９Ｂ…ｎ型リサーフ層
６０…ドレイン電極
６１…ｎ+ 型埋め込み層
６２…ボンディングパッド
６３…ゲートパターン
６４…ゲート配線
６５…ビア
６６…コンタクトホール
６７…ｐ+ 型領域
７１…ｐ+ 型シリコン半導体基板
７２…ｐ- 型シリコンエピタキシャル層
７３…ｐ型ボディ領域
７４…ｎ+ 型ソース領域
７４Ａ…突起状部分
７５…ｎ型ドリフト領域
７６…ゲート絶縁膜
７７…ゲート電極
７８…ｎ+ 型ドレイン領域
７９…ｐ+ 型領域
８０…ｐ+ 型領域
８１…ドレイン電極
８１Ａ…コンタクトプラグ
８２…短絡電極
８３…層間絶縁層
８４…ドレイン電極
８５…ソース電極
８６…酸化膜
８７…ｎ型領域
８８…ｎ型領域
８９…ｎ+ 型領域
１０１…ｎ+ 型シリコン半導体基板
１０２…シリコン酸化膜
１０３…ｐ- 型シリコン層
１０４…ｐ型ボディ領域
１０４Ａ…ｐ型拡散領域
１０５…ｎ型ドリフト領域
１０５Ａ…ｎ型拡散領域
１０６…ｎ+ 型ドレイン領域
１０７…ｎ+ 型ソース領域
１０８…ゲート絶縁膜
１０９…ゲート電極
１１０…ドレイン電極
１１１…ソース電極
１１２…埋め込み電極
１１４…ソース電極
１１５…ドレイン電極
１１８…シリコン層
１２０…ｐ+ 型拡散領域
１２０Ａ…開口部
１２１…ｐ+ 型拡散領域
１２２…内部電極
Claims (31)
- 第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に、互いに離間して形成された第２導電型の第２、第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、
前記第２半導体領域から前記半導体基板まで達するように形成され、前記第２半導体領域と前記半導体基板とを電気的に接続する導電体と、
前記半導体基板の前記第２主面上に形成され、前記半導体基板に電気的に接続された第１主電極と、
前記第１半導体領域上に絶縁膜を介在して形成され、前記第３半導体領域に電気的に接続された第２主電極とを具備し、
前記第３半導体領域と前記半導体基板によりダイオードが形成され、このダイオードの耐圧は前記第２半導体領域と前記第３半導体領域との間の耐圧より低く設定されていることを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第３半導体領域は、前記ゲート電極の近傍に配置された不純物濃度が低い低濃度領域と、前記第２主電極に接続された、前記低濃度領域より不純物濃度が高い高濃度領域とを有することを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
- 前記導電体は、前記半導体基板に電気的に接続された低抵抗の半導体層と、この半導体層の上部に設けられ、前記半導体層と前記第２半導体領域を電気的に接続する金属層とを有することを特徴とする請求項１または２に記載のＭＯＳ電界効果トランジスタ。
- 前記第２半導体領域はソース領域であり、前記第３半導体領域はドレイン領域であることを特徴とする請求項１乃至３のいずれか１つに記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型の第２半導体領域と、
前記第２半導体領域に形成された第２導電型の第３半導体領域と、
前記第３半導体領域と離間するように、前記第１半導体領域に形成された第２導電型の第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記第１半導体領域上及び前記第２半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、
前記第３半導体領域から前記半導体基板まで達するように形成され、前記第３半導体領域と前記半導体基板とを電気的に接続する導電体と、
前記半導体基板の前記第２主面上に形成され、前記半導体基板に電気的に接続された第１主電極と、
前記第１半導体領域上に絶縁膜を介在して形成され、前記第４半導体領域に電気的に接続された第２主電極とを具備し、
前記第４半導体領域と前記半導体基板によりダイオードが形成され、このダイオードの耐圧は前記第３半導体領域と前記第４半導体領域との間の耐圧より低く設定されていることを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第４半導体領域は、前記ゲート電極の近傍に配置された不純物濃度が低い低濃度領域と、前記第２主電極に接続された、前記低濃度領域より不純物濃度が高い高濃度領域とを有することを特徴とする請求項５に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に形成された第２導電型の第２半導体領域と、
前記第２半導体領域に、互いに離間して形成された第１導電型の第３、第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記第２半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、
前記第３半導体領域から前記半導体基板まで達するように形成され、前記第３半導体領域と前記半導体基板とを電気的に接続する導電体と、
前記半導体基板の前記第２主面上に形成され、前記半導体基板に電気的に接続された第１主電極と、
前記第１半導体領域上に絶縁膜を介在して形成され、前記第４半導体領域に電気的に接続された第２主電極と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記導電体は、前記第１半導体領域及び前記半導体基板に形成されたトレンチに埋め込まれていることを特徴とする請求項１、５、７のいずれか１つに記載のＭＯＳ電界効果トランジスタ。
- 前記導電体は金属層であることを特徴とする請求項７に記載のＭＯＳ電界効果トランジスタ。
- 前記導電体は、前記半導体基板に電気的に接続された低抵抗の半導体層と、この半導体層の上部に設けられ、前記半導体層と前記第３半導体領域を電気的に接続する金属層と有することを特徴とする請求項７に記載のＭＯＳ電界効果トランジスタ。
- 前記第３半導体領域はドレイン領域であり、前記第４半導体領域はソース領域であることを特徴とする請求項７に記載のＭＯＳ電界効果トランジスタ。
- 第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体領域と、
前記半導体基板と前記第１半導体領域との間に形成された第２導電型の第２半導体領域と、
前記第１半導体領域に形成された第１導電型の第３半導体領域と、
前記第３半導体領域に形成された第２導電型の第４半導体領域と、
前記第４半導体領域と離間するように、前記第１半導体領域に形成された第２導電型の第５半導体領域と、
前記第４半導体領域と前記第５半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介在して形成されたゲート電極とを具備し、
前記第３半導体領域と前記第２半導体領域によりダイオードが形成され、このダイオードの耐圧は前記第４半導体領域と前記第５半導体領域との間の耐圧より低く設定されていることを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第５半導体領域は、前記ゲート電極の近傍に配置された不純物濃度が低い低濃度領域と、前記低濃度領域より不純物濃度が高い高濃度領域とを有することを特徴とする請求項１２に記載のＭＯＳ電界効果トランジスタ。
- 前記低濃度領域は、前記ゲート電極の近傍に配置された第１領域と、この第１領域と前記高濃度領域との間に配置された第２領域とを有しており、前記第２領域の不純物濃度は前記第１領域の不純物濃度よりも高いことを特徴とする請求項１３に記載のＭＯＳ電界効果トランジスタ。
- 前記第２半導体領域は、埋め込み層であることを特徴とする請求項１２または１３に記載のＭＯＳ電界効果トランジスタ。
- 前記第４半導体領域はソース領域であり、前記第５半導体領域はドレイン領域であることを特徴とする請求項１２または１３に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン領域にコンタクトするドレイン電極と、
前記半導体基板の前記第２主面上に形成されたソース電極と、
前記ソース領域から前記半導体基板まで達するように形成された溝に埋め込まれ、前記ソース領域及びボディ領域と前記半導体基板とを電気的に接続する埋め込み電極と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記半導体領域は第２導電型の半導体領域であり、前記埋め込み電極と前記半導体領域の間に第１導電型の半導体領域が介在することを特徴とする請求項１７に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域及び前記ボディ領域にコンタクトするソース電極と、
前記半導体基板の前記第２主面上に形成されたドレイン電極と、
前記ドレイン領域から前記半導体基板まで達するように形成された溝に埋め込まれ、前記ドレイン領域と前記半導体基板とを電気的に接続する埋め込み電極と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記半導体領域が第１導電型の半導体領域であり、前記埋め込み電極と前記半導体領域の間に第２導電型の半導体領域が介在することを特徴とする請求項１９に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された、開口部を有する絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン領域にコンタクトするドレイン電極と、
前記半導体基板の前記第２主面上に形成されたソース電極と、
前記絶縁体に形成された前記開口部より前記半導体領域中に張り出し、前記ボディ領域の底部に近接あるいは接触して形成された第１の低抵抗不純物拡散領域と、
前記ソース領域に隣接して形成され、前記ソース領域と前記第１の低抵抗不純物拡散領域とを接続する第２の低抵抗不純物拡散領域と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第２の低抵抗不純物拡散領域は第１導電型の領域であり、前記ソース領域と前記第２の低抵抗不純物拡散領域を接続する内部電極をさらに具備することを特徴とする請求項２１に記載のＭＯＳ電界効果トランジスタ。
- 前記第１の低抵抗不純物拡散領域は第１導電型の領域であり、かつ前記ソース領域直下となる部分を有するように形成されていることを特徴とする請求項２１または２２に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された、開口部を有する絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域と前記ボディ領域にコンタクトするソース電極と、
前記半導体基板の前記第２主面上に形成されたドレイン電極と、
前記絶縁体に形成された前記開口部より前記半導体領域中に張り出し、前記ドレイン領域の底部に近接あるいは接触して形成された第１の低抵抗不純物拡散領域と、
前記ドレイン領域に連続して形成され、前記ドレイン領域と前記第１の低抵抗不純物拡散領域とを接続する第２の低抵抗不純物拡散領域と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第２の低抵抗不純物拡散領域は第１導電型の領域であり、前記ドレイン領域と前記第２の低抵抗不純物拡散領域を接続する内部電極をさらに具備することを特徴とする請求項２４に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された、開口部を有する絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン領域にコンタクトするドレイン電極と、
前記半導体基板の前記第２主面上に形成されたソース電極と、
前記絶縁体に形成された前記開口部より前記半導体領域中に張り出し、前記ボディ領域の底部に近接あるいは接触して形成された低抵抗不純物拡散領域と、
前記ソース領域から前記低抵抗不純物拡散領域まで達するように形成された溝に埋め込まれ、前記ソース領域及びボディ領域と前記低抵抗不純物拡散領域とを接続する埋め込み電極と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 前記低抵抗不純物拡散領域は第１導電型の領域であり、かつ前記ソース領域直下となる部分を有するように形成されていることを特徴とする請求項２６に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの前記第１主面に対向する第２主面を有する第１または第２導電型の半導体基板と、
前記半導体基板の前記第１主面上に形成された、開口部を有する絶縁体と、
前記絶縁体上に形成され、前記半導体基板より電気抵抗が高い第１または第２導電型の半導体領域と、
前記半導体領域の表面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記半導体領域の表面に前記ボディ領域の１部を挟んで前記ソース領域に対向して形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた前記ボディ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域と前記ボディ領域にコンタクトするソース電極と、
前記半導体基板の前記第２主面上に形成されたドレイン電極と、
前記絶縁体に形成された前記開口部より前記半導体領域中に張り出し、前記ドレイン領域の底部に近接あるいは接触して形成された低抵抗不純物拡散領域と、
前記ドレイン領域から前記低抵抗不純物拡散領域まで達するように形成された溝に埋め込まれ、前記ドレイン領域と前記低抵抗不純物拡散領域とを接続する埋め込み電極と、
を具備することを特徴とするＭＯＳ電界効果トランジスタ。 - 第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型の第２半導体領域と、
前記第２半導体領域に形成された第２導電型の第３半導体領域と、
前記第２半導体領域の１部を挟んで前記第３半導体領域に対向するように、前記第１半導体領域に形成された第２導電型の第４半導体領域と、
前記第３半導体領域と前記第４半導体領域とに挟まれた前記第２半導体領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記半導体基板の前記第１主面の上方に形成され、前記第４半導体領域に接続された第１主電極と、
前記半導体基板の前記第２主面上に形成された第２主電極と、
前記第３半導体領域近傍の前記第１半導体領域の表面から前記半導体基板まで達するように形成された第１導電型の第５半導体領域と、
前記第３半導体領域上及び前記第５半導体領域上に形成された金属層とを具備し、
前記第４半導体領域と前記半導体基板との間の耐圧は、前記第４半導体領域と前記第３半導体領域との間の耐圧より低く設定されていることを特徴とするＭＯＳ電界効果トランジスタ。 - 前記第３半導体領域はソース領域であり、前記第４半導体領域はドレイン領域であることを特徴とする請求項２９に記載のＭＯＳ電界効果トランジスタ。
- 第１主面とこの第１主面に対向する第２主面を有する第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型のボディ領域と、
前記ボディ領域に形成された第２導電型のソース領域と、
前記ボディ領域の１部を挟んで前記ソース領域に対向するように、前記第１半導体領域に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれた前記ボディ領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記半導体基板の前記第１主面の上方に形成され、前記ドレイン領域に接続されたドレイン電極と、
前記半導体基板の前記第２主面上に形成されたソース電極と、
前記ソース領域近傍の前記第１半導体領域の表面から前記半導体基板まで達するように形成された第１導電型の第２半導体領域と、
前記ソース領域上及び前記第２半導体領域上に形成された金属層とを具備し、
前記ドレイン領域と前記半導体基板との間の耐圧は、前記ドレイン領域と前記ソース領域との間の耐圧より低く設定されていることを特徴とするＭＯＳ電界効果トランジスタ。
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