JP5978031B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、高い逆方向回復耐量を有する高耐圧ＭＯＳＦＥＴ、高耐圧ダイオードの素子構造に関する。
高耐圧のスイッチング動作回路を構成する素子として、高耐圧ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ ＦＥＴ）が挙げられる。
図１にＬＤＭＯＳＦＥＴの適用例として、出力ドライバ回路の構成図を示す。本回路は、スイッチ素子１−１(ｎ型チャネルＬＭＯＳＦＥＴで構成されることが多い) とスイッチ素子１−２（ｐ型チャネルＬＤＭＯＳＦＥＴで構成されることが多い） が交互にスイッチングするよう、各々のゲート電圧が、論理回路２により制御される。
図２は通常動作時の出力点３の電圧変化を模式的に示したものである。スイッチ素子１−２がＯＮ、スイッチ素子１−１がＯＦＦのときに、出力点３は、電源線４−２にかかる正電位に上昇し、スイッチ素子１−１がＯＮ、スイッチ素子１−２がＯＦＦのときに、出力点３は、電源線４−１にかかる負電位に降下する。よって、出力点３は、高圧電源線４−１、４−２の電位が、スイッチ素子１−１、１−２のＯＮ,ＯＦＦのタイミングで、上昇、降下するような動作をする。
以上の動作原理から本回路は大きなゲインを有し、超音波パルサＩＣといった高圧電源を使用する装置に適用され、またこの回路の実現可否は、構成するＬＤＭＯＳＦＥＴの性能に大きく関わる。
図３に従来のｐ型チャネルＬＤＭＯＳＦＥＴの断面構造を示す。ドレインソース領域間の高電位差に耐えるため、ドレインソース領域間に薄い濃度のドリフト層６を有し、この部位で、高電圧が印加された際の電界を緩和し、高耐圧化させるのがＬＤＭＯＳＦＥＴの特徴である。
また、本素子の特徴として、ｐ型ドリフト層６と、ｎ型半導体基板５で構成されるｐｎ接合ダイオードが、寄生的に存在する。本ダイオードにより、ソース電位がドレイン電位に対し高くなった場合ドレイン領域１７からソース領域１６へ、電荷が流れる。図1に示すような出力ドライバ回路においては、出力点３に容量やインダクタンスを接続させるのが一般的使用環境であり、この容量やインダクタンスによって、スイッチ素子１−２がＯＦＦからＯＮに推移する際、スイッチ素子１−２のドレイン電位がソース電位以上に上昇する場合がある。この際、スイッチ素子１−２は上述した寄生ダイオードが動作し順方向電流が流れる。
図４は本動作時の出力点３の電圧変化を模式的に示したものである。期間１０１において、スイッチ素子１−２の寄生ダイオードは順方向状態であり、期間１０２において、スイッチ素子１−２の寄生ダイオードは逆方向状態となる。順方向状態直後に、スイッチ素子１−２がＯＮからＯＦＦに推移するため、寄生ダイオードには急激に逆方向電圧が印加される。この際、寄生ダイオードにはしばらくの間、逆方向に電流が流れる。これは、キャリアの伝導度変調によってダイオード内に蓄えられた少数キャリアが、急激な逆方向電圧の印加により高いエネルギーを持って引き戻されるからである。この逆方向電流はダイオードの「逆方向回復（リカバリ）電流」といわれる。この電流があるしきい値を超えると、過電流による発熱により破壊に至る。このため、寄生ダイオードには流すことの出来る順方向電流が制限され、破壊されない最大の順方向電流を一般に「逆方向回復耐量」という。ｐｎ接合ダイオードの逆方向回復耐量向上という課題に対しては、従来技術として、特許文献１に示すように、ｐｎ接合ダイオードのアノード側の表面にショットキー接触界面を持つ領域を設け、順方向時、少数キャリアの注入制限することで、逆方向時の逆電流量を低減、耐性向上する技術がある。また、特許文献２に示すように、半導体表面にアノード領域とカソード領域を選択的に形成した高耐圧ダイオードにおいて、アノード長とカソード長を異にすることで、アノード端部に、逆回復時に回りこむ電流量を低減し、電流集中による破壊を防ぎ、実質的に破壊耐量を向上が図れる技術が存在する。
特開２０１１−００３７２７号公報 特開２００３−２２４１３３号公報
本発明者らは、ＬＤＭＯＳの寄生ダイオードにおける逆方向回復耐量向上に際する課題をデバイスシミュレーションにおいて抽出した。
図５は、従来のＬＤＭＯＳＦＥＴにおいて、寄生ダイオード動作に関わる平面レイアウト部位を模擬した、計算対象のプロファイル分布である。ｎ型ドリフト層内部に、部分的にｐ型給電層からなるアノード領域と、ｎ型給電層からなるカソード領域を形成した。ここで、ｎ型ドリフト層１８は、６．０Ｅ１３ｃｍ-２のボロンドープのｐ型半導体基板に２．０Ｅ１５ｃｍ-２のリンを拡散させ、ｐ-ドリフト層１９は１．０Ｅ１６ｃｍ-２のボロンを拡散させ、ｐ型給電層２０は１．０Ｅ１６ｃｍ-２のボロンを拡散させた。また、ｎ型給電層２１は１．０Ｅ１９ｃｍ-２のリンを拡散させた。ｐ型給電層２０とｎ型給電層２１の間隔は１２．０μｍとした。
図５に示す高耐圧ダイオードについて算出した逆方向回復時の等電位線（図６）、ホール分布（図７）、温度分布（図８）を示す。
逆方向回復状態は、ｐ型給電層２０に接続したアノード電極４７、周辺電極４８を０Ｖに固定した状態で、ｎ型給電層２１に接続したカソード電極４６に-３Ｖを印加して順方向電流を流した状態から、１００ｎｓでカソード電極４６を１００Ｖに上昇させることで評価した。
図７に示すように、ｐ型給電層２０の長辺方向の端部に向けてホールが流れる。
また、図６に示すように、ｐ型給電層２０の長辺方向の端部から素子分離領域２２にかけての電位勾配が急であり、電界強度が高くなっている。これはｐ型給電層と素子分離層２２の間の領域が完全に空乏化していないためである。これらにより、ｐ型給電層２０の長辺方向の端部にて電流集中し、発熱する。
図８に示すように、ｐ型給電層２０の長辺方向の端部にて集中的に温度上昇がみられており、この部位が破壊し易いと考えられる。
以上の結果から、寄生ダイオードの逆方向回復耐性の向上に関し、アノードから注入されるホール量を抑制し、また、アノード領域端部へのホール電荷量を低減することが、有効であることを本発明者らは見出した。
従って、特許文献１および特許文献２に示されるダイオードに向けた技術をＬＤＭＯＳの寄生ダイオードに適用することは、耐量向上に効果を有すると考える。
しかしながら、これら公知技術によるならば、副作用としてＭＯＳＦＥＴの電流性能の低下を招く。具体的に、アノード部位をショットキー接合化した場合、給電部の抵抗が上昇することで、ＭＯＳＦＥＴのオン抵抗が上昇し、単位サイズ当たりの性能低下、素子サイズ増加等の副作用を招く。また、アノード長とカソード長を異にした場合、素子分離領域との間にある性能に寄与しない部位、デッドスペース領域の増加を招き、単位サイズ当たりの性能低下、素子サイズ増加等の副作用を招く。
本発明の目的は、ＬＤＭＯＳＦＥＴの電流性能に副作用を及ぼすことが少なく、ＬＤＭＯＳ寄生ダイオードのアノード層からのキャリア注入量を抑え、寄生ダイオードの逆方向回復耐量を向上させることのできる半導体装置およびその製造方法を提供することにある。
本発明のＬＤＭＯＳＦＥＴは、半導体領域の表面層に、選択的にフィールド酸化膜が形成され、フィールド酸化膜が存在しない位置において、第１導電型の給電領域から形成される第１半導体領域と、反対の導電型である第２導電型のウェル領域および、その上層に形成された第１導電型および第２導電型の給電領域から形成される第２半導体領域を備えた半導体基板と、ゲート酸化膜を介して前記ウェル領域に対向するように配置されたゲート電極を有し、
上記給電領域は、長手方向端部において、フィールド酸化膜に対し、距離を空けて給電領域が形成されており、望ましくは、上記給電領域は、長手方向に、所定の間隔を置いて、断続的に形成され、本給電領域が、第１半導体領域に適用されることを特徴とする。
本発明によれば、高耐圧ＬＤＭＯＳＦＥＴの電流性能の低下を抑制し、かつ、寄生ダイオードの逆方向回復耐量を向上することが可能である。 また、従来に比べて素子サイズの縮小が可能である。
さらに、高耐圧ダイオードに適用した場合、同様に逆方向回復耐量を向上することが可能である。
高圧出力ドライバの回路図である。 高圧出力ドライバ回路、通常動作時の出力点３の電圧変化の模式図である。 従来のｐ型チャネルＬＤＭＯＳＦＥＴ構造を示す断面図である。 高圧出力ドライバ回路、特異動作時の出力点３の電圧変化の模式図である。 従来のｐ型チャネルＬＤＭＯＳＦＥＴ構造平面図であり、寄生ダイオード動作を示す部位を抽出した図である。 従来のｐ型チャネルＬＤＭＯＳＦＥＴ、寄生ダイオード、逆方向回復時の電位分布を示す図である。 従来のｐ型チャネルＬＤＭＯＳＦＥＴ、寄生ダイオード、逆方向回復時のホール分布を示す図である。 従来のｐ型チャネルＬＤＭＯＳＦＥＴ、寄生ダイオード、逆方向回復時の素子温度分布を示す図である。 本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、平面図を示す。 本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、（ａ）に図９の断面図（Ａ−Ａ’）、（ｂ）に図９の断面図（Ｂ−Ｂ’）を示す。 図１０の断面図であって、ＬＤＭＯＳＦＥＴの寄生ダイオードの逆方向回復耐量を実測する評価回路の回路図である。 本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴ構造の効果を示す実測結果を示す図である。 本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴ構造の効果、副作用の無い点を示す実測結果を示す図である。 本発明の第２実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、平面図示す。 図１４の断面図であって、本発明の第２実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、（ａ）に断面図（Ａ−Ａ’）、（ｂ）に断面図（Ｂ−Ｂ’）を示す。 本発明の第２実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴ構造の効果を示す実測結果を示す図である。 本発明の第２実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴ構造の効果、副作用の無い点を示す実測結果を示す図である。 本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、平面図を示す。 図１８の断面図であって、本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、（ａ）に断面図（Ａ−Ａ’）、（ｂ）に断面図（Ｂ−Ｂ’）を示す。 本発明の第４実施形態に係るダイオードの構造を示す図であり、平面図示す。 図２０の断面図であって、本発明の第４実施形態に係るダイオードの構造を示す図であり、（ａ）に断面図（Ａ−Ａ’）、（ｂ）に断面図（Ｂ−Ｂ’）を示す。 本発明の第５実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、平面図を示す。 図２２の断面図であって、本発明の第５実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴの構造を示す図であり、（ａ）に断面図（Ａ−Ａ’）、（ｂ）に断面図（Ｂ−Ｂ’）を示す。
以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれを逆極性としても同様の効果が期待できるものである。
図９は本発明の第１の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面図、図１０は本発明の第１の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す断面図（図９の断面図である。）である。ｎ型基板２３表面上にフィールド酸化膜を選択的に形成し、薄い濃度のｐ型ドリフト層２４をインプラ・拡散により形成する。
次に、ゲート酸化膜３２、ゲート電極３１をパターニングして形成するにより、ゲート領域を形成する。
さらに、ゲート領域に対し、ｎ型ウェル層２６をセルフアラインでインプラ、拡散させることにより、チャネル領域を形成する。更にｎ型ウェル層２６のｎ型給電層２７、ソースｐ型給電層２８、ドレインｐ型給電層２５をインプラ、拡散により形成する。
ここで、ドレインｐ型給電層２５はドレイン端部をマスクしてインプラ形成することで、ドレインｐ型給電層２５とフィールド酸化膜１１の間に、ｐ型給電層の無いスペースとしての領域３６(以下、これを「スペース」とも言う。)を設ける。また、素子分離層３０を形成する。
最後に、ｎ型ウェル給電層２７とソースｐ型給電層２８に電気的に接続したソースプラグを通してソース電極３３を形成し、ドレインｐ型給電層２５に電気的に接続したドレインプラグを通してドレイン電極３２を形成することで、本発明ポイント１を適用したｐ型チャネルＬＤＭＯＳＦＥＴが形成される。
図１２は、逆方向回復耐量を実測にて確認した結果である。
図１１に測定方法を示す。ドレイン領域端部の給電領域とフィールド酸化膜間距離をパラメータとしたＬＤＭＯＳＦＥＴに対し、ドレイン端子に、電源３９によりパルス電圧を印加する。一方、ゲート端子を短絡させたソース端子には、ＤＣ電源４０で１５０Ｖの電圧を印加する。本測定により、ＬＤＭＯＳＦＥＴの寄生ダイオード３８が、パルス電圧印加時に、順方向状態となり、順方向電流が流れ、パルス電圧が立ち下がる際、逆方向状態に推移、即ち、逆方向回復状態に陥る。
そして、本測定においては、破壊直前に流せる最大順方向電流を逆方向回復耐量とした。ドレイン領域端部の給電領域、フィールド酸化膜間の距離を増大させると逆方向回復耐量が増加することがわかる。
本結果は、寄生ダイオードのアノードとして動作するドレイン領域の給電ｐ＋層端部の濃度が減少し、順方向時に本部位から注入されるホール量が減少、逆方向回復時に本部位に集中するホール量が減少することで、電流の集中が避けられた効果である。
図１３は、本発明を適用したＬＤＭＯＳＦＥＴの電流性能の実測結果である。ドレインｐ型給電層をドレイン端部フィールド酸化膜から距離を空けて形成した場合でも、ＦＥＴ電流性能は変化しない点が確認できる。これは、ＦＥＴ全体のオン抵抗に対し、ドレイン端部の給電部位の抵抗が占める割合が非常に小さいためである。以上より、高耐圧ＬＤＭＯＳＦＥＴの電流性能に影響を及ぼすことなく、本実施例によれば、寄生ダイオードの逆方向回復耐量を向上することができる。
図１４は本発明の第２の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面、図１５は本発明の第２の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す断面図(図１４の断面図である。)である。
ｎ型基板２３表面上にフィールド酸化膜を選択的に形成し、薄い濃度のｐ型ドリフト層２４をインプラ・拡散により形成する。
次に、ゲート酸化膜３２、ゲート電極３１のパターニングにより、ゲート領域を形成する。
次に、ゲート領域に対し、ｎ型ウェル層２６をセルフアラインでインプラ、拡散させることで、チャネル領域を形成する。
更にｎ型ウェル層２６のｎ型給電層２７、ソースｐ型給電層２８、ドレインｐ型給電層２５をインプラ、拡散により形成する。
ここで、ドレインｐ型給電層２５はドレイン端部をマスクしてインプラ形成することで、ドレインｐ型給電層２５とフィールド酸化膜１１の間に、ｐ型給電層の無いスペース領域３６を設ける。
さらに、ドレイン領域中央部においても、所定の間隔を置いてマスクしてインプラ形成することで、ｐ型給電層が存在する部位と存在しない部位を交互に、断続状に形成する。そして、素子分離層３０を形成する。最後に、ｎ型ウェル給電層２７とソースｐ型給電層２８に電気的に接続したソースプラグを通してソース電極３３を形成し、ドレインｐ型給電層２５に電気的に接続したドレインプラグを通してドレイン電極３２を形成することで、本発明ポイント１を適用したｐ型チャネルＬＤＭＯＳＦＥＴが形成される。
図１６は、逆方向回復耐量を実測にて確認した結果である。
ここで、ドレイン給電層２６の幅／間隔をパラメータとして測定を実施した。ドレイン中央部給電領域において、間隔に対する幅の割合を縮小させる（つまり、スペースを増大させる。）と、逆方向回復耐量が増加することがわかる。本結果は、寄生ダイオードのアノードとして動作するドレイン領域の給電ｐ＋層の濃度が減少し、順方向時に注入されるホール量が減少、逆方向回復時に給電層に戻るホール量が減少することで、電流の集中を低減できた効果を示すものである。また、電流が集中しやすい、アノードの端部が、給電層を断続形成する事で、増加し、１つの端部当たりの集中電流量が減少、破壊耐性が向上した効果である。
図１７は、本発明を適用したＬＤＭＯＳＦＥＴの電流性能の実測結果である。ドレインｐ型給電層を断続化した場合でも、ＦＥＴ電流性能は変化しない点が確認できる。これは、ＦＥＴ全体のオン抵抗に対し、ドレインの給電部位の抵抗が占める割合が非常に小さいためである。以上より、高耐圧ＬＤＭＯＳＦＥＴの電流性能に影響を及ぼすことが実質的にないことがわかる。本実施例によれば、寄生ダイオードの逆方向回復耐量を向上する。
図１８は本発明の第３の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面、図１９は本発明の第３の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す断面図(図１８の断面図である。)である。
ｎ型基板２３の表面上にフィールド酸化膜１１を選択的に形成する。
次に、ゲート酸化膜３２、ゲート電極３１のパターニングにより、ゲート領域を形成する。
次に、ゲート領域に対し、ｐ型ウェル層４１をセルフアラインでインプラ、拡散させる事で、チャネル領域を形成する。更にｐ型ウェル層４１のｐ型給電層２８、ソースｎ型給電層２７、ドレインｎ型給電層３８をインプラ、拡散により形成する。ここで、ソース領域のｐ型給電層２８はソース端部をマスクしてインプラ形成することで、ソースｎ型給電層２７とゲート電極３１の間に、ｐ型給電層の無いスペース３６を設ける。
さらに、ソース領域中央部においても、所定の間隔を置いてマスクしてインプラ形成することで、ｐ型給電層が存在する部位と存在しない部位を交互に、断続状に形成する。
そして、素子分離層３０を形成する。最後に、ｐ型ウェル給電層２８とソースｎ型給電層２７に電気的に接続したソースプラグを通してソース電極３３を形成し、ドレインｎ型給電層３８に電気的に接続したドレインプラグを通してドレイン電極３２を形成することで、本発明ポイント１を適用したｎ型チャネルＬＤＭＯＳＦＥＴが形成される。
図２０は本発明の第４の実施例に係る高耐圧ダイオードの素子構造を示す平面、図２１は本発明の第４の実施例に係る高耐圧ダイオードの素子構造を示す断面図(図２０の断面図である。)である。ｎ型基板２３表面上にフィールド酸化膜を選択的に形成し、薄い濃度のｐ型ドリフト層２４をインプラ・拡散により形成する。
次に、ゲート酸化膜３２、ゲート電極３３をパターニング、形成する。次に、ゲート電極３１に対し、ｎ型ウェル層２６をセルフアラインでインプラ、拡散させる。更にｎ型ウェル層２６のｎ型給電層２７、アノードｐ型給電層２５をインプラ、拡散により形成する。ここで、アノードｐ型給電層２５はアノード端部をマスクしてインプラ形成することで、アノードｐ型給電層２５とフィールド酸化膜１１の間に、ｐ型給電層の無いスペース３６を設ける。さらに、アノード領域中央部においても、所定の間隔を置いてマスクしてインプラ形成することで、ｐ型給電層が存在する部位と存在しない部位を交互に、断続状に形成する。
そして、素子分離層３０を形成する。最後に、ｎ型ウェル給電層２７に電気的に接続したカソードプラグを通してカソード電極４２を形成し、アノードｐ型給電層２５に電気的に接続したアノードプラグを通してアノード電極４４を形成し、ゲート電極３１をカソード電極４２に電気的に接続することで、本発明ポイント１を適用した高耐圧ダイオードが形成される。
図２２は本発明の第５の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面、図２３は本発明の第５の実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す断面図(図２２の断面図である。)である。
ｎ型基板２３の表面上にフィールド酸化膜１１を選択的に形成する。
次に、ゲート酸化膜３２、ゲート電極３１のパターニングにより、ゲート領域を形成する。
次に、ゲート領域に対し、ｐ型ウェル層４１をセルフアラインでインプラ、拡散させる事で、チャネル領域を形成する。更にｐ型ウェル層４１のｐ型給電層２８、ソースｎ型給電層２７、ドレインｎ型給電層３８をインプラ、拡散により形成する。ここで、ソース領域のｐ型給電層２８はソース端部をマスクしてインプラ形成することで、ソースｎ型給電層２７とゲート電極３１の間に、ｐ型給電層の無いスペース３６を設ける。
そして、素子分離層３０を形成する。最後に、ｐ型ウェル給電層２８とソースｎ型給電層２７に電気的に接続したソースプラグを通してソース電極３３を形成し、ドレインｎ型給電層３８に電気的に接続したドレインプラグを通してドレイン電極３２を形成することで、本発明ポイント１を適用したｎ型チャネルＬＤＭＯＳＦＥＴが形成される。
１−１ スイッチ素子(ｎ型ＬＤＭＯＳＦＥＴ）
１−２ スイッチ素子(ｐ型ＬＤＭＯＳＦＥＴ)
３ 出力点
４−１ 負高圧電源線
４−２ 正高圧電源線
５ ｎ型半導体基板
６ ｐ型ドリフト層
７ ｐ型給電層
８ ｎ型ウェル層
９ ｐ型給電層
１０ ｎ型給電層
１１ フィールド酸化膜
１２ ゲート電極
１３ ゲート酸化膜
１４ ソース電極
１５ ドレイン電極
１６ ソース領域
１７ ドレイン領域
１８ ｎ型ドリフト層
１９ ｐ型ドリフト層
２０ ｐ型給電層
２１ ｎ型給電層
２２ 素子分離領域
２３ 高温領域
２４ ｐ型ドリフト層
２５ ｐ型給電層
２６ ｎ型ウェル層
２７ ｎ型給電層
２８ ｐ型給電層
２９ ゲート電極
３０ 素子分離領域
３１ ゲート電極
３２ ゲート酸化膜
３３ ソース電極
３４ ドレイン領域
３５ ソース領域
３６ 端部スペース
３７ ドレイン領域端部の給電領域とフィールド酸化膜間距離をパラメータとしたＬＤＭＯＳＦＥＴ
３８ 寄生ダイオード
３９ 高電圧パルス電源
４０ 高電圧ＤＣ電源
４１ ｐ型ウェル層
４２ カソード電極
４３ カソード領域
４４ アノード電極
４５ アノード領域
４６ カソード電極
４７ アノード電極
４８ 素子周辺電極

Claims (6)

  1. 半導体基板と、
    半導体基板上に存在する半導体領域の表面部分に選択的に設けられたフィールド酸化膜と、
    前記フィールド酸化膜の近傍に設けられ、かつ、p型の給電層を有するp型ドレイン層と、
    前記フィールド酸化膜の近傍に設けられ、かつ、p型の給電層(28)を有するp型のソース層と、
    ゲート酸化膜を介して、かつ、ウェル領域に対向するように設けられたゲート電極とを有し、
    前記p型の給電層には、前記半導体基板上のp型ドリフト領域上に選択的にp+層が設けられ、
    前記p型給電層の前記p+層が設けられた部分および前記p+層が設けられずに前記p型ドリフト領域が表れている部分の両方と前記ドレイン電極とが電気的に接続していることを特徴とする半導体装置。
  2. 前記p型ドリフト領域は、前記フィールド酸化膜に接して設けられ、かつ、前記フィールド酸化膜に対して前記半導体基板側に設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記p型給電層は幅よりもその幅方向と直角な長手方向の寸法の方が大きい細長い層形状となっており、そのp型給電層の両端部およびそれに近い領域には前記p+層が設けられずに前記p型ドリフト層が表れている部分とし、かつ、前記p型給電層の中間部分の領域を前記p+層が設けられた部分とすることを特徴とする請求項１記載の半導体装置。
  4. 前記p型給電層は幅よりもその幅方向と直角な長手方向の寸法の方が大きい細長い形状となっており、
    前記p+層が設けられた部分が複数あり、
    前記p+層が設けられずに前記p型ドリフト領域が表れている部分が複数あり、
    前記長手方向に向かって、前記p+層が設けられた部分と前記p+層が設けられずに前記p型ドリフト領域が表れている部分とが交互に設けられていることを特徴とする請求項１記載の半導体装置。
  5. アノード電極、ゲート電極およびカソード電極とを有し、前記ゲート電極および前記カソード電極とを電気的に接続することにより、ダイオードとして機能することを特徴とする請求項１記載の半導体装置。
  6. 前記半導体基板がSOI基板であることを特徴とする請求項１記載の半導体装置。
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