CN105378932A - 半导体装置 - Google Patents

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Abstract

在超结半导体基板(1)的正面相互分离地配置栅极焊盘电极(15)和源电极(14)。在源电极(14)的正下方形成由n源区(6)、p沟道区(5)、p接触区(9)、栅氧化膜和多晶硅栅电极构成的MOS栅结构。在栅极焊盘电极(15)正下方形成p阱区(16)。p沟道区(5)通过延伸部分(5a)与p阱区(16)连结。通过将p阱区(16)的宽度设置得比p沟道区(5)的宽度宽，能够减小由体二极管(21)的反向恢复过程中产生的反向恢复电流而引起的电压降。由此，能够防止栅绝缘膜的栅极焊盘电极(15)中央正下方的部分的击穿，防止半导体装置的击穿。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，绝缘栅型场效应晶体管(MOSFET：MetalOxideSemiconductorFieldEffectTransistor)作为MOS(金属-氧化膜-半导体)型半导体装置为公众所知。以在半导体基板上以平板状设置有MOS栅(由金属-氧化膜-半导体构成的绝缘栅)的平面栅型MOSFET为例对以往的MOS型半导体装置进行说明。图7是示出以往的平面栅型MOSFET500的构成的俯视图。图8是示出图7(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。
图7(a)中示出配置于n半导体基板(半导体芯片)51的正面的源电极61、栅极焊盘(gatepad)电极62和栅极流道(gaterunner)62a的平面布局，图7(b)中放大示出图7(a)的由矩形框B包围的部分。在图7(b)中省略图示配置于n半导体基板51的正面的栅氧化膜55、多晶硅栅电极56和层间绝缘膜59，并利用虚线示出接触孔(contacthole)60、源电极61和栅极焊盘电极62。图8(a)中示出图7(b)的剖切线X1-X1处的剖面结构。图8(b)中示出图7(b)的剖切线X2-X2处的剖面结构。图8(c)中示出图7(b)的剖切线X3-X3处的剖面结构。
如图7(a)所示，平面栅型MOSFET500在n半导体基板51的正面具备栅极焊盘电极62和源电极61。栅极焊盘电极62配置于活性区的芯片外周侧。源电极61配置于活性区的除了配置有栅极焊盘电极62的部分之外的大致整个面，并包围例如大致矩形形状的栅极焊盘电极62的三个边。栅极焊盘电极62与栅极流道62a连接，所述栅极流道62a以包围源电极61的周围的方式配置。在平面栅型MOSFET500的最外周(芯片最外周)以包围活性区的周围的方式配置耐压终端结构部。活性区为导通状态时电流流通的区域。耐压终端结构部为缓和n漂移区51a的基板正面侧的电场并保持耐压的区域。
图8(a)中示出图7(b)的沿着与栅极焊盘电极62的不与源电极61相对的一个边垂直的方向(图中横向)剖切栅极焊盘电极62的剖切线X1-X1处的剖面结构。如图8(a)所示，在栅极焊盘电极62的正下方(n漂移区51a侧)，在成为n漂移区51a的n半导体基板51的正面的表面层形成一个p阱区63。在p阱区63的内部，在基板正面侧的表面层形成一个p高浓度区64。在n半导体基板51的正面上隔着栅氧化膜55配置多晶硅栅电极56。在多晶硅栅电极56的表面上形成层间绝缘膜59，进一步地在层间绝缘膜59的表面上配置栅极焊盘电极62。
多晶硅栅电极56通过省略图示的布线与层间绝缘膜59上的栅极焊盘电极62连接。在n半导体基板51的背面的表面层配置n漏区57。此外，在n半导体基板51的背面配置与n漏区57连接的漏电极58。n半导体基板51中夹在p阱区63与n漏区57之间的部分为n漂移区51a。在p阱区63与n漂移区51a之间的界面形成pn结65a。作为寄生二极管的体二极管65由p高浓度区64、p阱区63、n漂移区51a和n漏区57构成。
图8(b)中示出图7(b)的将栅极焊盘电极62与源电极61之间的部分平行于剖切线X1-X1进行剖切的剖切线X2-X2处的剖面结构。图7(b)的栅极焊盘电极62与源电极61之间的部分是指夹在表示栅极焊盘电极62的外周的虚线和表示源电极61的外周的虚线之间的部分。如图8(b)所示，在栅极焊盘电极62与源电极61之间的部分的正下方，在n半导体基板51的表面层配置分离的多个延伸部分52a。在延伸部分52a的内部，在基板正面侧的表面层选择性地配置延伸部分54a。延伸部分52a是指配置于源电极61的正下方的后述的p沟道区52的向栅极焊盘电极62侧延伸的部分。延伸部分54a是指配置于源电极61的正下方的后述的p接触区54的向栅极焊盘电极62侧延伸的部分。
多晶硅栅电极56被配置为隔着栅氧化膜55而横跨相邻的延伸部分52a之间。在多晶硅栅电极56的表面，以横跨露在多晶硅栅电极56之间的p沟道区52的延伸部分52a和p接触区54的延伸部分54a的表面的方式配置层间绝缘膜59。在n半导体基板51的背面侧，与栅极焊盘电极62的正下方同样地，配置n漏区57和漏电极58。在p沟道区52的延伸部分52a与n漂移区51a之间的界面形成pn结65a。作为寄生二极管的体二极管65由p接触区54的延伸部分54a、p沟道区52的延伸部分52a、n漂移区51a和n漏区57构成。
图8(c)中示出图7(b)的将源电极61的芯片外周侧的部分平行于剖切线X1-X1进行剖切的剖切线X3-X3处的剖面结构。如图8(c)所示，在源电极61的正下方，在n半导体基板51的表面层配置分离的多个p沟道区52。在p沟道区52的内部，在基板正面侧的表面层分别选择性地形成n源区53和p接触区54。p接触区54以与n源区53接触的方式配置在比n源区53靠近p沟道区52的中央侧的位置。在p沟道区52的夹在n源区53与n半导体基板51之间的部分的表面上，多晶硅栅电极56被配置为隔着栅氧化膜55而横跨配置于相邻的p沟道区52的n源区53之间。
在多晶硅栅电极56的表面配置层间绝缘膜59。在层间绝缘膜59的表面配置源电极61。在层间绝缘膜59形成有接触孔60，p接触区54和n源区53通过接触孔60与源电极61电连接。在n半导体基板51的背面侧，与栅极焊盘电极62的正下方同样地，配置n漏区57和漏电极58。在p沟道区52与n漂移区51a之间的界面形成pn结65a。作为寄生二极管的体二极管65由p接触区54、p沟道区52、n漂移区51a和n漏区57构成。
如图7(b)所示，源电极61的正下方的多个p沟道区52被以条纹状的平面布局进行配置。在p沟道区52的内部，与p沟道区52以条纹状延伸的方向平行地分离地配置例如直线状的两个n源区53。在分离地配置的n源区53之间以与各n源区53接触的方式配置p接触区54。p沟道区52和p接触区54分别通过延伸部分52a、54a与栅极焊盘电极62正下方的p阱区63和p高浓度区64连结。
p沟道区52、p沟道区52的延伸部分52a和p阱区63通过以相同的杂质浓度和相同的扩散深度，利用相同的掩模进行离子注入而形成。此外，p接触区54、p接触区54的延伸部分54a和p高浓度区64通过以相同的杂质浓度和相同的扩散深度，利用相同的掩模进行离子注入而形成。
这样，在栅极焊盘电极62正下方形成的一个p阱区63与源电极61下面的多个p沟道区52连结。由此，在对平面栅型MOSFET500的漏极和源极之间施加正电压时，p沟道区52和从p阱区63与n漂移区51a之间的pn结65a扩散的耗尽层在栅极焊盘电极62正下方均匀地扩散。由此，能够抑制在栅极焊盘电极62正下方的电场集中，确保高耐压。
对平面栅型MOSFET500的体二极管65的反向恢复动作(反向恢复过程中的过剩的空穴67和电子68的运动)进行说明。图9是示出图8的平面栅型MOSFET500的体二极管65的反向恢复动作的说明图。图9(a-1)、图9(a-2)中示出在体二极管65流通有正向电流If的情况，图9(b-1)、图9(b-2)中示出在体二极管65流通有反向电流Ir的情况。此外，图9(a-1)、图9(b-1)中示出栅极焊盘电极62的正下方的载流子的运动，图9(a-2)、图9(b-2)中示出源电极61的正下方的载流子的运动。
在图9(a-1)、图9(b-1)示出的栅极焊盘电极62的正下方，如上所述由p高浓度区64、p阱区63、n漂移区51a和n漏区57构成作为寄生二极管的体二极管65。在图9(a-2)、图9(b-2)示出的源电极61的正下方，如上所述由p接触区54、p沟道区52、n漂移区51a和n漏区57构成作为寄生二极管的体二极管65。
如图9(a-1)、图9(a-2)所示，在对平面栅型MOSFET500的漏极和源极之间施加有负电压的情况下，在体二极管65流通正向电流If。通过该正向电流If，过剩的空穴67和过剩的电子68积累在n漂移区51a。另一方面，如图9(b-1)、图9(b-2)所示，如果体二极管65转变为反向恢复过程，则作为反向电流Ir，过剩的空穴67流入p沟道区52和p阱区63，过剩的电子68流入n漏区57。其结果，载流子的过剩的积累状态被解除，维持了平面栅型MOSFET500的耐压。
这样，如果在体二极管65流通反向电流Ir，则该反向电流Ir还流入到栅极焊盘电极62正下方的p阱区63和p高浓度区64。此外，流入到p阱区63和p高浓度区64的反向电流Ir从p阱区63和p高浓度区64流入到p沟道区52和p接触区54，进一步地，经由接触孔60流入到源电极61。由于在该反向电流Ir的电流通路中的电阻Rp(参照图7(b))，从而使得p阱区63的栅极焊盘电极62中央正下方的部分的电位上升。
这样，虽然由于在体二极管65流通的反向电流Ir，而使p阱区63的栅极焊盘电极62中央正下方的部分的电位上升，但是p阱区63横跨栅极焊盘电极62正下方整个区域而形成为一个区域。因此，在栅极焊盘电极62的正下方形成的体二极管65的pn结65a的表面积大，过剩的空穴67从p接触区54流入源电极61的电流通路的电阻Rp小。因此，p阱区63的栅极焊盘电极62中央正下方的部分的电位上升小。
然而，由于p阱区63和p高浓度区64在栅极焊盘电极62正下方整个区域被配置为一个区域，所以在p阱区63和p高浓度区64的杂质浓度在各自的面内存在偏差的情况下，局部地生成电阻低的部分。电流(空穴67)从周围流入该电阻低的部分，并流入与该电阻低的部分连结的p沟道区52。因此，p阱区63和p高浓度区64的电位上升，大电压被施加到夹在p阱区63与多晶硅栅电极56之间的栅氧化膜55，而具有栅氧化膜55发生绝缘击穿的隐患。
在将平面栅型MOSFET500作为开关使用的情况下，体二极管65作为续流二极管(FWD：FreeWheelingDiode)发挥功能。图10是示出连接了感性负载M的逆变器电路的动作的说明图。图10中示出逆变器电路动作中在逆变器电路流通的续流电流Io。以将串联了开关M1、M2的半桥电路并联于端子P、N之间的三相输出的逆变器电路为例进行说明。作为开关M1、M2，例如可以使用上述的平面栅型MOSFET500。在各半桥电路的开关M1、M2之间连接有感性负载M。在各开关M1、M2分别并联有续流二极管FWD。
如图10所示，如果在感性负载M和续流二极管FWD流通有续流电流Io的状态下将开关M1导通，则开关M1导通，电流IM1从开关M1流向开关M2。该电流IM1以抵消已经在续流二极管FWD和体二极管65流通的续流电流Io的方式流通，从而使续流二极管FWD和体二极管65为关断状态。在图10中，开关M1为上桥臂的MOSFET，开关M2为下桥臂的MOSFET，电流IM1为开关M1的电流，端子P为逆变器电路的正极端子，端子N为逆变器电路的负极端子。图9(a)所示的正向电流If为图10的连接了感性负载M的逆变器电路的动作中在感性负载M和续流二极管FWD流通的续流电流Io的一部分，并且是在体二极管65流通的正向电流If。
下面，作为以往的MOS型半导体装置的另一例，对将漂移层设置为交替重复地配置提高了杂质浓度的n型区和p型区而成的并列pn层的超结(SJ：SuperJunction)结构的MOSFET进行说明。图11是示出以往的超结型MOSFET600的构成的俯视图。图12是示出图11(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。图11(a)中示出在半导体基板(以下，称为超结半导体基板(半导体芯片))71的正面配置的源电极84、栅极焊盘电极85和栅极流道85a的平面布局，并用虚线示出交替重复地配置n型区(n柱(column))和p型区(p柱)而成的并列pn层(pn并列柱)74。图11(b)中放大示出图11(a)的由矩形框B包围的部分。在图11(b)中省略图示配置于超结半导体基板71的正面的栅氧化膜77、多晶硅栅电极78和层间绝缘膜82，并用虚线示出接触孔83、源电极84和栅极焊盘电极85。
图12(a)中示出图11(b)的剖切线X1-X1处的剖面结构。图12(b)中示出图11(b)的剖切线X2-X2处的剖面结构。图12(c)中示出图11(b)的剖切线X3-X3处的剖面结构。如图11(a)所示，超结型MOSFET600在超结半导体基板71的正面具备栅极焊盘电极85和源电极84。栅极焊盘电极85与栅极流道85a连接，所述栅极流道85a以包围源电极84的周围的方式配置。栅极焊盘电极85、源电极84、栅极流道85a和耐压终端结构部的平面布局与图7(a)所示的平面栅型MOSFET500的栅极焊盘电极62、源电极61、栅极流道62a和耐压终端结构部相同。
图12(a)中示出图11(b)的沿着与栅极焊盘电极85的不与源电极84相对的一个边垂直的方向(图中横向)剖切栅极焊盘电极85的剖切线X1-X1处的剖面结构。如图12(a)所示，在栅极焊盘电极85的正下方(pn并列柱74侧)，在第一n层71a上(相对于后述的n漏区80侧的相反一侧的表面上)配置交替重复地配置p柱72和n柱73而成的pn并列柱74。在pn并列柱74上配置第二n层71b。在第二n层71b的内部，在深度方向分别与pn并列柱74的各p柱72对置的位置配置贯穿第二n层71b而到达pn并列柱74的p柱72的p阱区86。p阱区86具有维持栅极焊盘电极85正下方的耐压的功能。
在p阱区86的内部，在基板正面侧的表面层选择性地配置p高浓度区87。多晶硅栅电极78被配置为隔着栅氧化膜77而横跨相邻的p阱区86之间。在多晶硅栅电极78的表面上以横跨在多晶硅栅电极78之间露出的p阱区86和p高浓度区87的表面的方式配置层间绝缘膜82。在层间绝缘膜82的表面上配置栅极焊盘电极85。多晶硅栅电极78通过省略图示的布线与栅极焊盘电极85电连接。在第一n层71a的相对于pn并列柱74侧的相反一侧的表面配置n漏区80。超结半导体基板71通过从漏极侧依次层叠n漏区80、第一n层71a、pn并列柱74和第二n层71b而构成。并配置与n漏区80连接的漏电极81。
在p阱区86和p柱72的p区与第二n层71b、n柱73和第一n层71a的n区之间的界面(用粗线示出的位置)形成pn结93。体二极管91由p高浓度区87、p阱区86、p柱72、第一n层71a和n漏区80构成。
图12(b)示出图11(b)的将栅极焊盘电极85与源电极84之间的部分平行于剖切线X1-X1进行剖切的剖切线X2-X2处的剖面结构。图11(b)的栅极焊盘电极85与源电极84之间的部分是指夹在表示栅极焊盘电极85的外周的虚线和表示源电极84的外周的虚线之间的部分。如图12(b)所示，在栅极焊盘电极85与源电极84之间的部分的正下方，在第一n层71a上，与栅极焊盘电极85的正下方同样地，依次配置pn并列柱74和第二n层71b。在第二n层71b的内部，在深度方向分别与pn并列柱74的各p柱72对置的位置配置贯穿第二n层71b而到达pn并列柱74的p柱72的延伸部分75a。
在延伸部分75a的内部，在基板正面侧的表面层选择性地配置延伸部分79a。延伸部分75a是指配置于源电极84的正下方的后述的p沟道区75的向栅极焊盘电极85侧延伸的部分。延伸部分79a是指配置于源电极84的正下方的后述的p接触区79的向栅极焊盘电极85侧延伸的部分。多晶硅栅电极78被配置为隔着栅氧化膜77而横跨相邻的延伸部分75a之间。在多晶硅栅电极78的表面以横跨在多晶硅栅电极78之间露出的p沟道区75的延伸部分75a和p接触区79的延伸部分79a的表面的方式配置层间绝缘膜82。在第一n层71a的相对于pn并列柱74侧的相反一侧，与栅极焊盘电极85的正下方同样地，配置n漏区80和漏电极81。
在p沟道区75的延伸部分75a和p柱72的p区与第二n层71b、n柱73和第一n层71a的n区之间的界面(用粗线示出的位置)形成pn结93。体二极管91由p接触区79的延伸部分79a、p沟道区75的延伸部分75a、p柱72、第一n层71a和n漏区80构成。
图12(c)中示出图11(b)的将源电极84的芯片外周侧的部分平行于剖切线X1-X1进行剖切的剖切线X3-X3处的剖面结构。如图12(c)所示，在源电极84的正下方，在第一n层71a上，与栅极焊盘电极85的正下方同样地，依次配置pn并列柱74和第二n层71b。在第二n层71b的内部，在深度方向分别与pn并列柱74的各p柱72对置的位置配置贯穿第二n层71b而到达pn并列柱74的p柱72的p沟道区75。在p沟道区75的内部，在基板正面侧的表面层分别选择性地形成n源区76和p接触区79。p接触区79以与n源区76接触的方式配置于比n源区76靠近p沟道区75的中央侧的位置。
在p沟道区75的夹在n源区76与第二n层71b之间的部分的表面上，多晶硅栅电极78被配置为隔着栅氧化膜77而横跨配置于相邻的p沟道区75的n源区76之间。在多晶硅栅电极78的表面上配置层间绝缘膜82。在层间绝缘膜82的表面上配置源电极84。在层间绝缘膜82形成有接触孔83，p接触区79和n源区76通过接触孔83与源电极84电连接。在第一n层71a的相对于pn并列柱74侧的相反一侧，与栅极焊盘电极85的正下方同样地，配置n漏区80和漏电极81。
在p沟道区75和p柱72的p区与第二n层71b、n柱73和第一n层71a的n区的界面(用粗线示出的位置)形成pn结92。体二极管91由p接触区79、p沟道区75、p柱72、第一n层71a和n漏区80构成。
配置于栅极焊盘电极85的正下方的pn并列柱74、配置于栅极焊盘电极85与源电极84之间的部分的正下方的pn并列柱74和配置于源电极84正下方的pn并列柱74被形成为一体。pn并列柱74的平面形状为条纹状，杂质浓度、形状和尺寸均相同，且同时形成。即，如图11(a)所示，以交替重复地配置p柱72和n柱73而成的条纹状的平面布局来配置pn并列柱74。
此外，如图11(b)所示，p沟道区75、n源区76和p接触区79的平面布局与图7(b)示出的平面栅型MOSFET500的p沟道区52、n源区53和p接触区54相同。栅极焊盘电极85正下方的p阱区86与源电极84正下方的p沟道区75相互通过p沟道区75的延伸部分75a连结。p阱区86以平行于p沟道区75的条纹状的平面布局进行配置，其杂质浓度、形状和尺寸与p沟道区75相同，并与p沟道区75同时形成。此外，栅极焊盘电极85正下方的p高浓度区87与源电极84正下方的p接触区79相互通过p接触区79的延伸部分79a连结。p高浓度区87以平行于p接触区79的条纹状的平面布局进行配置，其杂质浓度、形状和尺寸与p接触区79相同，并与p接触区79同时形成。
这样，在超结型MOSFET600中，为了实现芯片面内的耐压均匀化，在栅极焊盘电极85正下方，也与源电极84正下方同样地，形成pn并列柱74。与源电极84正下方的p沟道区75连结的栅极焊盘电极85正下方的p阱区86即使与p沟道区75是不同的形状，对芯片面内的耐压也基本没有影响。
此外，超结型MOSFET600与图7示出的平面栅型MOSFET500不同，没有在栅极焊盘电极85正下方整个区域配置单个p区，而是将p阱区86和p高浓度区87分别以条纹状的平面布局进行配置。因此，构成条纹的直线状的各p阱区86和各p高浓度区87的表面积分别比图7的平面栅型MOSFET500的栅极焊盘电极62正下方的p阱区63和p高浓度区64的表面积小。因此，即使p阱区86和p高浓度区87的杂质浓度存在偏差而局部地生成电阻低的部分，并且电流(作为后述反向电流Ir的空穴67)从周围流入该电阻低的部分，也能够抑制p阱区86和p高浓度区87的电位的上升。由此，施加于夹在p阱区86和多晶硅栅电极78之间的栅氧化膜77的电压小，由杂质浓度的偏差引起的栅氧化膜77的绝缘击穿被抑制。
此外，该超结型MOSFET600中的栅极焊盘电极85正下方的pn结92(体二极管91)的面积与平面栅型MOSFET500的栅极焊盘电极62正下方的pn结65a(体二极管65)的面积相比变大。因此，在体二极管91的反向恢复过程中，经由栅极焊盘电极85正下方的p阱区86和p高浓度区87而流入p沟道区75和p接触区79的空穴67的量与平面栅型MOSFET500相比变多。然而，该空穴67在各p阱区86和各p高浓度区87比较均匀地分散而流通，而不会在电阻低的特定的p阱区86和p高浓度区87集中而流通。
然而，由于超结型MOSFET600的p阱区86和p高浓度区87被配置为条纹状，因此使得电流(空穴67)的电流通路的电阻R变大(参照图11(b))。因此，超结型MOSFET600的p阱区86的栅极焊盘电极85的中央正下方的部分的电位上升变大，而具有栅氧化膜77发生绝缘击穿的隐患。
对超结型MOSFET600的体二极管91的反向恢复过程中的空穴67的运动进行说明。图13是示出图12的超结型MOSFET600的体二极管91的反向恢复动作的说明图。图13(a-1)、图13(a-2)中示出在体二极管91流通有正向电流If的情况，图13(b-1)、图13(b-2)中示出在体二极管91流通有反向电流Ir的情况。此外，图13(a-1)、图13(b-1)中示出栅极焊盘电极85正下方的载流子的运动，图13(a-2)、图13(b-2)中示出源电极84正下方的载流子的运动。
如图13(a-1)、图13(a-2)所示，如果超结型MOSFET600的体二极管91被正向偏压而流通正向电流If，则过剩的空穴67和电子68在p柱72和n柱73积累。另一方面，如图13(b-1)、图13(b-2)所示，如果体二极管91转变为反向恢复过程，则作为反向电流Ir，过剩的空穴67流入p阱区86和p沟道区75，过剩的电子68流入n漏区80。在p阱区86和p高浓度区87流通的空穴67经由p沟道区75和p接触区79流入源电极84，而流入p沟道区75的空穴67经由接触孔83流入源电极84。
在下述专利文献1中公开了具有形成有沟槽结构的MOSFET的元件区、导电区和外周区，并通过元件区外周端在导电区附近具有向外凸出的角部来确保元件耐压，同时提高反向恢复时的击穿耐量的装置。
在下述专利文献2中提出了通过在栅极焊盘电极正下方的p阱区的表面设置高浓度地添加了p型杂质的p接触区来防止栅绝缘膜的绝缘击穿的装置。
在下述专利文献3中提出了通过追加的离子注入来提高表层部的p型杂质浓度，并提高栅极焊盘电极下部的p阱区的导电性，由此防止栅绝缘膜的绝缘击穿的装置。
在下述专利文献4中提出了通过在从栅极焊盘电极正下方横跨到源电极正下方而设置的p阱区的源电极正下方的部分形成沟槽，并在该沟槽填充钨层，使该钨层与源电极连接来防止栅绝缘膜的绝缘击穿的装置。
即，在下述专利文献2～4中，通过使配置于栅极焊盘电极正下方的p阱区与配置于栅极焊盘电极的周围的源电极的端部电连接，并在体二极管进行反向恢复时将流入了p阱区的过剩的空穴抽出，从而防止栅极焊盘电极正下方的栅绝缘膜的绝缘击穿。
现有技术文献
专利文献
专利文献1：日本特开2012-164879号公报
专利文献2：日本特许第4962665号公报
专利文献3：日本特许第4962664号公报
专利文献4：日本特开平5-343692号公报
发明内容
技术问题
在图13所示的超结型MOSFET600的体二极管91的反向恢复过程中，产生由在栅极焊盘电极85正下方的p阱区86流通的电流(空穴67)与该电流流通的电流通路的电阻的乘积计算出的大小的电压。在以源电极84的电位为基准的情况下，该体二极管91的反向恢复过程中产生的电压在p阱区86的栅极焊盘电极85的中央正下方的部分变得最高。此外，在体二极管91的反向恢复过程中产生的电压施加到配置于栅极焊盘电极85正下方的夹在相邻的p阱区86之间的部分的表面上的栅氧化膜77和配置于该栅氧化膜77上的多晶硅栅电极78。进一步地，对于栅氧化膜77，除了施加有在体二极管91的反向恢复过程中产生的电压之外，还施加有对多晶硅栅电极78施加的负的栅极电压(例如，-10V左右)，因此，被施加高电压。
这样，在由于在栅氧化膜77施加有高电压而使得在栅氧化膜77内部的电场超过了栅氧化膜77的绝缘击穿强度的情况下，栅氧化膜77发生绝缘击穿。图14是示出图13的以往的超结型MOSFET600在体二极管91的反向恢复时的栅氧化膜77的绝缘击穿位置的说明图。如上所述，由于在体二极管91的反向恢复过程中产生的电压在p阱区86的栅极焊盘电极85中央正下方的部分变得最高，所以如图14所示，栅氧化膜77的绝缘击穿位置为栅极焊盘电极85的中央正下方的部分。如果栅氧化膜77发生绝缘击穿，则多晶硅栅电极78与p阱区86短路，超结型MOSFET600的栅极与源极处于短路状态，因此，超结型MOSFET600不能正常动作。
为了解决上述的现有技术的问题点，本发明的目的在于提供能够防止在体二极管的反向恢复过程中发生的栅绝缘膜的绝缘击穿的半导体装置。
技术方案
为了解决上述课题实现本发明的目的，本发明的半导体装置具有如下特征。在第一个第一导电型半导体层的第一主面上配置以沿与前述第一个第一导电型半导体层的第一主面水平的方向延伸的条纹状的平面形状交替重复地配置第一导电型柱和第二导电型柱而构成的pn并列柱。在前述pn并列柱的相对于前述第一个第一导电型半导体层侧的相反一侧的表面配置第二个第一导电型半导体层。在前述第二个第一导电型半导体层的内部，以沿与前述第一个第一导电型半导体层的第一主面水平的方向延伸的条纹状的平面形状配置第二导电型沟道区。前述第二导电型沟道区在深度方向贯穿前述第二个第一导电型半导体层而与第二导电型柱接触。在前述第二个第一导电型半导体层的内部，以与前述第二导电型沟道区条纹状延伸的第一方向平行的条纹状的平面形状配置第二导电型阱区。前述第二导电型阱区在深度方向贯穿前述第二个第一导电型半导体层而与前述第二导电型柱接触。前述第二导电型阱区的前述第一方向的一侧的端部与前述第二导电型沟道区的前述第一方向的一侧的端部连结。在前述第二导电型沟道区的内部配置第一导电型源区。在前述第二导电型沟道区的内部的比前述第一导电型源区靠近内侧的位置以沿前述第一方向延伸的直线状的平面形状配置第二导电型接触区。前述第二导电型接触区与前述第一导电型源区接触。在前述第二导电型阱区的内部以沿前述第一方向延伸的直线状的平面形状配置第二导电型高浓度区。前述第二导电型高浓度区的前述第一方向的一侧的端部与前述第二导电型接触区的前述第一方向的一侧的端部连结。在前述第二导电型沟道区的夹在前述第一导电型源区与前述第二个第一导电型半导体层之间的部分的表面上以横跨在前述第二个第一导电型半导体层上的方式隔着栅绝缘膜配置第一栅电极。在前述第一栅电极的表面配置层间绝缘膜。在前述层间绝缘膜上配置源电极。前述源电极通过前述层间绝缘膜的接触孔与前述第二导电型沟道区和前述第一导电型源区连接。在前述层间绝缘膜上的夹着前述层间绝缘膜而与前述第二导电型阱区和前述第二导电型高浓度区对置的位置，与前述源电极分离地配置栅极焊盘电极。前述栅极焊盘电极与前述第一栅电极电连接。在前述第一个第一导电型半导体层的第二主面上配置第一导电型漏区。漏电极与前述第一导电型漏区连接。前述第二导电型阱区的与前述第一方向垂直的第二方向的宽度比前述第二导电型沟道区的前述第二方向的宽度宽。
此外，本发明的半导体装置在上述发明中还具有如下特征。在前述第二导电型阱区和前述第二个第一导电型半导体层的夹在相邻的前述第二导电型高浓度区之间的部分的表面上隔着前述栅绝缘膜配置第二栅电极。在前述第二栅电极的表面配置前述层间绝缘膜。
此外，本发明的半导体装置在上述发明中还具有如下特征。在前述源电极与前述栅极焊盘电极之间配置第一个第二导电型延伸区和第二个第二导电型延伸区。前述第一个第二导电型延伸区由使前述第二导电型沟道区沿前述第一方向延伸而成的部分构成，在深度方向贯穿前述第二个第一导电型半导体层而与前述第二导电型柱接触。前述第一个第二导电型延伸区与前述第二导电型阱区的前述第一方向的一侧的端部接触而将前述第二导电型沟道区与前述第二导电型阱区连结。前述第二个第二导电型延伸区通过在前述第一个第二导电型延伸区的内部配置使前述第二导电型接触区沿前述第一方向延伸而成的部分构成。前述第二个第二导电型延伸区与前述第二导电型高浓度区的前述第一方向的一侧的端部接触而将前述第二导电型接触区与前述第二导电型高浓度区连结。在前述第一个第二导电型延伸区和前述第二个第一导电型半导体层的夹在相邻的前述第二个第二导电型延伸区之间的部分的表面上隔着前述栅绝缘膜配置第三栅电极。在前述第三栅电极的表面配置前述层间绝缘膜。前述第三栅电极将前述第一栅电极与前述第二栅电极连结。
此外，为了解决上述课题实现本发明的目的，本发明的半导体装置具有如下特征。在第一导电型漂移层的第一主面的表面层以沿与前述第一导电型漂移层的第一主面水平的方向延伸的条纹状的平面形状配置第二导电型沟道区。在前述第一导电型漂移层的第一主面的表面层以与前述第二导电型沟道区条纹状延伸的第一方向平行的条纹状的平面形状配置第二导电型阱区。前述第二导电型阱区的前述第一方向的一侧的端部与前述第二导电型沟道区的前述第一方向的一侧的端部连结。在前述第二导电型沟道区的内部配置第一导电型源区。在前述第二导电型沟道区的内部的比前述第一导电型源区靠近内侧的位置以沿前述第一方向延伸的直线状的平面形状配置第二导电型接触区。前述第二导电型接触区与前述第一导电型源区接触。在前述第二导电型阱区的内部以沿前述第一方向延伸的直线状的平面形状配置第二导电型高浓度区。前述第二导电型高浓度区的前述第一方向的一侧的端部与前述第二导电型接触区的前述第一方向的一侧的端部连结。前述第二导电型沟道区的夹在前述第一导电型源区与前述第一导电型漂移层之间的部分的表面上隔着栅绝缘膜配置第一栅电极。在前述第一栅电极的表面配置层间绝缘膜。在前述层间绝缘膜上配置源电极。前述源电极通过前述层间绝缘膜的接触孔而与前述第二导电型沟道区和前述第一导电型源区连接。在前述层间绝缘膜上的夹着前述层间绝缘膜而与前述第二导电型阱区和前述第二导电型高浓度区对置的位置，与前述源电极分离地配置栅极焊盘电极。前述栅极焊盘电极与前述第一栅电极电连接。在前述第一导电型漂移层的第二主面上配置第一导电型漏区。漏电极与前述第一导电型漏区连接。前述第二导电型阱区的与前述第一方向垂直的第二方向的宽度比前述第二导电型沟道区的前述第二方向的宽度宽。
此外，本发明的半导体装置在上述发明中还具有如下特征。在前述第二导电型阱区和前述第一导电型漂移层的夹在相邻的前述第二导电型高浓度区之间的部分的表面上隔着前述栅绝缘膜配置第二栅电极。在前述第二栅电极的表面配置前述层间绝缘膜。
此外，本发明的半导体装置在上述发明中还具有如下特征。在前述源电极与前述栅极焊盘电极之间配置第一个第二导电型延伸区和第二个第二导电型延伸区。前述第一个第二导电型延伸区由使前述第二导电型沟道区沿前述第一方向延伸而成的部分构成。前述第一个第二导电型延伸区与前述第二导电型阱区的前述第一方向的一侧的端部接触而将前述第二导电型沟道区与前述第二导电型阱区连结。前述第二个第二导电型延伸区为在前述第一个第二导电型延伸区的内部配置使前述第二导电型接触区沿前述第一方向延伸而成的部分构成。前述第二个第二导电型延伸区与前述第二导电型高浓度区的前述第一方向的一侧的端部接触而将前述第二导电型接触区与第二导电型高浓度区连结。在前述第一个第二导电型延伸区和前述第一导电型漂移层的夹在相邻的前述第二个第二导电型延伸区之间的部分的表面上隔着前述栅绝缘膜配置第三栅电极。在前述第三栅电极的表面配置前述层间绝缘膜。前述第三栅电极将前述第一栅电极与前述第二栅电极连结。
此外，本发明的半导体装置在上述发明中的特征在于，前述第二导电型高浓度区的前述第二方向的宽度比前述第二导电型接触区的前述第二方向的宽度宽。
此外，本发明的半导体装置在上述发明中的特征在于，前述第二栅电极的前述第二方向的宽度比前述第一栅电极的前述第二方向的宽度窄。
此外，本发明的半导体装置在上述发明中的特征在于，前述第二栅极电极配置于夹着前述层间绝缘膜而与前述栅极焊盘电极对置的部分的整体。
此外，本发明的半导体装置在上述发明中的特征在于，前述第二栅电极与前述第一栅电极电绝缘。
此外，本发明的半导体装置在上述发明中的特征在于，前述pn并列柱通过以与前述第一方向平行的条纹状的平面形状重复交替地配置前述第一导电型柱和前述第二导电型柱而构成。
根据上述发明，在体二极管的反向恢复过程中，能够减小对第二导电型阱区的电压变得最高的栅极焊盘电极的中央正下方的部分施加的电压。由此能够减小对栅极焊盘电极正下方的栅绝缘膜施加的电压。
技术效果
根据本发明的半导体装置，具有能够防止在体二极管的反向恢复过程中发生的栅绝缘膜的击穿的效果。
附图说明
图1是示出本发明的实施方式一的半导体装置100的构成的俯视图。
图2是示出图1(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。
图3是示出对在体二极管21的反向恢复过程中的栅极焊盘电极15中央正下方的电压Vo和栅极焊盘电极15正下方的电流I相对于时间推移的波形进行模拟的结果的特性图。
图4是示出本发明的实施方式二的半导体装置200的构成的剖面图。
图5是示出本发明的实施方式三的半导体装置300的构成的剖面图。
图6是示出本发明的实施方式四的半导体装置400的构成的剖面图。
图7是示出以往的平面栅型MOSFET500的构成的俯视图。
图8是示出图7(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。
图9是示出图8的平面栅型MOSFET500的体二极管65的反向恢复动作的说明图。
图10是示出连接了感性负载M的逆变器电路的动作的说明图。
图11是示出以往的超结型MOSFET600的构成的俯视图。
图12是示出图11(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。
图13是示出图12的超结型MOSFET600的体二极管91的反向恢复动作的说明图。
图14是示出图13的以往的超结型MOSFET600在体二极管91的反向恢复时的栅氧化膜77的绝缘击穿位置的说明图。
符号说明
1：超结半导体基板
1a：第一n层
1b：第二n层
2：p柱
3：n柱
4：pn并列柱
5：p沟道区
5a、9a：延伸部分
6：n源区
7：栅氧化膜
8、8a、8b、8c：多晶硅栅电极
9：p接触区
10：n漏区
11：漏电极
12：层间绝缘膜
13：接触孔
14：源电极
15：栅极焊盘电极
16：p阱区
17：p高浓度区
21：体二极管
22、23：pn结
30：切口
100、200、300、400：半导体装置
101：超结型MOSFET
W1：p阱区的宽度
W2：p高浓度区的宽度
W3：p沟道区的宽度
W4：p接触区的宽度
W5：栅极焊盘电极的正下方的多晶硅栅电极的宽度
W6：源电极的正下方的多晶硅栅电极的宽度
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。在以下的各实施方式中，虽然以超结型MOSFET为例进行说明，但是并不限于MOSFET，例如，也可以应用于绝缘栅型双极型晶体管(IGBT：InsulatedGateBipolarTransistor)等。
实施方式一
对实施方式一的半导体装置进行说明。图1是示出本发明的实施方式一的半导体装置100的构成的俯视图。图2是示出图1(b)的剖切线X1-X1、剖切线X2-X2和剖切线X3-X3处的剖面结构的剖面图。图1(a)中示出在超结半导体基板(半导体芯片)1的正面配置的源电极14、栅极焊盘电极15和栅极流道15a的平面布局，并利用虚线示出交替重复地配置n型区(n柱)和p型区(p柱)而成的并列pn层(pn并列柱)4。
图1(b)中放大示出图1(a)的由矩形框A包围的部分。图1(b)中省略图示配置于超结半导体基板1的正面的栅氧化膜(栅绝缘膜)7、多晶硅栅电极8和层间绝缘膜12，并利用虚线示出接触孔13、源电极14和栅极焊盘电极15。图2(a)中示出图1(b)的剖切线X1-X1处的剖面结构。图2(b)中示出图1(b)的剖切线X2-X2处的剖面结构。图2(c)中示出图1(b)的剖切线X3-X3处的剖面结构。这里，将超结型MOSFET101作为实施方式一的半导体装置100进行举例。
如图1(a)所示，超结型MOSFET101在超结半导体基板1的正面具备由金属(例如Al(铝)-Si(硅)等)形成的栅极焊盘电极15和由金属(例如Al-Si等)形成的源电极14。栅极焊盘电极15例如配置于活性区的芯片外周侧。源电极14配置于活性区的除了配置栅极焊盘电极15的部分之外的大致整个面，并包围例如大致矩形形状的栅极焊盘电极15的三个边。栅极焊盘电极15与栅极流道15a连接，栅极流道15a以包围源电极14的周围的方式配置。在超结型MOSFET101的最外周(芯片最外周)配置耐压终端结构部。
如图1(b)所示，在超结半导体基板1以从源电极14的正下方横跨至栅极焊盘电极15的正下方的方式配置有交替重复地配置p柱2和n柱3而成的pn并列柱4。p柱2和n柱3以条纹状的平面布局进行配置。在源电极14的正下方，在pn并列柱4上配置p沟道区(第二导电型沟道区)5。多个p沟道区5例如以与pn并列柱4条纹状延伸的方向平行的条纹状的平面布局进行配置。在p沟道区5的内部以与p沟道区5条纹状延伸的方向(以下，称为第一方向(长度方向))平行的直线状的平面布局来配置n源区6和p接触区9。
在栅极焊盘电极15的正下方，在pn并列柱4上以与第一方向平行的条纹状的平面布局配置p阱区(第二导电型阱区)16。在p阱区16的内部以与第一方向平行的直线状的平面布局配置p高浓度区(第二导电型高浓度区)17。栅极焊盘电极15的正下方的p阱区16和p高浓度区17分别通过延伸部分(第一、第二个第二导电型延伸区)5a、9a与源电极14的正下方的p沟道区5和p接触区9连结(电连接)。即，p阱区16和p高浓度区17分别以连接于p沟道区5和p接触区9的条纹状的平面布局进行配置。
延伸部分5a是指p沟道区5的向栅极焊盘电极15侧且平行于第一方向进行延伸的部分。延伸部分9a是指p接触区9的向栅极焊盘电极15侧且平行于第一方向进行延伸的部分。p沟道区5和p接触区9的各延伸部分5a、9a以平行于第一方向的条纹状的平面布局配置于栅极焊盘电极15与源电极14之间的部分的正下方。在图1(b)中，栅极焊盘电极15与源电极14之间的部分是指夹在表示栅极焊盘电极15的外周的虚线和表示源电极14的外周的虚线之间的部分。
图2(a)中示出图1(b)的沿着与栅极焊盘电极15的不与源电极14相对的一个边垂直的方向(图中横向)剖切栅极焊盘电极15的剖切线X1-X1处的剖面结构。如图2(a)所示，在栅极焊盘电极15的正下方(pn并列柱4侧)，在第一n层(第一个第一导电型半导体层)1a上(相对于后述的n漏区(第一导电型漏区)10侧的相反一侧的表面上)作为漂移层而配置交替重复地配置p柱(第二导电型柱)2和n柱(第一导电型柱)3而成的pn并列柱4。在pn并列柱4上配置第二n层(第二个第一导电型半导体层)1b。在第二n层1b的内部，在深度方向分别与pn并列柱4的各p柱2对置的位置配置贯穿第二n层1b而到达pn并列柱4的p柱2的p阱区16。相邻的p阱区16之间以相互不接触的方式分离地进行配置。
在p阱区16的内部，在基板正面侧的表面层选择性地配置杂质浓度比p阱区16高的p高浓度区17。p阱区16具有维持栅极焊盘电极15的正下方的耐压的功能。多晶硅栅电极(第二栅电极)8a被配置为隔着栅氧化膜7而横跨配置于相邻的p阱区16内的p高浓度区17之间。在多晶硅栅电极8a的表面上以横跨在多晶硅栅电极8a之间露出的p阱区16和p高浓度区17的表面的方式配置层间绝缘膜12。在层间绝缘膜12的表面上配置栅极焊盘电极15。
多晶硅栅电极8a通过省略图示的布线与栅极焊盘电极15电连接。在第一n层1a的相对于pn并列柱4侧的相反一侧的表面层配置n漏区10。超结半导体基板1通过从漏极侧依次层叠n漏区10、第一n层1a、pn并列柱4和第二n层1b而构成。并配置与n漏区10连接的漏电极11。在p阱区16和p柱2的p区与第二n层1b、n柱3和第一n层1a的n区之间的界面(用粗线示出的位置)形成pn结23。体二极管21由p高浓度区17、p阱区16、p柱2、第一n层1a和n漏区10构成。
图2(b)示出图1(b)的将栅极焊盘电极15与源电极14之间的部分平行于剖切线X1-X1进行剖切的剖切线X2-X2处的剖面结构。如图2(b)所示，在栅极焊盘电极15与源电极14之间的部分的正下方，在第一n层1a上，与栅极焊盘电极15的正下方同样地，依次配置pn并列柱4和第二n层1b。在第二n层1b的内部，在深度方向与pn并列柱4的p柱2对置的位置配置贯穿第二n层1b而到达p柱2的延伸部分5a。在延伸部分5a的内部，在基板正面侧的表面层选择性地配置延伸部分9a。
多晶硅栅电极(第三栅电极)8b被配置为隔着栅氧化膜7而横跨配置于相邻的延伸部分5a内的延伸部分9a之间。在多晶硅栅电极8b的表面上以横跨在多晶硅栅电极8b之间露出的p沟道区5的延伸部分5a和p接触区9的延伸部分9a的表面的方式配置层间绝缘膜12。在第一n层1a的相对于pn并列柱4侧的相反一侧，与栅极焊盘电极15的正下方同样地，配置n漏区10和漏电极11。
在栅极焊盘电极15与源电极14之间露出有层间绝缘膜12。即，在层间绝缘膜12的覆盖多晶硅栅电极8b的部分上未形成栅极焊盘电极15和源电极14。在p沟道区5的延伸部分5a和p柱2的p区与第二n层1b、n柱3和第一n层1a的n区之间的边界(用粗线示出的位置)形成pn结22。体二极管21由p接触区9的延伸部分9a、p沟道区5的延伸部分5a、p柱2、第一n层1a和n漏区10构成。
图2(c)中示出图1(b)的将源电极14的芯片外周侧的部分平行于剖切线X1-X1进行剖切的剖切线X3-X3处的剖面结构。如图2(c)所示，在源电极14的正下方，在第一n层1a上，与栅极焊盘电极15的正下方同样地，依次配置pn并列柱4和第二n层1b。在第二n层1b的内部，在深度方向与pn并列柱4的p柱2对置的位置配置贯穿第二n层1b而到达p柱2的p沟道区5。在p沟道区5的内部，在基板正面侧的表面层分别选择性地形成n源区(第一导电型源区)6和p接触区(第二导电型接触区)9。
p接触区9以与n源区6接触的方式配置于比n源区6靠近p沟道区5的内侧的位置。p接触区9的杂质浓度比p沟道区5的杂质浓度高。多晶硅栅电极(第一栅电极)8c以横跨配置于相邻的p沟道区5的n源区6之间的方式隔着栅氧化膜7配置于p沟道区5的夹在n源区6和第二n层1b之间的部分的表面上。在多晶硅栅电极8c的表面上配置层间绝缘膜12。在层间绝缘膜12的表面上配置源电极14。在层间绝缘膜12形成有接触孔13，p接触区9和n源区6通过接触孔13与源电极14电连接。
在第一n层1a的相对于pn并列柱4侧的相反一侧，与栅极焊盘电极15的正下方同样地，配置n漏区10和漏电极11。在p沟道区5和p柱2的p区与第二n层1b、n柱3和第一n层1a的n区之间的界面(用粗线示出的位置)形成pn结22。体二极管21由p接触区9、p沟道区5、p柱2、第一n层1a和n漏区10构成。
配置于栅极焊盘电极15正下方的pn并列柱4、配置于栅极焊盘电极15与源电极14之间的部分的正下方的pn并列柱4和配置于源电极14正下方的pn并列柱4形成为一体。pn并列柱4的平面形状为条纹状。p沟道区5、p沟道区5的延伸部分5a、p阱区16的底面(漏极侧的面)与pn并列柱4的p柱2接触。即，在p柱2上(源极侧的表面上)，以沿p柱2条纹状延伸的方向依次连结p沟道区5、p沟道区5的延伸部分5a和p阱区16的状态进行配置。pn并列柱4例如通过将外延生长和选择性的离子注入的组合反复进行多次而形成。
此外，如图1(b)所示，源电极14的正下方的p沟道区5通过p沟道区5的延伸部分5a而与栅极焊盘电极15的正下方的p阱区16连结。此外，源电极14的正下方的p接触区9通过p接触区9的延伸部分9a而与栅极焊盘电极15的正下方的p高浓度区17连接。栅极焊盘电极15的正下方的多晶硅栅电极8a与源电极14的正下方的多晶硅栅电极8c通过多晶硅栅电极8b电连接。
上述的p沟道区5、p沟道区5的延伸部分5a和p阱区16例如通过利用同一掩模同时进行离子注入而形成。该离子注入例如可以使用硼(B)作为掺杂物，将硼剂量设置为4×1013/cm2以上，且7×1013/cm2以下的程度，并将他们的p型区的扩散深度设置为3μm左右。此外，p接触区9、p接触区9的延伸部分9a和p高浓度区17通过利用同一掩模同时进行离子注入而形成。该离子注入例如可以使用硼作为掺杂物，将硼剂量设置为3×1015/cm2左右，并将他们的p型区的扩散深度设置为1μm左右。在图2中示意性地图示出n源区6、p接触区9和p高浓度区17，并且为了方便起见，较深地图示出n源区6、p接触区9和p高浓度区17各自的扩散深度。
n源区6只形成于源电极14的正下方。其理由如下。是因为在将n源区6从源电极14的正下方延伸到栅极焊盘电极15的正下方的情况下，层间绝缘膜12在源电极14与栅极焊盘电极15之间露出，从外部进入的电荷积累在该层间绝缘膜12的露出部而使栅极电压的阈值(Vth)局部下降。由于栅极电压的阈值(Vth)下降，使得电流变得容易流通，因此半导体装置产生热量，而产生半导体装置发生击穿的隐患。
在图1和图2中，将栅极焊盘电极15正下方的p阱区16的宽度(与第一方向垂直的第二方向(宽度方向)的宽度)W1和p高浓度区17的宽度W2分别设置为比源电极14正下方的p沟道区5的宽度W3和p接触区9的宽度W4宽(W1>W3、W2>W4)。由此，能够减小经由p阱区16和p高浓度区17而流入源电极14的电流(空穴电流)I的电流通路的电阻R，从而能够减小由电阻R产生的电压V。p阱区16和p高浓度区17合计的电阻R比p柱2的电阻小一个数量级以上。由此，能够防止在体二极管21的反向恢复过程中产生的在栅氧化膜7的栅极焊盘电极15正下方的部分的绝缘击穿。
在上述电流I的电流通路中，p阱区16和p高浓度区17合计的电阻R成为从栅极焊盘电极15的中央正下方到接触孔13的栅极焊盘电极15侧端部为止的部分的电阻(以下，称为电流通路的电阻)Ro的主要部分。其理由是因为在源电极14与栅极焊盘电极15之间的部分的正下方的p沟道区5和p接触区9的延伸部分5a、9a的长度(第一方向的宽度)短，在该部分的电阻值非常小，所以可以忽略。此外，p阱区16和p高浓度区17合计的电阻R与p阱区16的宽度W1和p高浓度区17的宽度W2的幅度大致成反比而变小。在将经由p阱区16和p高浓度区17而流入源电极14的电流(以下，称为栅极焊盘电极15正下方的电流)I固定的情况下，作为电流I与电阻R的乘积的电压V也与p阱区16的宽度W1和p高浓度区17的宽度W2的幅度大致成反比而变小。
具体说来，例如，在将p阱区16的宽度W1设置为12μm左右，将p沟道区5的宽度W3设置为8μm左右，将p高浓度区17的宽度W2设置为6μm左右，将p接触区9的宽度W4设置为4μm左右的情况下，从栅极焊盘电极15的中央正下方到接触孔13的栅极焊盘电极15侧端部为止的部分的电阻(电流通路的电阻)Ro能够比以往的结构(p阱区86的宽度W1’＝8μm，p高浓度区87的宽度W2’＝4μm)的相同部分减小30％左右。以往的结构是指栅极焊盘电极85正下方的p阱区86的宽度W1’和p高浓度区87的宽度W2’分别与源电极84正下方的p沟道区75的宽度W3’和p接触区79的宽度W4’相等的超结型MOSFET600(W1’＝W3’、W2’＝W4’：参照图11、12)。
因此，通过体二极管21的反向恢复电流能够将在p阱区16的栅极焊盘电极15的中央正下方的部分产生的电压(以下，称为栅极焊盘电极15的中央正下方的电压)Vo减小30％左右，从而能够防止栅氧化膜7的栅极焊盘电极15正下方的部分的绝缘击穿。其结果，能够防止超结型MOSFET101的栅极与源极的短路。应予说明，该栅极焊盘电极15的中央正下方的电压Vo为以在接触孔13的端部的电位为基准的电压。
在形成p阱区16和p沟道区5时将多晶硅栅电极8a和多晶硅栅电极8c用于掩模的情况下，栅极焊盘电极15正下方的多晶硅栅电极8a的宽度W5设置得比源电极14的正下方的多晶硅栅电极8c的宽度W6窄(W5<W6)。由此，能够将栅极焊盘电极15正下方的p阱区16的宽度W1和p高浓度区17的宽度W2分别设置得比源电极14正下方的p沟道区5的宽度W3和p接触区9的宽度W4宽。此外，虽然栅极焊盘电极15的中央正下方的电压Vo的减小幅度变小，但是也可以将p高浓度区17的宽度W2和p接触区9的宽度W4设置为大致相同的宽度(W2＝W4)。
下面，对上述的实施方式一的超结型MOSFET101的栅极焊盘电极15的中央正下方的电压Vo进行了验证。图3是示出对在体二极管21的反向恢复过程中的栅极焊盘电极15中央正下方的电压Vo(p阱区的电位)和栅极焊盘电极15正下方的电流I相对于时间推移的波形进行模拟的结果的特性图。该模拟是针对单位单元(由p阱区16、p沟道区5的延伸部分5a、p沟道区5和p高浓度区17、p接触区9的延伸部分9a、p接触区9以及pn并列柱4构成的部分)进行的。栅极焊盘电极15正下方的p阱区16的长度(第一方向的宽度)为1mm左右，p阱区16的从中央到端部为止的长度设置为500μm左右。图3中的单点划线表示以往的超结型MOSFET600，实线表示本发明的实施方式一的超结型MOSFET101。
如图3所示，确认了与以往的结构(单点划线)相比，本发明的结构(实线)的栅极焊盘电极15的中央正下方的电压Vo变小30％左右，能够防止栅氧化膜7的绝缘击穿。在本发明中，通过相互分离地配置p阱区16且将p阱区16的宽度W1设置得比p沟道区5的宽度W3宽，从而能够减小电流通路的电阻Ro。因此，即使在各p阱区16之间杂质浓度存在偏差的情况下，也能够防止在栅极焊盘电极15中央正下方的部分，栅氧化膜7发生绝缘击穿。
如以上所说明，根据实施方式一，通过将栅极焊盘电极正下方的p阱区的宽度设置得比源电极正下方的p沟道区的宽度宽，从而在体二极管的反向恢复过程中，能够减小对p阱区的、电压成为最高的栅极焊盘电极中央正下方的部分施加的电压。由此，能够减小对栅极焊盘电极正下方的栅绝缘膜施加的电压，因此能够防止栅氧化膜7发生绝缘击穿。
实施方式二
下面，对实施方式二的半导体装置的构成进行说明。图4是示出本发明的实施方式二的半导体装置200的构成的剖面图。实施方式二的半导体装置200的平面布局与实施方式一的半导体装置(图1)相同。图4中示出图1(b)的剖切线X1-X1处的剖面结构。该图4是图2(a)所示的剖面结构的变形例。实施方式二的半导体装置与实施方式一的半导体装置不同之处在于：不具备栅极焊盘电极15正下方的多晶硅栅电极8a。
在实施方式二中，虽然无法将多晶硅栅电极8a作为掩模形成p阱区16，但是由于在栅极焊盘电极15正下方没有多晶硅栅电极8a，所以即使p阱区16的电压上升，栅氧化膜7也不会发生绝缘击穿。此外，由于在栅极焊盘电极15正下方没有多晶硅栅电极8a，所以在栅极焊盘电极15正下方不产生由多晶硅栅电极8a引起的凹凸不平，栅极焊盘电极15的表面被平坦化。由此，能够良好地对连接于栅极焊盘电极15的引线进行超声波键合。p阱区16的形成例如可以使用新的光致抗蚀剂掩模等。
此外，也可以采用不设置栅极焊盘电极15与源电极14之间的部分的正下方的多晶硅栅电极8b的构成。应予说明，也可以采用不具备栅极焊盘电极15正下方的栅氧化膜7的构成。此外，在不设置栅极焊盘电极15与源电极14之间的部分的正下方的多晶硅栅电极8b的情况下，还可以采用也不具备栅极焊盘电极15与源电极14之间的部分的正下方的栅氧化膜7的构成。
如以上所说明，根据实施方式二能够得到与实施方式一同样的效果。
实施方式三
下面，对实施方式三的半导体装置的构成进行说明。图5是示出本发明的实施方式三的半导体装置300的构成的剖面图。实施方式三的半导体装置300的平面布局与实施方式一的半导体装置(图1)相同。图5中示出图1(b)的剖切线X1-X1处的剖面结构。该图5是图2(a)所示的剖面结构的变形例。实施方式三的半导体装置与实施方式一的半导体装置不同之处在于：将栅极焊盘电极15正下方的多晶硅栅电极8a的大小(表面积)设置为与栅极焊盘电极15相同的大小。
在实施方式三中，在栅极焊盘电极15正下方的整个区域横跨多个单位单元地配置一个多晶硅栅电极8a。在此情况下，虽然无法将多晶硅栅电极8a作为掩模形成p阱区16，但是由于不会在栅极焊盘电极15正下方产生由多晶硅栅电极8a引起的凹凸不平，所以栅极焊盘电极15的表面被平坦化。由此，能够良好地对连接于栅极焊盘电极15的引线进行超声波键合。p阱区16的形成可以与实施方式二同样地使用新的光致抗蚀剂掩模等。
如以上所说明，根据实施方式三能够得到与实施方式一同样的效果。
实施方式四
下面，对实施方式四的半导体装置的构成进行说明。图6是示出本发明的实施方式四的半导体装置400的构成的剖面图。实施方式四的半导体装置400的平面布局与实施方式一的半导体装置(图1)相同。图6中示出图1(b)的剖切线X4-X4和剖切线Y-Y处的剖面结构。图6(a)中示出图1(b)的剖切线Y-Y处的剖面结构。图6(b)中示出图1(b)的剖切线X1-X1处的剖面结构。图6(c)中示出图1(b)的剖切线X4-X4处的剖面结构。实施方式四的半导体装置与实施方式一的半导体装置不同之处在于：将配置于源电极14正下方的多晶硅栅电极8c与配置于栅极焊盘电极15正下方的多晶硅栅电极8a电分离。
例如，如图6(a)所示，通过在栅极焊盘电极15的外周部正下方的多晶硅栅电极8a形成切口30来将配置于源电极14正下方的多晶硅栅电极8c与配置于栅极焊盘电极15正下方的多晶硅栅电极8a电分离。切口30是指例如在数μm左右的长度上没有多晶硅栅电极8a的部分。切口30的长度可进行各种变更。通过设置切口30，栅极焊盘电极15正下方的多晶硅栅电极8a成为浮置电位。由此，即使配置于栅极焊盘电极15正下方的p阱区16的电压上升，由于没有对栅氧化膜7施加电压，所以栅氧化膜7也不会绝缘击穿。
在栅极焊盘电极15的正下方，在未设置切口30的部分，如图6(b)所示，与实施方式一(图2(a))同样地配置多晶硅栅电极8a。另一方面，如图6(c)所示，在设置了切口30的部分，由于未配置多晶硅栅电极8a，所以层间绝缘膜12被平坦化。应予说明，在图6中，虽然以在p阱区16上的多晶硅栅电极8a设置了切口30的情况为例进行说明，但是只要多晶硅栅电极8c与多晶硅栅电极8a电分离即可，也可以在栅极焊盘电极15与源电极14之间的部分的正下方的多晶硅栅电极8c设置切口。
此外，也可以应用实施方式三，以横跨栅极焊盘电极15正下方的整个区域的方式配置与栅极焊盘电极15相同大小的一个多晶硅栅电极8a。
如以上所说明，根据实施方式四能够得到与实施方式一同样的效果。
以上，本发明并不限于上述的实施方式，在不脱离本发明的主旨的范围内可进行各种变更。例如，在上述的各实施方式中，虽然以超结型MOSFET为例进行了说明，但是也可以应用于图7、图8所示那样的平面栅型MOSFET、超结型IGBT和平面栅型IGBT。此外，在上述的各实施方式中，虽然以pn并列柱的长度方向(pn并列柱条纹状延伸的方向)与p沟道区的长度方向(p沟道区条纹状延伸的方向)平行的情况为例进行了说明，但是也可以使pn并列柱的长度方向与第二导电型沟道区的长度方向垂直。此外，在各实施方式中，虽然将第一导电型设置为n型，将第二导电型设置为p型，但是将第一导电型设置为p型、将第二导电型设置为n型，本发明也同样成立。
产业上的可利用性
如以上所述，本发明的半导体装置可用于超结型MOS晶体管等MOS型半导体装置。

Claims (11)

1.一种半导体装置，其特征在于，具备：
第一个第一导电型半导体层；
pn并列柱，其在所述第一个第一导电型半导体层的第一主面上，以沿与所述第一个第一导电型半导体层的第一主面水平的方向延伸的条纹状的平面形状交替重复地配置第一导电型柱和第二导电型柱而构成；
第二个第一导电型半导体层，其配置于所述pn并列柱的相对于所述第一个第一导电型半导体层侧的相反一侧的表面；
第二导电型沟道区，其以沿与所述第一个第一导电型半导体层的第一主面水平的方向延伸的条纹状的平面形状配置于所述第二个第一导电型半导体层的内部，并且，在深度方向贯穿所述第二个第一导电型半导体层而与所述第二导电型柱接触；
第二导电型阱区，其以与所述第二导电型沟道区条纹状延伸的第一方向平行的条纹状的平面形状配置于所述第二个第一导电型半导体层的内部，在深度方向贯穿所述第二个第一导电型半导体层而与所述第二导电型柱接触，并且所述第二导电型阱区的所述第一方向的一侧的端部与所述第二导电型沟道区的所述第一方向的一侧的端部连结；
第一导电型源区，其配置于所述第二导电型沟道区的内部；
第二导电型接触区，其以沿所述第一方向延伸的直线状的平面形状配置于所述第二导电型沟道区的内部的比所述第一导电型源区靠近内侧的位置，并与所述第一导电型源区接触；
第二导电型高浓度区，其以沿所述第一方向延伸的直线状的平面形状配置于所述第二导电型阱区的内部，并且所述第二导电型高浓度区的所述第一方向的一侧的端部与所述第二导电型接触区的所述第一方向的一侧的端部连结；
第一栅电极，其以横跨在所述第二个第一导电型半导体层上的方式隔着栅绝缘膜配置于所述第二导电型沟道区的夹在所述第一导电型源区与所述第二个第一导电型半导体层之间的部分的表面上；
层间绝缘膜，其配置于所述第一栅电极的表面；
源电极，其配置于所述层间绝缘膜上，并通过所述层间绝缘膜的接触孔而与所述第二导电型沟道区和所述第一导电型源区连接；
栅极焊盘电极，其与所述源电极分离地配置于所述层间绝缘膜上的夹着所述层间绝缘膜而与所述第二导电型阱区和所述第二导电型高浓度区对置的位置，且与所述第一栅电极电连接；
第一导电型漏区，其配置于所述第一个第一导电型半导体层的第二主面上；和
漏电极，其与所述第一导电型漏区连接，
其中，所述第二导电型阱区的与所述第一方向垂直的第二方向的宽度比所述第二导电型沟道区的所述第二方向的宽度宽。
2.根据权利要求1所述的半导体装置，其特征在于，还具备：
第二栅电极，其隔着所述栅绝缘膜配置于所述第二导电型阱区和所述第二个第一导电型半导体层的夹在相邻的所述第二导电型高浓度区之间的部分的表面上；和
所述层间绝缘膜，其配置于所述第二栅电极的表面。
3.根据权利要求2所述的半导体装置，其特征在于，在所述源电极与所述栅极焊盘电极之间还具备：
第一个第二导电型延伸区，其由使所述第二导电型沟道区沿所述第一方向延伸而成的部分构成，在深度方向贯穿所述第二个第一导电型半导体层而与所述第二导电型柱接触，并且，与所述第二导电型阱区的所述第一方向的一侧的端部接触而将所述第二导电型沟道区与所述第二导电型阱区连结；
第二个第二导电型延伸区，其通过在所述第一个第二导电型延伸区的内部配置使所述第二导电型接触区沿所述第一方向延伸而成的部分构成，并与所述第二导电型高浓度区的所述第一方向的一侧的端部接触而将所述第二导电型接触区与所述第二导电型高浓度区连结；
第三栅电极，其隔着所述栅绝缘膜配置于所述第一个第二导电型延伸区和所述第二个第一导电型半导体层的夹在相邻的所述第二个第二导电型延伸区之间的部分的表面上；和
所述层间绝缘膜，其配置于所述第三栅电极的表面，
其中，所述第三栅电极将所述第一栅电极与所述第二栅电极连结。
4.一种半导体装置，其特征在于，具备：
第二导电型沟道区，其以沿与第一导电型漂移层的第一主面水平的方向延伸的条纹状的平面形状配置于所述第一导电型漂移层的第一主面的表面层；
第二导电型阱区，其以与所述第二导电型沟道区条纹状延伸的第一方向平行的条纹状的平面形状配置于所述第一导电型漂移层的第一主面的表面层，并且所述第二导电型阱区的所述第一方向的一侧的端部与所述第二导电型沟道区的所述第一方向的一侧的端部连结；
第一导电型源区，其配置于所述第二导电型沟道区的内部；
第二导电型接触区，其以沿所述第一方向延伸的直线状的平面形状配置于所述第二导电型沟道区的内部的比所述第一导电型源区靠近内侧的位置，并与所述第一导电型源区接触；
第二导电型高浓度区，其以沿所述第一方向延伸的直线状的平面形状配置于所述第二导电型阱区的内部，并且所述第二导电型高浓度区的所述第一方向的一侧的端部与所述第二导电型接触区的所述第一方向的一侧的端部连结；
第一栅电极，其隔着栅绝缘膜配置于所述第二导电型沟道区的夹在所述第一导电型源区与所述第一导电型漂移层之间的部分的表面上；
层间绝缘膜，其配置于所述第一栅电极的表面；
源电极，其配置于所述层间绝缘膜上，并通过所述层间绝缘膜的接触孔而与所述第二导电型沟道区和所述第一导电型源区连接；
栅极焊盘电极，其与所述源电极分离地配置于所述层间绝缘膜上的夹着所述层间绝缘膜而与所述第二导电型阱区和所述第二导电型高浓度区对置的位置，并与所述第一栅电极电连接；
第一导电型漏区，其配置于所述第一导电型漂移层的第二主面上；和
漏电极，其与所述第一导电型漏区连接，
其中，所述第二导电型阱区的与所述第一方向垂直的第二方向的宽度比所述第二导电型沟道区的所述第二方向的宽度宽。
5.根据权利要求4所述的半导体装置，其特征在于，还具备：
第二栅电极，其隔着所述栅绝缘膜配置于所述第二导电型阱区和所述第一导电型漂移层的夹在相邻的所述第二导电型高浓度区之间的部分的表面上；和
所述层间绝缘膜，其配置于所述第二栅电极的表面。
6.根据权利要求5所述的半导体装置，其特征在于，在所述源电极和所述栅极焊盘电极之间还具备：
第一个第二导电型延伸区，其由使所述第二导电型沟道区沿所述第一方向延伸而成的部分构成，并与所述第二导电型阱区的所述第一方向的一侧的端部接触而将所述第二导电型沟道区与所述第二导电型阱区连结；
第二个第二导电型延伸区，其在所述第一个第二导电型延伸区的内部配置使所述第二导电型接触区沿所述第一方向延伸而成的部分构成，并与所述第二导电型高浓度区的所述第一方向的一侧的端部接触而将所述第二导电型接触区与所述第二导电型高浓度区连结；
第三栅电极，其隔着所述栅绝缘膜配置于所述第一个第二导电型延伸区和所述第一导电型漂移层的夹在相邻的所述第二个第二导电型延伸区之间的部分的表面上；和
所述层间绝缘膜，其配置于所述第三栅电极的表面，
其中，所述第三栅电极将所述第一栅电极与所述第二栅电极连结。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第二导电型高浓度区的所述第二方向的宽度比所述第二导电型接触区的所述第二方向的宽度宽。
8.根据权利要求2、3、5、6中任一项所述的半导体装置，其特征在于，所述第二栅电极的所述第二方向的宽度比所述第一栅电极的所述第二方向的宽度窄。
9.根据权利要求2、3、5、6中任一项所述的半导体装置，其特征在于，所述第二栅电极配置于夹着所述层间绝缘膜而与所述栅极焊盘电极对置的部分的整体。
10.根据权利要求2或5所述的半导体装置，其特征在于，所述第二栅电极与所述第一栅电极电绝缘。
11.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述pn并列柱以与所述第一方向平行的条纹状的平面形状重复交替地配置所述第一导电型柱和所述第二导电型柱而构成。
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