JPH0435069A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPH0435069A JPH0435069A JP14259290A JP14259290A JPH0435069A JP H0435069 A JPH0435069 A JP H0435069A JP 14259290 A JP14259290 A JP 14259290A JP 14259290 A JP14259290 A JP 14259290A JP H0435069 A JPH0435069 A JP H0435069A
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- Japan
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- gate pad
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- 230000005669 field effect Effects 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 description 3
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の構造に係り、特に二重拡散型の
電界効果半導体装置の構造に関するものである。
電界効果半導体装置の構造に関するものである。
第４図及び第５図は、従来の二重拡散型の電界効果半導
体装置の要部断面を示すものである。
体装置の要部断面を示すものである。
二重拡散型電界効果半導体装置１は、半導体装置１表面
側の一部にゲートパッド部２を有する。
側の一部にゲートパッド部２を有する。
そのゲートパッド部２の下側を除いた半導体基板３のド
レイン領域用のＮ−型拡散領域（第１導電型拡散領域）
４の表面に、チャネル形成用のＰ型拡散領域（第２導電
型拡散領域）５が形成され、同領域５表面にソース領域
用のＮ゛型拡散領域（第１導電型拡散領域）６が形成さ
れており、前記Ｎ−型拡散領域４と、Ｎ゛型拡散領域６
で挟まれたＰ型拡ｔｌＪｉ、ＧＵＵ３Ｏ表面がチャネル
領域ＣＨになっており、このチャネル領域ＣＨの上方に
は、ゲート電極７が絶縁層８を介して形成され、Ｎ−型
拡散領域４のゲート電極７側には、ソース電極９が設け
らている。また、ゲートパッド部２の下側の半導体基板
３のＮ−型拡散領域４には、耐圧を保持するためにＰ型
拡散領域５が形成され、その」１方には、ゲート電極７
が絶縁層８を介して形成され、さらに、その上にゲーＩ
・電極７取り出し用のゲートバット部２が設けられた構
成となっている。なお、半導体基板３の裏面側には、ト
レイン電極１０が設けられている。
レイン領域用のＮ−型拡散領域（第１導電型拡散領域）
４の表面に、チャネル形成用のＰ型拡散領域（第２導電
型拡散領域）５が形成され、同領域５表面にソース領域
用のＮ゛型拡散領域（第１導電型拡散領域）６が形成さ
れており、前記Ｎ−型拡散領域４と、Ｎ゛型拡散領域６
で挟まれたＰ型拡ｔｌＪｉ、ＧＵＵ３Ｏ表面がチャネル
領域ＣＨになっており、このチャネル領域ＣＨの上方に
は、ゲート電極７が絶縁層８を介して形成され、Ｎ−型
拡散領域４のゲート電極７側には、ソース電極９が設け
らている。また、ゲートパッド部２の下側の半導体基板
３のＮ−型拡散領域４には、耐圧を保持するためにＰ型
拡散領域５が形成され、その」１方には、ゲート電極７
が絶縁層８を介して形成され、さらに、その上にゲーＩ
・電極７取り出し用のゲートバット部２が設けられた構
成となっている。なお、半導体基板３の裏面側には、ト
レイン電極１０が設けられている。
〔発明が解決しようとする課題］
ところで、このように構成された従来の二重拡散型の電
界効果半導体装置１においては、トランジスタがＯＮ状
態となった時に、電流はドレイン領域用のＮ−型拡散領
域４のうち、ゲートパッド部２の下側を除いた部分（第
２図における斜線部Ａ）でのみ流れ、したがって、チッ
プの有効面積がゲートパッド部２の下側の面積だけ削ら
れることとなり、オン抵抗が増大するという欠点を有し
、特にサイズの小さいチップにおいては、この問題が顕
著であった。
界効果半導体装置１においては、トランジスタがＯＮ状
態となった時に、電流はドレイン領域用のＮ−型拡散領
域４のうち、ゲートパッド部２の下側を除いた部分（第
２図における斜線部Ａ）でのみ流れ、したがって、チッ
プの有効面積がゲートパッド部２の下側の面積だけ削ら
れることとなり、オン抵抗が増大するという欠点を有し
、特にサイズの小さいチップにおいては、この問題が顕
著であった。
本発明は、前記背景に鑑みてなされたものであり、その
目的とするところは、トランジスタがＯＮ時のチップの
有効面積を広げ、オン抵抗を低減した二重拡散型の電界
効果半導体装置を提供することにある。
目的とするところは、トランジスタがＯＮ時のチップの
有効面積を広げ、オン抵抗を低減した二重拡散型の電界
効果半導体装置を提供することにある。
上記課題を解決するため本発明は、半導体基板３の第１
導電型拡散領域４の表面に、チャネル形成用の第２導電
型拡散領域５が形成され、同領域５の表面にソース領域
用の第１導電型拡散領域６がさらに形成されていて、前
記画策１導電型拡散領域４．６に挟まれたチャネル用域
ＣＨの上方に、ゲート電極７が絶縁層８を介して形成さ
れている二重拡散型電界効果半導体装置１において、チ
ャネル形成用の第２導電型拡散領域５と同領域５表面の
ソース領域用の第１導電型拡散領域６を、ゲートパッド
２部の下側の半導体基板３にも形成し、このゲートパッ
ド部２下側のトランジスタのソース電極９を、半導体基
板３のゲートパッド部２を除いた部分に設けたことを特
徴とするものである。
導電型拡散領域４の表面に、チャネル形成用の第２導電
型拡散領域５が形成され、同領域５の表面にソース領域
用の第１導電型拡散領域６がさらに形成されていて、前
記画策１導電型拡散領域４．６に挟まれたチャネル用域
ＣＨの上方に、ゲート電極７が絶縁層８を介して形成さ
れている二重拡散型電界効果半導体装置１において、チ
ャネル形成用の第２導電型拡散領域５と同領域５表面の
ソース領域用の第１導電型拡散領域６を、ゲートパッド
２部の下側の半導体基板３にも形成し、このゲートパッ
ド部２下側のトランジスタのソース電極９を、半導体基
板３のゲートパッド部２を除いた部分に設けたことを特
徴とするものである。
〔作用］
上記のように構成したことにより、ゲートパンＦ部２の
下側の半導体基板３にもトランジスタセルを形成するこ
とにより、ゲートパッド部２の下側の半導体基板３にも
電流の流れる経路ができ、トランジスタのＯＮ時の有効
面積が増え、オン抵抗が低減される。
下側の半導体基板３にもトランジスタセルを形成するこ
とにより、ゲートパッド部２の下側の半導体基板３にも
電流の流れる経路ができ、トランジスタのＯＮ時の有効
面積が増え、オン抵抗が低減される。
〔実施例］
第１図乃至第３図は、本発明の一実施例を示すもので、
前記従来例と異なる点は、ゲートパッド′部２の下側の
半導体基板３の構造であり、他は前記従来例と同様に構
成されている。
前記従来例と異なる点は、ゲートパッド′部２の下側の
半導体基板３の構造であり、他は前記従来例と同様に構
成されている。
ゲートパッド部２の下側の半導体基板３は、その第１導
電型拡散領域４の表面側に、チャネル形成用の第２導電
型拡散領域５と同領域５表面のソース領域用の第１導電
型拡散領域６が形成され、このゲートパッド部２の下側
のトランジスタのソス電極９が、半導体基板３のゲート
パッド部２を除く部分に設けられたものである。
電型拡散領域４の表面側に、チャネル形成用の第２導電
型拡散領域５と同領域５表面のソース領域用の第１導電
型拡散領域６が形成され、このゲートパッド部２の下側
のトランジスタのソス電極９が、半導体基板３のゲート
パッド部２を除く部分に設けられたものである。
第３図は、本発明の製法を示すもので、まず、半導体基
板３となる所定の導電型（本実施例ではＮ型４）半導体
ウェハ１１の表面に酸化膜からなる絶縁層８を形成し、
その表面側にポリシリコンから成るゲート電極７を設け
る（同図（ａ）参照）。
板３となる所定の導電型（本実施例ではＮ型４）半導体
ウェハ１１の表面に酸化膜からなる絶縁層８を形成し、
その表面側にポリシリコンから成るゲート電極７を設け
る（同図（ａ）参照）。
次に、このゲート電極７及び絶縁層８の一部をフォトリ
ソグラフィ法により除去し、チャネル形成用のＰ型不純
物層５を形成する（同図（ｂ）参照）。
ソグラフィ法により除去し、チャネル形成用のＰ型不純
物層５を形成する（同図（ｂ）参照）。
さらに、Ｐ型不純物層５を保護する様にレジストマスク
１２を形成し、その窓からソース電極用のＮ型不純物層
６を形成する。この時、最終的にゲートバント部２の下
となるトランジスタ部には、前記レジストマスク１２を
形成する必要はない（同図（Ｃ）参照）。次に、保護用
のレジストマスク１２を除去し、中間絶縁膜８を形成し
、ソース電極９を形成する。この時、ゲートパッド部２
では、この電極がゲート電極取り出し用の電極であるゲ
ートパッド部２となり、ゲートパッド部２の周辺に形成
された電極が、ゲートパッド部２下側のトランジスタの
ソース電極９となる（同図（ｄ）参照）。最後にパンシ
ヘーション膜、ドレインｆｊｆｆｆｉｌＯを設ジノで製
造が完了する。
１２を形成し、その窓からソース電極用のＮ型不純物層
６を形成する。この時、最終的にゲートバント部２の下
となるトランジスタ部には、前記レジストマスク１２を
形成する必要はない（同図（Ｃ）参照）。次に、保護用
のレジストマスク１２を除去し、中間絶縁膜８を形成し
、ソース電極９を形成する。この時、ゲートパッド部２
では、この電極がゲート電極取り出し用の電極であるゲ
ートパッド部２となり、ゲートパッド部２の周辺に形成
された電極が、ゲートパッド部２下側のトランジスタの
ソース電極９となる（同図（ｄ）参照）。最後にパンシ
ヘーション膜、ドレインｆｊｆｆｆｉｌＯを設ジノで製
造が完了する。
このように構成したことにより、ゲーＩ・パノド部２の
下側の半導体基板３にもトランジスタセルを形成するこ
とにより、ゲートパッド部２の下側の半導体基板３にも
電流の流れる経路ができ、１〜ランジスクがＯＮ状態の
時の有効面積が増え、オン抵抗が低減される。
下側の半導体基板３にもトランジスタセルを形成するこ
とにより、ゲートパッド部２の下側の半導体基板３にも
電流の流れる経路ができ、１〜ランジスクがＯＮ状態の
時の有効面積が増え、オン抵抗が低減される。
本発明の構成によれば、ゲートバット部の下の半導体基
板にも１〜ランジスタセルを形成することにより、ゲー
トバット部の下の半導体基板にも電流の流れる経路がで
き、トランジスタのＯＮ時の有効面積が増え、オン抵抗
が低減される。
板にも１〜ランジスタセルを形成することにより、ゲー
トバット部の下の半導体基板にも電流の流れる経路がで
き、トランジスタのＯＮ時の有効面積が増え、オン抵抗
が低減される。
第１図は本発明の第１の実施例を示す構造断面図、第２
図は同上の平面図、第３図（ａ）〜（ｄ）は同上の製造
方法を示す構造断面図、第４図は従来の重拡散型電界効
果型半導体装置を示す構造断面図、第５図は同上のトラ
ンジスタセル時の電流が流れる領域を示した構造断面図
ある。 １−二重拡散型電界効果型半導体装置 ２−ゲートバット部 半導体基板 第１導電型拡散領域 第２導電型拡散領域 ゲート電極 絶縁層 ソース電極 チャネル領域
図は同上の平面図、第３図（ａ）〜（ｄ）は同上の製造
方法を示す構造断面図、第４図は従来の重拡散型電界効
果型半導体装置を示す構造断面図、第５図は同上のトラ
ンジスタセル時の電流が流れる領域を示した構造断面図
ある。 １−二重拡散型電界効果型半導体装置 ２−ゲートバット部 半導体基板 第１導電型拡散領域 第２導電型拡散領域 ゲート電極 絶縁層 ソース電極 チャネル領域
Claims (1)
- （１）第１導電型半導体基板の表面に、チャネル形成用
の第２導電型拡散領域が形成され、同領域の表面にソー
ス領域用の第１導電型拡散領域がさらに形成されていて
、前記両第１導電型拡散領域に挟まれたチャネル用域の
上方に、ゲート電極が絶縁層を介して形成されている二
重拡散型の電界効果半導体装置において、チャネル形成
用の第２導電型拡散領域と同領域表面のソース領域用の
第１導電型拡散領域を、ゲートパッド部下側の半導体基
板にも形成し、このゲートパッド部下側のトランジスタ
のソース電極を、半導体基板のゲートパッド部を除いた
部分に設けたことを特徴とする二重拡散型の電界効果半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14259290A JPH0435069A (ja) | 1990-05-31 | 1990-05-31 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14259290A JPH0435069A (ja) | 1990-05-31 | 1990-05-31 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435069A true JPH0435069A (ja) | 1992-02-05 |
Family
ID=15318893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14259290A Pending JPH0435069A (ja) | 1990-05-31 | 1990-05-31 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435069A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768858A1 (fr) * | 1997-09-22 | 1999-03-26 | Sgs Thomson Microelectronics | Structure de plot de grille d'un transistor vertical de type mos ou igbt |
| JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007305751A (ja) * | 2006-05-10 | 2007-11-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2013251513A (ja) * | 2012-06-04 | 2013-12-12 | Toshiba Corp | 半導体装置 |
| CN105378932A (zh) * | 2014-01-16 | 2016-03-02 | 富士电机株式会社 | 半导体装置 |
-
1990
- 1990-05-31 JP JP14259290A patent/JPH0435069A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768858A1 (fr) * | 1997-09-22 | 1999-03-26 | Sgs Thomson Microelectronics | Structure de plot de grille d'un transistor vertical de type mos ou igbt |
| JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007305751A (ja) * | 2006-05-10 | 2007-11-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2013251513A (ja) * | 2012-06-04 | 2013-12-12 | Toshiba Corp | 半導体装置 |
| CN105378932A (zh) * | 2014-01-16 | 2016-03-02 | 富士电机株式会社 | 半导体装置 |
| EP3007231A4 (en) * | 2014-01-16 | 2017-02-15 | Fuji Electric Co., Ltd. | Semiconductor device |
| US9620595B2 (en) | 2014-01-16 | 2017-04-11 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN105378932B (zh) * | 2014-01-16 | 2017-10-31 | 富士电机株式会社 | 半导体装置 |
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