JP2005150348A - 半導体装置 - Google Patents

Abstract

【課題】ＭＯＳ構造の縦型半導体装置において、低オン抵抗化し、耐圧低下を抑制し、アバランシェ耐量を向上し、逆回復耐量を向上できる半導体装置を提供する。
【解決手段】ソース電極１１下だけでなくゲートパッド用電極１２下にもストライプ状のｐベース領域３およびｎ⁺ ソース領域４を形成して、活性領域を広げて、オン抵抗の低減と、アバランシェ耐量および逆回復耐量の向上を図る。
【選択図】 図１

Description

本発明は金属（Ｍ）−酸化膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称す）、絶縁ゲート型バイボーラトランジスタ（以下、ＩＧＢＴと称す）等の半導体装置に係わり、特に半導体基板の両面に設けられた電極間に主電流が流れる縦型の半導体装置に関する。

一般に、パワー半導体装置には半導体基板の両面に設けられた電極間に主電流が流れる縦型の半導体装置が多用されている。この縦型の半導体装置として縦型ＭＯＳＦＥＴを例に挙げて説明する。
図２３は、従来のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。ここでは、活性部及びゲート電極の部分を示した。以下の説明において、第１導電型をｎ型、第２導電型をｐ型とし、逆としても構わない。また、導電型の肩に付けた−は不純物濃度が低いことを表し、＋は高いことを表す。
この縦型ＭＯＳＦＥＴでは、ドレイン電極６０を固着した低抵抗のｎ⁺ ドレイン層５１上に電圧支持層となる高抵抗ｎ^- ドリフト層５２が配置され、このｎ^- ドリフト層５２上に選択的にｐベース領域５３とこのｐベース領域５３と部分的に繋がり、ゲートパッド用電極６２下に形成されるｐ領域７１が形成され、ｐベース領域５３の表面層に選択的にｎ⁺ ソース領域５４が形成されている。ｎ⁺ ソース領域５４とｎ^- ドリフト層５２に挟まれたｐベース領域５３上にゲート絶縁膜５６を介してポリシリコン膜７０からなるゲート電極５７が形成され、ｐベース領域５３内にｐベース領域５３より不純物濃度が高く拡散深さが深いｐ⁺ ウェル領域５５が形成され、ｎ⁺ ソース領域５４上とｐ⁺ ウェル領域５５上にソース電極６１が形成される。ｐ領域７１はｐ領域コンタクトホール７４を介してソース電極６１と接続する。前記のｐ領域７１上に絶縁膜７２を介して前記ゲート電極５７が延在して接続するポリシリコン膜７０の導電体７３が形成され、この導電体７３上に、ソース電極６１と離してゲートパッド用電極６２が固着される。このゲートパッド用電極６２はゲートボンディングワイヤで図示しない外部ゲート端子と接続する。

前記ｐ⁺ ウェル領域５５は、ｐベース領域５３のソース電極６１と接触する表面の接触抵抗を低減させ、さらに寄生トランジスタ（ｎ⁺ ソース領域５４−ｐベース領域５３−ｎ^- ドリフト領域５２で形成されるｎｐｎトランジスタのこと）の動作を抑制して、アバランシェ耐量を向上させる働きをする。
図２４は、図２３の縦型ＭＯＳＦＥＴのチップの平面図である。この平面図はゲートパッド用電極６２、ゲート電極５７、ゲート配線６４、ソースコンタクトホール５９、ｐ領域コンタクトホール７４などが示されている。また、Ｄ部の詳細図が図２３である。
図２４で示すようにゲート電極５７のチップ外周側はポリシリコン膜７０で形成されたゲート配線６４と接続し、図２３で示すようにゲート電極５７のゲートパット６２側はポリシリコン膜７０で形成されたゲート配線６４でポリシリコン膜７０の導電体７３と最短距離で接続する。この導電体７３は前記したようにゲートパッド用電極６２と接続する。

また、前記した縦型半導体装置の他に、耐圧とオン抵抗とのトレードオフ関係を改善し、高速スイッチングを可能にするために、耐圧Ｖｂｒ（Ｖ）の縦型半導体装置の電圧支持層の抵抗率ρ（Ω・ｃｍ）を、−５．３４＋０．０３１６Ｖｂｒ＜ρ＜−１．８６＋０．０５０９Ｖｂｒで定まる範囲とし、更に、高比抵抗のｎ^- ドリフト層の表面露出部であるｎ^- 表面領域１４（１４は特許文献１での符号）の表面形状をｐウェル領域で囲まれたストライプ状とし、ｎ⁺ ソース領域を含むｐウェル領域に対するｎ^- 表面領域の面積を０．０１〜０．２の範囲とすることが開示されている（特許文献１）。
また、この半導体装置でガードリングの本数ｎを耐圧Ｖｂｒ（Ｖ）／１００以上とし、間隔を１μｍ以下とすることで、耐圧を改善できることが示されている（特許文献２）
また、ＭＯＳＦＥＴで、ゲートパッド用電極に隣接するソース電極下のソース領域を除去することで、高周波動作時にこの箇所に電流が集中して素子破壊を起こすことを防止し、高周波で安定な動作を確保できることが開示されている（特許文献３）。
尚、これらのいずれの特許文献でも、ゲートパット直下にはセルは形成されていない。
特開２００２−３６８２１５号公報 図１ 特開２００３−８０１４号公報 図１９ 特開平４−６９４３５号公報 図１

前記の図２３、図２４において、ゲートパッド用電極６２直下はｐ領域７１とｎ^- ドリフト層５２でｐｎダイオードが構成されている。最近、ＭＯＳＦＥＴチップの小型化が進み、ゲートパッド用電極６２のチップに占める比率が大きくなってきており、特に小さいチップサイズのものにおいては、その比率が高くなる。これは、ボンディングワイヤが接続するゲートパッド用電極６２の面積は、チップの大きさに依らず、ボンディングワイヤの太さなどから所定の面積が必要となるためである。
主電流が流れないゲートパッド用電極６２直下のｐ領域７１のチップに占める比率が高くなると、小さいチップサイズほど、通電面積が減少し、オン抵抗が増大する。
また、ゲートパッド用電極６２直下のｐ領域７１は、ｐ⁺ ウェル領域５５と同一のドーズ量のイオン注入と同一条件のアニールで形成されるが、ｐ領域７１のイオン注入面積がｐベース領域のイオン注入面積より数十倍大きいために、イオン注入で導入される不純物がアニールによって深さ方向に進む量が多くなり、ｐ領域７１の拡散深さがｐ⁺ ウェル領域５５よりも深くなる。そのため、このゲートパッド用電極６２直下のｎ^- ドリフト層５２の幅が狭くなる。

ｎ^- ドリフト層５２の幅が狭くなると、この箇所で空乏層が詰まり、電界強度が高くなり、耐圧低下を起こす。また、大きなアバランシェ電流が流れて破壊し易くなり、アバランシェ耐量が低下する。
また、図２３、図２４に示すように、ゲート電極５７のチップ外周部側Ｅとゲートパッド用電極側Ｆの両方がポリシリコン膜７０で形成されたゲート配線６４を介してゲートパッド用電極６２と接続しているので、ターンオフ動作で、ゲート逆バイアス電圧はゲートパッド用電極６２に近い側のゲート電極５７に高い電圧が印加され、ゲートパッド用電極６２から遠い側のチップ外周のゲート電極５７には低い電圧が印加される。そのため、ゲートパッド用電極６２から遠い箇所にターンオフ動作が遅れて、アバランシェ電流が集中し、アバランシェ耐量が低下する。またゲート配線６４が抵抗の高いポリシリコン膜７０で形成されていることが、この現象を増長する。

また、ソース・ドレイン間が逆バイアスされたとき、ｐベース領域５３（ｐ⁺ ウエル領域５５も含む）とｎ^- ドリフト層５２で構成されるｐｎダイオードと、ゲートパッド用電極６２直下の前記したｐｎダイオードに順電流が流れ、ＭＯＳＦＥＴが順阻止状態になったとき、これらのｐｎダイオードが逆バイアスされて、逆回復電流が流れる。チップに占めるゲートパッド用電極６２の面積が大きいと、ゲートパッド用電極６２直下のｐｎダイオードに流れる逆回復電流Ｉｒ１は、ｐベース領域５３とｎ^- ドリフト領域５２で構成されるｐｎダイオードに流れる逆回復電流Ｉｒ２より大きくなる。この大きな逆回復電流Ｉｒ１は、ｐ領域７１の直上にあるゲートパッド用電極６２に抜けずにｐ領域７１の周辺部に形成されたｐ領域コンタクトホール７４を経由してソース電極６１に流れ出すため、ｐ領域７１とソース電極６１が接触するｐ領域コンタクトホール７４の電流密度が増大して、この箇所が破壊し易くなる。また、大きな逆回復電流Ｉｒ１と回路のインダクタンスにより過大な飛躍逆電圧がｐ領域７１とｎ^- ドリフト層５２の接合に印加されて破壊され易くなる。また、逆回復損失の増大も破壊を招く要因となる。つまり、逆回復耐量が低下することになる。

この発明の目的は、前記の課題を解決して、低オン抵抗化し、耐圧低下を抑制し、アバランシェ耐量を向上し、逆回復耐量を向上できる半導体装置を提供することにある。

前記の目的を達成するために、第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記耐圧支持層に挟まれた前記第二導電型ベース領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、該ゲートパッド用電極と前記ゲート電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成する構成とする。

また、第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記第二導電型ベース領域を貫通し、前記耐圧支持層に達するトレンチと、該トレンチの壁面に配置されたゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、ゲート電極とゲートパッド用電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成する構成とする。

また、前記第二導電型ベース領域の平面形状が、ストライプ状であるとよい。
また、前記第一導電型ソース領域の平面形状が、ストライプ状であるとよい。
また、互いに対向する前記ソース電極端と前記ゲートパッド用電極端の間下に位置する前記第二導電型ベース領域の表面層に、前記第一導電型ソース領域を形成しないとよい。 また、前記ゲートパッド用電極と対向し、前記ソース電極下に配置される前記第一導電型ソース領域の先端と前記ソース電極端との距離が２μｍ以上とするとよい。
また、前記第一導電型ソース領域の先端と前記ソース電極端との距離が１５μｍ以上とするとさらによい。
また、前記ゲートパッド用電極と対向し、前記ソース電極下に配置される前記第一導電型ソース領域の先端と前記ゲートパッド用電極と対向する前記ソース電極端の間で、前記第二導電型ベース領域と前記ソース電極を接続するとよい。

また、前記ゲートパッド用電極直下に前記ソース電極を延在させ、該延在させたソース電極に前記第二導電型ベース領域と前記第一導電型ソース領域の表面を接続させるとよい。

この発明によれば、ゲートパッド用電極直下にＭＯＳＦＥＴのセル構造が形成されるために、同じチップサイズでも活性領域は増加しているので、オン抵抗が低減できる。特にチップサイズが小さくなると、ゲートパッド用電極のチップに占める比率が大きくなるため、この発明が有効となる。
一方、ゲートパッド用電極直下までｐベース領域が形成されるため、ゲートパッド用電極直下での耐圧を向上できる。また、アバランシェ電流はチップ全体に均一に流れ、アバランシェ耐量を向上することが出来る。
また、逆回復時において、ゲートパッド用電極直下の各ｐベース領域からドレイン電極に流れ出す逆回復電流密度（ドレイン電極とｐベース領域が接触する箇所の電流密度のこと）は、ドレイン電極直下の各ｐベース領域からドレイン電極に流れ出す逆回復電流密度と同一となり、従来構造に比べてその電流密度は小さく、破壊し難くなり、逆回復耐量を向上させることができる。

この発明の実施の形態は、ＭＯＳ構造の縦型半導体装置において、通常デッドスペースとなっているゲートパッド用電極下にストライプ状のセルを形成して、活性領域を広げたことである。活性領域を広げることでオン抵抗の低減を図ることができる。

図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置は、プレーナー型のｎチャネル縦型ＭＯＳＦＥＴであり、同図（ａ）は、活性部およびゲートパッド用電極部の要部である。また、ＭＯＳＦＥＴのチップには、主に周辺領域に耐圧を保持するガードリング、フィールドプレートといった耐圧構造が設けられているが、発明に係わる部分ではないため図１では描かれていない。
この縦型ＭＯＳＦＥＴでは、ドレイン電極１０が固着した低抵抗のｎ⁺ ドレイン層１上に電圧支持層となる高抵抗ｎ^- ドリフト層２が配置され、このｎ^- ドリフト層２上に選択的にｐベース領域３が形成され、このｐベース領域３の表面層に選択的にｎ⁺ ソース領域４が形成されている。ｎ⁺ ソース領域４とｎ^- ドリフト層２に挟まれたｐベース領域３上にゲート絶縁膜６を介してゲート電極７が形成され、ｎ⁺ ソース領域４上とｐベース領域３上にソース電極１１とこのソース電極１１と離れてゲートパッド用電極１２が形成されている。このゲートパッド用電極１２はゲートボンディングワイヤで図示しない外部ゲート端子と接続するため、パッシベーション膜が除かれ、一部表面が露出したゲートパッドを有する。本発明では、少なくともゲートパッドとゲートパッド用電極との間の下にＭＯＳＦＥＴのセル構造が形成されている。そして、更に、活性領域を増加させるためには、ゲートパッドの下にもＭＯＳＦＥＴのセル構造を形成するのが望ましい。

また、ソース電極１１との接触抵抗を低減させ、寄生トランジスタの動作を抑制するためにｐ⁺ ウェル領域５が形成られている。前記のｐベース領域３、ｎ⁺ ソース領域４、ゲート絶縁膜６およびゲート電極７でストライプ状のセルが構成されている。
この構造では、ゲートパッド用電極１２直下にＭＯＳＦＥＴのセル部が形成されるため、主電流がこのゲートパッド用電極１２直下にも流れ、活性領域が増大するので、つぎに説明するようにオン抵抗（Ｒｏｎ）を低減できる。
図２は、チップサイズとオン抵抗Ｒｏｎ及びオン抵抗Ｒｏｎの改善率（％）の関係を示す図である。横軸はチップサイズ、左側縦軸はオン抵抗Ｒｏｎ、右側縦軸はオン抵抗Ｒｏｎの改善率（％）である。また、比較のために、図２３の従来構造についても示した。
図３は、ゲートパッド用電極とソース電極の面積比（％）とオン抵抗Ｒｏｎ改善率（％）の関係を示す図である。横軸はゲートパッド用電極とソース電極の面積比（％）、縦軸はオン抵抗Ｒｏｎ改善率（％）である。ここでＲｏｎ改善率とは、ゲートパット１２直下にセルを形成しない従来構造の場合のオン抵抗Ｒｏｎ１、ゲートパッド用電極１２直下にセルを形成した場合のオン抵抗Ｒｏｎ２としたとき、Ｒｏｎ改善率は（（Ｒｏｎ１−Ｒｏｎ２）／Ｒｏｎ１）×１００（％）で表す。

チップサイズを小さくする程、従来の構造のＭＯＳＦＥＴのものより、本発明のＭＯＳＦＥＴは、Ｒｏｎの上昇が小さく、Ｒｏｎの改善率が大きくなる。
また、ゲートパッド用電極１２直下のｐベース領域３は、ソース電極１１直下のｐベース領域３と拡散深さが同じであり、ゲートパッド用電極１２直下のｎ^- ドリフト層２の幅が従来構造に比べて広いため、耐圧を向上させることができる。
また、ＭＯＳＦＥＴのターンオフ時に、ゲートパッド用電極１２直下の寄生ｐｎダイオードに流れる逆回復電流ＩR は、面積の小さなｐベース領域３からソースコンタクトホール９を介してソース電極１１へ流れるため、従来構造のようにソース電極に大きな逆回復電流ＩR が流れることがなく、破壊し難くなり、逆回復耐量を向上させることができる。 図４は、図１のチップの平面図である。ここではゲートパッド用電極１２、ソース電極１１、ゲート配線１４、ゲート電極７、ゲートコンタクトホール１３およびソースコンタクトホール９の配置を示す。ゲートパッド用電極１２とゲート電極７はチップの外周部に配置された抵抗値が低い金属（アルミ・シリコン）膜のゲート配線１４で接続している。そのため、ゲート逆バイアス電圧が、各ゲート電極７に均一に印加されるため、アバランシェ電流が均一に流れて、アバランシェ耐量を向上させることができる。同図のＡ部の詳細が図１（ａ）である。

図５は、本発明品と従来品のアバランシェ耐量を示す図である。前記したように、本発明品は、従来品より、アバランシェ破壊電流値Ｉａｖが高くなる。
また、図１のゲート電極７の幅が狭くなった場合のチップ全体の平面図について説明する。
図６は、ゲート電極幅が狭くなった場合のチップの平面図である。この図は、ゲート電極７が微細化され、ゲート電極７の幅が３μｍ程度以下になった場合のゲート電極７、ゲート配線１４とのゲートコンタクトホール１３ａの配置図である。ゲート電極７の幅が狭いために、ゲート電極７の終端で、ゲート配線１４と接触する部分のゲート電極７の幅を広くして、ゲート電極７とゲート配線１４を大きなゲートコンタクトホール１３ａを介して確実に接続できるようにする。

図７は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置は、プレーナー型のｎチャネル縦型ＭＯＳＦＥＴであり、同図（ａ）は、活性部およびゲートパッド用電極部の要部平面図である。
図１との違いは、ｐ⁺ ウェル領域５の代わりにｐベース領域３より拡散深さが浅く、表面濃度は高いｐ⁺ コンタクト領域１５を形成した点である。この構造においても図１と同様の効果が得られる。
また、図１と比較して、ｎ^- ドリフト層２の幅が広くなるので、耐圧の向上とアバランシェ耐量の向上をさらに図ることができる。また、同じ幅にした場合は低オン抵抗化を図ることができる。

図８は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置は、トレンチ型のｎチャネル縦型ＭＯＳＦＥＴであり、同図（ａ）は、活性部およびゲートパッド用電極部の要部平面図である。
図１との違いは、ゲート構造がプレーナー型ではなくトレンチ型である点である。図中の符号１６は溝（トレンチ）であり、その他の符号は図１と同じである。ゲート電極７はポリシリコンを溝１６に充填して形成される。この構造においても図１と同様の効果を得ることができる。
図１、図７、図８では、ゲートパッド用電極１２とソース電極１１の間は層間絶縁膜８か露出しており、上層に金属がないために、水素イオン等が露出した層間絶縁膜８に多く収集され、この近傍のゲート絶縁膜６直下のｐベース領域３表面に電子が誘起される場合がある。このため、ｎ⁺ ソース領域４がこの部分にあると、この部分のＭＯＳＦＥＴはゲートしきい値電圧が低くなり、極端に低くなるとデプレッション型のＭＯＳＦＥＴのようになる。

これを解決する方法をつぎに説明する。

図９は、この発明の第４実施例の半導体装置の要部断面図である。この図は、図１に相当する図であり、図１との違いは、ゲートパッド用電極１２とソース電極１１に挟まれ、層間絶縁膜８が露出した箇所近傍にｎ⁺ ソース領域４を形成しない点であり、ゲートパッド用電極端１２ａから離して、ゲートパッド用電極１２下にｎ⁺ ソース領域４を形成し、ソース電極端１１ａから離して、ソース電極１１下にｎ⁺ ソース領域４を形成した点である。
層間絶縁膜８が露出した箇所近傍のｎ⁺ ソース領域４を削除することで、この箇所から進入する水素イオンが層間絶縁膜８に多く収集されたとしても、ｎ⁺ ソース領域４がないため、ＭＯＳＦＥＴの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。

図１０は、この発明の第５実施例の半導体装置の要部断面図である。この図は、図７に相当する図であり、図７との違いは、ゲートパッド用電極１２とソース電極１１に挟まれ、層間絶縁膜８が露出した箇所近傍にｎ⁺ ソース領域４を形成しない点であり、ゲートパッド用電極端１２ａから離して、ゲートパッド用電極１２下にｎ⁺ ソース領域４を形成し、ソース電極端１１ａから離して、ソース電極１１下にｎ⁺ ソース領域４を形成した点である。
前記と同様に、層間絶縁膜８が露出した箇所近傍のｎ⁺ ソース領域４を削除することで、この箇所から侵入する水素イオンが層間絶縁膜８に多く収集されたとしても、ｎ⁺ ソース領域４がないため、ＭＯＳＦＥＴの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。

図１１は、この発明の第６実施例の半導体装置の要部断面図である。この図は、図８に相当する図であり、図８との違いは、ゲートパッド用電極１２とソース電極１１に挟まれ、層間絶縁膜８が露出した箇所近傍にｎ⁺ ソース領域４を形成しない点であり、ゲートパッド用電極端１２ａから離して、ゲートパッド用電極１２下にｎ⁺ ソース領域４を形成し、ソース電極端１１ａから離して、ソース電極１１下にｎ⁺ ソース領域４を形成した点である。
前記と同様に、層間絶縁膜８が露出した箇所近傍のｎ⁺ ソース領域４を削除することで、この箇所から進入する水素イオンが層間絶縁膜８に多く収集されたとしても、ｎ⁺ ソース領域４がないため、ＭＯＳＦＥＴの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。

図１２は、前記した図９の縦型ＭＯＳＦＥＴのソース電極端とｎ⁺ ソース領域端の距離とＶＧＳ劣化時間の関係を示す図である。
ソース電極端１１ａとｎ⁺ ソース領域４端およびゲートパッド用電極端１２ａとｎ⁺ ソース領域４端の距離をＬとする。
定格電圧９００Ｖの縦型ＭＯＳＦＥＴにおける２気圧、１３０℃、湿度８５％でのドレイン・ソース間電圧定格８０％印加試験のＶＧＳ２０％劣化時間（初期値より２０％劣化したときの時間）の結果である。横軸はソース電極端とソース電極下のｎ⁺ ソース領域端の距離Ｌ（これはゲートパッド用電極端とゲートパッド用電極下のｎ⁺ ソース領域端の距離でもある）であり、縦軸はＶＧＳ２０％劣化時間（初期値より２０％劣化したときの時間）を表す。Ｌ＝０，５，１５μｍ内側にした場合、前記理由により、ｎ⁺ ソース領域４をソース電極端１１ａ（またはゲートパッド用電極端１２ａ）から離す程、ゲートしきい値電圧に対する水素イオン等の影響が減る。Ｌ＝０μｍの場合（離さない場合）はＶＧＳ劣化時間が４８時間であるのに対し、Ｌ＝１５μｍの場合、３２０時間となり、ＶＧＳの信頼性の基準である５０時間の６倍以上と非常に高い品質を確保できる。また、５０時間ではＬ＝２μｍ程度離せば基準を満足することができる。そのため、Ｌは２μｍ以上とする。またＬ＜１５μｍでＶＧＳ劣化時間が飽和傾向にあり、Ｌは１５μｍあれば十分である。

図１３は、チップサイズとオン抵抗（Ｒｏｎ）およびオン抵抗改善率（Ｒｏｎ改善率）の関係を示す図である。ここで、タイプ２は図９における構造の距離Ｌが１５μｍの場合であり、タイプ１は図１のゲート・ソース電極離間部もｎ⁺ ソース領域が有る場合である。横軸はチップサイズ、縦軸はＲｏｎ及びＲｏｎの改善率（％）である。
図１４は、ゲートパッド用電極とソース電極の面積比（％）とＲｏｎ改善率（％）の関係を示す図である。横軸はゲートパッド用電極とソース電極の面積比（％）、縦軸はＲｏｎ改善率（％）である。
図１３、図１４より、タイプ１もタイプ２もチップサイズを小さくした場合、図２で示した従来構造のＭＯＳＦＥＴのものより、オン抵抗の上昇が抑制され、オン抵抗改善率が大きくなる。また、タイプ１がタイプ２にオン抵抗とその改善率で勝っている。

図１５は図１（ａ）のＢ部の拡大図である。オン状態で、ゲートパッド用電極１２直下のストライプ状のセルの電流は電流経路２１で示すようにｎ^- ドリフト層２の表面からｐベース領域３に形成されたチャネル部、ｎ⁺ ソース領域４、ゲートパッド用電極・ソース電極離間部（１１ａと１２ａの間）を通り、ソース電極１１下のｐベース領域４に形成されたチャネル部を経て、ソースコンタクトホール９からソース電極１１に抜ける。
図１６は図９（ａ）のＣ部の拡大図である。オン状態で、ゲートパッド用電極１２直下のストライプ状のセルの電流は電流経路２２に示すようにｎ^- ドリフト層２の表面からｐベース領域３に形成されたチャネル部を経てｎ⁺ ソース領域４に入り、その後ｎ⁺ ソース領域４からｐベース領域３に形成されたチャネル部を通り、さらにｐベース領域４に形成された反転層２３を介してゲートパッド用電極・ソース電極離間部を通過し、ソース電極下のｐベース領域４に形成されたチャネル部を経てソースコンタクトホール９からソース電極１９に抜ける。この経路では抵抗の高い反転層を通るため、オン抵抗が増大する。このことは図１０および図１１でも同様である。

図１７は、この発明の第７実施例の半導体装置の要部平面図である。この図は、図９（ａ）に相当する図であり、図９（ａ）との違いは、ｎ⁺ ソース領域端とソース電極端１１ａの間のｐベース領域３上の層間絶縁膜８にベースコンタクトホール２４を形成した点である。このベースコンタクトホール２４の形成により、アバランシェ電流をベースコンタクトホール２４から抜くことで、ソース電極１１下のｎ⁺ ソース領域４に流れ込むアバランシェ電流を小さくすることができて、アバランシェ耐量が向上する。つぎに、このことを具体的に説明する。
ソース電極端１１ａからソース電極１１下に形成されるｎ⁺ ソース領域４端までの距離Ｌを前記したように１５μｍとし、ゲートパッド用電極端１２ａからゲートパッド用電極１２下に形成されるｎ⁺ ソース領域４端までの距離Ｌも同様に１５μｍとし、更に、ソース電極端１１ａからｎ⁺ ソース領域４端までのソース電極１１下のｐベース領域３にベースコンタクトホール２４を介してソース電極１１が接触する様にする。ベースコンタクトホール２４までの距離Ｍは７μｍである本発明品と層間絶縁膜にベースコンタクトホール２４が形成しないものと２種類を用意して、アバランシェ電流破壊耐量の比較した結果、定格９００Ｖ／８．０Ａ素子において、アバランシェ電流破壊耐量が本発明品が４０．４Ａであり、前記ベースコンタクトホール２４を設けていないものが９．０Ａであり、ベースコンタクト領域２４の形成によって、アバランシェ電流破壊耐量が大幅に改善される。

これは、ゲートパッド用電極１２からソースコンタクトホール９に向かって流れるアバランシェ電流が、ｐベース領域３に設けたベースコンタクトホール２４に流れ込むために、隣接するｎ⁺ ソース領域４に過大な電流が流れなくなり、寄生バイボーラトランジスタ動作が抑制されるためである。
尚、図１０および図１１に、同様のベースコンタクトホールを形成することで同様の効果が得られる。
前記した図６と異なるチップの平面形状について説明する。
図１８と図１９は、チップのゲートパッド用電極とソース電極とゲート配線のパターンを示す図である。
図１８はゲートパッド用電極１２をチップの辺に接して辺の中央部に配置し、ゲート配線１４はソース電極１１を取り囲んでいる。また、図１９はチップのコーナーにゲートパッド用電極１２を形成した例である。

ＭＯＳＦＥＴのセルがチップ全面に形成されているので、これらのゲートパッド用電極１２とソース電極１１の形成箇所はチップの任意の箇所に形成して構わない。

図２０は、この発明の第８実施例の半導体装置の要部断面図である。この図は、プレーナー型のｎチャネル縦型ＭＯＳＦＥＴの一例の活性部及びゲート電極の部分の断面図であり、図７（ｂ）との違いは、逆電圧印加時には空乏化する高不純物濃度で幅の狭いｎドリフト領域２５とｐ仕切り領域２６とを交互に並べた並列ｐｎ層を電圧支持層とするいわゆる超接合を形成した点である。
並列ｐｎ層が、例えば、それぞれの幅が５μｍ程度の時、不純物濃度は単一のｎ^- ドリフト層２の１０〜１０００倍に高濃度化でき、しかも厚さも薄くできて、それだけオン抵抗を低減できる。なお、図２０において、ｎドリフト領域２５とｐ仕切り領域２６の方向とｐベース領域３の方向が平行になっているが、必ずしも平行でなければならないわけではなく、直交してもよい。直交の場合はｐベース領域３が必ず、ｎドリフト領域２５とｐ仕切り領域２６と接するので製造が容易である。

つぎに、本発明をＩＧＢＴに適用した実施例を示す。

図２１は、この発明の第９実施例の半導体装置の要部断面図である。この図は、プレーナー型半導体のｎチャネル縦型ＩＧＢＴの一例の活性部及びゲート電極の要部断面図であり、図１との違いは、ｎ⁺ ドレイン層１の代わりにｐ⁺ コレクタ層１ａを形成した点である。尚、ｎ⁺ ソース領域４は呼び方がｎ⁺ エミッタ領域４ａ、ドレイン電極１０はコレクタ電極１０ａ、ソース電極１１はエミッタ電極１１ｂに変更される。
また、ｐベース領域３のエミッタ電極１１ｂと接触する表面にエミッタ電極１１ｂとの接触抵抗を低減させ、寄生サイリスタの動作を抑制して、ラッチアップ耐量の向上を図るためにｐベース層３より深くｐ⁺ ウェル領域５が形成されている。
この場合も、ゲートパッド用電極１２直下にＩＧＢＴセルを形成することで、ＭＯＳＦＥＴの場合と同様の効果が得られる。ＭＯＳＦＥＴで適用した実施例をこのＩＧＢＴにも適用することで同様の効果が得られる。

図２１では、ゲートパッド用電極１２直下のｎ⁺ エミッタ領域４ａからエミッタ電極１１ｂ直下のエミッタ領域４ａへ電流が横方向に長い距離流れて、ｐベース領域３での電圧降下が大きくなり、ＩＧＢＴはラッチアップし易くなる。これを解決する方法をつぎに説明する。

図２２は、この発明の第１０実施例の半導体装置の要部断面図である。図２１との違いは、ゲートパッド用電極１１ｄ直下にも層間絶縁膜２７を挟んでエミッタ電極１１ｃを延在させて補助エミッタ電極を形成し、この延在した補助エミッタ電極とゲートパッド用電極直下のｎ⁺ エミッタ領域４ａをエミッタコンタクトホール９ａで接続した点である。
こうすることで、ゲートパッド用電極１１ｄ直下のｎ⁺ エミッタ領域４ａに流れる電流は、ｎ⁺ エミッタ領域４ａ直上に形成されたエミッタ電極１１ｃに流れ出し、ゲートパッド用電極１１ｄ下のエミッタ電極１１ｃからゲートパッド用電極１１ｄがないエミッタ電極１１ｃへ電流が横方向に流れるために、ｐベース領域３を流れるよりは電圧降下が小さくなり、ラッチアップは起こり難くなる。その結果、ラッチアップ耐量を高くすることができる。また、その他の効果は図２１と同じである。また、この方法は前記した縦型ＭＯＳＦＥＴにも適用できる。

前記の第１実施例から第１０実施例の半導体基板は、エピタキシャル基板（厚いｎ⁺ ドレイン層もしくはｐ⁺ コレクタ層上にｎ^- ドリフト層をエピタキシャル成長させた基板のこと）でもＦＺ基板（フローティングゾーンで製作した基板のこと）でも構わない。

図１は、この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 チップサイズとオン抵抗Ｒｏｎ及びオン抵抗Ｒｏｎの改善率（％）の関係を示す図 ゲートパッド用電極とソース電極の面積比（％）とオン抵抗Ｒｏｎ改善率（％）の関係を示す図 図１のチップの平面図 本発明品と従来品のアバランシェ耐量を示す図 ゲート電極幅が狭くなった場合のチップの平面図 この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図 この発明の第４実施例の半導体装置の要部断面図 この発明の第５実施例の半導体装置の要部断面図 この発明の第６実施例の半導体装置の要部断面図 前記した図９の縦型ＭＯＳＦＥＴのソース電極端とｎ⁺ ソース領域端の距離とＶＧＳ劣化時間の関係を示す図 チップサイズとオン抵抗（Ｒｏｎ）およびオン抵抗改善率（Ｒｏｎ改善率）の関係を示す図 ゲートパッド用電極とソース電極の面積比（％）とＲｏｎ改善率（％）の関係を示す図 図１（ａ）のＢ部の拡大図 図９（ａ）のＣ部の拡大図 この発明の第７実施例の半導体装置の要部平面図 チップのゲートパッド用電極とソース電極とゲート配線のパターンを示す図 チップのゲートパッド用電極とソース電極とゲート配線の別のパターンを示す図 この発明の第８実施例の半導体装置の要部断面図 この発明の第９実施例の半導体装置の要部断面図 この発明の第１０実施例の半導体装置の要部断面図 従来のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 図２３の縦型ＭＯＳＦＥＴのチップの平面図

符号の説明

１ ｎ⁺ ドレイン層
１ａ ｐ⁺ コレクタ層
２ ｎ^- ドリフト層
３ ｐベース領域
４ ｎ⁺ ソース領域
４ａ ｎ⁺ エミッタ領域
５ ｐ⁺ ウェル領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ソースコンタクトホール
１０ ドレイン電極
１０ａ コレクタ電極
１１ ソース電極
１１ａ ソース電極端
１１ｂ、１１ｃ エミッタ電極
１２ ゲートパッド用電極
１２ａ ゲートパッド用電極端
１３、１３ａ ゲートコンタクトホール
１４ ゲート配線
１５ ｐ⁺ コンタクト領域
１６ 溝（トレンチ）
２１、２２ 電流経路
２３ 反転層
２５ ｎドリフト領域
２６ ｐ仕切り領域
２７ 層間絶縁膜

Claims (9)

1. 第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記耐圧支持層に挟まれた前記第二導電型ベース領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、該ゲートパッド用電極と前記ゲート電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、
   前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成することを特徴とする半導体装置。
2. 第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記第二導電型ベース領域を貫通し、前記耐圧支持層に達するトレンチと、該トレンチの壁面に配置されたゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、ゲート電極とゲートパッド用電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、
   前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成することを特徴とする半導体装置。
3. 前記第二導電型ベース領域の平面形状が、ストライプ状であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第一導電型ソース領域の平面形状が、ストライプ状であることを特徴とする請求項１または２に記載の半導体装置。
5. 互いに対向する前記ソース電極端と前記ゲートパッド用電極端の間下に位置する前記第二導電型ベース領域の表面層に、前記第一導電型ソース領域を形成しないことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ゲートパッド用電極と対向し、前記ソース電極下に配置される前記第一導電型ソース領域の先端と前記ソース電極端との距離が２μｍ以上とすることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記第一導電型ソース領域の先端と前記ソース電極端との距離が１５μｍ以上とすることを特徴とする請求項６に記載する半導体装置。
8. 前記ゲートパッド用電極と対向し、前記ソース電極下に配置される前記第一導電型ソース領域の先端と前記ゲートパッド用電極と対向する前記ソース電極端の間で、前記第二導電型ベース領域と前記ソース電極を接続することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記ゲートパッド用電極直下に前記ソース電極を延在させ、該延在させたソース電極に前記第二導電型ベース領域と前記第一導電型ソース領域の表面を接続させることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。

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