JP4764998B2 - 半導体装置 - Google Patents
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Description
図24は、図23の縦型MOSFETのチップの平面図である。この平面図はゲートパッド用電極62、ゲート電極57、ゲート配線64、ソースコンタクトホール59、p領域コンタクトホール74などが示されている。また、D部の詳細図が図23である。
図24で示すようにゲート電極57のチップ外周側はポリシリコン膜70で形成されたゲート配線64と接続し、図23で示すようにゲート電極57のゲートパット62側はポリシリコン膜70で形成されたゲート配線64でポリシリコン膜70の導電体73と最短距離で接続する。この導電体73は前記したようにゲートパッド用電極62と接続する。
また、この半導体装置でガードリングの本数nを耐圧Vbr(V)/100以上とし、間隔を1μm以下とすることで、耐圧を改善できることが示されている(特許文献2)
また、MOSFETで、ゲートパッド用電極に隣接するソース電極下のソース領域を除去することで、高周波動作時にこの箇所に電流が集中して素子破壊を起こすことを防止し、高周波で安定な動作を確保できることが開示されている(特許文献3)。尚、これらのいずれの特許文献でも、ゲートパット直下にはセルは形成されていない。
主電流が流れないゲートパッド用電極62直下のp領域71のチップに占める比率が高くなると、小さいチップサイズほど、通電面積が減少し、オン抵抗が増大する。
また、ゲートパッド用電極62直下のp領域71は、p+ ウェル領域55と同一のドーズ量のイオン注入と同一条件のアニールで形成されるが、p領域71のイオン注入面積がpベース領域のイオン注入面積より数十倍大きいために、イオン注入で導入される不純物がアニールによって深さ方向に進む量が多くなり、p領域71の拡散深さがp+ ウェル領域55よりも深くなる。そのため、このゲートパッド用電極62直下のn- ドリフト層52の深さ方向の幅が狭くなる。
また、図23、図24に示すように、ゲート電極57のチップ外周部側Eとゲートパッド用電極側Fの両方がポリシリコン膜70で形成されたゲート配線64を介してゲートパッド用電極62と接続しているので、ターンオフ動作で、ゲート逆バイアス電圧はゲートパッド用電極62に近い側のゲート電極57に高い電圧が印加され、ゲートパッド用電極62から遠い側のチップ外周のゲート電極57には低い電圧が印加される。そのため、ゲートパッド用電極62から遠い箇所でターンオフ動作が遅れて、アバランシェ電流が集中し、アバランシェ耐量が低下する。またゲート配線64が抵抗の高いポリシリコン膜70で形成されていることが、この現象を増長する。
また、前記ゲートパッド用電極と前記ソース電極との間が前記第二導電型ベース領域と交差する箇所において、前記第一導電型ソース領域の先端と前記ソース電極端との距離を2μm以上とするとよい。
また、前記第一導電型ソース領域の先端と前記ソース電極端との距離を15μm以下とするとさらによい。
また、前記第一導電型ソース領域の先端と前記ソース電極端との間で、前記第二導電型ベース領域と前記ソース電極を接続するとよい。
また、前記ゲートパッド用電極と前記ゲート電極はチップの外周部に配置されたゲート配線で接続しているとよい。
一方、ゲートパッド用電極直下までpベース領域が形成されるため、ゲートパッド用電極直下での耐圧を向上できる。また、アバランシェ電流はチップ全体に均一に流れ、アバランシェ耐量を向上することが出来る。
また、逆回復時において、ゲートパッド用電極直下の各pベース領域からドレイン電極に流れ出す逆回復電流密度(ドレイン電極とpベース領域が接触する箇所の電流密度のこと)は、ドレイン電極直下の各pベース領域からドレイン電極に流れ出す逆回復電流密度と同一となり、従来構造に比べてその電流密度は小さく、破壊し難くなり、逆回復耐量を向上させることができる。
図2は、チップサイズとオン抵抗Ron及びオン抵抗Ronの改善率(%)の関係を示す図である。横軸はチップサイズ、左側縦軸はオン抵抗Ron、右側縦軸はオン抵抗Ronの改善率(%)である。また、比較のために、図23の従来構造についても示した。
図3は、ゲートパッド用電極とソース電極の面積比(%)とオン抵抗Ron改善率(%)の関係を示す図である。横軸はゲートパッド用電極とソース電極の面積比(%)、縦軸はオン抵抗Ron改善率(%)である。ここでRon改善率とは、ゲートパット12直下にセルを形成しない従来構造の場合のオン抵抗Ron1、ゲートパッド用電極12直下にセルを形成した場合のオン抵抗Ron2としたとき、Ron改善率は((Ron1−Ron2)/Ron1)×100(%)で表す。
また、ゲートパッド用電極12直下のpベース領域3は、ソース電極11直下のpベース領域3と拡散深さが同じであり、ゲートパッド用電極12直下のn- ドリフト層2の幅が従来構造に比べて広いため、耐圧を向上させることができる。また、MOSFETのターンオフ時に、ゲートパッド用電極12直下の寄生pnダイオードに流れる逆回復電流IR は、面積の小さなpベース領域3からソースコンタクトホール9を介してソース電極11へ流れるため、従来構造のようにソース電極に大きな逆回復電流IR が流れることがなく、破壊し難くなり、逆回復耐量を向上させることができる。
図4は、図1のチップの平面図である。ここではゲートパッド用電極12、ソース電極11、ゲート配線14、ゲート電極7、ゲートコンタクトホール13およびソースコンタクトホール9の配置を示す。ゲートパッド用電極12とゲート電極7はチップの外周部に配置された抵抗値が低い金属(アルミ・シリコン)膜のゲート配線14で接続している。そのため、ゲート逆バイアス電圧が、各ゲート電極7に均一に印加されるため、アバランシェ電流が均一に流れて、アバランシェ耐量を向上させることができる。同図のA部の詳細が図1(a)である。
また、図1のゲート電極7の幅が狭くなった場合のチップ全体の平面図について説明する。
図6は、ゲート電極幅が狭くなった場合のチップの平面図である。この図は、ゲート電極7が微細化され、ゲート電極7の幅が3μm程度以下になった場合のゲート電極7、ゲート配線14とのゲートコンタクトホール13aの配置図である。ゲート電極7の幅が狭いために、ゲート電極7の終端で、ゲート配線14と接触する部分のゲート電極7の幅を広くして、ゲート電極7とゲート配線14を大きなゲートコンタクトホール13aを介して確実に接続できるようにする。
また、図1と比較して、n- ドリフト層2の深さ方向の幅が広くなるので、耐圧の向上とアバランシェ耐量の向上をさらに図ることができる。また、同じ幅にした場合は低オン抵抗化を図ることができる。
図1との違いは、ゲート構造がプレーナー型ではなくトレンチ型である点である。図中の符号16は溝(トレンチ)であり、その他の符号は図1と同じである。ゲート電極7はポリシリコンを溝16に充填して形成される。この構造においても図1と同様の効果を得ることができる。
図1、図7、図8では、ゲートパッド用電極12とソース電極11の間は層間絶縁膜8が露出しており、上層に金属がないために、水素イオン等が露出した層間絶縁膜8に多く収集され、この近傍のゲート絶縁膜6直下のpベース領域3表面に電子が誘起される場合がある。このため、n+ ソース領域4がこのpベース領域3の部分にあると、この部分のMOSFETはゲートしきい値電圧が低くなり、極端に低くなるとデプレッション型のMOSFETのように動作してしまう。
層間絶縁膜8が露出した箇所近傍のn+ ソース領域4を削除することで、この箇所から侵入する水素イオンが層間絶縁膜8に多く収集され、この近傍のゲート絶縁膜6直下のpベース領域3表面に電子が誘起されたとしても、n+ ソース領域4がないため動作せず、MOSFETの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。
前記と同様に、層間絶縁膜8が露出した箇所近傍のn+ ソース領域4を削除することで、この箇所から侵入する水素イオンが層間絶縁膜8に多く収集され、この近傍のゲート絶縁膜6直下のpベース領域3表面に電子が誘起されたとしても、n+ ソース領域4がないため動作せず、MOSFETの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。
前記と同様に、層間絶縁膜8が露出した箇所近傍のn+ ソース領域4を削除することで、この箇所から侵入する水素イオンが層間絶縁膜8に多く収集され、この近傍のゲート絶縁膜6直下のpベース領域3表面に電子が誘起されたとしても、n+ ソース領域4がないため動作せず、MOSFETの動作に影響がなく、ゲートしきい値電圧が変動することが無くなる。
ゲートパッド用電極12とソース電極11との間がpベース領域3と交差する箇所において、ソース電極端11aとn+ ソース領域4端およびゲートパッド用電極端12aとn+ ソース領域4端の距離をLとする。
定格電圧900Vの縦型MOSFETにおける2気圧、130℃、湿度85%でのドレイン・ソース間電圧定格80%印加試験のVGS20%劣化時間(初期値より20%劣化したときの時間)の結果である。横軸はソース電極端とソース電極下のn+ ソース領域端の距離L(これはゲートパッド用電極端とゲートパッド用電極下のn+ ソース領域端の距離でもある)であり、縦軸はVGS20%劣化時間(初期値より20%劣化したときの時間)を表す。L=0,5,15μm内側にした場合、前記理由により、n+ ソース領域4をソース電極端11a(またはゲートパッド用電極端12a)から離す程、ゲートしきい値電圧に対する水素イオン等の影響が減る。L=0μmの場合(離さない場合)はVGS劣化時間が48時間であるのに対し、L=15μmの場合、320時間となり、VGSの信頼性の基準である50時間の6倍以上と非常に高い品質を確保できる。また、50時間ではL=2μm程度離せば基準を満足することができる。そのため、Lは2μm以上とする。またL>15μmでVGS劣化時間が飽和傾向にあり、Lは15μmあれば十分である。
図14は、ゲートパッド用電極とソース電極の面積比(%)とRon改善率(%)の関係を示す図である。横軸はゲートパッド用電極とソース電極の面積比(%)、縦軸はRon改善率(%)である。
図13、図14より、タイプ1もタイプ2もチップサイズを小さくした場合、図2で示した従来構造のMOSFETのものより、オン抵抗の上昇が抑制され、オン抵抗改善率が大きくなる。また、タイプ1がタイプ2にオン抵抗とその改善率で勝っている。
図16は図9(a)のC部の拡大図である。オン状態で、ゲートパッド用電極12直下のストライプ状のセルの電流は電流経路22に示すようにn- ドリフト層2の表面からpベース領域3に形成されたチャネル部を経てn+ ソース領域4に入り、その後n+ ソース領域4からpベース領域3に形成されたチャネル部を通り、さらにpベース領域4に形成された反転層23を介してゲートパッド用電極・ソース電極離間部を通過し、ソース電極下のpベース領域4に形成されたチャネル部を経てソースコンタクトホール9からソース電極19に抜ける。この経路では抵抗の高い反転層を通るため、オン抵抗が増大する。このことは図10および図11でも同様である。
ソース電極端11aからソース電極11下に形成されるn+ ソース領域4端までの距離Lを前記したように15μmとし、ゲートパッド用電極端12aからゲートパッド用電極12下に形成されるn+ ソース領域4端までの距離Lも同様に15μmとし、更に、ソース電極端11aからn+ ソース領域4端までのソース電極11下のpベース領域3にベースコンタクトホール24を介してソース電極11が接触する様にする。ベースコンタクトホール24までの距離Mは7μmである本発明品と層間絶縁膜にベースコンタクトホール24が形成しないものと2種類を用意して、アバランシェ電流破壊耐量を比較した結果、定格900V/8.0A素子において、アバランシェ電流破壊耐量が本発明品が40.4Aであり、前記ベースコンタクトホール24を設けていないものが9.0Aであり、ベースコンタクト領域24の形成によって、アバランシェ電流破壊耐量が大幅に改善される。
尚、図10および図11に、同様のベースコンタクトホールを形成することで同様の効果が得られる。前記した図6と異なるチップの平面形状について説明する。
図18と図19は、チップのゲートパッド用電極とソース電極とゲート配線のパターンを示す図である。
図18はゲートパッド用電極12をチップの辺に接して辺の中央部に配置し、ゲート配線14はソース電極11を取り囲んでいる。また、図19はチップのコーナーにゲートパッド用電極12を形成した例である。
並列pn層が、例えば、それぞれの幅が5μm程度の時、不純物濃度は単一のn- ドリフト層2の10〜1000倍に高濃度化でき、しかも厚さも薄くできて、それだけオン抵抗を低減できる。なお、図20において、nドリフト領域25とp仕切り領域26の方向とpベース領域3の方向が平行になっているが、必ずしも平行でなければならないわけではなく、直交してもよい。直交の場合はpベース領域3が必ず、nドリフト領域25とp仕切り領域26と接するので製造が容易である。
また、pベース領域3のエミッタ電極11bと接触する表面にエミッタ電極11bとの接触抵抗を低減させ、寄生サイリスタの動作を抑制して、ラッチアップ耐量の向上を図るためにpベース層3より深くp+ ウェル領域5が形成されている。
この場合も、ゲートパッド用電極12直下にIGBTセルを形成することで、MOSFETの場合と同様の効果が得られる。MOSFETで適用した実施例をこのIGBTにも適用することで同様の効果が得られる。
[参考例]
こうすることで、ゲートパッド用電極11d直下のn+ エミッタ領域4aに流れる電流は、n+ エミッタ領域4a直上に形成されたエミッタ電極11cに流れ出し、ゲートパッド用電極11d下のエミッタ電極11cからゲートパッド用電極11dがないエミッタ電極11cへ電流が横方向に流れるために、pベース領域3を流れるよりは電圧降下が小さくなり、ラッチアップは起こり難くなる。その結果、ラッチアップ耐量を高くすることができる。また、その他の効果は図21と同じである。また、この方法は前記した縦型MOSFETにも適用できる。
1a p+ コレクタ層
2 n- ドリフト層
3 pベース領域
4 n+ ソース領域
4a n+ エミッタ領域
5 p+ ウェル領域
6 ゲート絶縁膜
7 ゲート電極
8 層間絶縁膜
9 ソースコンタクトホール
10 ドレイン電極
10a コレクタ電極
11 ソース電極
11a ソース電極端
11b、11c エミッタ電極
12 ゲートパッド用電極
12a ゲートパッド用電極端
13、13a ゲートコンタクトホール
14 ゲート配線
15 p+ コンタクト領域
16 溝(トレンチ)
21、22 電流経路
23 反転層
25 nドリフト領域
26 p仕切り領域
27 層間絶縁膜
Claims (8)
- 第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記耐圧支持層に挟まれた前記第二導電型ベース領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、該ゲートパッド用電極と前記ゲート電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、
前記第二導電型ベース領域の平面形状がストライプ状であり、前記第一導電型ソース領域の平面形状がストライプ状であり、前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成し、前記ソース電極と前記ゲートパッド用電極が前記層間絶縁膜上で分離され前記ソース電極のソース電極端と前記ゲートパッド用電極のゲートパッド用電極端との間で該層間絶縁膜が露出していることを特徴とする半導体装置。 - 第一もしくは第二導電型の低抵抗層と、該低抵抗層上に配置された少なくとも第一導電型半導体領域を含む耐圧支持層と、該耐圧支持層の表面層に配置された第二導電型ベース領域と、該第二導電型ベース領域の表面層に配置された第一導電型ソース領域と、該第一導電型ソース領域と前記第二導電型ベース領域を貫通し、前記耐圧支持層に達するトレンチと、該トレンチの壁面に配置されたゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第一導電型ソース領域と前記第二導電型ベース領域との表面に共通に接して設けられたソース電極と、前記ソース電極と分離されて設けられるゲートパッド用電極と、前記ゲート電極と前記ゲートパッド用電極を接続するゲート配線と、前記低抵抗層の裏面側に設けられた裏面電極とを有する半導体装置において、
前記第二導電型ベース領域の平面形状がストライプ状であり、前記第一導電型ソース領域の平面形状がストライプ状であり、前記ゲートパッド用電極下に、前記第二導電型ベース領域と、前記第一導電型ソース領域と、前記ゲート絶縁膜と、前記ゲート電極とを形成し、前記ソース電極と前記ゲートパッド用電極が前記層間絶縁膜上で分離され前記ソース電極のソース電極端と前記ゲートパッド用電極のゲートパッド用電極端との間で該層間絶縁膜が露出していることを特徴とする半導体装置。 - 互いに対向する前記ソース電極端と前記ゲートパッド用電極端の間に露出する前記層間絶縁膜下に、前記第一導電型ソース領域を形成しないことを特徴とする請求項1または2に記載の半導体装置。
- 前記ゲートパッド用電極と前記ソース電極との間が前記第二導電型ベース領域と交差する箇所において、前記第一導電型ソース領域の先端と前記ソース電極端との距離を2μm以上とすることを特徴とする請求項3に記載の半導体装置。
- 前記第一導電型ソース領域の先端と前記ソース電極端との距離を15μm以下とすることを特徴とする請求項4に記載の半導体装置。
- 前記第一導電型ソース領域の先端と前記ソース電極端との間で、前記第二導電型ベース領域と前記ソース電極を接続することを特徴とする請求項4に記載の半導体装置。
- 前記耐圧支持層が前記第一導電型半導体領域と第二導電型半導体領域とを前記低抵抗層上に交互に並べた並列pn層であることを特徴とする請求項1から6のいずれか一項に記載の半導体装置。
- 前記ゲートパッド用電極と前記ゲート電極はチップの外周部に配置されたゲート配線で接続していることを特徴とする請求項1または2に記載の半導体装置。
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