JP6369173B2 - 縦型半導体装置およびその製造方法 - Google Patents
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-
- H—ELECTRICITY
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Description
また、特許文献3にはプレーナ型半導体装置において、ゲートパッド電極下にもMOSFETのセル構造が形成されていることが記載されている。
以下の実施の形態では、、第1導電型をn型、第2導電型をp型としたが、第1導電型をp型、第2導電型をn型としてもよい。
実施の形態1.
図1〜図8は、本発明に第1の実施の形態を示す。
リフト領域19、およびn-分離領域20によるpn接合で寄生ダイオードが構成される
。本発明の実施の形態では、図26に示すp型仕切領域60aと、第1n-ドリフト領域
69、第2n-ドリフト領域72、およびn型ドリフト領域60bで構成されるpn接合
80より、pn接合の面積が減少する。よって、ゲートパッド電極7下に形成される寄生ダイオードによる逆回復電流は減少し、逆回復耐量が向上する。これにより、縦型半導体装置100の逆回復耐量を向上させることができる。さらに、n-分離領域20を配置す
ることで、ゲートパッド電極端部付近での電界集中が弱まり、高アバランシェ耐量、高ターンオフ耐量にすることができる。また、n-分離領域20を配置することで、電子の流
れが広がり低オン抵抗となる。
2並列pn層13の第2n型ドリフト領域13bへ流れて行く。
フト領域13bが繰り返し交互に配置される方向に流れて第2並列pn層13の第2n型ドリフト領域13bへ流れる。このため、図25(b)に示すゲートパッド電極7下にn-分離領域20がない従来構造に比べて、ソースパッド電極6とゲートパッド電極7間の
ソースパッド電極6端部の下のpウェル領域5に形成されるチャネル反転層17から流れ出した電子24aは、電流経路S1と電流経路S2を流れることができるため、電流経路が広くなる。さらに、ゲートパッド電極7下のpウェル領域5に形成されるチャネル反転層17から流れ出す電子24の量が、n+ソース領域11のQ方向の抵抗のばらつきによ
って不均一となっても、n-分離領域20を通して電子24が横方向に流れて隣の第2n
型ドリフト領域13bに流れることで均一化が図られる。活性領域3に形成される電流経路S1とゲートパッド領域4に形成される電流経路S2に流れる電子24の量は、n-分
離領域20の不純物濃度に依存する。よって、n-分離領域20の不純物濃度が高いほど
、n-分離領域20の比抵抗が低くなるため、n-分離領域20に流れる電子24の量が増え、電流経路S2に流れる電流が増える。
n-分離領域20の厚さをあわせた厚さbの関係について説明する。
部から、縦型半導体装置100の深さ方向に広がって流れる電子24bが流入する角度θ(表面に対して垂直方向を基準とした角度)が45°を超えると、急激に電子24が広がりにくくなる。そのため、電子24bが流入する角度θを45°以下とする。電子24bが流入する角度θを45°以下とするためには、第1n-ドリフト領域19の厚さとおよ
びn-分離領域20の厚さをあわせた厚さbを第2p型仕切領域13aの幅aより大きく
するとよい。これにより、縦型半導体装置100がオン状態時にpウェル領域5に形成されるチャネル反転層17から第1n-ドリフト領域19に流れる電子24が効果的に分散
することができる。よって、ゲートパッド電極7下の電流経路S2に電子24が均一に広
がり、オン抵抗を低減することができる。
、pウェル領域5と第2並列pn層13の第2p型仕切領域13aはn-分離領域20に
より分離されているため、第2並列pn層13に空乏層はまだ広がり始めていない。
ト領域から第1n型ドリフト領域10bを経由してn-ドレイン領域21へ流れる電流経
路S1と、第1n-ドリフト領域からn-分離領域20と第2n型ドリフト領域13bを経由してn-ドレイン領域21へ流れる電流経路S2を通って流れる。これにより、ソース
パッド電極6とゲートパッド電極7間のソースパッド電極6端部の下の第1n-ドリフト
領域(G部)に電流が集中することを防止することができる。
実施の形態2.
図9は、本発明の第2の実施の形態を示す平面図である。ゲートランナー8は、ゲート電極9が延伸する方向に直交する方向に活性領域3内を横切るように配置される。活性領域3内の外周(図中の矢印A)のゲートランナー8は、形成しなくてもよい。その場合は、ゲート電極9は、ゲートパッド電極7および活性領域3内を横切るゲートランナー8に図示しないコンタクトホール15を介して電気的に接続する。
実施の形態3.
図10は、本発明の第3の実施の形態を示す平面図である。ゲートパッド電極7の一辺は、活性領域3内の端部近傍に配置される。ゲートランナー8は、活性領域3内の外周に配置されている。尚、ゲート電極9が延伸する方向に平行に配置されているゲートランナー8の一辺(図中矢印A)は、形成しなくてもよい。
実施の形態4.
図11は、本発明の第4の実施の形態を示す平面図である。ゲートパッド電極7の一辺が活性領域3内の端部近傍に配置される。ゲートランナー8は、ゲート電極9が延伸する方向に直交する方向に活性領域3内を横切るように配置され、さらに活性領域3内の外周に配置されている。尚、活性領域3内の外周(図中の矢印A)のゲートランナー8は、形成しなくてもよい。その場合は、ゲート電極9がゲートパッド電極7と活性領域3内を横切るゲートランナー8に図示しないコンタクトホール15を介して電気的に接続する。
実施の形態5.
図12は、本発明の第5の実施の形態を示す図1のB部拡大図である。尚、図12は、ゲート電極9とn+ソース領域11の位置を示した平面図である。図中の点線は、ソースパッド電極6、ゲートパッド電極7、およびゲートランナー8の位置を示す。ソースパッド電極6下部のゲート電極9の平面形状は、ストライプ状に形成され、ゲートパッド電極7下のゲート電極9とは分離している点が図3、図4と異なる。ゲート電極9は活性領域3内の外周に配置されたゲートランナー8を介してゲートパッド電極7に電気的に接続する。一方、ゲートパッド領域4内のゲート電極9は、図示しないコンタクトホール15を介し直接ゲートパッド電極7に電気的に接続する。ソースパッド電極6とゲートパッド電極7間の下部にゲート電極9を形成しない。これにより、実施の形態1と同様に層間絶縁膜14外部からイオンなどが導入された場合、例えば、外部の雰囲気中の水分に含まれる水素イオン、ナトリウムイオン、塩素イオンなどのイオンが入り込んだとしても、MOSFETのゲートしきい値電圧Vthには変動が起こらず、MOSFET動作に影響を及ぼさない。
実施の形態6.
図13は、本発明の第6の実施の形態を示す図1のB部拡大図である。ゲート電極9とn+ソース領域11を示した平面図である。図12の違いは、ゲートパッド電極7下のゲート電極9aを活性領域3内に形成されるゲート電極9よりも細く形成した点である。これにより、ゲート容量に蓄積されるゲートチャージQgを減少させスイッチング損失を低減することが可能になる。
実施の形態7.
図14は、本発明の第7の実施の形態を示す図1のB部拡大図である。ゲート電極9とn+ソース領域11の位置を示した平面図である。ゲート電極9の平面形状は、ストライプ状である。図13との違いは、ゲートパッド領域4のゲート電極9の平面形状のストライプの短手方向のピッチを小さくした点である。これにより、ゲートパッド電極7下のpウェル領域5に形成されるチャネル反転層17の密度を高くするができる。よって、オン抵抗を減少させ、導通損失を低減することができる。
実施の形態8.
図15は、本発明の第8の実施の形態を示す図1のB部拡大図である。ゲート電極9とn+ソース領域11の位置を示した平面図である。図12との違いは、ゲートパッド電極7下のゲート電極9の平面形状を格子状に形成した点である。これにより、実施の形態5と同様な効果を得ることができる。
実施の形態9.
図16は、本発明の9の実施の形態を示す図2(b)のP−P'断面図であり、図7に
相当する平面図である。図7との違いは、第2並列pn層13を構成する第2p型仕切領域13aが格子状に配置されている点である。これにより、平面形状がストライプ状の場合と比べて空乏層の広がりが均一化され、耐圧を確保しやすくなる。
実施の形態10.
図17は、本発明の10の実施の形態を示す図12〜14のX−X'断面図である。ソースパッド電極6とゲートパッド電極7間の下部に配置されたpウェル領域5がソースパッド電極6下部とゲートパッド電極7下部に跨って形成され、ゲートパッド電極7の外周部下に配置されるn+ソース領域11はソースパッド電極6に接続する。ゲートパッド電極7下部のゲート電極9はソースパッド電極6下部のゲート電極9とは分離されている。ソースパッド電極6下部のゲート電極9はゲートランナー8を介してゲートパッド電極7に接続している。
実施の形態11.
図18〜図20は、本発明の第11の実施の形態を示す製造工程の断面図である。
実施の形態12.
図21は、本発明の第12の実施の形態を示す図2(a)のX−X'断面図である。図2(b)の縦型半導体装置100との違いは、ゲートパッド電極7下のpウェル領域5が広い一つの領域である点である。また、第2並列pn層13の上面には、ゲート電極9は形成しない。さらに、ゲートパッド電極7下部の1つのpウェル領域に形成されたn+ソース領域11は、ソースパッド電極6に電気的に接続されている。オン抵抗は、ゲートパッド電極7下部のpウェル領域5に形成されるチャネル反転層17が少なくなるため図2(b)の縦型半導体装置100に比べて多少上昇する。しかし、従来の縦型半導体装置500に比べると、n-分離領域20を配置することでオン抵抗の低減を図ることができる。また、ゲートパッド電極7のpウェル領域5と第1n-ドリフト領域19、およびn-分離領域20のpn接合で構成される寄生ダイオードの接合面積が小さくなるため、逆回復耐量の向上を図ることができる。
実施の形態13.
図22は、本発明の第12の実施の形態を示す図2(a)のX−X'断面図である。図
2(b)の縦型半導体装置100との違いは、第2並列pn層13の第2p型仕切領域13aと第2n型ドリフト領域13bの繰り返しピッチT2が第1並列pn層10の第1p型仕切領域10aと第1n型ドリフト領域10bの繰り返しピッチT1と同じである点である。この場合は、従来の縦型半導体装置500に比べると、n-分離領域20を配置す
ることでオン抵抗の低減を図ることができる。また、ゲートパッド電極7のpウェル領域5と第1n-ドリフト領域19、およびn-分離領域20のpn接合で構成される寄生ダイオードの接合面積を小さくすることができるため、逆回復耐量の向上を図ることができる。
実施の形態14.
図23は、本発明の第14の実施の形態を示す図2(a)のX−X'断面図である。
図2(b)の縦型半導体装置100との違いは、ゲート構造をプレーナ型ではなくトレンチ型にした点である。
、n+ソース領域11を形成する。pウェル領域5内のn+ソース領域11に接するようにp+コンタクト領域12を配置する。トレンチ25の内壁には、ゲート絶縁膜18を介し
てポリシリコンのゲート電極9を配置する。n+ソース領域11と第1n型ドリフト領域
10b、およびn-分離領域20に挟まれたpウェル領域5にトレンチ25に形成されたゲート絶縁膜18に沿う方向(図中縦方向)にチャネル反転層17が形成される。
実施の形態15.
図24は、本発明の第15の実施の形態を示す図2(a)のX−X'断面図である。
2 耐圧構造領域
3 活性領域
4 ゲートパッド領域
5 pウェル領域
6 ソースパッド電極
7 ゲートパッド電極
8 ゲートランナー
9 ゲート電極
10 第1並列pn層
10a 第1p型仕切領域
10b 第1n型ドリフト領域
11 n+ソース領域
12 p+コンタクト領域
13 第2並列pn層
13a 第2p型仕切領域
13b 第2n型ドリフト領域
14 層間絶縁膜
15 コンタクトホール
16 ドリフト領域
17 チャネル反転層
18 ゲート絶縁膜
19 第1n-ドリフト領域
20 n-分離領域
21 n+ドレイン領域
22 第2n-ドリフト領域
23 ドレイン電極
24、24a、24b 電子
25 トレンチ
31 n+基板
32、35、36 n-エピタキシャル層
33 ボロン
34 リン
100、200、300、400 縦型半導体装置
Claims (22)
- 素子活性部と耐圧構造部とを備えた縦型半導体装置において、
前記素子活性部には、
第1導電型の第1の半導体層と、
前記第1の半導体層の第1主面上に配置されるドリフト層と、
前記ドリフト層の表面層に配置される第1導電型の第2の半導体層と、
前記第2の半導体層の表面層に配置される第2導電型のウェル領域と、
前記ウェル領域の表面層に配置される第1導電型のソース領域と、
前記ウェル領域の表面層に配置される第2導電型のコンタクト領域と、
前記ウェル領域の前記ソース領域と前記第2の半導体層とに挟まれた前記ウェル領域上にゲート絶縁膜を介して配置されるゲート電極と、
前記ゲート電極の上面に配置される層間絶縁膜と、を備え、
前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第1の主電極と、を備え、
前記層間絶縁膜の上面には前記第1の主電極と離れて配置され、前記ゲート電極が電気的に接続するゲートパッド電極と、を備え、
前記第1の主電極下部の前記ドリフト層は、
第1の第1導電型半導体領域と第1の第2導電型半導体領域が前記第1主面に平行な方向に繰り返し交互に配置され、且つ前記第1の第2導電型半導体領域が前記ウェル領域に接する第1並列pn層と、を備え、
前記ゲートパッド電極下部の前記ドリフト層は、
第2の第1導電型半導体領域と第2の第2導電型半導体領域が前記第1主面に平行な方向に繰り返し交互に配置され、且つ前記第2の第2導電型半導体領域が前記ウェル領域に対向するように配置される第2並列pn層と、を備え、
前記第2並列pn層と前記ウェル領域との間に第1導電型分離領域を備えることを特徴とする縦型半導体装置。 - 前記第2の第1導電型半導体領域と前記第2の第2導電型半導体領域が繰り返し交互に配置される前記第2並列pn層の繰り返しピッチは、前記第1の第1導電型半導体領域と前記第1の第2導電型半導体領域が繰り返し交互に配置される前記第1並列pn層の繰り返しピッチより狭いことを特徴とする請求項1に記載の縦型半導体装置。
- 前記第2の第1導電型半導体領域と前記第2の第2導電型半導体領域が繰り返し交互に配置される前記第2並列pn層の繰り返しピッチは、前記第1の第1導電型半導体領域と前記第1の第2導電型半導体領域が繰り返し交互に配置される前記第1並列pn層の繰り返しピッチと等しいことを特徴とする請求項1に記載の縦型半導体装置。
- 前記第2の半導体層の上面から前記第2並列pn層の上面までの厚さは、前記第2の半導体層の上面から前記第2並列pn層の下面までの厚さの1/3以下とすることを特徴とする請求項1乃至3のいずれか1つに記載の縦型半導体装置。
- 前記ゲート電極の平面形状はストライプ状であることを特徴とする請求項1乃至4のいずれか1つに記載の縦型半導体装置。
- 前記ストライプ状の前記ゲート電極の長手方向に平行な方向に配置された前記第1の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ゲート電極は、前記ゲートパッド電極側に前記ソース領域を配置しないことを特徴とする請求項5に記載の縦型半導体装置。
- 前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第1の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ゲート電極下部には、平面視で前記ソース領域が前記ゲート電極と離間するように、前記ソース領域に凹部が設けられていることを特徴とする請求項6に記載の縦型半導体装置。
- 前記第1の主電極の前記第1主面上には前記ゲート電極と前記ゲートパッド電極を接続するゲートランナーが配置され、
前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第1の主電極端部と前記ゲートランナー端部間の直下に配置された前記ゲート電極下部には、平面視で前記ソース領域が前記ゲート電極と離間するように、前記ソース領域に凹部が設けられていることを特徴とする請求項6に記載の縦型半導体装置。 - 前記凹部の一方の側面から前記第1の主電極端部間と前記凹部のもう一方の側面から前記ゲートパッド電極端部間の距離は2μm以上とすることを特徴とする請求項7または8に記載の縦型半導体装置。
- 前記ストライプ状のゲート電極は、前記第1の主電極下部と前記ゲートパッド電極下部の間で分離されていることを特徴とする請求項5に記載の縦型半導体装置。
- 前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第1の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ウェル領域は、隣り合う前記ウェル領域と連結し、前記第1の主電極端部と前記ゲートパッド電極端部間の直下には前記ゲート電極を配置しないことを特徴とする請求項5に記載の縦型半導体装置。
- 前記ゲートパッド電極直下に配置される前記ウェル領域は、連結して1つのウェル領域とすることを特徴とする請求項1乃至11のいずれか1つに記載の縦型半導体装置。
- 素子活性部と耐圧構造部とを備えた縦型半導体装置において、
前記素子活性部には、
第1導電型の第1の半導体層と、
前記第1の半導体層の第1主面上に配置されるドリフト層と、
前記ドリフト層の表面層に配置される第2導電型のウェル領域と、
前記ウェル領域の表面層に配置される第1導電型のソース領域と、
前記ウェル領域の表面層に配置される第2導電型のコンタクト領域と、
前記ウェル領域の表面層に配置されるトレンチと、
前記トレンチ内にゲート絶縁膜を介して配置されるゲート電極と、
前記ゲート電極の上面に配置される層間絶縁膜と、を備え、
前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第1の主電極と、を備え、
前記層間絶縁膜の上面には前記第1の主電極と離れて配置され、前記ゲート電極が電気的に接続するゲートパッド電極と、を備え、
前記第1の主電極下部の前記ドリフト層は、
第1の第1導電型半導体領域と第1の第2導電型半導体領域が前記第1主面に平行な方向に繰り返し交互に配置され、且つ前記第1の第2導電型半導体領域が前記ウェル領域に接する第1並列pn層と、を備え、
前記ゲートパッド電極下部の前記ドリフト層は、
第2の第1導電型半導体領域と第2の第2導電型半導体領域が前記第1主面に平行な方向に繰り返し交互に配置され、且つ前記第2の第2導電型半導体領域が前記ウェル領域に対向するように配置される第2並列pn層と、を備え、
前記第2並列pn層と前記ウェル領域との間に第1導電型分離領域を備え、
前記トレンチは、前記第1の第1導電型半導体領域、および前記第1導電型分離領域に達することを特徴とする縦型半導体装置。 - 前記第1の主電極と前記ゲートパッド電極間の下部には、前記トレンチを配置しないことを特徴とする請求項13に記載の縦型半導体装置。
- 前記第1並列pn層の平面形状は、前記第1の第1導電型半導体領域と前記第1の第2導電型半導体領域が繰り返し交互に配置される方向に直交する方向に延びるストライプ状であることと特徴とする請求項1乃至14のいずれか1つに記載の縦型半導体装置。
- 前記第2並列pn層の平面形状は、前記第2の第1導電型半導体領域と前記第2の第2導電型半導体領域が繰り返し交互に配置される方向に直交する方向に延びるストライプ状であることと特徴とする請求項1乃至15のいずれか1つに記載の縦型半導体装置。
- 前記第1並列pn層の平面形状のストライプの長手方向と前記第2並列pn層の平面形状のストライプの長手方向は平行であることを特徴とする請求項16に記載の縦型半導体装置。
- 前記第2並列pn層の平面形状は、格子状であることを特徴とする請求項1乃至15のいずれか1つに記載の縦型半導体装置。
- 前記第1の第2導電型半導体領域、および前記第2の第2導電型半導体領域は、前記ドリフト層の前記第1主面側で不純物濃度が高く、
前記第1の第1導電型半導体領域、および前記第2の第1導電型半導体領域は、前記ドリフト層の第2主面側で不純物濃度が高い不純物濃度傾斜を備えていることを特徴とする請求項1乃至18のいずれか1つに記載の縦型半導体装置。 - 前記第1の半導体層と前記第1並列pn層、および前記第2並列pn層の間に第1導電型の低抵抗層と備えることを特徴とする請求項1乃至19のいずれか1つに記載の縦型半導体装置。
- 前記第1の半導体層の第2主面には第2の主電極を備えていることを特徴とする請求項1乃至20のいずれか1つに記載の縦型半導体装置。
- 請求項1に記載の縦型半導体装置の製造方法において、
第1導電型の半導体基板の第1主面上に第1導電型低抵抗層をエピタキシャル成長し、前記第1導電型低抵抗層の表面に第1導電型の不純物と第2導電型の不純物を選択的にイオン注入する工程と、前記第1導電型低抵抗層の前記第1主面上に第1導電型エピタキシャル層をエピタキシャル成長させ、前記第1導電型エピタキシャル層の表面に前記第1導電型の不純物と前記第2導電型の不純物を選択的にイオン注入する層形成工程と、
前記第1導電型エピタキシャル層の前記第1主面上に前記第1導電型エピタキシャル層をエピタキシャル成長させ、前記第1導電型エピタキシャル層の表面に前記第1導電型の不純物と前記第2導電型の不純物を選択的にイオン注入する工程と、を複数回繰り返す積層工程と、を有し、
前記積層工程では、前記第1導電型分離領域形成箇所に前記第1導電型の不純物と前記第2導電型の不純物を選択的にイオン注入しないことを特徴とする縦型半導体装置の製造方法。
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