JP4564509B2 - 電力用半導体素子 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る電力用半導体素子であるパワーMOSFETの構成を模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー層における不純物量(以下、「ピラー不純物量」ともいう)をとってピラー層の不純物量のプロファイルを例示するグラフ図である。なお、図1に示すグラフ図の縦軸は、断面図における位置に対応している。後述する他の図においても同様である。
本実施形態においては、ピラー層の不純物量が図1に示すようなプロファイルとなっているため、電界分布もこのプロファイルと同様な分布、すなわち、縦方向中央部で高く上下端で低い分布となる。スーパージャンクション構造内における電界は、電圧印加時にスーパージャンクション構造を空乏化させるための横方向電界と、完全空乏化後に加わる縦方向電界との和となる。このため、上下端の不純物量を低下させると、空乏化し易くなって、上下端の電界を小さくすることができる。
次に、本実施形態の比較例について説明する。
図2は、第1の比較例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図であり、
図3は、第2の比較例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図4は、第1の実施形態の第1の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図4に示すように、本変形例においては、ピラー層の不純物量プロファイルが上下対称ではなく、上端部の電界が下端部の電界よりも小さく、不純物量の極大ピークが縦方向中央部よりも下側、すなわち、ドレイン電極1側の部分に位置している。このような構造は、イオン注入と埋め込み成長とを繰り返すプロセス、又は、加速電圧を変化させて複数回のイオン注入を行うプロセスにおいて、イオン注入のドーズ量又はマスクの開口幅を変化させることにより、作製可能である。
図5は、第1の実施形態の第2の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図5に示すように、本変形例においては、ピラー層の不純物量が縦方向に沿って不連続的に変化している。このようなプロファイルは、エピタキシャル成長時に不純物濃度を不連続的に変化させることで実施可能である。このような構造によっても、前述の第1の実施形態と同様な効果を得ることができる。
図6は、第1の実施形態の第3の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図6に示すように、本変形例においては、ピラー層の不純物量のプロファイルが波形になっている。すなわち、ピラー層の不純物量プロファイルは、マクロ的には三角形状となっており、ピラー層の縦方向中央部で最も大きく、上下端に向かうほど減少し、上下端において最も小さくなっているが、ミクロ的には波形となっており、不純物量が極大値をとるピーク(極大ピーク)と極小値をとるピーク(極小ピーク)とが交互に現れている。そして、ピラー層における上側部分、すなわち、縦方向中央部から上端部までの部分、及び、下側部分、すなわち、縦方向中央部から下端部までの部分においては、それぞれ2つ以上の極大ピークが形成されている。上側部分に属する2つ以上の極大ピークのうち、相対的にソース電極9に近い極大ピークの値(不純物量)は、相対的に縦方向中央部に近い極大ピークの値よりも小さく、下側部分に属する2つ以上の極大ピークのうち、相対的にドレイン電極1に近い極大ピークの値は、相対的に縦方向中央部に近い極大ピークの値よりも小さい。このような構造によっても、前述の第1の実施形態と同様な効果を得ることができる。
図7は、本発明の第2の実施形態に係るパワーMOSFETを模式的に例示する断面図、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図、及び、縦軸に素子における縦方向の位置をとり横軸に電界をとって電界のプロファイルを例示するグラフ図である。
本実施形態においては、ドレイン電極1とソース電極9との間に電圧が印加されると、n−バッファー層10が空乏化する。これにより、n−バッファー層10内の電界は、n−バッファー層10の不純物濃度(ドナー濃度)に応じた傾きを持ち、ドレイン側で小さくなる。このため、SJ構造については、ピラー層の不純物量プロファイルを図7に示すようなソース側のみが低下したプロファイルとし、ソース側部分のみで電界を小さくすれば、SJ構造及びn−バッファー層10からなる構造体全体における電界は、縦方向中央部が高く上下端が低いプロファイルとなる。この結果、前述の第1の実施形態と同様に、安定した耐圧と高アバランシェ耐量を実現することができる。
図8は、第2の実施形態の第1の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図8に示すように、本変形例においては、ピラー層の不純物量のプロファイルが、縦方向全域にわたって、ドレイン電極1からソース電極9に向かって単調減少するようなプロファイルとなっている。これによっても、第2の実施形態と同様な効果を得ることができる。
図9は、第2の実施形態の第2の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図9に示すように、本変形例においては、ピラー層の不純物量プロファイルが、ドレイン電極1からソース電極9に向かって不連続的に減少するような段階状のプロファイルとなっている。これによっても、第2の実施形態と同様な効果を得ることができる。
図10は、第2の実施形態の第3の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図10に示すように、本変形例においては、ピラー層の不純物量プロファイルが、マクロ的にはドレイン電極1からソース電極9に向かって単調減少しつつ、ミクロ的には波形のプロファイルとなっている。これによっても、第2の実施形態と同様な効果を得ることができる。
図11は、本発明の第3の実施形態に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
なお、図11のグラフ図においては、pピラー層の不純物量を実線で示し、nピラー層の不純物量を破線で示している。後述する図12及び図13においても同様である。
図12は、第3の実施形態の第1の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図12に示すように、本変形例においては、pピラー層4の上端部において不純物量が局所的に増加している。但し、nピラー層3の上端部においては、不純物量が局所的に減少しているため、pピラー層4の上端部における局所的な増加が相殺され、不純物量の和は、ピラー層の上端部において減少している。すなわち、不純物量の和のプロファイルにおいて、ソース電極9に最も近い極大ピークの値は、それより縦方向中央部に近い極大ピークの値よりも小さい。これにより、ピラー層の上下端で不純物量を低下させることにより横方向の電界を弱める効果を維持したままで、不純物量のバランスを崩すことにより縦方向の電界を弱める効果を強めることができる。本変形例における上記以外の構成及び作用効果は、前述の第3の実施形態と同様である。
図13は、第3の実施形態の第2の変形例に係るパワーMOSFETを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図13に示すように、本変形例は、前述の第2の実施形態と第3の実施形態とを組み合わせた例である。すなわち、本変形例においては、SJ構造とn+ドレイン層2との間にn−バッファー層10が挿入されており、且つ、ソース電極側において、pピラー層4の不純物量がnピラー層3の不純物量よりも多くなっている。但し、小さい不純物量の変化で大きな電界の変化を得るために、不純物量の和はソース側に近いほど低くしている。本変形例における上記以外の構成及び作用効果は、前述の第2及び第3の実施形態と同様である。なお、第3の実施形態並びにその第1及び第2の変形例においては、nピラー層3及びpピラー層4のうちいずれか一方の不純物量プロファイルのみが、波形となっていてもよい。
Claims (5)
- 第1導電型の第1半導体層と、
前記第1半導体上層に設けられ、前記第1半導体層の上面に平行な方向に交互に配置された複数の第1導電型の第2半導体層及び複数の第2導電型の第3半導体層と、
各前記第3半導体層上に設けられ、前記各第3半導体層に接続された複数の第2導電型の第4半導体層と、
各前記第4半導体層の上面に選択的に形成された第1導電型の第5半導体層と、
前記第4半導体層における前記第2半導体層と前記第5半導体層との間の部分の直上域を含む領域に設けられた制御電極と、
前記制御電極を前記第2半導体層、前記第4半導体層及び前記第5半導体層から絶縁するゲート絶縁膜と、
前記第1半導体層の下面上に設けられ、前記第1半導体層に電気的に接続された第1の主電極と、
前記第4半導体層及び前記第5半導体層上に設けられ、前記第4半導体層及び前記第5半導体層に接続された第2の主電極と、
を備え、
前記第2半導体層及び前記第3半導体層の前記第2の主電極側の端部における前記第2半導体層の不純物量及び前記第3半導体層の不純物量の和は、前記第2半導体層及び前記第3半導体層の前記第1の主電極から前記第2の主電極に向かう方向の中央部における前記和よりも小さく、
前記第2半導体層及び前記第3半導体層の両方において、前記第2の主電極側の端部における不純物量は前記第1の主電極から前記第2の主電極に向かう方向の中央部における不純物量より小さい、
ことを特徴とする電力用半導体素子。 - 前記第2の主電極側の端部において、前記第3半導体層の不純物量は前記第2半導体層の不純物量よりも大きいことを特徴とする請求項1記載の電力用半導体素子。
- 前記第2半導体層及び前記第3半導体層における前記第1の主電極側の端部における前記和は、前記中央部における前記和よりも小さいことを特徴とする請求項1または2に記載の電力用半導体素子。
- 前記第1半導体層と前記第2半導体層及び前記第3半導体層との間に設けられ、不純物濃度が前記第2半導体層の不純物濃度よりも低い第1導電型の第6半導体層をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の電力用半導体素子。
- 前記第2半導体層及び前記第3半導体層のうち少なくとも一方において、前記第1の主電極から前記第2の主電極に向かう方向に沿った不純物量のプロファイルが波形であり、前記波形の極大ピークのうち、相対的に前記第2の主電極に近い極大ピークの値は、相対的に前記中央部に近い極大ピークの値よりも小さいことを特徴とする請求項1〜4のいずれか1つに記載の電力用半導体素子。
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