JP4825424B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、高耐圧構造の電力用半導体装置およびその製造方法に関する。
縦型パワーMOSFETのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層にて形成されるpn接合の耐圧に応じて決まる限界値以上には上げられない。このように、素子耐圧とオン抵抗はトレードオフの関係にある。このため、素子耐圧とオン抵抗の両方を最適化することが低消費電力素子では重要となる。
素子耐圧とオン抵抗には、素子材料により決まる制限があり、この制限を緩和することが既存のパワー素子を上回る低オン抵抗素子を実現するための条件となる。
素子耐圧とオン抵抗の両方を最適化するMOSFETの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐピラー層とｎピラー層を埋め込んだ構造のMOSFETが提案されている。スーパージャンクション構造では、ｐピラー層とｎピラー層に含まれる不純物濃度を同じにすることで、擬似的にノンドープ層を形成する。この構造では、高耐圧を保持でき、かつ高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現できる。ｎピラー層とｐピラー層の不純物量を精度よく制御することで得られる最大耐圧は、ドリフト層の厚さに比例する。
この種のスーパージャンクション構造を形成する手法として、ｎ型エピタキシャル成長層中にトレンチ溝を形成し、このトレンチ溝内にｐ型エピタキシャル成長層を充填する手法がある（特許文献１参照）。この手法によれば、アスペクト比が高いトレンチ溝を形成して、アスペクト比の高いｐピラーを形成できる。すなわち、幅が狭くて深いスーパージャンクション構造が得られる。幅の狭いスーパージャンクション構造は、低い電圧で完全空乏化しやすいため、ピラーの不純物濃度を上げることが可能となり、低いオン抵抗を実現できる。耐圧はドリフト層の厚さに比例するため、上述した深いスーパージャンクション構造では、より高耐圧性能が得られる。
このように、トレンチ溝の形成と埋め込み結晶成長とを組み合わせたプロセスは、低オン抵抗で高耐圧のスーパージャンクションMOSFETを形成するのに有効である。このプロセスで形成したMOSFETは、素子表面がｐ型エピタキシャル成長層で覆われている。このため、耐圧を保持するために、少なくとも素子終端部表面のｐ型エピタキシャル成長層を除去する必要がある。表面のｐ型エピタキシャル成長層をエッチング等により確実に除去するには、エッチングばらつきを考慮に入れて、ｐ型エピタキシャル成長層を余計にエッチングする必要がある。このため、エッチング除去後のスーパージャンクション構造の厚さは、埋め込み結晶成長直後よりも薄くなってしまい、得られる最大耐圧も低下する。
特開2003-273355公報
本発明は、素子耐圧が十分に高くて、オン抵抗が十分に低い電力用半導体装置およびその製造方法を提供するものである。
本発明の一態様に係る電力用半導体装置は、
基板面に沿って形成される第１の主電極と、
前記第１の主電極に電気的に接続される第１導電型の第１半導体層と、
前記第１半導体層上に形成され、基板面に沿って交互に周期的に形成される第１導電型の第２半導体層および第２導電型の第３半導体層からなる周期構造部と、
前記第２および第３半導体層上の一部に選択的に形成される第２導電型の第４半導体層と、
前記第４半導体層上に選択的に形成される第１導電型の第５半導体層と、
前記第４および第５半導体層に接合される第２の主電極と、
前記第２、第４および前記第５半導体層上に第１絶縁膜を介して隣接配置される制御電極と、
前記第２および第３半導体層からなる周期構造領域の外側に形成され、空乏層の広がりを防止する空乏層遮断部と、
前記第３半導体層と同一材料で形成され、基板端部まで前記第２および第３半導体層の表面を覆うように形成される第２導電型の第６半導体層と、を備え、
前記空乏層遮断部は、
前記第３半導体層の形成領域の外側に形成される第１トレンチと、
前記第１トレンチ内に第２絶縁膜を介して形成される導電層と、を有し、
前記空乏層遮断部は、基板端部において前記第６半導体層を分断して前記第２半導体層に達する深さまで形成される。
また、本発明の一態様に係る電力用半導体装置は、
基板面に沿って形成される第１の主電極と、
前記第１の主電極に電気的に接続される第１導電型の第１半導体層と、
前記第１半導体層上に形成され、基板面に沿って交互に周期的に形成される第１導電型の第２半導体層および第２導電型の第３半導体層からなる周期構造部と、
前記第２および第３半導体層上の一部に選択的に形成される第２導電型の第４半導体層と、
前記第４半導体層上に選択的に形成される第１導電型の第５半導体層と、
前記第４および第５半導体層に接合される第２の主電極と、
前記第２、第４および前記第５半導体層上に第１絶縁膜を介して隣接配置される制御電極と、
前記第２および第３半導体層からなる周期構造領域の外側に形成され、空乏層の広がりを防止する空乏層遮断部と、
前記第３半導体層と同一材料で形成され、基板端部まで前記第２および第３半導体層の表面を覆うように形成される第２導電型の第６半導体層と、
前記第４半導体層と前記第６半導体層との間に形成され、前記第４半導体層よりも不純物濃度の低い第２導電型の第７半導体層と、を備え、
前記空乏層遮断部は、
前記第３半導体層の形成領域の外側に形成される第１トレンチと、
前記第１トレンチ内に第２絶縁膜を介して形成される導電層と、を有する。
本発明によれば、素子耐圧が十分に高くて、オン抵抗が十分に低い電力用半導体装置を実現できる。
以下、図面を参照しながら、本発明の一実施形態に係る電力用半導体装置およびその製造方法について説明する。以下では、本発明の電力用半導体装置の一例としてパワーMOSFETの構造を説明する。
（第１の実施形態）
図１は本発明の一実施形態に係るパワーMOSFETの断面構造を示す断面図である。図１のパワーMOSFETは、基板面に沿って形成されるドレイン電極１と、ドレイン電極１上に形成されるｎ+ドレイン層２と、ｎ+ドレイン層２上に形成されるスーパージャンクション構造のドリフト層３と、ドリフト層３上の一部に選択的に形成されるｐベース層４と、ｐベース層４上に選択的に形成されるｎ+ソース層５と、ｐベース層４およびｎ+ソース層５上に形成されるソース電極６と、ドリフト層３、ｐベース層４およびｎ+ソース層５にゲート絶縁膜７を介して隣接配置されるゲート電極８と、ドリフト層３の端部に形成され空乏層の広がりを防止する空乏層遮断部９とを備えている。
ドリフト層３は、基板面に沿って交互に周期的に形成されるｎピラー層１１およびｐピラー層１２を有する。ゲート電極８は、一部のｎピラー層１１上にゲート絶縁膜７を介してストライプ状に形成されている。ゲート絶縁膜７は、例えば膜厚が0.1μｍのSiO2である。これらゲート電極８を挟んで両側、すなわちｐピラー層１２の上方には、同じくストライプ状にソース電極６が形成されている。このソース電極６は、ゲート絶縁膜７を介してゲート電極８の上方にも配置されている。
空乏層遮断部９の両側表面には、ドリフト層３から伸びるｐ型エピタキシャル成長層２３と外側ｐ層１５が形成されている。空乏層遮断部９は、基板端部のｎピラー層１１とその上面のｐ型エピタキシャル成長層２３に絶縁層１３を介して隣接配置されるフィールドストップ電極１４を有する。フィールドストップ電極１４は、何も電圧を印加しないフローティング状態に置かれてもよいし、ドレイン電極１と同電圧を印加してもよい。このようなフィールドストップ電極１４を設けることで、空乏層が同電極１４よりも外側に広がらなくなり、耐圧や信頼性の低下を防止できる。
図２は図１のパワーMOSFETの製造工程の一例を示す工程図である。まず、ｎ+ドレイン層２上にｎ型エピタキシャル成長層２１を形成した後、フォトリソグラフィ等により、複数のトレンチ溝２２を形成する（図２（ａ））。次に、トレンチ溝２２の内部および基板表面にｐ型エピタキシャル成長層２３を形成して、CMP（化学的機械研磨）により表面を平坦化する（図２（ｂ））。このとき、基板表面にｐ型エピタキシャル成長層２３が残るように平坦化する。
従来は、基板表面のｐ型エピタキシャル成長層２３をすべて除去していた。このため、エッチング量のばらつきを考慮に入れて、余計に基板表面を研磨する必要があり、ドリフト層３が必要以上に薄くなり、耐圧が低くなるという問題があった。あるいは、基板表面の平坦化を考慮に入れて、予めドリフト層３を厚めに形成しておくことも考えられるが、このようにすると、逆にドリフト層３が必要以上に厚くなり、オン抵抗が高くなるという問題があった。
これに対して、本実施形態では、基板表面にｐ型エピタキシャル成長層２３が残存するように基板平坦化処理を行うため、ドリフト層３が薄くなりすぎないし、予めドリフト層３を厚く形成する必要もないため、ドリフト層３が厚くなりすぎるおそれもない。
基板表面の平坦化処理が終了した後、ドリフト層３の一部にｐベース層４が形成され、ｐベース層４上にｎ+ソース層５が形成される（図２（ｃ））。次に、空乏層遮断部９の形成領域に第１トレンチ２４を形成し、同時に、ｎ+ソース層５、ｐベース層４およびｎピラー層１１を除去して複数の第２トレンチ２５を形成する。そして、これらトレンチには、絶縁膜を介して導電材料が充填される。これにより、ゲート電極８とフィールドストップ電極１４が形成される（図２（ｄ））。
次に、ゲート電極８に隣接してストライプ状にソース電極６を形成し、ゲート電極８の上方も絶縁膜を介してソース電極６で覆う（図２（ｅ））。
次に、ソース電極６の形成面とは逆側の基板面に沿って、ｎ+ドレイン層２に電気的に接続されるドレイン電極１を形成する（図２（ｆ））。
図３は本実施形態に係るパワーMOSFETの上面図である。図示のように、ドリフト層３を構成するｎピラー層１１とｐピラー層１２は互いに隣接しあってストライプ状に形成されている。これらｎピラー層１１とｐピラー層１２を取り囲むようにチップの外縁に沿ってフィールドストップ電極１４が形成されている。
このように、第１の実施形態では、ドリフト層３を形成する際に、基板表面にｐ型エピタキシャル成長層２３が残存するように基板平坦化処理を行うため、ドリフト層３が薄くなりすぎることがなく、耐圧が低くなるおそれがない。また、基板平坦化処理を考慮に入れて、予めドリフト層３を厚く形成しなくてすむため、ドリフト層３が必要以上に厚くなり過ぎなくなり、オン抵抗を低く維持できる。さらに、第１の実施形態では、基板の端部付近にフィールドストップ電極１４を形成するため、このフィールドストップ電極１４により空乏層の広がりを確実に遮断でき、基板端部付近に、ドリフト層３から伸びるｐ型エピタキシャル成長層２３が残存していても、耐圧や信頼性が低下するおそれはない。
（第２の実施形態）
第２の実施形態は、空乏層遮断部９の構造が第１の実施形態と異なる点に特徴がある。
図４は本発明の第２の実施形態に係るパワーMOSFETの断面構造を示す断面図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図４のパワーMOSFETは、ドリフト層３から基板端部に向かって伸びるｐ型エピタキシャル成長層２３を、基板端部付近で除去している。そして、ｐ型エピタキシャル成長層２３が存在しない基板端部のｎ型エピタキシャル成長層２１内にｎ型不純物イオンを注入して、拡散層３１（フィールドストップｎ層）を形成している。この拡散層３１が空乏層遮断部９に相当する。
拡散層３１の周囲には、ｐ型エピタキシャル成長層２３や外側ｐ層１５が存在しないため、第１の実施形態よりも空乏層が広がりにくく、また拡散層３１を設けることで、この拡散層３１より外側への空乏層の広がりを確実に除去できる。
図４のパワーMOSFETはドリフト層３を形成する際に、基板端部のｐ型エピタキシャル成長層２３を除去する工程が必要になるが、空乏層遮断部９の構造は第１の実施形態よりも簡易化できる。
図５は図４の変形例を示すパワーMOSFETの断面構造を示す断面図である。図５のパワーMOSFETは、図１と同様に基板端部までｐ型エピタキシャル成長層２３が伸びており、基板端部に、ｎ型エピタキシャル成長層２１まで達する深い拡散層３１が形成されている。この拡散層３１が空乏層遮断部９に相当する。
図５のような深い拡散層３１を形成すると、ｎピラー層１１とｐピラー層１２の不純物イオンが拡散してしまい、実効的な不純物濃度が低くなり、オン抵抗が増加する傾向にあるが、基板端部への空乏層の広がりを防止できるため、耐圧を向上できる。
このように、第２の実施形態では、基板端部に拡散層３１を形成することにより、空乏層の基板端部への広がりを防止できる。
（第３の実施形態）
第３の実施形態は、第１の実施形態の変形例であり、ｐベース層４を基板表面のｐ型エピタキシャル成長層２３よりも薄く形成した点に特徴がある。
図６は本発明の第３の実施形態に係るパワーMOSFETの断面構造を示す断面図である。図１のパワーMOSFETのｐベース層４は、ｎピラー層１１まで達していたが、図６のｐベース層４ａは、ｎピラー層１１に接しておらず、ｎピラー層１１よりも上方に位置する。すなわち、図６のｐベース層４ａは図１のｐベース層４に比べて、かなり薄く形成されている。
このように、ｐベース層４ａを薄くすることにより、チャネルが短くなり、チャネル抵抗が低減し、結果としてオン抵抗が低減する。また、ｐベース層４ａを形成する際の熱工程の時間も短くて済み、ドリフト層３を構成するｎピラー層１１とｐピラー層１２が拡散しなくなり、素子性能が向上する。
なお、図６等では、ｐピラー層１２がｎ+ドレイン層２に接する例を示しているが、ｐピラー層１２はｎ+ドレイン層２に接していなくてもよい。
（第４の実施形態）
第４の実施形態は、ｐベース層４と基板端部表面のｐ型エピタキシャル成長層２３との間にRESURF層を形成する点に特徴がある。
図７は本発明の第４の実施形態に係るパワーMOSFETの断面構造を示す断面図である。図７のパワーMOSFETは、ｐベース層４と基板端部表面のｐ型エピタキシャル成長層２３との間に形成されるRESURF層３２を備えており、それ以外の構造は図１と同様である。
RESURF層３２は、ｐ型不純物イオン（例えばボロンイオン）を注入して形成される。RESURF層３２の不純物イオン濃度は、ｐベース層４の不純物イオン濃度よりも低いが、ｐ型エピタキシャル成長層２３の不純物イオン濃度よりは高く設定される。
このようなRESURF層３２を設けることで、耐圧を増すことができる。
（第５の実施形態）
第５の実施形態は、ゲート電極８の配置に特徴があるものであり、上述した第１〜第４の実施形態に適用可能である。
図８は本発明の第５の実施形態に係るパワーMOSFETの上面図である。図３と異なり、図８のパワーMOSFETは、ｎピラー層１１とｐピラー層１２の形成方向とは略90度異なる方向にストライプ状に形成された複数のゲート電極８ａを備えている。
図３の構造のゲート電極８の場合、ストライプ状に形成された複数のｐピラー層１２の間にゲート電極８を形成するため、ゲート電極８の形成箇所についての自由度が少なく、スーパージャンクション構造のドリフト層３のｎピラー層１１とｐピラー層１２の形成箇所に沿ってゲート電極８を形成する必要があった。これに対して、図８の構造のゲート電極８ａは、スーパージャンクション構造のドリフト層３の形状とはまったく無関係にゲート電極を形成でき、図３に比べて製造工程を簡略化できる。
図９は図８の変形例の上面図である。図９のパワーMOSFETは、ドリフト層３に略平行な方向と略直交する方向の両方向にゲート電極８ｂを形成している。これにより、ドリフト層３の形成箇所の界面付近に主に形成される結晶欠陥がゲート電極８ｂにより除去され、結晶欠陥による特性の劣化のない信頼度の高いパワーMOSFETが得られる。
（第６の実施形態）
第６の実施形態は、第１の実施形態の変形例であり、複数の空乏層遮断部９を形成することに特徴がある。
図１０は本発明の第６の実施形態に係るパワーMOSFETの断面構造を示す断面図である。図１０のパワーMOSFETは、互いに分離して形成される３つの空乏層遮断部９ａ，９ｂ，９ｃを備えている。これら空乏層遮断部９ａ，９ｂ，９ｃはいずれも、トレンチ内に絶縁膜を介して形成されるフィールドストップ電極１４を有する。いずれの空乏層遮断部９ａ，９ｂ，９ｃも、空乏層の広がりを防止する作用を行う。したがって、例えば、ドリフト層３に最も近い側の空乏層遮断部９ａだけで空乏層の広がりを防止できなくても、その外側に設けた２つの空乏層遮断部９ｂ，９ｃで空乏層の広がりを完全に防止できる。
図１１は隣接する空乏層遮断部９ａ，９ｂ，９ｃ内のフィールドストップ電極１４同士の距離Ｌとフィールドストップ電極１４の深さｄとの関係を示す図である。図示のように、Ｌ＜ｄの関係を満たすようにすることで、より安定した耐圧を得ることができる。
（その他の実施形態）
上述した実施形態において、各層の導電型を逆にしてもよい。すなわちｐ型をｎ型に、ｎ型をｐ型にしてもよい。
また、ゲート電極８の形状は、図３，図４および図９に示したものに限定されない。同様に、ドリフト層３を構成するｎピラー層１１とｐピラー層１２も、必ずしもストライプ状に形成する必要はない。ゲート電極８やドリフト層３は、例えば格子状や千鳥状に形成してもよい。
上述した各実施形態において、パワーMOSFETの基板材料は必ずしもシリコンである必要はなく、例えば、シリコンカーバイト（SiC）や窒化ガリウム（GaN）等の化合物半導体やダイヤモンド等のワイドバンドギャップ半導体を用いてもよい。
さらに、上述した各実施形態では、スーパージャンクション構造を有するMOSFETを例に取って本発明を説明したが、本発明はスーパージャンクション構造を有する各種の電力用半導体装置に適用可能であり、例えば、IGBTなどにも本発明を適用可能である。
本発明の一実施形態に係るパワーMOSFETの断面構造を示す断面図。 図１のパワーMOSFETの製造工程の一例を示す工程図。 本実施形態に係るパワーMOSFETの上面図。 本発明の第２の実施形態に係るパワーMOSFETの断面構造を示す断面図。 図４の変形例を示すパワーMOSFETの断面構造を示す断面図。 本発明の第３の実施形態に係るパワーMOSFETの断面構造を示す断面図。 本発明の第４の実施形態に係るパワーMOSFETの断面構造を示す断面図。 本発明の第５の実施形態に係るパワーMOSFETの上面図。 図８の変形例の上面図。 本発明の第６の実施形態に係るパワーMOSFETの断面構造を示す断面図。 隣接する空乏層遮断部内のフィールドストップ電極１４同士の距離Ｌとフィールドストップ電極１４の深さｄとの関係を示す図。
符号の説明
１ ドレイン電極
２ ｎ+ドレイン層
３ ドリフト層
４ ｐベース層
５ ｎ+ソース層
６ ソース電極
７ ゲート絶縁膜
８，８ａ，８ｂ ゲート電極
９，９ａ，９ｂ，９ｃ 空乏層遮断部
９ 空乏層遮断部
１１ ｎピラー層
１２ ｐピラー層
１４ フィールドストップ電極
２１ ｎ型エピタキシャル層
２２ トレンチ溝
２３ ｐ型エピタキシャル成長層
２４ 第１トレンチ
２５ 第２トレンチ
３１ 拡散層
３２ RESURF層

Claims (5)

  1. 基板面に沿って形成される第１の主電極と、
    前記第１の主電極に電気的に接続される第１導電型の第１半導体層と、
    前記第１半導体層上に形成され、基板面に沿って交互に周期的に形成される第１導電型の第２半導体層および第２導電型の第３半導体層からなる周期構造部と、
    前記第２および第３半導体層上の一部に選択的に形成される第２導電型の第４半導体層と、
    前記第４半導体層上に選択的に形成される第１導電型の第５半導体層と、
    前記第４および第５半導体層に接合される第２の主電極と、
    前記第２、第４および前記第５半導体層上に第１絶縁膜を介して隣接配置される制御電極と、
    前記第２および第３半導体層からなる周期構造領域の外側に形成され、空乏層の広がりを防止する空乏層遮断部と、
    前記第３半導体層と同一材料で形成され、基板端部まで前記第２および第３半導体層の表面を覆うように形成される第２導電型の第６半導体層と、を備え、
    前記空乏層遮断部は、
    前記第３半導体層の形成領域の外側に形成される第１トレンチと、
    前記第１トレンチ内に第２絶縁膜を介して形成される導電層と、を有し、
    前記空乏層遮断部は、基板端部において前記第６半導体層を分断して前記第２半導体層に達する深さまで形成されることを特徴とする電力用半導体装置。
  2. 基板面に沿って形成される第１の主電極と、
    前記第１の主電極に電気的に接続される第１導電型の第１半導体層と、
    前記第１半導体層上に形成され、基板面に沿って交互に周期的に形成される第１導電型の第２半導体層および第２導電型の第３半導体層からなる周期構造部と、
    前記第２および第３半導体層上の一部に選択的に形成される第２導電型の第４半導体層と、
    前記第４半導体層上に選択的に形成される第１導電型の第５半導体層と、
    前記第４および第５半導体層に接合される第２の主電極と、
    前記第２、第４および前記第５半導体層上に第１絶縁膜を介して隣接配置される制御電極と、
    前記第２および第３半導体層からなる周期構造領域の外側に形成され、空乏層の広がりを防止する空乏層遮断部と、
    前記第３半導体層と同一材料で形成され、基板端部まで前記第２および第３半導体層の表面を覆うように形成される第２導電型の第６半導体層と、
    前記第４半導体層と前記第６半導体層との間に形成され、前記第４半導体層よりも不純物濃度の低い第２導電型の第７半導体層と、を備え、
    前記空乏層遮断部は、
    前記第３半導体層の形成領域の外側に形成される第１トレンチと、
    前記第１トレンチ内に第２絶縁膜を介して形成される導電層と、を有することを特徴とする電力用半導体装置。
  3. 前記第２、第４および第５半導体層に形成される前記第１トレンチと略同一深さの第２トレンチを備え、
    前記第１絶縁膜および前記制御電極は、前記第２トレンチ内に形成されることを特徴とする請求項１に記載の電力用半導体装置。
  4. 前記第２、第４および第５半導体層に形成される前記第１トレンチと略同一深さの第２トレンチを備え、
    前記第１絶縁膜および前記制御電極は、前記第２トレンチ内に形成されることを特徴とする請求項２に記載の電力用半導体装置。
  5. 前記空乏層遮断部は、前記周期構造部を取り囲むように形成されることを特徴とする請求項１乃至４のいずれかに記載の電力用半導体装置。
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