JP3204752B2 - 半導体装置 - Google Patents

半導体装置

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JP3204752B2 JP24661992A JP24661992A JP3204752B2 JP 3204752 B2 JP3204752 B2 JP 3204752B2 JP 24661992 A JP24661992 A JP 24661992A JP 24661992 A JP24661992 A JP 24661992A JP 3204752 B2 JP3204752 B2 JP 3204752B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、電力用ＭＯＳを高集積度で構成するのに好適な半導
体装置に関する。
【０００２】
【従来の技術】一般に、電力用ＭＯＳ−ＦＥＴにおける
最大の課題は、オン抵抗の低減である。ところがオン抵
抗は、ドレイン電圧を支えるドレインバッファ層の抵抗
成分や、チャンネル部の抵抗成分に依存する。このた
め、集積密度を向上させるには限界があった。
【０００３】これに対して、「超低オン抵抗ＲＭＯＳＦ
ＥＴ」（松下電子工業株式会社 電子総合研究所偏 Ｅ
ＤＤ−８９−４１）には、基板に垂直に溝を形成するＵ
ＭＯＳＦＥＴが紹介されている。この構造によれば、隣
接するボディ間の寄生ＪＦＥＴ効果による電流狭窄の影
響もななく、集積密度を向上させながら、低オン抵抗化
を計ることができる。また、内部の接合面積も小さくな
り、このため寄生容量を減少でき、素子の高速化を計る
こともできる。
【０００４】図２は、かかる従来の半導体装置の断面図
である。同図に示すように、ドレインを構成するｎ+ サ
ブストレート１上には、ｎ型エピタキシャル層３が形成
されている。その上に、Ｐウエル４と、ｎ+ 層７が、埋
め込まれている。ｎ+ 層７上には、アルミニウムのフィ
ールドプレート８が載せられ、ソース電極１４を構成し
ている。ｎ型エピタキシャル層３に対しては、ｎ+ 層と
Ｐウエル４を貫通するように、Ｕ字形のトレンチ５が形
成されている。そのトレンチ５の１つには、ゲート９が
形成される。そして、ゲート９は、ゲート電極１０に接
続されている。そして、最外周には、接合終端領域が形
成される。この領域は、フィールドプレート８と、フィ
ールド酸化膜１３と、ｎ+ 拡散層１６と、その上のフィ
ールドプレート１２で構成される。ｎ型エピタキシャル
層３内には、空乏層６が形成される。また、ｎ+ サブス
トレート１にはドレイン電極１５が接続されている。
【０００５】以上述べたような構成において、ｎ型エピ
タキシャル層３の比抵抗をΩ・cmにし、厚さＥを１０μ
ｍ程度に設計する。このとき、Ｐウエル４の最外周のベ
ース深さは２〜３μｍとなる。終端するためには、Ｐウ
エル４のエッジ部から、距離Ｄ＝１５μｍ程度、フィー
ルドプレート８を延ばす必要がある。一方、ｎ+ 拡散層
１６上のフィールドプレート１２も、エッジ部から距離
Ｂ＝１５μｍ延ばし、フィールドプレート８とフィール
ドプレート１２との間の距離Ｃを、１４μｍ取ると、終
端長さＡは全部で４４μｍとなってしまう。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、パワーＭＯＳチップに
占める接合終端領域の面積が大きい。結果として、電流
効率を低下させてしまう。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的は、終端用のトレンチをサブストレートに埋め
込んだ層に到達するように形成するようにして、ベース
の最外部層を摺炭することにより、終端面積を少なく
し、電流効率を向上させることにある。
【０００８】
【課題を解決するための手段】ドレインとして機能する
第１導電型の半導体基板と、前記半導体基板の表面上に
枠状に形成された第１導電型の第１エピタキシャル層
と、その半導体基板上及び前記第１エピタキシャル層上
に形成された第２エピタキシャル層と、その第２エピタ
キシャル層の表面内側に形成された第２導電型の第１拡
散層と、その第１拡散層の表面内側に形成され、ソース
として機能する、第１導電型の第２拡散層と、前記第１
及び第２拡散層を貫通し、前記第２エピタキシャル層に
達する第１トレンチと、その第１トレンチ内に形成さ
れ、ゲートとして機能する導電層と、前記第２エピタキ
シャル層の表面から前記第１エピタキシャル層に向けて
延び、底部が前記第１エピタキシャル層に達し、且つ前
記第１拡散層の最外縁部を囲む、枠状の第２トレンチ
と、を備えるものとして構成される。
【００１０】
【作用】トランジスタを構成するための第１拡散層が、
第２トレンチにより終端されている。このため、空乏層
は、前記第２トレンチに沿ってフラットに広がる。これ
により、電界集中を起こさず、十分な接合耐圧が得られ
る。
【００１１】
【実施例】
【００１２】以下、図面を参照しながら、本発明の実施
例を説明する。
【００１３】図１は、本発明の一実施例の半導体装置の
断面図である。同図に示すように、ドレインを構成する
ｎ+ サブストレート１は、拡散速度の遅い不順部を含ん
でいる。そして、このｎ+ サブストレート１上には、ｎ
型エピタキシャル層（第２エピタキシャル層）３が形成
されている。一方、このｎ+ サブストレート１の終端部
に対応する部分には，ｎ+ 埋め込み層（第１エピタキシ
ャル層）２が形成されている。この層２は、ｎ+ サブス
トレート１の不純物より拡散速度の速い不純物を、部分
的に埋め込み、低濃度のエピタキシャル成長を行なった
ものである、また、ｎ型エピタキシャル層３の上には、
Ｐウエル４とｎ+ 層７との接合による、トランジスタ部
が形成されている。ｎ+ 層７上には、アルミニウムのフ
ィールドプレート８が載せられ、ソース電極１４を構成
している。ｎ型エピタキシャル層３に対しては、ｎ+ 層
７とＰウエル４とを貫通するように、Ｕ字形のトレンチ
５が形成されている。その１つには、ゲート９が形成さ
れる。そして、ゲート９は、ゲート電極１０に接続され
る。そして、最外周には接合終端領域を構成するトレン
チ１１が形成される。このトレンチ１１は、ｎ+ 層埋め
込み層２に対向し、これに到達するようにＵ字形に形成
されている。そして、ｎ型エピタキシャル層３内には、
Ｐウエル４とトレンチ５を囲むように、フラットに空乏
層６が形成される。この空乏層６は、トレンチ１１によ
って終端される。
【００１４】以上のように、Ｐウエル４とｎ+ 層７との
接合部を、トレンチ１１で終端した場合、空乏層６はト
レンチ１１に沿ってフラットに広がる。このため、プレ
ーナベースでのベース曲率による電界集中を引き起こさ
ず、理想平面接合耐圧を得ることができる。また、図２
との比較においても明らかなように、接合終端部の面積
を減少させることができる。これにより、電流効率の向
上だけでなく、高集積化のうえでも効果的である。
【００１５】
【発明の効果】以上述べたように、本発明によれば、Ｕ
字形ＭＯＳＦＥＴを構成する場合に、終端面積を低減す
ることにより、電流効率に優れ、高集積化に適した半導
体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の断面図で
ある。
【図２】従来の半導体装置の断面図である。
【符号の説明】
１ ｎ+ サブストレート ２ ｎ+ 埋め込み層（第１エピタキシャル層） ３ ｎ型エピタキシャル層（第２エピタキシャル層） ４ Ｐウエル ５ トレンチ ６ 空乏層 ７ ｎ+ 層 ８ フィールド ９ ゲート １０ ゲート電極 １１ トレンチ １２ フィールドプレート １３ フィールド酸化膜 １４ ソース電極 １５ ドレイン電極 １６ ｎ+ 拡散層
フロントページの続き (72)発明者 柳 谷 諭 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (56)参考文献 特開 昭62−189754（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/06 H01L 29/68 - 29/739

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ドレインとして機能する第１導電型の半導
    体基板と、 前記半導体基板の表面上に枠状に形成された第１導電型
    の第１エピタキシャル層と、 その半導体基板上及び前記第１エピタキシャル層上に形
    成された第２エピタキシャル層と、 その第２エピタキシャル層の表面内側に形成された第２
    導電型の第１拡散層と、 その第１拡散層の表面内側に形成され、ソースとして機
    能する、第１導電型の第２拡散層と、 前記第１及び第２拡散層を貫通し、前記第２エピタキシ
    ャル層に達する第１トレンチと、 その第１トレンチ内に形成され、ゲートとして機能する
    導電層と、 前記第２エピタキシャル層の表面から前記第１エピタキ
    シャル層に向けて延び、底部が前記第１エピタキシャル
    層に達し、且つ前記第１拡散層の最外縁部を囲む、枠状
    の第２トレンチと、 を備える、半導体装置。
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JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
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