JPH0697449A - 半導体装置 - Google Patents
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- JPH0697449A JPH0697449A JP4246619A JP24661992A JPH0697449A JP H0697449 A JPH0697449 A JP H0697449A JP 4246619 A JP4246619 A JP 4246619A JP 24661992 A JP24661992 A JP 24661992A JP H0697449 A JPH0697449 A JP H0697449A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000000149 penetrating effect Effects 0.000 claims description 2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 電流効率を高めた半導体装置(U字型MOS
FET)を提供する。 【構成】 本発明のU字型MOSFETは、ドレインと
して機能する第1導電型の半導体基板1と、その基板1
上に形成されたエピタキシャル層3と、そのエピタキシ
ャル層3の表面に形成された第2導電型の第1拡散層4
と、その第1拡散層4の表面に形成され、ソースとして
機能する、第1導電型の第2拡散層7と、前記第1及び
第2拡散層4,7を貫通し、前記エピタキシャル層3に
達する第1トレンチ5と、その第1トレンチ5内に形成
され、ゲートとして機能する導電層と、前記基板1から
前記エピタキシャル層3に延びる第1導電型の埋め込み
層2と、前記エピタキシャル層3の表面から前記埋め込
み層2に向けて延び、底部が前記埋め込み層に達し、且
つ前記第1拡散層の最外縁部を囲む、枠状の第2トレン
チ11と、を備えるものとして構成される。
FET)を提供する。 【構成】 本発明のU字型MOSFETは、ドレインと
して機能する第1導電型の半導体基板1と、その基板1
上に形成されたエピタキシャル層3と、そのエピタキシ
ャル層3の表面に形成された第2導電型の第1拡散層4
と、その第1拡散層4の表面に形成され、ソースとして
機能する、第1導電型の第2拡散層7と、前記第1及び
第2拡散層4,7を貫通し、前記エピタキシャル層3に
達する第1トレンチ5と、その第1トレンチ5内に形成
され、ゲートとして機能する導電層と、前記基板1から
前記エピタキシャル層3に延びる第1導電型の埋め込み
層2と、前記エピタキシャル層3の表面から前記埋め込
み層2に向けて延び、底部が前記埋め込み層に達し、且
つ前記第1拡散層の最外縁部を囲む、枠状の第2トレン
チ11と、を備えるものとして構成される。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、電力用MOSを高集積度で構成するのに好適な半導
体装置に関する。
に、電力用MOSを高集積度で構成するのに好適な半導
体装置に関する。
【0002】
【従来の技術】一般に、電力用MOS−FETにおける
最大の課題は、オン抵抗の低減である。ところがオン抵
抗は、ドレイン電圧を支えるドレインバッファ層の抵抗
成分や、チャンネル部の抵抗成分に依存する。このた
め、集積密度を向上させるには限界があった。
最大の課題は、オン抵抗の低減である。ところがオン抵
抗は、ドレイン電圧を支えるドレインバッファ層の抵抗
成分や、チャンネル部の抵抗成分に依存する。このた
め、集積密度を向上させるには限界があった。
【0003】これに対して、「超低オン抵抗RMOSF
ET」(松下電子工業株式会社 電子総合研究所偏 E
DD−89−41)には、基板に垂直に溝を形成するU
MOSFETが紹介されている。この構造によれば、隣
接するボディ間の寄生JFET効果による電流狭窄の影
響もななく、集積密度を向上させながら、低オン抵抗化
を計ることができる。また、内部の接合面積も小さくな
り、このため寄生容量を減少でき、素子の高速化を計る
こともできる。
ET」(松下電子工業株式会社 電子総合研究所偏 E
DD−89−41)には、基板に垂直に溝を形成するU
MOSFETが紹介されている。この構造によれば、隣
接するボディ間の寄生JFET効果による電流狭窄の影
響もななく、集積密度を向上させながら、低オン抵抗化
を計ることができる。また、内部の接合面積も小さくな
り、このため寄生容量を減少でき、素子の高速化を計る
こともできる。
【0004】図2は、かかる従来の半導体装置の断面図
である。同図に示すように、ドレインを構成するn+ サ
ブストレート1上には、n型エピタキシャル層3が形成
されている。その上に、Pウエル4と、n+ 層7が、埋
め込まれている。n+ 層7上には、アルミニウムのフィ
ールドプレート8が載せられ、ソース電極14を構成し
ている。n型エピタキシャル層3に対しては、n+ 層と
Pウエル4を貫通するように、U字形のトレンチ5が形
成されている。そのトレンチ5の1つには、ゲート9が
形成される。そして、ゲート9は、ゲート電極10に接
続されている。そして、最外周には、接合終端領域が形
成される。この領域は、フィールドプレート8と、フィ
ールド酸化膜13と、n+ 拡散層16と、その上のフィ
ールドプレート12で構成される。n型エピタキシャル
層3内には、空乏層6が形成される。また、n+ サブス
トレート1にはドレイン電極15が接続されている。
である。同図に示すように、ドレインを構成するn+ サ
ブストレート1上には、n型エピタキシャル層3が形成
されている。その上に、Pウエル4と、n+ 層7が、埋
め込まれている。n+ 層7上には、アルミニウムのフィ
ールドプレート8が載せられ、ソース電極14を構成し
ている。n型エピタキシャル層3に対しては、n+ 層と
Pウエル4を貫通するように、U字形のトレンチ5が形
成されている。そのトレンチ5の1つには、ゲート9が
形成される。そして、ゲート9は、ゲート電極10に接
続されている。そして、最外周には、接合終端領域が形
成される。この領域は、フィールドプレート8と、フィ
ールド酸化膜13と、n+ 拡散層16と、その上のフィ
ールドプレート12で構成される。n型エピタキシャル
層3内には、空乏層6が形成される。また、n+ サブス
トレート1にはドレイン電極15が接続されている。
【0005】以上述べたような構成において、n型エピ
タキシャル層3の比抵抗をΩ・cmにし、厚さEを10μ
m程度に設計する。このとき、Pウエル4の最外周のベ
ース深さは2〜3μmとなる。終端するためには、Pウ
エル4のエッジ部から、距離D=15μm程度、フィー
ルドプレート8を延ばす必要がある。一方、n+ 拡散層
16上のフィールドプレート12も、エッジ部から距離
B=15μm延ばし、フィールドプレート8とフィール
ドプレート12との間の距離Cを、14μm取ると、終
端長さAは全部で44μmとなってしまう。
タキシャル層3の比抵抗をΩ・cmにし、厚さEを10μ
m程度に設計する。このとき、Pウエル4の最外周のベ
ース深さは2〜3μmとなる。終端するためには、Pウ
エル4のエッジ部から、距離D=15μm程度、フィー
ルドプレート8を延ばす必要がある。一方、n+ 拡散層
16上のフィールドプレート12も、エッジ部から距離
B=15μm延ばし、フィールドプレート8とフィール
ドプレート12との間の距離Cを、14μm取ると、終
端長さAは全部で44μmとなってしまう。
【0006】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、パワーMOSチップに
占める接合終端領域の面積が大きい。結果として、電流
効率を低下させてしまう。
上のように構成されているので、パワーMOSチップに
占める接合終端領域の面積が大きい。結果として、電流
効率を低下させてしまう。
【0007】本発明は、上記に鑑みてなされたもので、
その目的は、終端用のトレンチをサブストレートに埋め
込んだ層に到達するように形成するようにして、ベース
の最外部層を摺炭することにより、終端面積を少なく
し、電流効率を向上させることにある。
その目的は、終端用のトレンチをサブストレートに埋め
込んだ層に到達するように形成するようにして、ベース
の最外部層を摺炭することにより、終端面積を少なく
し、電流効率を向上させることにある。
【0008】
【課題を解決するための手段】本発明の第1の半導体装
置は、第1導電型の半導体基板と、前記基板の表面に枠
状に形成された第1導電型の埋め込み層と、その基板上
に形成されたエピタキシャル層と、そのエピタキシャル
層の表面に形成された第2導電型の第1拡散層と、前記
エピタキシャル層の表面から前記埋め込み層に向けて延
び、底部が前記埋め込み層に達し、且つ前記第1拡散層
の最外縁部を囲む、枠状の第2トレンチとを備えるもの
として構成される。
置は、第1導電型の半導体基板と、前記基板の表面に枠
状に形成された第1導電型の埋め込み層と、その基板上
に形成されたエピタキシャル層と、そのエピタキシャル
層の表面に形成された第2導電型の第1拡散層と、前記
エピタキシャル層の表面から前記埋め込み層に向けて延
び、底部が前記埋め込み層に達し、且つ前記第1拡散層
の最外縁部を囲む、枠状の第2トレンチとを備えるもの
として構成される。
【0009】本発明の第2の半導体装置は、ドレインと
して機能する第1導電型の半導体基板と、前記基板の表
面に枠状に形成された第1導電型の埋め込み層と、その
基板上に形成されたエピタキシャル層と、そのエピタキ
シャル層の表面に形成された第2導電型の第1拡散層
と、その第1拡散層の表面に形成され、ソースとして機
能する、第1導電型の第2拡散層と、前記第1及び第2
拡散層を貫通し、前記エピタキシャル層に達する第1ト
レンチと、その第1トレンチ内に形成され、ゲートとし
て機能する導電層と、前記エピタキシャル層の表面から
前記埋め込み層に向けて延び、底部が前記埋め込み層に
達し、且つ前記第1拡散層の最外縁部を囲む、枠状の第
2トレンチとを備えるものとして構成される。
して機能する第1導電型の半導体基板と、前記基板の表
面に枠状に形成された第1導電型の埋め込み層と、その
基板上に形成されたエピタキシャル層と、そのエピタキ
シャル層の表面に形成された第2導電型の第1拡散層
と、その第1拡散層の表面に形成され、ソースとして機
能する、第1導電型の第2拡散層と、前記第1及び第2
拡散層を貫通し、前記エピタキシャル層に達する第1ト
レンチと、その第1トレンチ内に形成され、ゲートとし
て機能する導電層と、前記エピタキシャル層の表面から
前記埋め込み層に向けて延び、底部が前記埋め込み層に
達し、且つ前記第1拡散層の最外縁部を囲む、枠状の第
2トレンチとを備えるものとして構成される。
【0010】
【作用】トランジスタを構成するための第1拡散層が、
第2トレンチにより終端されている。このため、空乏層
は、前記第2トレンチに沿ってフラットに広がる。これ
により、電界集中を起こさず、十分な接合耐圧が得られ
る。
第2トレンチにより終端されている。このため、空乏層
は、前記第2トレンチに沿ってフラットに広がる。これ
により、電界集中を起こさず、十分な接合耐圧が得られ
る。
【0011】
【0012】以下、図面を参照しながら、本発明の実施
例を説明する。
例を説明する。
【0013】図1は、本発明の一実施例の半導体装置の
断面図である。同図に示すように、ドレインを構成する
n+ サブストレート1は、拡散速度の遅い不順部を含ん
でいる。そして、このn+ サブストレート1上には、n
型エピタキシャル層3が形成されている。一方、このn
+ サブストレート1の終端部に対応する部分には,n+
埋め込み層2が形成されている。この層2は、n+ サブ
ストレート1の不純物より拡散速度の速い不純物を、部
分的に埋め込み、低濃度のエピタキシャル成長を行なっ
たものである、また、n型エピタキシャル層3の上に
は、Pウエル4とn+ 層7との接合による、トランジス
タ部が形成されている。n+ 層7上には、アルミニウム
のフィールドプレート8が載せられ、ソース電極14を
構成している。n型エピタキシャル層3に対しては、n
+ 層7とPウエル4とを貫通するように、U字形のトレ
ンチ5が形成されている。その1つには、ゲート9が形
成される。そして、ゲート9は、ゲート電極10に接続
される。そして、最外周には接合終端領域を構成するト
レンチ11が形成される。このトレンチ11は、n+層
埋め込み層2に対向し、これに到達するようにU字形に
形成されている。そして、n型エピタキシャル層3内に
は、Pウエル4とトレンチ5を囲むように、フラットに
空乏層6が形成される。この空乏層6は、トレンチ11
によって終端される。
断面図である。同図に示すように、ドレインを構成する
n+ サブストレート1は、拡散速度の遅い不順部を含ん
でいる。そして、このn+ サブストレート1上には、n
型エピタキシャル層3が形成されている。一方、このn
+ サブストレート1の終端部に対応する部分には,n+
埋め込み層2が形成されている。この層2は、n+ サブ
ストレート1の不純物より拡散速度の速い不純物を、部
分的に埋め込み、低濃度のエピタキシャル成長を行なっ
たものである、また、n型エピタキシャル層3の上に
は、Pウエル4とn+ 層7との接合による、トランジス
タ部が形成されている。n+ 層7上には、アルミニウム
のフィールドプレート8が載せられ、ソース電極14を
構成している。n型エピタキシャル層3に対しては、n
+ 層7とPウエル4とを貫通するように、U字形のトレ
ンチ5が形成されている。その1つには、ゲート9が形
成される。そして、ゲート9は、ゲート電極10に接続
される。そして、最外周には接合終端領域を構成するト
レンチ11が形成される。このトレンチ11は、n+層
埋め込み層2に対向し、これに到達するようにU字形に
形成されている。そして、n型エピタキシャル層3内に
は、Pウエル4とトレンチ5を囲むように、フラットに
空乏層6が形成される。この空乏層6は、トレンチ11
によって終端される。
【0014】以上のように、Pウエル4とn+ 層7との
接合部を、トレンチ17で終端した場合、空乏層6はト
レンチ17に沿ってフラットに広がる。このため、プレ
ーナベースでのベース曲率による電界集中を引き起こさ
ず、理想平面接合耐圧を得ることができる。また、図2
との比較においても明らかなように、接合終端部の面積
を減少させることができる。これにより、電流効率の向
上だけでなく、高集積化のうえでも効果的である。
接合部を、トレンチ17で終端した場合、空乏層6はト
レンチ17に沿ってフラットに広がる。このため、プレ
ーナベースでのベース曲率による電界集中を引き起こさ
ず、理想平面接合耐圧を得ることができる。また、図2
との比較においても明らかなように、接合終端部の面積
を減少させることができる。これにより、電流効率の向
上だけでなく、高集積化のうえでも効果的である。
【0015】
【発明の効果】以上述べたように、本発明によれば、U
字形MOSFETを構成する場合に、終端面積を低減す
ることにより、電流効率に優れ、高集積化に適した半導
体装置を実現できる。
字形MOSFETを構成する場合に、終端面積を低減す
ることにより、電流効率に優れ、高集積化に適した半導
体装置を実現できる。
【図1】本発明の一実施例に係る半導体装置の断面図で
ある。
ある。
【図2】従来の半導体装置の断面図である。
1 n+ サブストレート 2 n+ 埋め込み層 3 n型エピタキシャル層 4 Pウエル 5 トレンチ 6 空乏層 7 n+ 層 8 フィールド 9 ゲート 10 ゲート電極 11 トレンチ 12 フィールドプレート 13 フィールド酸化膜 14 ソース電極 15 ドレイン電極 16 n+ 拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳 谷 諭 神奈川県川崎市幸区小向東芝町1 株式会 社東芝多摩川工場内
Claims (2)
- 【請求項1】第1導電型の半導体基板と、 前記基板の表面に枠状に形成された第1導電型の埋め込
み層と、 その基板上に形成されたエピタキシャル層と、 そのエピタキシャル層の表面に形成された第2導電型の
第1拡散層と、 前記エピタキシャル層の表面から前記埋め込み層に向け
て延び、底部が前記埋め込み層に達し、且つ前記第1拡
散層の最外縁部を囲む、枠状の第2トレンチと、を備え
る、半導体装置。 - 【請求項2】ドレインとして機能する第1導電型の半導
体基板と、 前記基板の表面に枠状に形成された第1導電型の埋め込
み層と、 その基板上に形成されたエピタキシャル層と、 そのエピタキシャル層の表面に形成された第2導電型の
第1拡散層と、 その第1拡散層の表面に形成され、ソースとして機能す
る、第1導電型の第2拡散層と、 前記第1及び第2拡散層を貫通し、前記エピタキシャル
層に達する第1トレンチと、 その第1トレンチ内に形成され、ゲートとして機能する
導電層と、 前記エピタキシャル層の表面から前記埋め込み層に向け
て延び、底部が前記埋め込み層に達し、且つ前記第1拡
散層の最外縁部を囲む、枠状の第2トレンチと、 を備える、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24661992A JP3204752B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24661992A JP3204752B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0697449A true JPH0697449A (ja) | 1994-04-08 |
JP3204752B2 JP3204752B2 (ja) | 2001-09-04 |
Family
ID=17151102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24661992A Expired - Lifetime JP3204752B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3204752B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0647968A2 (en) * | 1993-10-07 | 1995-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a plurality of element separating trenches and method of manufacturing same |
JP2006202837A (ja) * | 2005-01-18 | 2006-08-03 | Toshiba Corp | 電力用半導体装置およびその製造方法 |
JP2006261690A (ja) * | 1995-01-10 | 2006-09-28 | Siliconix Inc | 改良したエッジターミネーションを備えるパワーmosfet |
JP2008172006A (ja) * | 2007-01-11 | 2008-07-24 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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1992
- 1992-09-16 JP JP24661992A patent/JP3204752B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0647968A2 (en) * | 1993-10-07 | 1995-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a plurality of element separating trenches and method of manufacturing same |
EP0647968A3 (en) * | 1993-10-07 | 1998-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a plurality of element separating trenches and method of manufacturing same |
JP2006261690A (ja) * | 1995-01-10 | 2006-09-28 | Siliconix Inc | 改良したエッジターミネーションを備えるパワーmosfet |
JP2006202837A (ja) * | 2005-01-18 | 2006-08-03 | Toshiba Corp | 電力用半導体装置およびその製造方法 |
JP2008172006A (ja) * | 2007-01-11 | 2008-07-24 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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