JPH06291321A - 電界効果トランジスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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Abstract
(57)【要約】
【目的】 縦型MOSFETの耐圧向上。
【構成】 ドレイン領域DとなるN型半導体基板(1)
の表面側に複数のP型ベース領域Bを碁盤の目状に形成
し、各ベース領域BにN型ソース領域Sを形成し、ベー
ス領域Bとソース領域Sの間のチャネル部C上と、隣接
するベース領域Bの間の上にゲート酸化膜(2)を介し
てゲート電極(3)を形成した縦型MOSFETで、半
導体基板(1)表面側の隣接するベース領域B間に局部
的に、ベース領域Bと同一導電型の半導体領域(8)を
形成する。ドレイン領域Dとソース領域Sに逆バイアス
電圧を印加したときにドレイン領域Dに発生する空乏層
(7)の、隣接するベース領域B間での縦方向の延びを
半導体領域(8)で抑制して、空乏層(7)をなだらか
な、局部的にブレークダウンし難いものにして、縦型M
OSFETの高耐圧化を可能にする。
の表面側に複数のP型ベース領域Bを碁盤の目状に形成
し、各ベース領域BにN型ソース領域Sを形成し、ベー
ス領域Bとソース領域Sの間のチャネル部C上と、隣接
するベース領域Bの間の上にゲート酸化膜(2)を介し
てゲート電極(3)を形成した縦型MOSFETで、半
導体基板(1)表面側の隣接するベース領域B間に局部
的に、ベース領域Bと同一導電型の半導体領域(8)を
形成する。ドレイン領域Dとソース領域Sに逆バイアス
電圧を印加したときにドレイン領域Dに発生する空乏層
(7)の、隣接するベース領域B間での縦方向の延びを
半導体領域(8)で抑制して、空乏層(7)をなだらか
な、局部的にブレークダウンし難いものにして、縦型M
OSFETの高耐圧化を可能にする。
Description
【0001】
【産業上の利用分野】本発明は、耐圧を改善した縦型電
界効果トランジスタ〔以下、縦型MOSFETと称す
る〕に関する。
界効果トランジスタ〔以下、縦型MOSFETと称す
る〕に関する。
【0002】
【従来の技術】縦型MOSFETの従来例を、図2
(a)及び(b)を参照して説明する。図2(a)はn
チャネル型の縦型MOSFETの断面が示され、ドレイ
ン領域DとなるN型の半導体基板(1)の表面側にP型
のベース領域BとN+型のソース領域Sが不純物選択拡
散で形成され、半導体基板(1)の表面上にゲート酸化
膜(2)、ゲート電極(3)、層間絶縁膜(4)、配線パ
ターン(5)が形成され、半導体基板(1)の裏面にドレ
イン電極(6)が形成される。
(a)及び(b)を参照して説明する。図2(a)はn
チャネル型の縦型MOSFETの断面が示され、ドレイ
ン領域DとなるN型の半導体基板(1)の表面側にP型
のベース領域BとN+型のソース領域Sが不純物選択拡
散で形成され、半導体基板(1)の表面上にゲート酸化
膜(2)、ゲート電極(3)、層間絶縁膜(4)、配線パ
ターン(5)が形成され、半導体基板(1)の裏面にドレ
イン電極(6)が形成される。
【0003】半導体基板(1)は、例えばN+型サブスト
レート(1')上にN-型エピタキシャル成長層(1")を
積層したもので、エピタキシャル成長層(1")の表層部
に複数のベース領域Bが所定の配列ピッチと形状、例え
ば図2(b)に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。複
数のベース領域Bの各々にN+型不純物を選択拡散して
複数のソース領域Sが形成される。ベース領域Bの外周
とソース領域Sの外周の間にソース・ドレイン導通用チ
ャネル部Cが形成される。
レート(1')上にN-型エピタキシャル成長層(1")を
積層したもので、エピタキシャル成長層(1")の表層部
に複数のベース領域Bが所定の配列ピッチと形状、例え
ば図2(b)に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。複
数のベース領域Bの各々にN+型不純物を選択拡散して
複数のソース領域Sが形成される。ベース領域Bの外周
とソース領域Sの外周の間にソース・ドレイン導通用チ
ャネル部Cが形成される。
【0004】半導体基板(1)の隣接するベース領域B
間とチャネル部C上にゲート酸化膜(2)が形成され、
その上にゲートポリシリコンのゲート電極(3)が形成
される。この後、ゲート電極(3)を覆うように層間絶
縁膜(4)が形成され、アルミニウムの配線パターン
(5)が形成される。
間とチャネル部C上にゲート酸化膜(2)が形成され、
その上にゲートポリシリコンのゲート電極(3)が形成
される。この後、ゲート電極(3)を覆うように層間絶
縁膜(4)が形成され、アルミニウムの配線パターン
(5)が形成される。
【0005】ゲート電極(3)に正電圧を印加すると、
チャネル部CがN型に反転してソース領域Sとドレイン
領域D間が導通し、ソース領域Sからチャネル部Cを経
てドレイン領域Dに縦型のドレイン電流が流れる。ま
た、ドレイン領域Dとソース領域S間に逆バイアス電圧
を印加すると、図2(b)の破線に示すように、ドレイ
ン領域Dに空乏層(7)が発生する。この空乏層(7)
は、エピタキシャル成長層(1")におけるPN接合部近
傍に発生し、これの縦方向〔基板厚さ方向〕の延びの大
小で縦型MOSFETの耐圧が決まる。
チャネル部CがN型に反転してソース領域Sとドレイン
領域D間が導通し、ソース領域Sからチャネル部Cを経
てドレイン領域Dに縦型のドレイン電流が流れる。ま
た、ドレイン領域Dとソース領域S間に逆バイアス電圧
を印加すると、図2(b)の破線に示すように、ドレイ
ン領域Dに空乏層(7)が発生する。この空乏層(7)
は、エピタキシャル成長層(1")におけるPN接合部近
傍に発生し、これの縦方向〔基板厚さ方向〕の延びの大
小で縦型MOSFETの耐圧が決まる。
【0006】
【発明が解決しようとする課題】上記縦型MOSFET
の耐圧を決める空乏層(7)は、ベース領域Bの底部に
沿った形状で横に延び、隣接するベース領域Bの間でベ
ース領域Bの底部コーナ部分に沿って上に延びて山形と
なる。この空乏層(7)の山形部分(7')の延びは、ベ
ース領域Bの底部コーナ部分の曲率で左右され、山形部
分(7')の頂点とゲート酸化膜(2)の距離がある限界
値を割ると、山形部分(7')の頂点に電界が集中して、
この頂点からブレークダウンが起きる。つまり、空乏層
(7)の山形部分(7')が縦に延びる程、縦型MOSF
ETのブレークダウン電圧が低くなり、耐圧が悪くな
る。
の耐圧を決める空乏層(7)は、ベース領域Bの底部に
沿った形状で横に延び、隣接するベース領域Bの間でベ
ース領域Bの底部コーナ部分に沿って上に延びて山形と
なる。この空乏層(7)の山形部分(7')の延びは、ベ
ース領域Bの底部コーナ部分の曲率で左右され、山形部
分(7')の頂点とゲート酸化膜(2)の距離がある限界
値を割ると、山形部分(7')の頂点に電界が集中して、
この頂点からブレークダウンが起きる。つまり、空乏層
(7)の山形部分(7')が縦に延びる程、縦型MOSF
ETのブレークダウン電圧が低くなり、耐圧が悪くな
る。
【0007】そこで、空乏層(7)の山形部分(7')の
縦方向の延びが極力少なくなるように、隣接するベース
領域Bの配列ピッチを小さくしたり、ベース領域Bの底
部コーナ部分の曲率設計に注意を払っている。しかし、
これら耐圧改善のための対策は、MOSFETの電流特
性上や製法上の制約もあって、効果的な実施が難しく、
高い耐圧の縦型MOSFETの実用化が難しい問題があ
った。
縦方向の延びが極力少なくなるように、隣接するベース
領域Bの配列ピッチを小さくしたり、ベース領域Bの底
部コーナ部分の曲率設計に注意を払っている。しかし、
これら耐圧改善のための対策は、MOSFETの電流特
性上や製法上の制約もあって、効果的な実施が難しく、
高い耐圧の縦型MOSFETの実用化が難しい問題があ
った。
【0008】
【課題を解決するための手段】本発明は、ドレイン領域
となる半導体基板の表面側に所定の配列ピッチと形状で
形成された複数のベース領域と、各ベース領域内に形成
した複数のソース領域と、半導体基板表面近傍のベース
領域とソース領域の間に形成されたソース・ドレイン導
通用チャネル部上及び隣接するベース領域間上にゲート
酸化膜を介して形成されたゲート電極を備えた縦型MO
SFETにおいて、半導体基板表面の隣接するベース領
域間に、ベース領域と同一導電型半導体領域を形成した
ことを特徴とする。
となる半導体基板の表面側に所定の配列ピッチと形状で
形成された複数のベース領域と、各ベース領域内に形成
した複数のソース領域と、半導体基板表面近傍のベース
領域とソース領域の間に形成されたソース・ドレイン導
通用チャネル部上及び隣接するベース領域間上にゲート
酸化膜を介して形成されたゲート電極を備えた縦型MO
SFETにおいて、半導体基板表面の隣接するベース領
域間に、ベース領域と同一導電型半導体領域を形成した
ことを特徴とする。
【0009】上記半導体基板表面に複数のベース領域が
碁盤の目状に縦横定ピッチで形成される縦型MOSFE
Tにおいては、ベース領域の碁盤の目配列の対角線方向
で隣接するベース領域の中間に点状パターンで半導体領
域を形成することが、MOSFETの特性上に望まし
い。
碁盤の目状に縦横定ピッチで形成される縦型MOSFE
Tにおいては、ベース領域の碁盤の目配列の対角線方向
で隣接するベース領域の中間に点状パターンで半導体領
域を形成することが、MOSFETの特性上に望まし
い。
【0010】
【作用】半導体基板のドレイン領域とソース領域間に逆
バイアス電圧を印加したときにドレイン領域に発生する
空乏層の隣接するベース領域間での縦方向の延びは、ベ
ース領域間のベース領域と同一導電型の半導体領域で抑
制され、この空乏層の縦方向の延びが抑制された分、縦
型MOSFETの耐圧が向上する。
バイアス電圧を印加したときにドレイン領域に発生する
空乏層の隣接するベース領域間での縦方向の延びは、ベ
ース領域間のベース領域と同一導電型の半導体領域で抑
制され、この空乏層の縦方向の延びが抑制された分、縦
型MOSFETの耐圧が向上する。
【0011】
【実施例】図2の縦型MOSFETに本発明を適用した
一実施例を、図1(a)及び(b)に示す。なお、図1
の実施例の図2と同一又は相当部分には同一符号を付し
て、説明は省略する。
一実施例を、図1(a)及び(b)に示す。なお、図1
の実施例の図2と同一又は相当部分には同一符号を付し
て、説明は省略する。
【0012】図1の実施例の縦型MOSFETが図2の
縦型MOSFETと相違する特徴は、半導体基板(1)
表面の隣接するP型ベース領域B間に部分的に、ベース
領域Bと同一導電型のP型半導体領域(8)を追加形成
したことである。P型半導体領域(8)は、半導体基板
(1)のN-型エピタキシャル成長層(1")の隣接する
ベース領域Bから等距離で離れた所定の部所に、ベース
領域Bと同程度の深さで形成される。また、P型半導体
領域(8)は、縦型MOSFETの電流の流れを邪魔し
ない面積パターンで形成される。
縦型MOSFETと相違する特徴は、半導体基板(1)
表面の隣接するP型ベース領域B間に部分的に、ベース
領域Bと同一導電型のP型半導体領域(8)を追加形成
したことである。P型半導体領域(8)は、半導体基板
(1)のN-型エピタキシャル成長層(1")の隣接する
ベース領域Bから等距離で離れた所定の部所に、ベース
領域Bと同程度の深さで形成される。また、P型半導体
領域(8)は、縦型MOSFETの電流の流れを邪魔し
ない面積パターンで形成される。
【0013】具体的に説明する。半導体基板(1)の表
面側に同一サイズの略正方形の複数のベース領域Bが縦
横に定ピッチで碁盤の目配列で形成されている場合、図
1(b)の半導体基板平面図に示すように、P型半導体
領域(8)は、ベース領域Bの碁盤の目配列の対角線方
向で隣接するベース領域Bの中間に点状パターンで形成
される。換言するとP型半導体領域(8)は、隣接する
ソース領域Sから最も離れた箇所に形成される。その理
由は後述する。
面側に同一サイズの略正方形の複数のベース領域Bが縦
横に定ピッチで碁盤の目配列で形成されている場合、図
1(b)の半導体基板平面図に示すように、P型半導体
領域(8)は、ベース領域Bの碁盤の目配列の対角線方
向で隣接するベース領域Bの中間に点状パターンで形成
される。換言するとP型半導体領域(8)は、隣接する
ソース領域Sから最も離れた箇所に形成される。その理
由は後述する。
【0014】かかるP型半導体領域(8)は、半導体基
板(1)にベース領域Bを形成するときに同時に形成す
るか、或いは、図2の縦型MOSFETのゲート電極
(3)の形成後、図1(a)に示すように、ゲート電極
(3)の中央部に窓孔(9)を形成し、この窓孔(9)か
ら半導体基板(1)にP型不純物をイオン注入、又は、
埋込拡散して形成すればよい。
板(1)にベース領域Bを形成するときに同時に形成す
るか、或いは、図2の縦型MOSFETのゲート電極
(3)の形成後、図1(a)に示すように、ゲート電極
(3)の中央部に窓孔(9)を形成し、この窓孔(9)か
ら半導体基板(1)にP型不純物をイオン注入、又は、
埋込拡散して形成すればよい。
【0015】図1の縦型MOSFETのゲート電極
(3)に正電圧を印加したとき、ソース領域Sからチャ
ネル部Cを経てドレイン領域Dにドレイン電流が流れ
る。このドレイン電流は縦型電流ゆえに、P型半導体領
域(8)がドレイン電流の流れを邪魔することは無い。
つまり、P型半導体領域(8)は、縦型MOSFETの
耐圧以外の特性に何ら影響を及ぼさない。
(3)に正電圧を印加したとき、ソース領域Sからチャ
ネル部Cを経てドレイン領域Dにドレイン電流が流れ
る。このドレイン電流は縦型電流ゆえに、P型半導体領
域(8)がドレイン電流の流れを邪魔することは無い。
つまり、P型半導体領域(8)は、縦型MOSFETの
耐圧以外の特性に何ら影響を及ぼさない。
【0016】図1の縦型MOSFETのドレイン領域D
とソース領域S間に逆バイアス電圧を印加すると、図1
(a)の破線に示すようにN-型エピタキシャル成長層
(1")に空乏層(7)が発生する。この空乏層(7)はベ
ース領域Bの底部に沿い、隣接するベース領域Bの間で
上に延びようとするが、この延びは隣接するベース領域
Bの間の半導体領域(8)で抑制される。その結果、空
乏層(7)はベース領域Bと半導体領域(8)の間で上に
多少延びるが、全体的に見ると空乏層(7)の縦方向の
延びは僅かであり、この延び抑制で縦型MOSFETの
耐圧が一段と向上する。
とソース領域S間に逆バイアス電圧を印加すると、図1
(a)の破線に示すようにN-型エピタキシャル成長層
(1")に空乏層(7)が発生する。この空乏層(7)はベ
ース領域Bの底部に沿い、隣接するベース領域Bの間で
上に延びようとするが、この延びは隣接するベース領域
Bの間の半導体領域(8)で抑制される。その結果、空
乏層(7)はベース領域Bと半導体領域(8)の間で上に
多少延びるが、全体的に見ると空乏層(7)の縦方向の
延びは僅かであり、この延び抑制で縦型MOSFETの
耐圧が一段と向上する。
【0017】ところで、図2の縦型MOSFETの空乏
層(7)の山形部分(7')は、隣接するソース領域Sか
ら離れた部所ほど高く延びて、縦型MOSFETの耐圧
を悪くしている。そこで、隣接するベース領域Bから最
も離れた部所にP型半導体領域(8)を形成し、P型半
導体領域(8)で図2の縦型MOSFETの空乏層(7)
の最も高く延びる山形部分(7')の延びを抑制するよう
にすれば、P型半導体領域(8)による耐圧改善対策が
最も効果的に発揮される。かつ、隣接するベース領域B
から最も離れた部所にP型半導体領域(8)を点状パタ
ーンで形成すれば、縦型MOSFETの電流経路からP
型半導体領域(8)が外れて、縦型MOSFETの特性
が安定する。
層(7)の山形部分(7')は、隣接するソース領域Sか
ら離れた部所ほど高く延びて、縦型MOSFETの耐圧
を悪くしている。そこで、隣接するベース領域Bから最
も離れた部所にP型半導体領域(8)を形成し、P型半
導体領域(8)で図2の縦型MOSFETの空乏層(7)
の最も高く延びる山形部分(7')の延びを抑制するよう
にすれば、P型半導体領域(8)による耐圧改善対策が
最も効果的に発揮される。かつ、隣接するベース領域B
から最も離れた部所にP型半導体領域(8)を点状パタ
ーンで形成すれば、縦型MOSFETの電流経路からP
型半導体領域(8)が外れて、縦型MOSFETの特性
が安定する。
【0018】なお、本発明はnチャネル型MOSFET
に限らず、pチャネル型MOSFETにも適用可能であ
る。
に限らず、pチャネル型MOSFETにも適用可能であ
る。
【0019】
【発明の効果】本発明によれば、ドレイン領域とソース
領域間に逆バイアス電圧を印加したときにドレイン領域
に発生する空乏層の隣接するベース領域間での縦方向の
延びが、隣接するベース領域間に追加形成された半導体
領域で抑制されて、空乏層が局部的にフレークダウンし
難いなだらかな層となって、縦型電界効果トランジスタ
の耐圧を一段と向上させる上で効果がある。また、隣接
するベース領域間に同一導電型半導体領域を形成するだ
けで耐圧の向上化が可能となるので、複数のベース領域
の配列ピッチや、ベース領域の底部コーナ部分の曲率な
どの設計の自由度が増大し、縦型電界効果トランジスタ
の設計、製法の簡易化が図れる。
領域間に逆バイアス電圧を印加したときにドレイン領域
に発生する空乏層の隣接するベース領域間での縦方向の
延びが、隣接するベース領域間に追加形成された半導体
領域で抑制されて、空乏層が局部的にフレークダウンし
難いなだらかな層となって、縦型電界効果トランジスタ
の耐圧を一段と向上させる上で効果がある。また、隣接
するベース領域間に同一導電型半導体領域を形成するだ
けで耐圧の向上化が可能となるので、複数のベース領域
の配列ピッチや、ベース領域の底部コーナ部分の曲率な
どの設計の自由度が増大し、縦型電界効果トランジスタ
の設計、製法の簡易化が図れる。
【図1】(a)は本発明に係る電界効果トランジスタの
一実施例の要部断面図、(b)は図1(a)の電界効果
トランジスタにおける半導体基板の部分平面図
一実施例の要部断面図、(b)は図1(a)の電界効果
トランジスタにおける半導体基板の部分平面図
【図2】(a)は従来の縦型電界効果トランジスタの要
部断面図、(b)は図2(a)の電界効果トランジスタ
における半導体基板の部分平面図
部断面図、(b)は図2(a)の電界効果トランジスタ
における半導体基板の部分平面図
1 半導体基板 D ドレイン領域 B ベース領域 S ソース領域 C チャネル部 2 ゲート酸化膜 3 ゲート電極 8 半導体領域
Claims (2)
- 【請求項1】 ドレイン領域となる半導体基板の表面側
に所定の配列ピッチと形状で形成された複数のベース領
域と、各ベース領域内に形成した複数のソース領域と、
半導体基板表面近傍のベース領域とソース領域の間に形
成されたソース・ドレイン導通用チャネル部上及び隣接
するベース領域間上にゲート酸化膜を介して形成された
ゲート電極を備えた縦型電界効果トランジスタにおい
て、 半導体基板表面の隣接するベース領域間に、ベース領域
と同一導電型半導体領域を形成したことを特徴とする電
界効果トランジスタ。 - 【請求項2】 半導体基板表面に複数のベース領域が碁
盤の目状に縦横定ピッチで形成され、このベース領域の
碁盤の目配列の対角線方向で隣接するベース領域の中間
に点状パターンで半導体領域を形成したことを特徴とす
る請求項1記載の電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5073539A JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5073539A JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06291321A true JPH06291321A (ja) | 1994-10-18 |
Family
ID=13521147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5073539A Pending JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06291321A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999056323A1 (fr) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur et son procede de fabrication |
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CN113707723A (zh) * | 2021-10-26 | 2021-11-26 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
-
1993
- 1993-03-31 JP JP5073539A patent/JPH06291321A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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CN113707723B (zh) * | 2021-10-26 | 2022-02-08 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
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Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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